TW462058B - Latch type sense amplifier circuit - Google Patents

Description

4 6205 8 發明說明 【發明之背景】

力& i發明係關於一種適合以低電源電壓運作之靜態隨機 二典】隐體之閂鎖型感測放大器電路，尤有關—種較不易 ;又|路疋件之特性影響而變化之閂鎖型感測放大器電 般而& ’電流鏡型感測放大器電路係使用於一種包 含靜態隨機存取記憶體（以下稱別人趵之習知半導體積體電 路中。電流鏡型感測放大器可穩定地運作，但是其功率消 耗大’且此種電路之特性’在以低電源電壓運作之情況下 具有其困難度。因此，近年來，因為攜帶式裝置漸漸普 及’所以降低功率消耗之需求增加，特別是需要一種能以 低電源電壓運作之感測放大器電路。 為符合此種需求，已提出一種能以低電源電壓作高速 運作之閂鎖型感測放大器電路。圖1顯示一種習知之問鎖 型感測放大器電路之電路圖。 於習知之閂鎖型感測放大器電路中，一閂鎖電路包含 兩個Ρ通道M0S電晶體ΜΡ11與ΜΡ12與兩個Ν通道M0S電晶體 ΜΝ11與ΜΝ12。兩個Ρ通道M0S電晶體ΜΡ11與ΜΡ12和兩個Ν通 道M0S電晶體ΜΝ11與012 ’係設計成使其電晶體特性彼此 相同’用以增加感測運作之速度。具體而言，兩個Ρ通道 M0S電晶體ΜΡ11與ΜΡ12之閘極長度與閘極寬度，與兩個|^通 111 I麵 第5頁 462058 五、發明說明（2) 一 道M0S電晶體ΜΝΐι與MN12之閘極長度與問極寬度係設定 成彼此相等。由問鎖電路所構成之兩個反相電路之邏輯閾 值係設定成彼此相等。 又’於習知之閂鎖型感測放大器電路中，設有一 P通 道M0S電晶體MP13，其係連接於從—記憶體單元讀取之信 號D所傳輸到的位元線與電晶體Μρι】與〇1丨之汲極之間。 在習知之閂鎖型感測放大器電路中，設有一p通道M〇s電晶 體MP14 ’其係連接於從一記憶體單元讀取之信號⑽所傳輸 到的位元線與電晶體心12與〇12之汲極之間。又，設有一 N通道M0S電晶體MN13，其係連接於一接地端與電晶體⑽" 與MN1 2之源極之間。依此方式，於習知之閂鎖型感測放大 器電路中，一閂鎖電路係為一組位元線而設置。 於由此構成之習知閂鎖型感測放大器電路中，電晶體 MP13與MP14之0N與OFF係由一感測放大器啟動信號SAE所切 換’藉以控制此電路之運作。此電路可利用該對位元線（D 與DB)間之相當小的電位差，高速地感測資料。 另一方面’因為未來之裝置之小尺寸傾向與製程技術 之成長’故存在有下列傾向：降低電源電壓；降低待使用 之M0S電晶體之閾值電壓值之絕對值；以及增加〇FF電流。 又，如果M0S電晶體之特性之變化大，則在字元線升高 後’於該對位元線（D與DB)之電位之變化，係主要取決於 連接至非選擇的字元線之SRAM單元中之電晶體之OFF狀態 之漏電流特性。亦即，包含於字元線之升高之後所顯現之 該對位元線（D與DB)間的電位差的雜訊率會增加。因此， 462〇5 8 -------- 五、發明說明（3) ~ ' 須判斷在顯現於感測時之該對位元線（D與DB)間 是是否顯著。 習知技術已經提出了 ·-種RAM之感測放大器電路，其 含一對問鎖電路（日本特開平第9_22597號公報）。說明 _此公告之感測放大器電路係設有：兩個閃鎖電路/對於 鉬^電壓具有不同之讀取速度；與—電路’用以取出從問 路輸出之信號之OR邏輯值。一位元線之信號係被輸入 其^ 一個閂鎖電路之N通道M0S電晶體的閘極，而一位元 :之信號係被輸入至另一個閂鎖電路之p通道M〇s電晶體的 閘極。

於依此方式構成之習知感測放大器電路，即使當電源 電整改變時，亦可用以執行高速讀出動作D 然而’在具有一閂鎖電路之習知之感測放大器電路與 ^明於日本特開平第9-22597號公報之感測放大器電路兩 中’存在有電路易受元件之特性變化所影響的問題。 *又 $知之感測放大器電路並未具有用以判斷在該對 顯著的位元線間之電位差之正常偵測是否已完成的裝置， 而且此等電路並未具有用以偵測讀取錯誤之功能。因此， 存在有此等電路並未具有當在該對位元線間之電位差不足 時’用以傳送重新感測需求之裝置的問題。 【發明概要】 本發明之一個目的係提供一種閂鎖型感測放大器電 路’其能較不易於受元件特性變化所影響，並能偵測在當

462058 五、發明說明（4) --------- 導致這種狀況時，在一對彳立— 依據本發明之一個f A = f間之電位差係為不足。 電路，包含：第一與第_ „ & 種閂鎖型感測放大器 ^ 一'門鎖電路^ 备 位差等於或大於一預定盔蚀ndt 崎’田一位元線對間之電 出相同的輸出信號，而當才 與第一鬥鎖電路輸 預定數值時，該第一與笛二位兀線對間之該電位差小該 號：以及一比較結果信=鎖電路輸出不同的輸出信 該第一與第二閂鎖電路作 電路，用以將該輸出信號和 果的信號。 乂 ’並與輸出一個代表比較結 於本發明中 係從第一與第二閂鎖電路輸π;::差而定之信號 號’係從比較結果信號產生ί二：表ί比較結果的信 可判斷位元線對間的電位差是^ 。 t，藉由此信號 it笛可能基於此信號，在系統侧重新執行價測。又，因 1由第-肖第二問鎖電路所構成之元件之特性不需一致 所以感測放大器電路較不易於受元件特性影響而變 化。 【較佳實施例之說明】 本發明之實施例之閂鎖型感測放大器電路將於以下參 考附圖而詳細說明。圖2係為顯示依本發明第—實施例之 問鎖型感測放大器電路之構造之電路圖。 — 第―實施例包含：兩個閂鎖電路3與4 ’連接至一對位 元線；與一感測完成信號產生電路5，用以從這些電路3與

4 ο 5 8 五、發明說明（5) 4產生與輸出信號有關聯之一感測完成信號。於本發明 中’感測完成信號產生電路5係對應至一比較結果信號產 生電路。 閂鎖電路3包含兩個Ρ通道MOS電晶體ΜΡ1與ΜΡ2，與兩 個Ν通道MOS電晶體ΜΝ1與ΜΝ2。電晶體ΜΡ1之閾值電壓 之絕對值，係設定成電晶體ΜΡ2之閾值電壓（Vt)之絕對 值’而電晶體MN2之Vt係設定成高於電晶體MN1之Vt。於電 晶體MN1與MN2中之閘極長度與閘極寬度，與於電晶體Mpj 與MP2中之閘極長度與閘極寬度係設定成彼此相等。亦 即，對於由閂鎖電路所構成之兩個反相電路，位於圖2左 側之其中一個包含電晶體MN1與MP1之反相電路之邏輯閣 值’係設定成低位於圖2右側之另一個包含電晶體龍2與 MP 2之反相電路之邏輯閾值。 又，設置有一P通道MOS電晶體MP3，連接於從一記憶 體單元讀取之信號D所傳輸到之位元線與電晶體MP1與MN1 之汲極之間。更設置有一P通道MOS電晶體MP4，連接於從 一記憶體單元讀取之信號DB所傳輸到之位元線與電晶體 MP2與MN2之汲極之間。在閂鎖電路3與位元線間的連接係 由電晶體MP3與MP4所控制。又’更設有一N通道MOS電晶體 MN3 ’連接於一接地端與電晶體MN1與MN2之源極之間。閂 鎖電路3之ΟΝ/OFF係由此電晶體MN3所控制。

一感測放大器啟動信號SAE所傳輸到之一信號線，係 連接至電晶體MP3，MP4與MN3之閘極。一輸出信號out係從 電晶體MP3與電晶體MP1與MN1之間輸出，而為輸出信號OUT

462058 五、發明說明（6) 之互補信號之一輸出信號0UTB，係從電晶體MP4與電晶體 MP2與MN2之間輸出。 電晶體Μ N 3之源極係連接至一接地端1，而電晶體肝1 與Μ Ρ 2之源極係連接至一電源2。 藉由依此方式構造閂鎖電路3，相較於升高一低輸出 信號OUT之情況下，可以以在位元線（d，db)之間之較小的 電位差獲得低輸出信號OUT。 另一方面，閂鎖電路4包含兩個P通道M0S電晶體MP5與 MP6 ’和兩個N通道M0S電晶體MN4與MN5。電晶體MP6之閾值 電壓（Vt)之絕對值係設定成高於電晶體MP5，而電晶體MN4 之Vt係設定成高於電晶體MN5。電晶體MN4與MN5中之閘極 長度與閘極寬度和電晶體MP5與MP6中之閘極長度與閘極寬 度設定成彼此相等。亦即，對於由閂鎖電路所構成之兩個 反相電路而言’位於圖2左側之其中一個包含電晶體MN4與 MP5之反相電路之邏輯閾值，係設定成高於位於圖2右側之 另一個包含電晶體MN 5與MP 6之反相電路之邏輯閾值。 又，設有一P通道M0S電晶體MP7，連接於信號D所傳輸 到之位元線與電晶體Μ P 5與Μ N 4之汲極之間。更設有一 p通 道M0S電晶體ΜΡ8，連接於信號DB所傳輸到之位元線與電晶 體ΜΡ6與ΜΝ5之汲極之間。在閂鎖電路4與位元線間的連 接’係由電晶體ΜΡ7與ΜΡ8所控制。又，設有一 ν通道M0S電 晶體ΜΝ6 ’連接於一接地端與電晶體ΜΝ4與ΜΝ5之源極之 間。閂鎖電路4之0N/0FF係由此電晶體〇6所控制。 感測放大器啟動信號SAE所傳輸到之信號線，係連接

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至電晶體MP7，MP8與MN6之閘極。一輸出信號N〇1係從電晶 體MP7與電晶體MP5與MN4之間輸出，而為輸出信號N〇1之互 補信號之一輸出信號N02，係從電晶體Mp8與電晶體Mp6與 Μ N 5之間輸出。 電晶體ΜΝ6之源極係連接至一接地端1，而電晶體犯^ 與ΜΡ6之源極係連接至一電源2。 藉由依此方式構造閂鎖電路4，相較於降低一高輸出 信號Ν01之情況下，可以以在位元線（D，DB)間之較小電位 差獲得一高輸出信號NO 1。 依此方式，該對位元線之信號D與卯係被輸入至閂鎖 電路3與4，而輸出信號0UT與〇υτβ和輸出信號N〇1與N〇2之 互補信號，係從各閂鎖電路3與4輸出。來自閂鎖電路3之 輸出信號OUT與0UTB係亦被輸出至外部。 又’感測完成信號產生電路5係設有一互斥閘

EjORl，用以執行輸出信號〇υτ與輸出信號N〇2之互斥⑽運 算。感測完成信號產生電路5設有一互斥〇R閘以⑽〗，用以 進行輸出k號0UTB與輸出信號NOi之一互斥運算。又， 設有一AND閘AND1，用以執行互斥01?閘以〇1^與£^〇1^之輸 士信號之一AND運算。AND閘AND1之輸出信號變成感測完成 信號S_END。於感測完成信號產生電路5中，在感測放大器 啟動k號SAE變高與感測運作啟動之後，輸出信號out與 N02之一互斥〇R信號會被產生，並產生輸出信號〇UTB與Ν〇ι 之一互斥OR信號。然後，其AND值係被輸出作為一感測完 成信號S_END。

第11頁 4β2〇5 B 五、發明說明（8) 因此’在感測運作開始之後，當於輸出信號〇ϋτ與輸 出信號Ν01之組合和輸出信號〇UTB與輸出信號Ν〇2之組合獲 得相同數值時，感測完成信號^；^^變高。然後，代表感 測，成之信號係被傳輸至一系統。另一方面，如果於輸出 仏號OUT與輸出信號Ν01之組合和輸出信號〇UTB與輸出信號 N02之組合獲得不同數值，則感測完成信號s —END維持於低 值’且並未被改變。因此，於此情況下，代表感測完成之 信號並未被傳輪至此系統。 其次將說明應用上述方式建構之閂鎖型感測放大器電 路之一記憶體單元陣列。亦即’將說明用以產生信號D與 DB之電路。圖3係為顯示應用依本發明第一實施例之閂鎖 型感測放大器電路之一記憶體單元陣列之構造之方塊圖。 記憶體單元陣列設有複數之記憶體單元，以每個位元 為ra行與η列（m = 2k，k與η是自然數）的方式構成。設置於此 記憶體單元陣列中之Μ組位元線對，係連接至一預充電電 路7與一行選擇器電路8。信號D與DB係從行選擇器電路8輸 出。 信號DO，DB0，Dl，DB1，· · · ，D(m-2)， ’D(m-l)與DB(m-l)係被傳輸至m組位元線。一字 元線係連接至每一列，而信號tfLO，WL1，· · ·ΐ^(η-2) 與WL(n-l )係傳輸至η條字元線。舉例而言，位於從左起算 之第一列與從上起算之第一行之SRAM單元6，係為一單一 埠.，其包含兩個負載P通道M0S電晶體MPC1與MPC2和四個N 通道M0S電晶體MNC1至MNC4。其餘的（mxn-Ι)個記憶體單元

第12頁 4 62 05 8 五、發明說明（9) 亦具有相同的構造。 於依此方式構造之記憶體單元陣列中，當一時鐘脈衝 信號CLK為低料’ m組位元線對係藉由預充電電路7而預 充電至一電源電位。然後，m組位元線對之其中一組係由 行選擇器電路8選擇，而且選擇的信號係從行選擇器電㈣ 輸出以作為信號D與DB，其中，行選擇器電路8係使用 選擇信號COLS作為選擇信號。 SRAM單元之構造並未受限於單一埠，而本發明可應用 至即使當SRAM單元係形成為一電阻負載型式單元或一 構造的狀態。 / π 接著，將本發明應用至上述記憶體單元陣列之第一實 施例之運作將說明於下。圖4係為顯示依本發明第一實施 例之閂鎖型感測放大器電路之運作之時序圖d Sram電路係 與時鐘脈衝彳§號CLK同步，而圖4顯示對應於四個週期的時 鐘脈衝信號CLK之不同的運作。 ’ 在一第一時鐘脈衝週期期間’在時鐘脈衝信號“尺上 升之後，字元線WL0至WL(n-1)之其中一個被選擇並上升， 儲存” 0”資訊之一個單元被存取。然後，在經過一段延遲 時間DLY0之後，感測放大器啟動信號SAE上升，問鎖電路3 與4開始運作’接著’輸出一低的輸出信號OUT。 當時鐘脈衝彳§號CLK為低值，位元線係藉由預充電電 路7而被預充電至一預充電位準^接著，當字元線上升 時，信號D與DB被傳輸至位元線對，而電位差係於位元線 對之間產生。於本發明中之位元線之預充電位準，係充分

第13頁 462058 五、發明說明（ίο) 尚於感測完成信號產生電路5中之互斥⑽閘以⑽丨與以〇1?2 之邏輯閾值。 、如上所述，因為儲存"〇 „資訊之單元係於第一時鐘脈 ，週期存取’所以信號D所傳輸到之位元線之電位係比信 =DB所傳輸到之位兀線的電位較早被降低。於信號db所傳 :至之位tl線中’電位係只被降低對應MSRAM單元中之漏 電流之數量。 於此時，在位几線對間之電位差在感測運作開 :，大’而閃鎖電路3與4可正常地偵測儲存於sram單 也訊。因>此，輸出信號〇UT與㈣1變低，而輸出信號 N02變南。因此’當信號改變時，為感測完成信號 .路5之輸出信號之感測完成信號s—END係從低值改變 同值，且感測完成信號S — END係與感測放大器啟動信號 bAE之下降同步地降下。 夕诠在:第一時鐘脈衝週期中，在時鐘脈衝信號CLK上升 ί 2 之其令—個係被選擇且與上 唾過；ιΐ過11有1資訊之一單元係被存取。然後，在 間關之後，感測放大器 I⑽電路3與4開始運作，接著，輸出-高輸出信號 π之ΐ上’於第—時鐘脈衝週期中’因為儲存"Γ資 輪到之位元線之電位根it 後，於信獅所傳 降低。 糸比偽號D所傳輸到之位元線較早被

第14 1 "4 6 2 Ο 5 8 五、發明說明（11) 於此時，在位元線對間之電位差At丨於感測運作開始 時係夠大，且閂鎖電路3與4可正常地彳貞測儲存於SRAM單元 之資§fl。因此，輸出信號OUT與N01變高，與輸出信號OJJTB 與N02變低。因此’當信號改變時，為感測完成信號產生 電路5之輸出信號之感測完成信號S — END，係從低值改變為 尚值’而感測完成信號S—END係與感測放大器啟動信號saE 之下降同步地降下。 於一第三時鐘脈衝週期中，在時鐘脈衝信號CLli上升 之後，字元線WL0至WL(n-l)之其中一個係被選擇與上升， 於其中儲存有"0 ”資訊之單元係被存取。接著，在經過一 段延遲時間DLY1之後’感測放大器啟動信號SAE上升與閃 鎖電路3與4開始運作’但在位元線對間之電位差小，並產 生一讀出錯誤。 因為儲存有” 0 ”資訊之單元係於第三時鐘脈衝週期被 存取’所以信號D所傳輪到之位元線之電位，信號所傳 輸到之位元線之電位較早被降低。 於此時’在位元線對間之電位差Δνι;2係小於感測運 作開始時之電位差AVtl，但於閂鎖電路3中，包含電晶體 MN2與MP2(具有接收信號d之位元線之電位之閘極）之反相 電路的邏輯閾值，係高於另一反相電路。因此，可正常地 偵測儲存於SRAM單元之資訊□然而，在另一個閃鎖電路4 中’包含電晶體MN5與MP6(具有接收信號D之位元線之電位 之閘極）之反相電路的邏輯閾值’係低於另一反相電路。 因此，輸出信號N02變低，且輸出信號Ν〇ι變高。因此，在 IHK1 第15頁 五、發明說明（12) f测運作開始之後’輸出信細τ變低，輸出信號0UTB變 尚’輸出信號N01變高，且輸出信號N〇2變低。目此，為感 信號產生電路5之輸出信號之感測完成信號s end， 係維持於低值且並未改變。 一 於一第四時鐘脈衝週期中，纟時鐘脈衝信號CLK上升 之後，字元線no至WLU-Di其中一個係被選擇與上升， 於其中儲存有” Γ資訊之單元係被存取。接著，在經過一 段延遲時間DLY1之後，感測放大器啟動信號Sae上升且閂 鎖電路3與4開始運作’但在位元線對間之電位差小，並產 生一讀出錯誤。 因為儲，有”丨"資訊之單元係於第三時鐘脈衝週期被 二y所以信號DB所傳輪到之位元線電位，係比信號D所 傳輸到之位元線之電位被較早降低。 #明^ ^時’在位兀線對間之電位差AVt2係小於感測運 ==電位差則’但是於問鎖電路4中，包含電晶 、（具有將信號DB所傳輸到之位元線之電位予以 :入：閑㈤的反相電路之邏輯閨值，係高於另一反相電 m可正常地傾測儲存於襲單元之資訊。然而， HR所值^鎖電路3中’包含電晶體〇1與犯1(具有將信號 的、羅綠^之位元線之電位予以輸人之閘極）的反相電路 且& +，係低於另一反相電路。因此，輸出信號0UT Γ屮=號0UTB變高。因此，在感測運作開始之後， J I二UT變低’輸出信號0UTB變高，輸出信號N〇1變 命，且輸出信號N02變低。因此，為感測完成信號產生電 ^ηπ·η 第16頁 五、發明說明（13) 路5之輸出信號之感測完成信號S—ENI) ’係維持於低值且並 未改變。 _ 如上所述，因為兩個具有非對稱電晶體構造之閂鎖電 路係併入於本發明中，所以關於元件特性之變化之運作裕 度係在以前應用於感測放大器電路中。因此，感測放大器 電路可以利用低電源電壓穩定地感測。 又於本發明中’因為可產生代表在位元線間之一顯 著電位差的感測完成之感測完成信號^㈣])，所以當將此 應用於系統中時，則可建構更穩定的系統。 其次，將說明本發明之第二實施例。於第二實施例 中，來自兩個閂鎖電路3與4之輸出信號之連接關係係不同 於第一實施例，並可在讀出錯誤時產生要求系統重新感測 運作之信號。圖5係為顯示依據本發明之第二實施例一閂 鎖型感測放大器電路之構造之電路圖。於顯示於圖5之第 二實施例中，類似於顯示於圖2之第一實施例之組成元 件，係以相同的參考數字表示，而省略其詳細的說明。 第二實施例包含：兩個閂鎖電路3與4 ;及一重新感測 需求號產生電路9，用以產生與來自這些電路3盥4之輸 出信號有關聯之一重新感測需求信號。於本發明^，重新 感測需求信號產生電路9係相當於比較結果信號產生電 路。 重新感測需求信號產生電路9設有：—互斥⑽閘 EX0R3，用以執打輪出信號〇υτ與輸出信號N〇1之互斥⑽運 算；及一互斥OR閘Ex〇R4 ’帛以執行輸出信號〇ϋτΒ與輸出

im 第17頁 五、發明說明（14) k號Ν02之互斥OR運算。又，設有一 OR閘ORl，用以用以執 行互斥OR閘EX0R1與EX0R2之輸出信號之OR運算。〇R閉0以 之輪出信號變成感測完成信號S _ E N D。於重新感測需求信 號產生電路9中，在感測放大器啟動信號SAE變高與感測運 作開始之後，輸出信號OUT與NO 1之一互斥〇R信號產生，並 產生輸出信號0UTB與N02之一互斥OR信號。然後，其〇R運 算結果係被輸出以作為重新感測需求信號s_REq。 因此’在感測運作開始之後，如果在輪出信號out與 輸出信號N01之組合與輸出信號0UTB與輸出信號N〇2之組合 兩者中獲得不同數值，則重新感測需求信號^^^^變高。 然後’代表重新感測需求之信號係被傳輸至一系統。另一 方面，如果在輸出信號〇υτ與輸出信號N〇1之組合盥輸出 號0UTB與輸出信號N02之組合兩者中獲得相同數值，則/ 新感測需求信係維持於低值且並未改變。因此， :此情況下’卩表重新感測需求的信號並未被傳輸至此系 _ i其i將ί明將本發明應用至顯示於圖3之上述記憶 第-ϊ施一實施例之運作。圖6係為顯示依本發‘ 第一實施例之閂鎖型感測放大 月 S議電路係與時鐘脈衝作二器上路之運作之時序圖。 w。號CLK同步，而圖6顧干科虛认 個週期的時鐘脈衝信號ακ之不同運作。 對應於四 在一第一時鐘脈衝週翻甘 .+ ^ 升之後，字元線WL0至η(η-υ^其中日，伽脈衝信號CU上 升’且於其中儲存有" )之其中一個係被選擇與上 貢Λ之卓疋係被存取。然後，在 五、發明說明（15) 經過一段延遲時間DLYO之後，感測放大器啟動信號SAE上 升’且閂鎖電路3與4開始運作，接著輸出一低輸出信號 OUT 〇 當時鐘脈衝信號CLK為低值時，位元線係被預充電電 路7預充電至一預充電位準。然後，當字元線上升時，信 號D與DB係被傳輸至位元線對，並在位元線對間產生電位 差。於本發明之於重新感測需求信號產生電路9中，位元 線之預充電位準係遠高於互斥〇R閘EX〇R3與EX0R4之閾值。 如上所述，因為儲存有資訊之單元係於第一時鐘 脈衝週期被存取’在信號D所傳輸到之位元線之電位係比 信號DB所傳輸到之位元線之電位較早被降低。在信號卯所 傳輸到之之位元線中，電位係只被降低了對應於SRAM元 之漏電流之少量。 於此時，在感測運作開始時，在位元線對間之 =^係足Λ大，且⑽電路3與4可正常地價測儲存於 信號議_變高。@此，在感 =且輸出 彼此-致，且輸出 信號Ν02彼此一致。因此，為重新感測 興輸出 之輸出信號之重新感測需求信號、 ;持=路9 並未改變。 w保維持於低值且 於一第二時鐘脈衝週期中，在時鐘 之後，字元線WL0至ffL(n-l )之其中—彳衝信號CLK上升 於其中儲存有””資訊之單元係被存皮選擇與上升 热後，在經過— 4 62 05 8

五、發明說明（16) 段延遲時間DLY0之後’感測放大器啟動信號SAE上升，且 閂鎖電路3與4開始運作，接著輸出一高輸出信號〇υτ。 如上所述’在第二時鐘脈衝週期中，因為儲存有"Γ, 資訊之早元係在字元線上升之後被存取’所以信號的所傳 輸到之位元線之電位’係比信號D所傳輸到之位元線的電 位較早被降低。 於此時’在感測運作開始時，在位元線對間之電位差 △ Vtl係為夠大’且閂鎖電路3與4可正常地偵測儲存於 SRAM單元之資訊。因此，輪出信號out與N01變高，且輸出 信號0UTB與N02變低。因此，在感測運作開始之後，輸出 號OUT與輸出信號N01彼此一致，且輸出信號〇υτΒ與輸出 信號N02彼此一致。因此，為重新感測需求信號產生電路9 之輸出h號之重新感測需求信號，係維持於低值且 並未改變。 於一第三時鐘脈衝週期中，在時鐘脈衝信號CLK上升 之後，字元線no至η(η-ι)之其中一個係被選擇與上升， 而於其中儲存有"011資訊之單元係被存取。然後，在經過 一段延遲時間DLY1之後，感測放大器啟動信號SAE上升， 且閂鎖電路3與4開始運作，但在位元線對間之電位差小， 並產生一讀出錯誤。 因為儲存有” 0，，資訊之單元係於第三時鐘脈衝週期被 存取’在信號D所傳輸到之位元線之電位，係比信號db所 傳輸到之位元線之電位較早被降低。 於此時’在位兀線對間之之電位差AVt2，係小於感

4 6205 8 五、發明說明（17) 測運作開始時之電位差，但於問鎖電路3中，包含電 晶體ΜΝ2與ΜΡ2(具有將信號D所傳輸到之位元線之電位予以 輸入的閘極）之反相電路的邏輯閾值，係高於另一反相電 路。因此，可正常地偵測儲存kSRAM單元之資訊。然而， 在另一個閃鎖電路4中，包含電晶體關5與肿6(具有將信號 D所。傳輸到之位το線之電位予以輸入的閘極）之反相電路的 邏輯閾值’係低於另一反相電路。因此，輸出信號N〇2變 低，且輸出信號NO 1變高。因此，當信號改變時，為重新 感測需求信號產生電路之輸出信號的重新感測需求信號 S — REQ，係從低值改變為高值。接著，重新感測需求信號 S_REQ係與感測放大器啟動信號SAE之降下同步地下降。 於一第四時鐘脈衝週期中’在時鐘脈衝信號CLK上升 之後’字元線WL0至WL(n-l)之其中一個係被選擇與上升， 於其中儲存有” 1”資訊之單元係被存取。然後，在經過一 段延遲時間DLY1之後，感測放大器啟動信號SAE上升，且 問鎖電路3與4開始運作，但在位元線對間之電位差小，並 產生一讀出錯誤。 因為储存有"Γ資訊之單元係於第四時鐘脈衝週期被 存取’所以信號DB所傳輸到之位元線電位係比信號d所傳 輸到之位元線之電位較早被降低。 於此時’在位元線對間之電位差AVt〗，係小於感測 運作開始時之電位差Δηι，但於閂鎖電路4中，包含電晶 體ΜΝ4與ΜΡ5(具有將信號DB所傳輸到之位元線之電位予以 輸入的閘極）的反相電路之邏輯閾值，係高於另—反相電

第21頁 462058 五、發明說明（18) 路。因此，可正常地偵測儲存於SRAM單元之資訊。然而， 在另一個問鎖電路3中，包含電晶體MN1與MP1(具有信號DB 所傳輸到位元線之電位予以輸入之閘極）之反相電路之邏 輯閾值，係低於另一反相電路。因此，輸出信號OUT變 低，且輸出信號0UTB變高。所以，當信號改變時，為重新 感測需求信號產生電路9之輸出信號之重新感測需求信號 S_REQ，係從低值改變為高值。然後，重新感測需求信號 S_REQ係與感測放大器啟動信號SAE之下降同步地降下。 如上所述，於第二實施例中，因為感測運作開始，且 讀出錯誤係在位元線對間之相當的電位差產生之前被偵 測，故可將重新感測需求信號傳輸至系統。因此，當將此 利用於系統中時，可建構更穩定的系統。 其次’將說明本發明之第三實施例。於第一與第二實 施例中’電路係以使兩個閂鎖電路3與4之所有輸出信號 OUT ’ OUTB ’N01與N02被輸入至互斥0R閘之輸入端子的方 式形成。關於位元線對之負載電容係彼此相等。然而，當 感測元成信號產生電路5或重新感測需求信號產生電路9申 之互斥0R閘EXORi ’EX〇R2，EX〇R3與EX0R4的電容遠小於位 兀線的電容時’不需考量閂鎖電路之互補信號端子之負載 f稱性。因此’相較於第一與第二實施例之下，可簡化每 個感測完成信號產生電路與重新感測需求信號產生電路 的構造。、於第二實施例中，每一個感測完成信號產生電路 與重新感測需求信號產生電路的構造之簡化已被實現。圖 7係為顯示依本發明第三實施例之閃鎖型感測放大器電路

第22頁 462058 五、發明說明（19) 的構造之電路圖。於顯示於圖7之第三實施例中，類似於 顯示於圖2之第一實施例之組成元件係以相同的參考數字 表示，並省略其詳細說明。 第三實施例包含：兩個閂鎖電路3與4 ; 一感測完成信 號產生電路5a ’用以產生一感測完成信號；及一重新感測 需求信號產生電路9a，用以產生一重新感測需求信號。於 本發明中，感測完成信號產生電路5a與重新感測需求信號 產生電路9a，對應至比較結果信號產生電路。 感測完成信號產生電路5a設有一互斥〇R閘EX0R5，用 以執行輸出信號OUT與輸出信號n〇2之互斥〇R運算，而互斥 0R閘EX0R5之輸出信號變成感測完成信號5—ENE) ^於感測完 成信號產生電路5a中’在感測放大器啟動信號SAE變高與 感測運作開始之後’產生輸出信號OUT與N02之一互斥0R信 號，而此信號係被輸出作為一感測完成信號S_END。 重新感測需求"is號產生電路9 a設有一互斥〇 r閑 EX0R6，用以執行輸出信號0UT與輸出信號N〇1之互斥⑽運 算，而互斥0R閘EX0R6之輸出信號變成重新感測需求信號 S_REQ。於重新感測需求信號產生電路9&中，在感大 測需求二Γ信號’而此信號係被輪出作為重新感 因此，在感測運作開始 數值係彼此相異時，感測完 測運作完成之信號係被傳輸 之後，當輸出信號〇υτ與N〇2之 成信號S—END變高，且代表感 至系統中。另—方面，在感測

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運作開 完成信 下，代 又 值彼此 重新感 測運作 新感測 此情況 中 〇 出信號0UTW02之數值相同時，感測 ^S:END維持於低值且並未改變。因此，於兄 表感測運作完成e # 土，士 & a ； 成之仏號並未被傳輸至系統中。 :測運作開始之後，當輸出信號OUT與N01之數 相”時，重新感測需求信號s —REQ變高，且一 測需求的信號係、被傳輸至m另-方面，在感 開始之後，當輸出信號OUT與N01之數值相同時，重 需求信號S—REQ維持於低值且並未改變。因此，於 下代表重新感測需求的信號並未被傳輸至系統 因為輸出信號則1與_2係為互補信號，故當輸出信號 OUT與M01彼此一致時，輸出信號〇υτ與N〇2並未彼此—致， 而當輸出jg號OUT與N01並未彼此一致時，輸出信號〇υτ與 Ν02係彼此一致》 、 #其次’將說明將本發明應用至顯示於圖3之上述記憶 體單το陣列之第三實施例之運作。圖8係為顯示本發明之 第二實施例之問鎖型感測放大器電路之運作之時序圖。 SRAM電路係與時鐘脈衝信號cu同步，而圖8顯示對應於四 個週期的時鐘脈衝信號CLK之不同運作。在每一個時鐘脈 衝週期之運作，係與說明於第一與第二實施例之運作相 同β 在一第一時鐘脈衝週期期間，在時鐘脈衝信號CLK上 升之後’字元線WL0至WL(n-l)之其中一個係被選擇與上 升，於其中儲存有1’ 〇，'資訊之單元係被存取。然後’在經

第24頁 462058 五、發明說明（21) 過一段延遲時間DLY0之後，感測放大器啟動信號SAE上 升，且閂鎖電路3與4開始運作，接著輸出一低輸出信號。 當時鐘脈衝信號CLK為低值時，位元線係被預充電電 路7預充電至一預充電位準。然後，當字元線上升時，信 號D與DB係被傳輸至位元線對，且電位差係在位元線對間 產生。於本發明中之位元線之預充電位準，係遠高於感測 完成信號產生電路5中的互斥〇R閘EX0R5與於重新感測需求 信號產生電路9中的互斥0R閘EX0R6之間值。 如上所述’於第一時鐘脈衝週期中，因為儲存有Μ 〇 " 資訊之單元係被存取，所以信號D所傳輸到之位元線之電 位’係比信號DB所傳輸到之位元線之電位較早被降低。於 信號DB所傳輸到之位元線中，電位係僅些微降低了對應於 SRAM單元中之漏電流的數量。 於此時’於感測運作開始時，在位元線對間之電位差 △ Vtl係夠大’而閂鎖電路3與4可正常地偵測儲存於SRAM 單元之資訊。因此，輸出信號OUT與N01變低，且輸出信號 0UTB與N02變高。因此，在感測運作開始之後，輸出信號 OUT與輸出信號Ν01彼此一致’且輸出信號〇υτβ與輸出信號 Ν02彼此一致。因此，為重新感測需求信號產生電路9之輸 出信號之重新感測需求信號S_REQ，係維持於低值且並未 改變。另一方面，為感測完成信號產生電路5之輸出信號 之感測完成信號S —END，係從低值改變為高值，而感測完 成號8_£_係與感測放大器啟動信號SAE之下降同步地降 下。

第25頁 462058 五、發明說明（22) ---- 於一第二時鐘脈衝週期中，在時鐘脈衝信號ακ上 之後，字το線WL0至WL(n-l)之其中一個係被選擇與上升， 於其中儲存有"1"資訊之單元係被存取。然後，在經過— 段延遲時間DLY0之後，感測放大器啟動信號SAE上升且閂 鎖電路3與4開始運作，接著輸出一高輸出信號〇υτ。 如上所述，在第二時鐘脈衝週期中，因為儲存有 資&ΤΙ之單元係被存取’在字元線上升之後，信號DB所傳輸 到之位元線的電位，係比信號D所傳輸到之位元線的電位’ 較早被降低。 於此時’在感測運作開始時，在位元線對間之電位差 △ Vtl係夠大’而閂鎖電路3與4可正常地偵測儲存於sram 單元之資訊。因此’輸出信號OUT與N01變高，而輸出信號 0UTB與N02變低。因此，在感測運作開始之後，輸出信號 OUT與輸出信號N01彼此一致，且輸出信號〇UTB與輸出信號 N 0 2彼此一致。因此，為重新感測需求信號產生電路9之輸 出信號之重新感測需求信號S_REQ，係維持於低值且並未 改變。另一方面，為感測完成信號產生電路5之輸出信號 之感測完成信，係從低值改變為高值，且感測完 成"is说S_END係與感測放大Is啟動彳§说SAE之下降同步地降 下。 於第三時鐘脈衝週期中，在時鐘脈衝信號CLK上升之 後，字元線WL0至WL(n-l)之其中一個係被選擇與上升，於 其中儲存有” 〇"資訊之單元係被存取。然後，在經過一段 延遲時間DLY1之後，感測放大器啟動信號SAE上升且閂鎖 ΙΚΜΒ 第26頁 4 62 05 8 五、發明說明（23) 電路3與4開始運作，但在位元 一讀出錯誤。 在位-線對間之電位差小，並產生 J第三時鐘脈衝週期中，因為儲存有τ資訊之單元 係被存取，所以信號D所值齡5，丨a , 妹“ b所傳輸到之位元線的電位，係比信 唬DB所傳輸到之位元線的電位較早被降低。 於此時，在位元線對間的電位差Δη2係小於感測運 :開始時的電位差AVU，但是於閃鎖電路3中，包 體讀與MP2(具有將信號㈣傳輸到之位元線之電位予以^ 入的閘極）之反相電路的邏輯閱值，係高於另—反相電 路。因此，可正常地偵測儲存mSRAM單元之資訊。然而， 在另一個閂鎖電路4中，包含電晶體MN5與Mp6(具有將信號 D所。傳輸到之位元線之電位予以輸入之閘極）之反相電路的 邏輯閾值，係低於另一反相電路。因此，輸出信號N〇2變 ，，而輸出信號NO 1變高。所以，當信號改變時，為感測 元成信號產生電路5之輸出信號之感測完成信號S_END，係 維持時低值且並未改變，另一方面，為重新感測需求信號 產生電路9之輸出信號的重新感測需求信號S_REQ，係從低 1改變為高值’且重新感測需求信號s_REq係與感測放大 器啟動信號SAE之下降同步地降下。 於第四時鐘脈衝週期中，在時鐘脈衝信號CLK上升之 後，字元線WL0至WL(n-l )之其中一個係被選擇與上升，於 其中儲存有1’ Γ資訊之單元係被存取。然後，在經過一段 延遲時間DLY1之後，感測放大器啟動信號SAE上升而閂鎖 電路3與4開始運作，但在位元線對間之電位差小，並產生

第27頁 4 62 05 8 五、發明說明（24) 一讀出錯誤。 於第四時鐘脈衝调地士 m Λ 圮』中’因為儲存有"Γ資訊之單元 係被存取，所以信號DB所僂# 5丨 ― a&n ^ ^ ^ 吓得輸到之位兀線之電位，係比信 號D所傳輸到之位元線 < 電位較早被降低。 伟pi=2 ·在位7°線對間的電位差AVt2係小於感測運 N=r Λ?1，但"鎖電路4中，包含電晶體 入之二:號讪所傳輸到之位元線之電位予以輪 路的邏輯閣值，係高於另-反相電 路。因此，可正常地偵測 J, κ _ j儲存於sram單元之資訊。然而， 在另一個閂鎖電路3中，句人而 所傳輸到之位元線之電位\含電晶體關1與肿1(具有信號⑽ 攞Μ閉柏 也， 彳予以輸入之問極）之反相電路的 邏輯閾值，係低於另一反， 栖，Θ鉍山> 久相電路。因此，輸出信號OUT變 低，且輸出信號0UTB變高 夂 完成信號產生電路之輸^以，當信號改變時，為感測 維持於低值且並未改變出^的感測完成信，係、 產生電路9之輸出信號的重另一方面，為重新感測需J信號 值改變為高值，且重新咸新感測需求信號1心9，係從低 器啟動信號SAE之不降同步^ f求信號S-REQ係與感測放大 如上所述，於第三實 降下 線間之相當的電位差之I例中，可產生顯示感測在位元 出錯誤係在位元線對間的信號，而感測運作開始且讀 到。因此，可將重新感測：t的電位差產生之前被债測. 此信號係被採用於系統令:来信號傳輸至系統。因此，當 於本發明中，因為:！，可建構更穩定的系統。 % —個感測完成信號產生電路5與

4 62 05 8 五、發明說明（25) 重新感測需求信號產生電路9，係僅分別包含互斥〇R閘 E X 〇 R 5與E X 0 R 6，所以本實施例係以較少的元件提供與第 一與第二實施例相同功能之顯著效果。 於第一至第三實施例之每一個中，因為由閂鎖電路所 構成之兩個反相電路之邏輯閾值可能彼此相異，所以使用 具有不同閾值電壓之電晶體。然而’當電晶體之閘極寬 度、閘極長度或閘極氧化膜之厚度彼此相異時，亦可實現 相同的功能。又，其組合亦可實現相同的功能。 如上所述，依據本發明，設置了兩個閂鎖電路，其輸 出與位元線對間之電位差有關聯之相同的輪出信號或不同 的輸出信號。因此’關於元件特性變化之運作裕度，係在 以前就被應用。因此，可以以低電源電壓實現穩定之摘測 運作。此外，更設有比較結果信號產生電路，用以比較兩 個閂鎖電路之輸出信號。因此，當位元線對間之電位差不 足時，可偵測此事實。因此，當將此信號利用於系統時， 可建構出更穩定的系統。

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462058 圖式簡單說明 圖1係為顧+ 33 , 圖； 顯不一習知之閂鎖型感測放大器電路之電路 圖2係為顯示依據本發明第一一 放大器電路之播1 貫狍例之問鎖型感測 <構造之電路圖； 圖3係、為t gs 放大器電路之發;^一實施例之問鎖型感測 5己憶體早几陣列之構造之方塊圊； 考雷路之湩收顯示依本發明第—實施例之閂鎖型感測放大 器電路之運作之時序圖； 大器顯示依本發明第二實施例之-閃鎖型感測放 大器電路之構造之電路圖； 圖6係為顯示依本發明第二實施例之閃鎖型感測放大 Is電路之運作之時序圖； 圖7係為顯示依本發明第三實施例之一閂鎖型感測放 大器電路之構造之電路圖；以及 圖8係為顯示依本發明第三實施例之閂鎖型感測放大 器電路之運作之時序圖。 【符號之說明】 1〜接地端 2〜電源 3〜閂鎖電路 1〜閂鎖電路 5、5a〜感測完成信號產生電路 6〜SRAM單元

第30頁 4b2 05 8 圖式簡單說明 7〜預充電電路 8〜行選擇器電路 9、9a〜重新感測需求信號產生電路 EX0R1-EX0R6 〜互斥OR 閘 MNU-MN13〜電晶體 MN1-MN6〜電晶體 MNC1-MNC4 ~ 電晶體 MPU-MP14〜電晶體 MP1-MP8〜電晶體 MPH-MPC2〜負載電晶體 0 R1〜0 R閘 WLO-WL(n-l)〜字元線

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Claims (1)

1. 462 05 8 六 申請專利範園 閂鎖型感測放大器電路，包含： 第二問鎖電路，當一位元線對間之電位差等於 定數值時，該第一與第二閃鎖電路輸出相同的 而當在該位元線對間之該電位差小該預定數值 與第二閂鎖電路輸出不同的輪出信號；以及 結果信號產生電路，用以將該輪出信號和該第 鎖電路作比較，並與輸出一個代表比較結果的 »月專利範圍第1項之閂鎖型感測放大器電路， 線對包含第一與第二位元線； 閂鎖電路包含：-第一反相電路，具有兩電晶 電晶體之其汲極係連接至該第一位元線；以及 電路具有兩個電晶體，該兩電晶體之汲極係 一位70線，並具有高於該第一反相電路之閾值 1. 一種 第一與 或大於一預 輸出信號’ 時，該第一 一比較 一與第二閂 信號。 2. 如申 其中： 該位元 該第一 體，該兩個 一第二反相 連接至該第 之閾值；且 該第二閂鎖電路包含： 一第三反相電路，具有兩個電晶體，該兩電晶體 之沒極係連接至該第一位元線；以及 體之汲極係 電路之閾值 3.如申 其中，該比 第四反相電路，具有兩個電晶體，該兩個電晶 連接至該第二位元線，並具有低於該第三反相 的閾值。 研專利範圍第2項之閂鎖型感測放大器電路， 較結果信號產生電路包含：

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   六、申請專利範圍 一第一閘’執行該第一反相電路之一輸出信號與該 四反相電路之輸出信號之互斥〇R運算； Λ 一第二閘’執行該第二反相電路之一輸出信鞔與該 三反相電路之一輪出信號之互斥0R運算；以及 一第三閘，執行該第一閘之一輸出信號與該第二 一輸出信號之AND運算。 一甲之 4. 如申請專利範圍第2項之閂鎖型感測放大器電路， 其中’該比較結果信號產生電路包含： 一第一閘’執行該第一反相電路之一輪出信號與該 三反相電路之一輸出信號之互斥0R運算； 一第二閘’執行該第二反相電路之一輸出信號與該第 四反相電路之一輪出信號之互斥0R運算；以及 一第三閘’執行該第一閘之一輸出信號與該第二閣之 一輸出信號之0R運算。 5. 如申請專利範圍第2項之閂鎖型感測放大器電路， 其中，該比較結果信號產生電路包含： 一第一閘’執行該第一反相電路之一輸出信號與該第 四反相器電路之一輸出信號之互斥〇R運算；以及 一第二閘，執行該第一反相電路之一輸出信號與該第 三反相電路之一輸出信號之互斥〇R運算。 6 如申請專利範圍第2項之閂鎖型感測放大器電路， 其中： 在構成該第一反相電路之該兩個電晶體與構成該第二 反相電路之該兩個電晶體之間’從由一閾值電壓，一閘極

   第33頁 4 6205 8 六、申請專利範圍 寬度’ 一閘極長度與一 擇之至少一參數係不相 在構成該第三反相 反相電路之該兩個電晶 寬度’一閘極長度與一 擇之至少一參數係不相 7 ·如申請專利範圍 其中： 在構成該第一反相 反相電路之該兩個電晶 寬度，一閘極長度與一 擇之至少一參數係不相 三反相 個電晶 在構成該第 反相電路之該兩 寬度，一閘極長度與一 擇之至少一參數係不相 8.如申請專利範圍 其中： 在構成該第一反相 反相電路之該兩個電晶 寬度，一閘極長度與一 擇之至少一參數 在構成該第 反相電路之該兩 係不相 三反相 個電晶體之間，從由一閾值電壓

   閣極氧化膜厚度所組成之群組所選 同；且 電路之該兩個電晶體與構成該第四 體之間，從由一閾值電壓，一閘極 間極氧化膜厚度所組成之群組所選 同。 第3項之閂鎖型感測放大器電路， 電路之該兩個電晶體與構成該第二 體之間，從由一閾值電壓，—閘極 間極氧化膜厚度所組成之群組所選 同；且 電路之該兩個電晶體與構成該第四 體之間，從由一閾值電壓，一閘極 閑極氧化膜厚度所組成之群組所選 同。 第4項之閂鎖型感測放大器電路， 電路之該兩個電晶體與構成該第二 體之間’從由一閾值電壓，一閘極 開極氧化膜厚度所組成之群組所選 同；且 電路之該兩個電晶體與構成該第四 閘極 第34頁 462058 六、申請專利範圍 寬度’一閘極長度與一間極氧化膜厚度所組成之群組所選 擇之至少一參數係不相同。 9‘如申請專利範圍第5項之閂鎖型感測放大器電路， 其中： 在構成該第一反相電路之該兩個電晶體與構成該第二 反相電路之該兩個電晶體之間，從由一閾值電壓，一閘極 寬度，一閘極長度與一閘極氧化膜厚度所組成之群組所選 擇之至少一參數係不相同；且 構成該第三反相電路之該兩個電晶體與構成 ί:電=之該兩個電晶體之間，㈤由一閾值電壓，-閘極 ，—閘極長度與一閘極氧化膜厚度所組成之i h 1 擇之至少-參數係不相同。 成之群組所選

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