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Die
Erfindung bezieht sich auf ein Entwurfsverfahren für ein Halbleiterbauelement
mit mehreren aktiven Bereichen und darin vorgesehenen Transistor-Gateelektroden
und auf ein derart ausgelegtes Halbleiterbauelement.
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Mit
der weiteren Entwicklung von Funktionalitäten von Systemen, in denen
Halbleiterbauelemente Verwendung finden, haben besonders auch Funktionen,
die eine hohe Betriebsgeschwindigkeit und einen hohen Integrationsgrad
der Halbleiterbauelemente erfordern, große Bedeutung erlangt. Dementsprechend
ist das Entwurfsverfahren für
Halbleiterbauelemente ebenso wichtig wie deren Schaltungsauslegung
und Herstellung, um dem Trend nach hoher Betriebsgeschwindigkeit
und hohem Integrationsgrad der Halbleiterbauelemente Rechnung zu
tragen.
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Gewisse
Herstellungstechniken für
herkömmliche
Halbleiterbauelemente haben zu Schwankungen im Herstellungsprozeß z.B. bezüglich Abweichungen
in den Abmes sungen der Gateelektroden und Transistoren geführt, beispielsweise
durch ungleichmäße Lichtreflexion
bei einem Fotoprozeß und
durch Ungleichmäßigkeit eines Ätzprozesses.
Die Prozeßabweichung
hängt von
dem Grad an Unterschied in der gemessenen Gate-Länge vor und nach dem Fotoprozeß ab. Eine
gewisse Prozeßabweichung
ist zu erwarten und ist normalerweise akzeptabel, wenn sie für verschiedene
Gateelektroden gleichmäßig ist.
Wenn sie hingegen merklich ungleichmäßig ist, d.h. wenn eine große Schwankung
der Prozeßabweichung
vorliegt, fluktuiert die Schwellenspannung der Transistoren, was
zu Fehlfunktionen des Halbleiterbauelementes führt. Mit anderen Worten kann
dies dazu führen,
daß das
Bauelement nicht so arbeitet, wie dies durch den Schaltkreisdesigner beabsichtigt
war.
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Es
wurden große
Anstrengungen unternommen, die Schwankungen in den Prozeßabweichungen
zu minimieren, die im Verlauf der Herstellung eines Halbleiterbauelementes
auftreten können.
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1 zeigt
einen schematischen Querschnitt durch ein Halbleiterbauelement,
um die Schwierigkeiten eines Fotomaskierungsprozesses zu veranschaulichen,
der einen der Herstellungsprozesse für ein Halbleiterbauelement
darstellt. Das Bauelement von 1 beinhaltet
eine Siliciumschicht 10, eine Siliciumdioxidschicht 12,
eine Aluminiumschicht 14, eine Fotoresistschicht 16,
eine transparente Glasschicht 18 und eine lichtundurchlässige Schicht 20.
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Wenn
der Fotoprozeß mit
dem Fotoresist 16 durchgeführt wird, der die Aluminiumschicht 14 bedeckt, absorbiert
die Aluminiumschicht 14 kein Licht, sondern reflektiert
das Licht, wie in 1 dargestellt. Da die Aluminiumschicht 14 in
bestimmten Bereichen unter einem Schrägwinkel vorliegt, reflektiert
sie dort das Licht an der geneigten Fläche schräg, so daß ein Fotomuster nicht so präzise wie
gewünscht
gebildet wird. Wenn nun beim Entwurfsverfahren für das herkömmliche Halbleiterbauelement
Gateelektroden so angeordnet werden, daß zwischen ihnen kein gleichmäßiger Zwischenraum
vorliegt, führt
dies dazu, daß der
Schrägwinkel zwischen
Gateelektroden nicht konstant gehalten wird. Als Ergebnis hiervon
wird der Winkel von reflektiertem Licht zwischen Gateelektroden
trotz nahezu identischer Fotomaskierungs- und Ätzprozesse unterschiedlich, was
zu einer möglicherweise
großen
Schwankung in den entsprechenden Prozeßabweichungen für die Gateelektroden
führen
kann.
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2 zeigt
wiederum eine schematische, ausschnittweise Querschnittsansicht
eines Halbleiterbauelementes, in diesem Fall zwecks Erläuterung
der bei einem Ätzprozeß auftretenden
Probleme, der ebenfalls einer der typischen Herstellungsprozesse
für ein
Halbleiterbauelement ist. Das Bauelement von 2 beinhaltet
eine Siliciumschicht 10, eine Siliciumdioxidschicht 12 und
eine Fotoresistschicht 16.
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Wie
aus 2 ersichtlich, entsteht durch das Ätzen der
Oxidschicht 12 durch offene Bereiche der Fotoresistschicht 16 eine
Hinterätzung
im Siliciumdioxid 12, wie durch die gestrichelten Kurven
angedeutet, die mit zunehmender Tiefe Richtung Silicium 10 in
ihrem Radius anwachsen. Je größer der
Radius der Kurve, um so tiefer ist die Hinterätzung der Fotoresistschicht 16.
Das Maß an
Hinterätzung
der Fotoresistschicht 16 kann erst erkannt werden, wenn
die Fotoresistschicht 16 entfernt wurde. Die Form der Kante
des Oxidschichtmusters, wie sie in 2 mit der
gestrichelten Linie angedeutet ist, ist jedoch ein guter Indikator
für das
Maß an Hinterätzung. Mit
anderen Worten ist der Ätzprozeß nicht
gleichmäßig und
erzeugt daher unerwünschte
Prozeßabweichungen.
Diese Ätzprozeßabweichung
schwankt zudem merklich zwischen verschiedenen Gateelektroden mit
ungleichmäßig großen Zwischenräumen.
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Somit
tritt beim Entwurfsverfahren für
herkömmliche
Halbleiterbauelemente, in denen die Gateelektroden von Transistoren üblichweise
mit ungleichmäßigen Zwischenräumen angeordnet
sind, die geschilderte Problematik auf. Die Gateelektroden reflektieren
Licht während
eines Fotoprozesses unterschiedlich, und es tritt eine ungleichmäßige Ätzung der
Schicht im Ätzprozeß auf, was
beides die Prozeßschwankungen
erhöht.
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Zudem
erhöht
sich das Maß an
Prozeßabweichungen
während
solcher Foto- und Ätzprozesse
dadurch, daß das
Entwurfsverfahren für
benachbarte Schaltkreise eines herkömmlichen Halbleiterbauelementes demjenigen
des oben erläuterten
allgemeinen Halbleiterbauelementes entspricht.
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So
ist beispielsweise ein Abtastverstärker eines Halbleiterbauelementes
ein Schaltkreis zum Verstärken
und Ausgeben einer sehr kleinen Spannungsdifferenz von Eingangssignalen,
d.h. er ist sehr empfindlich. Es ist folglich wichtig, Unterschiede
in den Schwellenspannungen von Transistoren zu korrigieren, aus
denen der Abtastverstärker
besteht. Da jedoch das Entwurfsverfahren für den herkömmlichen Abtastverstärker dasselbe
ist wie das oben für
ein allgemeines Halbleiterbauelement erläuterte, erhöhen sich Schwankungen in den Prozeßabweichungen
während
der Foto- und Ätzprozesse.
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Wie
gesagt, addieren sich die Schwankungen in den Prozeßabweichungen
beim Ätzprozeß zu denjenigen
des Fotoprozesses, was die Gesamtschwankungen des Herstellungsprozesses
vergrößert. Aufgrund dieser
bekannten Schwierigkeiten bei solchen Foto- und Ätzprozessen besteht daher der
Wunsch, die Schwankungen in diesen Prozeßabweichungen bezüglich der
Dimensionierung von Gateelektroden und damit die hiervon verursachten
Schwankungen in der Schwellenspannung der betreffenden Transistoren
zu minimieren.
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Aus
der Offenlegungsschrift JP 10-200109 A ist es bekannt, nachteiligen
Effekten, die sich bei der Halbleiterbauelementfertigung durch unterschiedliche
Rasterabstände
von Transistor-Gateelektrodenstrukturen ergeben, dadurch zu begegnen,
dass das geringste auftretende Gateelektroden-Rastermaß als eine
Referenz herangezogen wird und bei Transistor-Gateelektrodenstrukturen
mit demgegenüber
größerem Rastermaß eine oder
mehrere Dummy-Gateelektroden zwischen je zwei aufeinanderfolgenden
Gateelektroden eines Transistors derart eingefügt werden, dass sich für die Gesamtanordnung
von Transistor- und Dummy-Gateelektroden das minimale Referenz-Rastermaß ergibt.
Des weiteren wird vorgeschlagen, je eine Dummy-Gateelektrode nach außen benachbart
zu einer äußeren Transistor-Gateelektrode
eines betreffenden Transistors mit dem entsprechenden Referenz-Rastermaßabstand
von der äußeren Transistor-Gateelektrode
anzuordnen. Zudem kann zwischen zwei benachbarten Transistoren eine
einzelne Dummy-Gateelektrode jeweils im entsprechenden Referenz-Rastermaßabstand
zu den anschließenden äußeren Transistor-Gateelektroden
der beiden Transistoren angeordnet sein.
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Der
Erfindung liegt als technisches Problem die Bereitstellung eines
Halbleiterbauelementes und eines zugehörigen Entwurfsverfahrens zugrunde,
mit denen sich Schwankungen in Prozeßabweichungen aufgrund von
Foto- und Ätzprozessen
speziell hinsichtlich der Bemessung und Anordnung von Gateelektroden von
Transistoren vergleichsweise klein halten lassen.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Entwurfsverfahrens
für ein
Halbleiterbauelement mit den Merkmalen des Anspruchs 1 und eines
Halbleiterbauelementes mit den Merkmalen des Anspruchs 7.
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Erfindungsgemäß sind Dummy-Gateelektroden
vorgegebener Breite und Länge
derart angeordnet, daß alle
funktionsrelevanten Gateelektroden von zugehörigen Transistoren mit einem
konstanten Abstand angeordnet sind, was Schwankungen in entsprechen den
Prozeßabweichungen
und folglich Unterschiede in der Schwellenspannung der Transistoren
minimiert.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte
Ausführungsformen
der Erfindung sowie zu deren besserem Verständnis dienende, herkömmliche
Beispiele (sogennanter firmeninterner Stand der Technik) sind in
den Zeichnungen dargestellt, in denen zeigen:
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1 eine
schematische Querschnittsansicht durch ein Halbleiterbauelement
zur Erläuterung
einer Fotoprozeßproblematik,
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2 eine
schematische Querschnittsansicht durch ein Halbleiterbauelement
zur Erläuterung
einer Ätzprozeßproblematik,
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3 ein
Blockdiagramm eines herkömmlichen
Entwurfs eines Halbleiterbauelementes,
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4 ein
Schaltbild eines herkömmlichen
Abtastverstärkers,
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5 bis 10 verschiedene
Blockdiagramme aus einem herkömmlichen
Entwurf für
den Abtastverstärker
von 4,
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11 ein
Blockdiagramm eines ersten erfindungsgemäßen Entwurfs für den Abtastverstärker von 4,
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12 bis 17 Blockdiagramme
aus einem zweiten erfindungsgemäßen Entwurf
für den
Abtastverstärker
von 4 und
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18 ein
Schaubild der Prozeßabweichung
in Abhängigkeit
von der Anzahl vermessener Gateelektroden für das erfindungsgemäße Entwurfsverfahren
verglichen mit einem herkömmlichen
Entwurfsverfahren.
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3 zeigt
im Blockdiagramm den Entwurf eines herkömmlichen Halbleiterbauelementes
mit Speicherzellenfeldblöcken 30-1, 30-2,
..., 30-n, Blockzeilendecodern 32-1, 32-2,
..., 32-n, einem Bitleitungs-Vorladeschaltkreis 34,
einem Blockselektor 36, einem Spaltenauswahlgate 38,
einem Leseverstärker/Lichttreiber 40,
einem Spaltendecoder 42, einem Breitzonen-Zeilendecoder 44,
einem Spaltenadressen-Eingabepuffer 46, einem Dateneingabe-/Datenausgabepuffer 48,
einem Steuersignal-Eingabepuffer 50 und einem Spaltenadressen-Eingabepuffer 52.
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Der
Entwurf, d.h. das Layout, dieses bekannten Halbleiterbauelementes
umfaßt
das Speicherzellenfeld 30 und benachbarte Schaltkreise
zur Steuerung der Eingabe und Ausgabe von Daten für das Speicherzellenfeld 30.
Eine Schwierigkeit beim herkömmlichen
Entwurfsverfahren für
benachbarte Schaltkreise dieses Halbleiterbauelementes besteht darin,
daß die
Gateelektroden von Transistoren benachbarter Schaltkreise mit ungleichmäßigem Abstand
angeordnet sind, was Schwankungen in Prozeßabweichungen für die Transistor-Gateelektroden
im Verlauf von Foto- und Ätzprozessen
verstärkt.
Ein weiteres Problem bei diesem herkömmlichen Halbleiterbauelement-Entwurfsverfahren
besteht darin, daß das
Anwachsen von Schwankungen in Prozeßabweichungen dazu führen kann,
daß das
Halbleiterbauelement nicht so ordnungsgemäß arbeitet, wie dies vom Schaltkreisdesigner
beabsichtigt ist.
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Nachfolgend
wird das herkömmliche
Entwurfsverfahren für
ein Halbleiterbauelement mit einem erfindungsgemäßen Entwurfsverfahren beispielhaft
anhand eines Abtastverstärkers
verglichen, der eine Realisierungsmöglichkeit solcher benachbarter
Schaltkreise ist.
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Dabei
zeigt 4 ein Schaltbild zur Veranschaulichung der Struktur
des herkömmlichen
Abtastverstärkers,
bestehend aus PMOS-Transistoren P1, P2, P3 und NMOS-Transistoren
N1, N2, N3, N4. Weiter sind in 4 eine Steuersignalleitung
CON, ein Eingangssignal D, ein Eingangssignal DB und ein Ausgangssignal OUT
zu erkennen.
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Die 5 bis 10 veranschaulichen
den Entwurf des in 4 gezeigten Abtastverstärkers gemäß eines
herkömmlichen
Entwurfsverfahrens.
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Speziell
veranschaulicht 5 den Entwurf von Source-, Drain-
und Gateelektroden der Transistoren, aus denen der Abtastverstärker aufgebaut
ist. Wie aus 5 zu erkennen, sind die Source-,
Drain- und Gateelektroden der PMOS-Transistoren P1, P2, P3 mit P1S, P2S,
P3S, P1D, P2D, P3D bzw. P1G, P2G, P3G bezeichnet, während die
Source-, Drain- und Gateelektroden der NMOS-Transistoren N1, N2,
N3, N4 jeweils mit N1S, N2S, N3S, N4S, N1D, N2D, N3D, N4D und N1G,
N2G, N3G, N4G bezeichnet sind. Die Bezugszeichen 60 und 66 bezeichnen
Vorspannungsleitungen, während
die Bezugszeichen 62 und 64 Versorgungsleitungen markieren.
Außerdem
sind die Breite der Transistoren mit W1 und W2 sowie die Länge der
Transistoren mit L bezeichnet.
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Die
Gateelektroden der PMOS-Transistoren P1, P2, P3 und diejenigen der
NMOS-Transistoren N1, N2, N3, N4 spalten sich jeweils von einem
gemeinsamen Anschluß in
zwei voneinander beabstandet angeordnete Teile auf. Die Breite W1
der Gateelektroden der NMOS-Transistoren N1, N2 ist kleiner als
die Breite W2 der Gateelektroden der PMOS-Transistoren P1, P2, P3
und der NMOS-Transistoren N3, N4. Andererseits ist die Länge L der
Gateelektroden der PMOS-Transistoren P1, P2, P3 gleich groß wie diejenige
der NMOS-Transistoren N1, N2, N3, N4.
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Gemäß dem herkömmlichen
Entwurfsverfahren, wie es in 5 gezeigt
ist, sind die Abstände
a zwischen den beiden separierten Gateteilen für alle Transistoren konstant,
während
die übrigen
Abstände
b, c, d zwischen den anderen Gateelektroden der Transistoren nicht
konstant sind. Dies führt
zu ungleichmäßiger Lichtreflexion
in einem Fotoprozeß und
zur Ungleichmäßigkeit
in Ätzprozessen
und dadurch zu einem Anwachsen der Schwankungen in Prozeßabweichungen,
wie eingangs erläutert.
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6 veranschaulicht
Kontakte, die im Entwurf von 5 gebildet
sind, d.h. die Kontakte, die auf den Source- und Drain-Elektroden,
einem gemeinsamen Gate-Anschluß,
Versorgungsleitungen und Vorspannungsleitungen der PMOS-Transistoren P1,
P2, P3 und NMOS-Transistoren N1, N2, N3, N4 gebildet sind. Die mit
Quadraten markierten Bereiche 70 zeigen in 6 an,
wo Kontakte gebildet sind.
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7 veranschaulicht
Metallbeläge
ME1, die an den Kontakten von 6 gebildet
sind, d.h. Metallbeläge
sind über
die Kontakte 70 und in 7 nicht
sichtbare Versorgungsleitungen 60, 66 hinweg gebildet. In 7 sind
die Bereiche, in denen die Metallbeläge gebildet sind, mit horizontal
schrägen
Linien schraffiert.
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8 veranschaulicht
Kontakte, die an den Metallbelägen
von 7 gebildet sind, wobei die Bereiche, in denen
die Kontakte gebildet sind, durch die mit dem Bezugszeichen 72 bezeichneten
Quadrate markiert sind.
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9 veranschaulicht
Metallleitungen, die zusammen mit den Kontakten von 8 gebildet
werden, wobei das Metall in Bereichen ME2 gebildet wird, die mit
vertikal schrägen
Linien schraffiert sind. Damit werden die Gate-, Drain- und Source-Elektroden der Transistoren
des Abtastverstärkers
von 4 durch Metallbeläge verbunden. In 9 bezeichnen
die Metallleitungen 74, 76, 78 und 80 eine
Leitung zum Anlegen des Steuersignals CON, eine Leitung zum Anlegen
des Eingangssignals D, eine Leitung zum Anlegen des anderen Eingangssignals
DB bzw. eine Gate-Verbindungsleitung für den PMOS-Transistor P1 und
die NMOS-Transistoren N1 und N2.
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10 veranschaulicht
Metallbeläge
ME3 zum Anlegen einer Speisespannung und einer Massespannung an
die Metallleitungen ME2. Die mit Punkten markierten Streifenbereiche
sind diejenigen, in denen die Metallbeläge ME3 gebildet sind, während die
gitterförmig
markierten Bereiche 82 diejenigen sind, in welchen Durchkontakte
gebildet sind. Die Bereiche 82 und die Metallbeläge ME3 sind
miteinander verbunden, um die Speisespannung und die Massespannung
anzulegen.
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Die
Realisierung von 5 weist die Schwierigkeit des
herkömmlichen
Entwurfsverfahrens für
Halbleiterbauelemente auf. Die Darstellungen in den 6 bis 10 veranschaulichen
schematisch den Entwurf des Abtastverstärkers von 4.
Die Inkonsistenz bzw. Ungleichmäßigkeit
von Abständen
im Halbleiter, insbesondere bezüglich
der Gateelektroden benachbarter Transistoren, sind in 5 veranschaulicht
und oben beschrieben, siehe die Abstände a, b und d, und ergeben
sich ohne weiteres aufgrund der Ungleichmäßigkeit des Spaltenabstands
der Entwurfselemente gemäß den 6 bis 10.
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Im
Gegensatz dazu veranschaulicht 11 einen
erfindungsgemäßen Entwurf
eines Halbleiterbauelementes. Zusätzlich zu den Elementen von 5 sind
Dummy-Gateelektroden DG1, DG2 vorgesehen, die mit demselben Abstand
a angeordnet sind, wie die zweigeteilten Gateelektroden von 5,
und zwar im Gate-Zwischenraum
der Transistoren, aus denen der Abtastverstärker besteht.
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Während in 11 eine
gemeinsame Leitung die Dummy-Gateelektroden DG1, DG2 verbindet,
kann alternativ auch eine getrennte Anschlußführung vorgesehen sein.
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Die
so gebildeten Dummy-Gateelektroden haben keinen Einfluß auf den
Betrieb der Schaltkreise des Abtastverstärkers, sie haben jedoch einen
vorteilhaften, günstigen
Einfluß auf
die Halbleiterherstellungsprozesse. Wenn alle Gateelektroden vollständig angeordnet
sind, wie oben zu 11 angegeben, kann der restliche
Entwurf des Halbleiterbauelementes wieder nach irgendeinem beliebigen
herkömmlichen
Verfahren erfolgen.
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Mit
anderen Worten gibt es gemäß dem in 11 veranschaulichten,
erfindungsgemäßen Entwurfsverfahren
für die
Abtastverstärker
Gateelektroden, die tatsächliche
Betriebsvorgänge
des Abtastverstärkers ausführen, während wenigstens
ein Teil der Dummy-Gateelektroden außerhalb dieser tatsächlich funktionsrelevanten
Gateelektroden angeordnet sind, ohne den aktuellen Betrieb der Abtastverstärker zu
beeinflußen. Das
Anbringen der Dummy-Gateelektroden minimiert aber die Schwankungen
in den Prozeßabweichungen, die
in Foto- und Ätzprozessen
bei der Herstellung des Halbleiterbauelements auftreten können.
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In
den 12 bis 17 ist
ein weiteres erfindungsgemäßes Ausführungsbeispiel
eines Entwurfsverfahrens für
den in 4 gezeigten Abtastverstärker veranschaulicht.
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In 12 sind
Source-, Drain- und Gateelektroden der PMOS-Transistoren P1, P2, P3 mit P1S, P2S, P3S,
P1D, P2D, P3D bzw. P1G, P2G, P3G bezeichnet, während die Source-, Drain- und
Gateelektroden der NMOS-Transistoren N1, N2, N3, N4 mit N1S, N2S,
N3S, N4S, N1D, N2D, N3D, N4D bzw. N1G, N2G, N3G, N4G bezeichnet
sind. Die Bezugszeichen 60 und 66 bezeichnen Vorspannungsleitungen,
während
die Bezugszeichen 62 und 64 Versorgungsleitungen
markieren. Zudem markieren die Symbole DG1, DG2, DG3, DG4, DG5 und
DG6 jeweilige Dummy-Gateelektroden zwischen und außerhalb
der Transistoren, wobei die Dummy-Gateelektroden mit demselben Abstand
a gebildet sind wie die geteilten, normalen Gateelektroden.
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Dabei
sind die Gateelektroden der PMOS-Transistoren P1, P2, P3 und diejenigen
der NMOS-Transistoren N3 und N4 von einem gemeinsamen Anschluß in vier
Teile geteilt, die separat angeordnet sind. Als Resultat hiervon
sind die Source- und Drain-Elektroden
der Transistoren bei dieser Anordnung in drei bzw. zwei Teile unterteilt.
Zum anderen bezeichnet das Symbol L die Länge der Gateelektroden der
Transistoren P1, P2, P3, N1, N2, N3, N4 und der Dummy-Gateelektroden
DG1, DG2, DG3, DG4, DG5, DG6. Des weiteren bezeichnen die Symbole
W2/2, W1/2, W3, W5 und W4 die Breite der Gateelektroden der PMOS-Transistoren
P1, P2, P3 und der NMOS-Transistoren N3, N4, diejenige der Gateelektroden
der NMOS-Transistoren N1, N2, diejenige der Dummy-Gateelektroden
DG5 und DG6, diejenige der Dummy-Gateelektroden
DG1, DG4 bzw. diejenige der Dummy-Gateelektroden DG2, DG3. Die Breiten
W3 und W4 der entsprechenden Dummy-Gateelektroden können, wie
gezeigt, in Abhängigkeit
vom Ort und der Gate-Breite der PMOS-Transistoren P1, P2, P3 und
der NMOS-Transistoren N1, N2, N3, N4 variieren.
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Wie
aus 12 ersichtlich, ist der Abstand a zwischen den
geteilten Gateelektroden, aus denen ein einzelner Transistor besteht,
derselbe wie derjenige zwischen den verschiedenen Transistoren.
Der Entwurf von 5 unterscheidet sich vom Entwurf
von 12 in der zusätzlichen
Anordnung der Dummy-Gateelektroden
DG1 bis DG6. Wenngleich im gezeigten Beispiel die geteilten Gateelektroden
jeweils in vier Teile unterteilt wurden, versteht es sich, daß alternativ
eine Aufteilung in mehr als vier Teile vorgesehen sein kann. Erfindungsgemäß sind die
Gateelektroden, wie in 12 erkennbar, mit einem konstanten
Abstand a angeordnet, was Schwankungen in Prozeßabweichungen verringert.
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13 veranschaulicht
Kontakte, die im Layout von 12 gebildet
sind, d.h. Kontakte, die auf den Source-Elektroden, Drain-Elektroden,
gemeinsamen Gate-Anschlüssen
und Vorspannungsleitungen der PMOS-Transistoren P1, P2, P3 und NMOS-Transistoren N1,
N2, N3, N4 gebildet sind. In 13 markieren Quadrate
diejenigen Bereiche 90, in denen die Kontakte gebildet
sind.
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14 veranschaulicht
Metallbeläge
ME1, die an den Kontakten von 13 gebildet
sind, d.h. die Metallbeläge
sind ü ber
die Kontakte 90 und über
Versorgungsleitungen 60, 66 hinweg gebildet. Die
horizontal geneigten Schraffurlinien markieren diejenigen Bereiche
ME1, in welchen diese Metallbeläge
gebildet sind.
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15 veranschaulicht
Kontakte, die an den Metallbelägen
ME1 von 14 gebildet sind, wobei entsprechende
Quadrate diejenigen Bereiche 92 markieren, in welchen diese
Kontakte gebildet sind.
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16 veranschaulicht
Metallleitungen, die zu den Kontakten von 15 gebildet
sind, wobei vertikal geneigte Schraffurlinien diejenigen Bereiche
ME2 markieren, in denen das zugehörige Metall gebildet ist. Damit
sind die Transistoren des Abtastverstärkers von 4 metallisch
verbunden. Die Metallleitungen 94, 96, 98, 100 bezeichnen
eine Leitung zum Zuführen
des Steuersignals CON, eine Dateneingabeleitung D, eine weitere
Dateneingabeleitung DB und eine Leitung für das erzeugte Ausgangssignal
OUT.
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17 zeigt
des weiteren eine Leitung 102 zum Anlegen der Speisespannung
und eine Leitung 104 zum Anlegen der Massespannung.
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12 zeigt,
wie gesagt, ein weiteres erfindungsgemäßes Entwurfsverfahren für die Abtastverstärker. Ein
tatsächliches
Beispiel für
den Abtastverstärker
mit erfindungsgemäßem Entwurf
ist in den 13 bis 17 detailliert
dargestellt, der Entwurf kann erfindungsgemäß jedoch auch in einer anderen
Realisierung als derjenigen der 13 bis 17 erfolgen.
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Ein
Charakteristikum der Erfindung besteht darin, daß Dummy-Gateelektroden wenigstens zum Teil außerhalb
der Gateelektroden, die für
den tatsächlichen
Betrieb von Transistoren gebildet sind, vorgesehen sind und keinen
Einfluß auf
den tatsächlichen
Betrieb der Transistoren haben. Alle geteilten Gateelektroden sind
erfindungsgemäß mit einem
konstanten Ab stand angeordnet, was die Schwankungen in Prozeßabweichungen
minimiert, die bei Foto- und Ätzprozessen
auftreten können.
Im oben beschriebenen Beispiel sind die Dummy-Gateelektroden zwischen
und außerhalb
der normalen Gateelektroden der Transistoren angeordnet. Alternativ
können
die Dummy-Gateelektroden auch nur zwischen den normalen Transistor-Gateelektroden angeordnet
sein.
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18 veranschaulicht
in einem Schaubild Schwankungen der Prozeßabweichungen für den Fall
eines erfindungsgemäßen Entwurfsverfahrens
für das
Halbleiterbauelement einerseits und eines herkömmlichen Entwurfsverfahrens
andererseits. Die horizontale Achse gibt die Anzahl vermessener
Gateelektroden an, während
die vertikale Achse die Prozeßabweichungen
zeigt, d.h. den entsprechenden Längenwert
der vermessenen Gateelektroden in Mikrometer.
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Nach
Herstellung der Transistor-Gateelektroden für das Halbleiterbauelement
gemäß eines
herkömmlichen
Entwurfsverfahrens einerseits und des erfindungsgemäßen Entwurfsverfahrens
andererseits wurden die Prozeßabweichungen
von siebzehn hergestellten Gateelektroden gemessen. Als Ergebnis
wurde gefunden, daß die
mit dem erfindungsgemäßen Entwurfsverfahren
angeordneten Transistor-Gateelektroden geringere Schwankungen in
den Prozeßabweichungen
zeigen als diejenigen, die nach dem herkömmlichen Entwurfsverfahren
hergestellt wurden, wie in 18 veranschaulicht.
Die nachstehende Tabelle zeigt den maximalen Wert, den minimalen
Wert und den Durchschnittswert der gemessen Prozeßabweichungen
und deren Varianz.
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Wie
sich aus der Tabelle ergibt, verringern sich die Schwankungen in
den Prozeßabweichungen
um nicht weniger als 0,005 μm,
wenn statt des herkömmlichen
Entwurfsverfahrens das erfindungsgemäße Entwurfsverfahren verwendet
wird.
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Während im
beschriebenen Ausführungsbeispiel
der Erfindung das Entwurfsverfahren für den Abtastverstärker des
Halbleiterbauelementes erläutert
wurde, kann das erfindungsgemäße Entwurfsverfahren
auch für
andere Halbleiterbauelemente oder benachbarte Schaltkreise von Halbleiterspeicherbauelementen
angewandt werden, um die Schwankungen in den Prozeßabweichungen
zu minimieren.
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Erfindungsgemäß sind die
Transistoren, denen die Datensignale des Abtastverstärkers zugeführt werden,
und die Transistoren, denen Freigabesignale des Abtastverstärkers zugeführt werden,
d.h. die PMOS-Transistoren P1, P2, P3 und die NMOS-Transistoren N1,
N2, N3, N4 des in 4 gezeigten Schaltkreises, mit
gleichbleibendem Abstand ihrer Gateelektroden so angeordnet, daß die Schwankungen
in den Prozeßabweichungen
und folglich die Unterschiede in der Schwellenspannung verringert
werden. Alle Gateelektroden der Transistoren, aus denen der jeweilige
Schaltkreis des Halbleiterbauelementes oder andere benachbarte Schaltkreise
eines Halbleiterspeicherbauelementes bestehen, sind durch zusätzliches
Einfügen
von Dummy-Gateelektroden
mit einem konstanten Abstand angeordnet. Das Anordnen der Dummy-Gateelektroden
sorgt dafür,
daß ein
konstanter Abstand für
all diese Gateelektroden wenigstens außer halb der Transistor-Gateelektroden
aufrechterhalten wird, die schon zwecks aktiver Mitwirkung am tatsächlichen
Bauelementbetrieb gebildet wurden, was die Schwankungen in Prozeßabweichungen
minimiert, die während
Foto- und Ätzprozessen
auftreten können.
Mit der erfindungsgemäßen, zusätzlichen
Anordnung der Dummy-Gateelektroden wird daher der Vorteil erzielt,
daß die
normalen, funktionsrelevanten Gateelektroden der Transistoren benachbarter
Schaltkreise einen konstanten Abstand aufweisen, so daß die Schwankungen
in Prozeßabweichungen
minimiert werden können.
Ein weiterer Vorteil dieser minimierten Schwankungen in den Prozeßabweichungen
besteht darin, daß Unterschiede
in der Schwellenspannung der Transistoren verringert werden, was
die Zuverlässigkeit
beispielsweise von Halbleiterspeicherbauelementen verbessert.