JPH07226082A - パラレル・シリアル変換装置及びこれを用いた線形変換装置 - Google Patents
パラレル・シリアル変換装置及びこれを用いた線形変換装置Info
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- JPH07226082A JPH07226082A JP6015218A JP1521894A JPH07226082A JP H07226082 A JPH07226082 A JP H07226082A JP 6015218 A JP6015218 A JP 6015218A JP 1521894 A JP1521894 A JP 1521894A JP H07226082 A JPH07226082 A JP H07226082A
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- General Physics & Mathematics (AREA)
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 ２つの直交メモリを融合することにより、占
有面積を可及的に小さくする。 【構成】 あるメモリセルブロック列の第１のメモリセ
ル１が選択されるデコード信号を第２のワード線選択手
段に入力すると１本の読み出し用ワード線が選択され
る。するとこの選択されたワード線に選択される１つの
メモリセルブロック列の各メモリ対の第１のメモリセル
から対応するデータ読み出しビット線にデータが読み出
される。同様にして残りのメモリセルブロック列の各メ
モリセル対の第１のメモリセルからデータを読み出すこ
とによりパラレル・シリアル変換を行う。この読み出し
動作中には第１のワード線選択手段、データ入力ビット
線、および第２の書き込み用ワード線ＷＡｉ，ＷＢｉは
用いられていないので、これらを用いて１つの行のメモ
リセルブロック内の第２のメモリセル３にデータを書き
込むことが可能となる。これにより、パラレルシリアル
変換を切れ目なく行うことができ占有面積を小さくする
ことができる。
有面積を可及的に小さくする。 【構成】 あるメモリセルブロック列の第１のメモリセ
ル１が選択されるデコード信号を第２のワード線選択手
段に入力すると１本の読み出し用ワード線が選択され
る。するとこの選択されたワード線に選択される１つの
メモリセルブロック列の各メモリ対の第１のメモリセル
から対応するデータ読み出しビット線にデータが読み出
される。同様にして残りのメモリセルブロック列の各メ
モリセル対の第１のメモリセルからデータを読み出すこ
とによりパラレル・シリアル変換を行う。この読み出し
動作中には第１のワード線選択手段、データ入力ビット
線、および第２の書き込み用ワード線ＷＡｉ，ＷＢｉは
用いられていないので、これらを用いて１つの行のメモ
リセルブロック内の第２のメモリセル３にデータを書き
込むことが可能となる。これにより、パラレルシリアル
変換を切れ目なく行うことができ占有面積を小さくする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明はパラレル・シリアル変換
装置に関するもので、特に分散演算方式を用いた線形変
換装置のデータ入力装置として使用されるものである。
装置に関するもので、特に分散演算方式を用いた線形変
換装置のデータ入力装置として使用されるものである。
【０００２】
【従来の技術および発明が解決しようとする課題】一般
に分散演算方式を用いた線形変換装置としては離散コサ
イン変換装置や離散フーリエ変換装置等があり、これら
の変換装置のデータ入力装置にパラレル・シリアル変換
装置が用いられている。そして、データ入力装置の占有
面積をできるだけ小さくするために、パラレル・シリア
ル変換装置として直交メモリ（Corner Turn Memory) が
用いられている。例えばデータ入力装置に直交メモリを
用いた例としては離散コサイン変換装置に関しては特願
平５−２６７３７６号に、離散フーリエ変換装置として
はPaul chow 等の論文（「A Pipelined DistributedAri
thmetic PFFT Processor 」．IEEE TRANSACTION ON COM
PUTERS,VOL.C-32,No12,DECEMBER,1983 ）に開示されて
いる。
に分散演算方式を用いた線形変換装置としては離散コサ
イン変換装置や離散フーリエ変換装置等があり、これら
の変換装置のデータ入力装置にパラレル・シリアル変換
装置が用いられている。そして、データ入力装置の占有
面積をできるだけ小さくするために、パラレル・シリア
ル変換装置として直交メモリ（Corner Turn Memory) が
用いられている。例えばデータ入力装置に直交メモリを
用いた例としては離散コサイン変換装置に関しては特願
平５−２６７３７６号に、離散フーリエ変換装置として
はPaul chow 等の論文（「A Pipelined DistributedAri
thmetic PFFT Processor 」．IEEE TRANSACTION ON COM
PUTERS,VOL.C-32,No12,DECEMBER,1983 ）に開示されて
いる。
【０００３】分散演算方式を用いた線形変換装置、例え
ば離散コサイン変換装置の従来のデータ入力装置を図３
に示す。この従来のデータ入力装置は、パラレル・シリ
アル変換を行う直交メモリ７０，８０を２バンクにした
構成となっている。各直交メモリは８個のワードＷＯＲ
Ｄ０，…ＷＯＲＤ７を有しており、各ワードには例えば
１６ビットの入力データが保持される。一般に直交メモ
リは書き込みはワード方向に行い、読み出しはビット方
向に１列に行うため、パラレルシリアル変換を行うこと
ができる。図３に示す従来のデータ入力装置において
は、まず８個の入力データがＡバンクの直交メモリ７０
に書き込まれ、この書き込まれたデータの読み出し中に
次の８個の入力データがＢバンクの直交メモリ８０に書
き込まれる。そして、Ｂバンクの直交メモリからデータ
を読み出している間にＡバンクの直交メモリ７０に入力
データが書き込まれる。したがってデータ入力を連続的
に行うことができる。なお、この際の読み出しは図３の
データ入力装置においては、１サイクルに２ビットずつ
入力データが読み出される。そして、この読み出しは下
位ビットから順に行われる。今、入力データの各々が１
６ビットとすれば入力データが完全に読み出されるのに
８サイクルが必要となる。
ば離散コサイン変換装置の従来のデータ入力装置を図３
に示す。この従来のデータ入力装置は、パラレル・シリ
アル変換を行う直交メモリ７０，８０を２バンクにした
構成となっている。各直交メモリは８個のワードＷＯＲ
Ｄ０，…ＷＯＲＤ７を有しており、各ワードには例えば
１６ビットの入力データが保持される。一般に直交メモ
リは書き込みはワード方向に行い、読み出しはビット方
向に１列に行うため、パラレルシリアル変換を行うこと
ができる。図３に示す従来のデータ入力装置において
は、まず８個の入力データがＡバンクの直交メモリ７０
に書き込まれ、この書き込まれたデータの読み出し中に
次の８個の入力データがＢバンクの直交メモリ８０に書
き込まれる。そして、Ｂバンクの直交メモリからデータ
を読み出している間にＡバンクの直交メモリ７０に入力
データが書き込まれる。したがってデータ入力を連続的
に行うことができる。なお、この際の読み出しは図３の
データ入力装置においては、１サイクルに２ビットずつ
入力データが読み出される。そして、この読み出しは下
位ビットから順に行われる。今、入力データの各々が１
６ビットとすれば入力データが完全に読み出されるのに
８サイクルが必要となる。
【０００４】このように、従来のデータ入力装置（パラ
レル・シリアル変換装置）においては、２つの直交メモ
リ７０，８０が用いられており、データ入力装置の占有
面積としてはまだかなりの大きさが必要であった。な
お、離散フーリエ変換装置の従来のデータ入力装置は、
Paul Chow 等の論文に開示されているように、１個の直
交メモリと２バンク構成のＲＡＭ（Random Access Memo
ry）からなっており、離散コサイン変換装置の場合と同
様にデータ入力装置の占有面積としてはかなりの大きさ
が必要であった。
レル・シリアル変換装置）においては、２つの直交メモ
リ７０，８０が用いられており、データ入力装置の占有
面積としてはまだかなりの大きさが必要であった。な
お、離散フーリエ変換装置の従来のデータ入力装置は、
Paul Chow 等の論文に開示されているように、１個の直
交メモリと２バンク構成のＲＡＭ（Random Access Memo
ry）からなっており、離散コサイン変換装置の場合と同
様にデータ入力装置の占有面積としてはかなりの大きさ
が必要であった。
【０００５】本発明は上記事情を考慮してなされたもの
であって、占有面積を可及的に小さくすることのでき
る、パラレル・シリアル変換装置、離散コサイン変換装
置、および離散フーリエ変換装置を提供することを目的
とする。
であって、占有面積を可及的に小さくすることのでき
る、パラレル・シリアル変換装置、離散コサイン変換装
置、および離散フーリエ変換装置を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明によるパラレル・
シリアル変換装置は、各々が、第１のメモリセルと、出
力端が前記第１のメモリセルの出力端に共通に接続され
た第２のメモリセルとからなるメモリセル対を同数個有
しているメモリセルブロックがマトリックス状に配列さ
れたメモリ部と、メモリセルブロック列内の対応するメ
モリセル対毎に設けられた、データを前記メモリセル対
に入力するためのデータ入力ビット線と、メモリセルブ
ロック行毎に設けられ、メモリブロック行内の第１およ
び第２のメモリセルをデータ書き込みの際に各々選択す
るための第１および第２の書き込み用ワード線と、メモ
リセルブロック列毎に設けられ、メモリセルブロック列
内で第１および第２のメモリセルをデータ読み出しの際
に各々選択するための第１および第２の読み出し用ワー
ド線と、メモリセルブロック行内のメモリセル対毎に設
けられたデータ読み出し用ビット線と、データ書き込み
の際にデコード信号に基づいて複数の前記書き込み用ワ
ード線の中から１本のワード線を選択する第１のワード
線選択手段と、データ読み出しの際にデコード信号に基
づいて複数の前記読み出し用ワード線の中から１本のワ
ード線を選択する第２のワード線選択手段と、を備えて
いることを特徴とする。
シリアル変換装置は、各々が、第１のメモリセルと、出
力端が前記第１のメモリセルの出力端に共通に接続され
た第２のメモリセルとからなるメモリセル対を同数個有
しているメモリセルブロックがマトリックス状に配列さ
れたメモリ部と、メモリセルブロック列内の対応するメ
モリセル対毎に設けられた、データを前記メモリセル対
に入力するためのデータ入力ビット線と、メモリセルブ
ロック行毎に設けられ、メモリブロック行内の第１およ
び第２のメモリセルをデータ書き込みの際に各々選択す
るための第１および第２の書き込み用ワード線と、メモ
リセルブロック列毎に設けられ、メモリセルブロック列
内で第１および第２のメモリセルをデータ読み出しの際
に各々選択するための第１および第２の読み出し用ワー
ド線と、メモリセルブロック行内のメモリセル対毎に設
けられたデータ読み出し用ビット線と、データ書き込み
の際にデコード信号に基づいて複数の前記書き込み用ワ
ード線の中から１本のワード線を選択する第１のワード
線選択手段と、データ読み出しの際にデコード信号に基
づいて複数の前記読み出し用ワード線の中から１本のワ
ード線を選択する第２のワード線選択手段と、を備えて
いることを特徴とする。
【０００７】
【作用】このように構成された本発明のパラレル・シリ
アル変換装置によれば、まずデータ書き込みの際は、デ
ータ入力ビット線にデータを入力するとともに第１のワ
ード線選択手段によってデコード信号に基づいて、１本
の書き込み用ワード線を選択する。すると、選択された
ワード線によって選択される１つのメモリセルブロック
行内の第１または第２のメモリセルにデータが書き込ま
れる。今、データが書き込まれたメモリセルが第１のメ
モリセルであれば、デコード信号を変えて上述の動作を
繰り返して残りのメモリセルブロック行の第１のメモリ
セルにデータを書き込む。
アル変換装置によれば、まずデータ書き込みの際は、デ
ータ入力ビット線にデータを入力するとともに第１のワ
ード線選択手段によってデコード信号に基づいて、１本
の書き込み用ワード線を選択する。すると、選択された
ワード線によって選択される１つのメモリセルブロック
行内の第１または第２のメモリセルにデータが書き込ま
れる。今、データが書き込まれたメモリセルが第１のメ
モリセルであれば、デコード信号を変えて上述の動作を
繰り返して残りのメモリセルブロック行の第１のメモリ
セルにデータを書き込む。
【０００８】次に、このようにして書き込まれたデータ
を読み出す場合を説明する。まずあるメモリセルブロッ
ク列の第１のメモリセルが選択されるデコード信号を第
２のワード線選択手段に入力すると１本の読み出し用ワ
ード線が選択される。するとこの選択されたワード線に
選択される１つのメモリセルブロック列の各メモリ対の
第１のメモリセルから対応するデータ読み出しビット線
にデータが読み出される。そして同様にして残りのメモ
リセルブロック列の各メモリセル対の第１のメモリセル
からデータを読み出すことによりパラレル・シリアル変
換を行うことができる。この読み出し動作中には第１の
ワード線選択手段、データ入力ビット線、および第２の
書き込み用ワード線は用いられていないので、これらを
用いて上述したようにして１つの行のメモリセルブロッ
ク内の第２のメモリセルにデータを書き込むことが可能
となる。これにより、パラレルシリアル変換を切れ目な
く行うことができ、かつ従来の場合に比べて占有面積を
小さくすることができる。
を読み出す場合を説明する。まずあるメモリセルブロッ
ク列の第１のメモリセルが選択されるデコード信号を第
２のワード線選択手段に入力すると１本の読み出し用ワ
ード線が選択される。するとこの選択されたワード線に
選択される１つのメモリセルブロック列の各メモリ対の
第１のメモリセルから対応するデータ読み出しビット線
にデータが読み出される。そして同様にして残りのメモ
リセルブロック列の各メモリセル対の第１のメモリセル
からデータを読み出すことによりパラレル・シリアル変
換を行うことができる。この読み出し動作中には第１の
ワード線選択手段、データ入力ビット線、および第２の
書き込み用ワード線は用いられていないので、これらを
用いて上述したようにして１つの行のメモリセルブロッ
ク内の第２のメモリセルにデータを書き込むことが可能
となる。これにより、パラレルシリアル変換を切れ目な
く行うことができ、かつ従来の場合に比べて占有面積を
小さくすることができる。
【０００９】なお、データ読み出しの際は、１回の読み
出し動作で、メモリセルブロック内のメモリセル対の数
のビットデータを１度に読み出すことができる。
出し動作で、メモリセルブロック内のメモリセル対の数
のビットデータを１度に読み出すことができる。
【００１０】
【実施例】本発明によるパラレル・シリアル変換装置の
一実施例を図１乃至図２を参照して説明する。図２はこ
の実施例のパラレル・シリアル変換装置の構成を示すブ
ロック図であり、図１は図２に示すパラレル・シリアル
変換装置にかかるメモリセルブロックＭijの詳細な構成
を示す回路図である。図２に示すように本実施例のパラ
レル・シリアル変換装置は、８行×８列のマトリック状
に配列されたメモリセルブロックＭij（i ，j ＝１，…
８）からなるメモリ部と、メモリセルにデータを書き込
むためのワード線ＷＡi ，ＷＢi （i ＝１，…８）と、
データ入力ビット線ＢＬj ，バーＢＬj （j ＝１，…１
６）と、メモリセルからデータを読み出すためのワード
線１０1 ，…１０16と、データ読み出し用ビット線２０
i ，２１i ，２２i ，２３i （i ＝１，…８）と、書き
込み用デコーダ４０と、読み出し用デコーダ５０と、セ
ンスアンプＳＡ1 ，…ＳＡ16と、を備えている。各メモ
リセルブロックＭijは図１に示すように４個のメモリセ
ル１，２，３，４を有している。各メモリセルは全く同
一の構成になっているので、その構成をメモリセル１を
例にとって説明する。メモリセル１はＮチャネルＭＯＳ
トランジスタ１ａ，１ｂ，１ｅ，１ｆ，１ｇ，１ｈと、
インバータ１ｃ，１ｄからなるフリップフロップとを有
している。トランジスタ１ａ，１ｂ，と、インバータ１
ｃ，１ｄとによってＳＲＡＭ（Static Random Access M
emory ）のセルを構成している。トランジスタ１ｅのゲ
ートが上記ＳＲＡＭのセルの一方の出力端に接続され、
ソースが接地され、ドレインがトランジスタ１ｇのソー
スに接続されている。また、トランジスタ１ｆのゲート
が上記ＳＲＡＭの他方の出力端に接続され、ソースが接
地され、ドレインがトランジスタ１ｈのソースに接続さ
れている。
一実施例を図１乃至図２を参照して説明する。図２はこ
の実施例のパラレル・シリアル変換装置の構成を示すブ
ロック図であり、図１は図２に示すパラレル・シリアル
変換装置にかかるメモリセルブロックＭijの詳細な構成
を示す回路図である。図２に示すように本実施例のパラ
レル・シリアル変換装置は、８行×８列のマトリック状
に配列されたメモリセルブロックＭij（i ，j ＝１，…
８）からなるメモリ部と、メモリセルにデータを書き込
むためのワード線ＷＡi ，ＷＢi （i ＝１，…８）と、
データ入力ビット線ＢＬj ，バーＢＬj （j ＝１，…１
６）と、メモリセルからデータを読み出すためのワード
線１０1 ，…１０16と、データ読み出し用ビット線２０
i ，２１i ，２２i ，２３i （i ＝１，…８）と、書き
込み用デコーダ４０と、読み出し用デコーダ５０と、セ
ンスアンプＳＡ1 ，…ＳＡ16と、を備えている。各メモ
リセルブロックＭijは図１に示すように４個のメモリセ
ル１，２，３，４を有している。各メモリセルは全く同
一の構成になっているので、その構成をメモリセル１を
例にとって説明する。メモリセル１はＮチャネルＭＯＳ
トランジスタ１ａ，１ｂ，１ｅ，１ｆ，１ｇ，１ｈと、
インバータ１ｃ，１ｄからなるフリップフロップとを有
している。トランジスタ１ａ，１ｂ，と、インバータ１
ｃ，１ｄとによってＳＲＡＭ（Static Random Access M
emory ）のセルを構成している。トランジスタ１ｅのゲ
ートが上記ＳＲＡＭのセルの一方の出力端に接続され、
ソースが接地され、ドレインがトランジスタ１ｇのソー
スに接続されている。また、トランジスタ１ｆのゲート
が上記ＳＲＡＭの他方の出力端に接続され、ソースが接
地され、ドレインがトランジスタ１ｈのソースに接続さ
れている。
【００１１】メモリセル１のトランジスタ１ａ，１ｂの
ゲートとメモリセル２の対応するトランジスタ２ａ，２
ｂのゲートはワード線ＷＡi に接続され、メモリセル３
のトランジスタ３ａ，３ｂのゲートとメモリセル４の対
応するトランジスタ４ａ，４ｂのゲートはワード線ＷＢ
i に接続されている。そして、メモリセル１のトランジ
スタ１ａの一端とメモリセル３の対応するトランジスタ
３ａの一端がデータ入力ビット線ＢＬ2j-1に接続され、
メモリセル１のトランジスタ１ｂの一端とメモリセル３
の対応するトランジスタ３ｂの一端がデータ入力ビット
線バーＢＬ2j-1に接続されている。また、メモリセル２
のトランジスタ２ａの一端とメモリセル４の対応するト
ランジスタ４ａの一端がデータ入力ビット線ＢＬ2jに接
続され、メモリセル２のトランジスタ２ｂの一端とメモ
リセル４の対応するトランジスタ４ｂの一端がデータ入
力ビット線バーＢＬ2jに接続されている。
ゲートとメモリセル２の対応するトランジスタ２ａ，２
ｂのゲートはワード線ＷＡi に接続され、メモリセル３
のトランジスタ３ａ，３ｂのゲートとメモリセル４の対
応するトランジスタ４ａ，４ｂのゲートはワード線ＷＢ
i に接続されている。そして、メモリセル１のトランジ
スタ１ａの一端とメモリセル３の対応するトランジスタ
３ａの一端がデータ入力ビット線ＢＬ2j-1に接続され、
メモリセル１のトランジスタ１ｂの一端とメモリセル３
の対応するトランジスタ３ｂの一端がデータ入力ビット
線バーＢＬ2j-1に接続されている。また、メモリセル２
のトランジスタ２ａの一端とメモリセル４の対応するト
ランジスタ４ａの一端がデータ入力ビット線ＢＬ2jに接
続され、メモリセル２のトランジスタ２ｂの一端とメモ
リセル４の対応するトランジスタ４ｂの一端がデータ入
力ビット線バーＢＬ2jに接続されている。
【００１２】一方、メモリセル１のトランジスタ１ｇの
ドレインとメモリセル３の対応するトランジスタ３ｇの
ドレインはデータ読み出し用ビット線２０i に接続さ
れ、メモリセル１のトランジスタ１ｈのドレインとメモ
リセル３の対応するトランジスタ３ｈのドレインはデー
タ読み出し用ビット線２１i に接続されている。またメ
モリセル２のトランジスタ２ｇのドレインとメモリセル
４の対応するトランジスタ４ｇのドレインは読み出し用
ビット線２２i に接続され、メモリセル２のトランジス
タ２ｈのドレインとメモリセル４の対応するトランジス
タ４ｈのドレインはデータ読み出し用ビット線２３i に
接続されている。そして、トランジスタ１ｇ，１ｈ，２
ｇ，２ｈのゲートはワード線１０2j-1に、トランジスタ
３ｇ，３ｈ，４ｇ，４ｈのゲートはワード線１０2jに接
続されている。
ドレインとメモリセル３の対応するトランジスタ３ｇの
ドレインはデータ読み出し用ビット線２０i に接続さ
れ、メモリセル１のトランジスタ１ｈのドレインとメモ
リセル３の対応するトランジスタ３ｈのドレインはデー
タ読み出し用ビット線２１i に接続されている。またメ
モリセル２のトランジスタ２ｇのドレインとメモリセル
４の対応するトランジスタ４ｇのドレインは読み出し用
ビット線２２i に接続され、メモリセル２のトランジス
タ２ｈのドレインとメモリセル４の対応するトランジス
タ４ｈのドレインはデータ読み出し用ビット線２３i に
接続されている。そして、トランジスタ１ｇ，１ｈ，２
ｇ，２ｈのゲートはワード線１０2j-1に、トランジスタ
３ｇ，３ｈ，４ｇ，４ｈのゲートはワード線１０2jに接
続されている。
【００１３】したがって、第ｉ行の８個のメモリセルブ
ロックＭi1，Ｍi2，…，Ｍi8に対しては２本の書き込み
用のワード線ＷＡi ，ＷＢi が与えられ、第ｊ列の８個
のメモリセルブロックＭ1j，Ｍ2j，…Ｍ8jに対しては４
本のデータ入力ビット線ＢＬ2j-1，バーＢＬ2j-1，ＢＬ
2j，バーＢＬ2jと、２本の読み出し用のワード線１０
2j-1，１０2jが与えられている。
ロックＭi1，Ｍi2，…，Ｍi8に対しては２本の書き込み
用のワード線ＷＡi ，ＷＢi が与えられ、第ｊ列の８個
のメモリセルブロックＭ1j，Ｍ2j，…Ｍ8jに対しては４
本のデータ入力ビット線ＢＬ2j-1，バーＢＬ2j-1，ＢＬ
2j，バーＢＬ2jと、２本の読み出し用のワード線１０
2j-1，１０2jが与えられている。
【００１４】一方、書き込み用デーコダ４０は４ビット
のデコード信号をデコードして、８本のワード線Ｗ
Ａ1 ，…ＷＡ8 のうちの１本のワード線を選択するかま
たは８個のワード線ＷＢ1 ，…ＷＢ8 のうちの１本のワ
ード線を選択する。通常、４ビットのデコード信号の下
位３ビットによって第ｉ行（１≦ｉ≦８）のメモリセル
ブロック行を選択し、最上位ビット（ＭＳＢ）によって
ワード線ＷＡi かまたはワード線ＷＢi のいずれか一方
を選択する。また読み出し用デーコダ５０は４ビットの
デコード信号をデコードして、１６本のワード１０1 ，
…１０16のうちの１本のワード線１０m を選択する。通
常、４ビットのデコード信号の下位３ビットによって第
ｊ列（１≦ｊ≦８）のメモリセルブロック列を選択し、
最上位ビット（ＭＳＢ）によってワード線１０2j-1かま
たはワード線１０2jのいずれか一方を選択する。
のデコード信号をデコードして、８本のワード線Ｗ
Ａ1 ，…ＷＡ8 のうちの１本のワード線を選択するかま
たは８個のワード線ＷＢ1 ，…ＷＢ8 のうちの１本のワ
ード線を選択する。通常、４ビットのデコード信号の下
位３ビットによって第ｉ行（１≦ｉ≦８）のメモリセル
ブロック行を選択し、最上位ビット（ＭＳＢ）によって
ワード線ＷＡi かまたはワード線ＷＢi のいずれか一方
を選択する。また読み出し用デーコダ５０は４ビットの
デコード信号をデコードして、１６本のワード１０1 ，
…１０16のうちの１本のワード線１０m を選択する。通
常、４ビットのデコード信号の下位３ビットによって第
ｊ列（１≦ｊ≦８）のメモリセルブロック列を選択し、
最上位ビット（ＭＳＢ）によってワード線１０2j-1かま
たはワード線１０2jのいずれか一方を選択する。
【００１５】一方、読み出しデータ用ビット線２０ｉ，
２１ｉ（i ＝１，…８）はセンスアンプＳＡ2i-1の入力
端子に接続され、読み出しデータ用ビット線２２ｉ，２
３ｉはセンスアンプＳＡ2iの入力端子に接続されてい
る。
２１ｉ（i ＝１，…８）はセンスアンプＳＡ2i-1の入力
端子に接続され、読み出しデータ用ビット線２２ｉ，２
３ｉはセンスアンプＳＡ2iの入力端子に接続されてい
る。
【００１６】次に本実施例の動作を説明する。例えば１
画素分のデータを表わす１６ビットの書き込みデータＤ
1 …Ｄ16（Ｄk （k ＝１，…１６）は“０”または
“１”を表わす）が外部から送られてきて、第ｋ（ｋ＝
１，…１６）番目のデータＤk がデータ入力ビット線Ｂ
Ｌk に入力される。なお、このとき対応するビット線バ
ーＢＬk にはデータＤk の反転データバーＤk が入力さ
れる。ここで、４ビットのデコード信号が書き込みデコ
ーダ４０に送られると、上記デコード信号が書き込みデ
コーダ４０によってデコードされ、１６本のワード線Ｗ
Ａ1 ，…ＷＡ8 ，ＷＢ1 ，…ＷＢ8 の中から１本のワー
ド線が選択される。今、選択されたワード線がワード線
ＷＡ1 であるとすると、第１行のメモリセルブロックＭ
1j（j ＝１，…８）のメモリセル１，２のゲートトラン
ジスタ１ａ，１ｂ，２ａ，２ｂがオンし、メモリセル
１，２にデータＤ2j-1，Ｄ2jが各々書き込まれる。した
がって８画素分のデータが順次データ入力ビット線ＢＬ
1 ，…ＢＬ16に入力される度に選択ワードＷＡ1 ，…Ｗ
Ａ8 を順次選択していけば、８画素分のデータがメモリ
のセル１，２に書き込まれる。例えば第１番目の８個の
画素データは第１行のメモリセルブロックＭ11，Ｍ12，
…Ｍ18のメモリセル１，２に書き込まれ、第ｉ番目の８
個の画素データは第ｉ行のメモリセルブロックＭi1，Ｍ
i2，…Ｍi8のメモリセル１，２に書き込まれる。
画素分のデータを表わす１６ビットの書き込みデータＤ
1 …Ｄ16（Ｄk （k ＝１，…１６）は“０”または
“１”を表わす）が外部から送られてきて、第ｋ（ｋ＝
１，…１６）番目のデータＤk がデータ入力ビット線Ｂ
Ｌk に入力される。なお、このとき対応するビット線バ
ーＢＬk にはデータＤk の反転データバーＤk が入力さ
れる。ここで、４ビットのデコード信号が書き込みデコ
ーダ４０に送られると、上記デコード信号が書き込みデ
コーダ４０によってデコードされ、１６本のワード線Ｗ
Ａ1 ，…ＷＡ8 ，ＷＢ1 ，…ＷＢ8 の中から１本のワー
ド線が選択される。今、選択されたワード線がワード線
ＷＡ1 であるとすると、第１行のメモリセルブロックＭ
1j（j ＝１，…８）のメモリセル１，２のゲートトラン
ジスタ１ａ，１ｂ，２ａ，２ｂがオンし、メモリセル
１，２にデータＤ2j-1，Ｄ2jが各々書き込まれる。した
がって８画素分のデータが順次データ入力ビット線ＢＬ
1 ，…ＢＬ16に入力される度に選択ワードＷＡ1 ，…Ｗ
Ａ8 を順次選択していけば、８画素分のデータがメモリ
のセル１，２に書き込まれる。例えば第１番目の８個の
画素データは第１行のメモリセルブロックＭ11，Ｍ12，
…Ｍ18のメモリセル１，２に書き込まれ、第ｉ番目の８
個の画素データは第ｉ行のメモリセルブロックＭi1，Ｍ
i2，…Ｍi8のメモリセル１，２に書き込まれる。
【００１７】このようにして各メモリセルブロックＭij
のメモリセル１，２に書き込まれたデータを読み出す場
合を次に説明する。今４ビットのデコード信号が読み出
し用デコーダ５０に入力された場合を考える。すると、
このデコード信号に基づいて８本の選択ワード線１
０1 ，１０3 ，…１０15のうちの１本の選択ワード線が
選択される。今、選択されたワード線が例えばワード線
１０1 とすれば、第１列のメモリセルブロックＭ11，Ｍ
21，…Ｍ81のメモリセル１，２のトランジスタ１ｇ，１
ｈ，２ｇ，２ｈがオンする。すると、メモリセルブロッ
クＭi1（i ＝１，…８）のメモリセル１に保持されたデ
ータ（例えば上位ビット）がトランジスタ１ｇを介して
読み出しビット線２０i に、その反転データがトランジ
スタ１ｈを介して読み出しビット線２１i に各々読み出
されセンスアンプＳＡ2i-1に送出される。また、メモリ
セルブロックＭi1（i ＝１，…８）のメモリ２に保持さ
れたデータ（例えば、下位ビット）がトランジスタ２ｇ
を介して読み出しビット線２２i に、その反転データが
読み出しビット線２３i に各々読み出され、センスアン
プＳＡ2iに送出される。すなわち、１回の読み出し動作
を行うと、第１から第８の画素の対応するビットの２桁
ビットデータが読み出されることになる。したがって４
ビットのデコード信号のうち下位３ビットの値を変えて
ワード線１０1 ，１０3 ，…１０15が順次選択されるよ
うにすれば、８個の１６ビットデータがセンスアンプＳ
Ａ1 ，…ＳＡ16から読み出される。以上述べたようにし
て８個の１６ビットデータをメモリセルブロックに書き
込み、メモリセルブロックから読み出すことによりパラ
レル・シリアル変換が行われることになる。
のメモリセル１，２に書き込まれたデータを読み出す場
合を次に説明する。今４ビットのデコード信号が読み出
し用デコーダ５０に入力された場合を考える。すると、
このデコード信号に基づいて８本の選択ワード線１
０1 ，１０3 ，…１０15のうちの１本の選択ワード線が
選択される。今、選択されたワード線が例えばワード線
１０1 とすれば、第１列のメモリセルブロックＭ11，Ｍ
21，…Ｍ81のメモリセル１，２のトランジスタ１ｇ，１
ｈ，２ｇ，２ｈがオンする。すると、メモリセルブロッ
クＭi1（i ＝１，…８）のメモリセル１に保持されたデ
ータ（例えば上位ビット）がトランジスタ１ｇを介して
読み出しビット線２０i に、その反転データがトランジ
スタ１ｈを介して読み出しビット線２１i に各々読み出
されセンスアンプＳＡ2i-1に送出される。また、メモリ
セルブロックＭi1（i ＝１，…８）のメモリ２に保持さ
れたデータ（例えば、下位ビット）がトランジスタ２ｇ
を介して読み出しビット線２２i に、その反転データが
読み出しビット線２３i に各々読み出され、センスアン
プＳＡ2iに送出される。すなわち、１回の読み出し動作
を行うと、第１から第８の画素の対応するビットの２桁
ビットデータが読み出されることになる。したがって４
ビットのデコード信号のうち下位３ビットの値を変えて
ワード線１０1 ，１０3 ，…１０15が順次選択されるよ
うにすれば、８個の１６ビットデータがセンスアンプＳ
Ａ1 ，…ＳＡ16から読み出される。以上述べたようにし
て８個の１６ビットデータをメモリセルブロックに書き
込み、メモリセルブロックから読み出すことによりパラ
レル・シリアル変換が行われることになる。
【００１８】なお、本実施例のパラレル・シリアル変換
装置においては、メモリセルブロックＭijのメモリセル
１，２からデータを読み出している場合はデータ入力ビ
ット線ＢＬ2j-1，ＢＬ2jおよびワード線ＷＡi ，ＷＢi
は使用されていないため、上記読み出し中に上述したと
同様にしてメモリセルブロックＭijのメモリセル３，４
に８個の１６ビットデータを書き込むことが可能とな
る。このようにメモリセルブロックＭijのメモリセル
１，２からデータを読み出し中に、このメモリセル１，
２と各々、対をなすメモリセル３，４にデータを書き込
み、そして読み出し完了後にメモリセル３，４からデー
タを読み出し、この読み出し中にメモリセル１，２にデ
ータを書き込むようにすれば、パラレル・シリアル変換
を従来の場合と同様に切れ目なく行うことができる。そ
して本実施例のパラレル・シリアル変換装置は従来の場
合のように直交メモリを２個必要としないので、従来の
場合に比べて占有面積を可及的に小さくすることができ
る。
装置においては、メモリセルブロックＭijのメモリセル
１，２からデータを読み出している場合はデータ入力ビ
ット線ＢＬ2j-1，ＢＬ2jおよびワード線ＷＡi ，ＷＢi
は使用されていないため、上記読み出し中に上述したと
同様にしてメモリセルブロックＭijのメモリセル３，４
に８個の１６ビットデータを書き込むことが可能とな
る。このようにメモリセルブロックＭijのメモリセル
１，２からデータを読み出し中に、このメモリセル１，
２と各々、対をなすメモリセル３，４にデータを書き込
み、そして読み出し完了後にメモリセル３，４からデー
タを読み出し、この読み出し中にメモリセル１，２にデ
ータを書き込むようにすれば、パラレル・シリアル変換
を従来の場合と同様に切れ目なく行うことができる。そ
して本実施例のパラレル・シリアル変換装置は従来の場
合のように直交メモリを２個必要としないので、従来の
場合に比べて占有面積を可及的に小さくすることができ
る。
【００１９】なお、上記実施例においては、各メモリセ
ルブロックＭijはメモリセル対が２組もうけられていた
がメモリセル対をｎ組設け、同一行のメモリセルブロッ
クに対して２ｎ本のデータ読み出し用ビット線を設けれ
ば、１回の読み出し動作でｎ桁のビットデータを読み出
すことができる。
ルブロックＭijはメモリセル対が２組もうけられていた
がメモリセル対をｎ組設け、同一行のメモリセルブロッ
クに対して２ｎ本のデータ読み出し用ビット線を設けれ
ば、１回の読み出し動作でｎ桁のビットデータを読み出
すことができる。
【００２０】また、上記実施例のパラレル・シリアル変
換装置のセンスアンプＳＡ1 ，…ＳＡ16の出力端を、順
方向離散コサイン変換の場合にはバタフライ演算要素の
入力部に接続し、逆方向離散コサイン変換の場合には積
和演算結果を格納したＲＯＭのアドレス入力端子に接続
すれば、上記実施例のパラレル・シリアル変換装置を離
散コサイン変換装置のデータ入力装置として使用するこ
とができる。
換装置のセンスアンプＳＡ1 ，…ＳＡ16の出力端を、順
方向離散コサイン変換の場合にはバタフライ演算要素の
入力部に接続し、逆方向離散コサイン変換の場合には積
和演算結果を格納したＲＯＭのアドレス入力端子に接続
すれば、上記実施例のパラレル・シリアル変換装置を離
散コサイン変換装置のデータ入力装置として使用するこ
とができる。
【００２１】また、上記実施例のパラレル・シリアル変
換装置のセンスアンプＳＡ1 ，ＳＡ16の出力端を、離散
フーリエ変換装置の積和演算結果を格納したＲＯＭのア
ドレス入力端子に接続すれば、上記実施例のパラレル・
シリアル変換装置を離散フーリエ変換装置のデータ入力
装置として使用することができる。
換装置のセンスアンプＳＡ1 ，ＳＡ16の出力端を、離散
フーリエ変換装置の積和演算結果を格納したＲＯＭのア
ドレス入力端子に接続すれば、上記実施例のパラレル・
シリアル変換装置を離散フーリエ変換装置のデータ入力
装置として使用することができる。
【００２２】このようにして上記実施例のパラレル・シ
リアル変換装置を離散コサイン変換装置および離散フー
リエ変換装置のデータ入力装置として用いれば、離散コ
サイン変換装置、離散フーリエ変換装置の占有面積を小
さくすることができる。
リアル変換装置を離散コサイン変換装置および離散フー
リエ変換装置のデータ入力装置として用いれば、離散コ
サイン変換装置、離散フーリエ変換装置の占有面積を小
さくすることができる。
【００２３】
【発明の効果】以上説明したように本発明によれば、２
つの直交メモリを融合したことにより占有面積を可及的
に小さくすることができる。
つの直交メモリを融合したことにより占有面積を可及的
に小さくすることができる。
【図１】本発明によるパラレル・シリアル変換装置のメ
モリセルブロックの構成を示す回路図。
モリセルブロックの構成を示す回路図。
【図２】本発明によるパラレル・シリアル変換装置の一
実施例の構成を示すブロック図。
実施例の構成を示すブロック図。
【図３】従来のパラレル・シリアル変換装置の構成を示
す模式図。
す模式図。
１ メモリセル ２ メモリセル ３ メモリセル ４ メモリセル １０i （i ＝１，１６…） データ読み出し用ワード線 ２０i （i ＝１，…８） データ読み出し用ビット線 ２０i （i ＝１，…８） データ読み出し用ビット線 ２２i （i ＝１，…８） データ読み出し用ビット線 ２３i （i ＝１，…８） データ読み出し用ビット線 ４０ 書き込み用デコーダ ５０ 読み出し用デコーダ Ｍij（i,j ＝１，…８） メモリセルブロック ＢＬi （i ＝１，…１６） データ入力ビット線 ＷＡi （i ＝１，…８） ワード線 ＷＢi （i ＝１，…８） ワード線 ＳＡi （i ＝１，…１６） センスアンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/332 Ｓ
Claims (4)
- 【請求項１】各々が、第１のメモリセルと、出力端が前
記第１のメモリセルの出力端に共通に接続された第２の
メモリセルとからなるメモリセル対を同数個有している
メモリセルブロックがマトリックス状に配列されたメモ
リ部と、 メモリセルブロック列内の対応するメモリセル対毎に設
けられた、データを前記メモリセル対に入力するための
データ入力ビット線と、 メモリセルブロック行毎に設けられ、メモリブロック行
内の第１および第２のメモリセルをデータ書き込みの際
に各々選択するための第１および第２の書き込み用ワー
ド線と、 メモリセルブロック列毎に設けられ、メモリセルブロッ
ク列内で第１および第２のメモリセルをデータ読み出し
の際に各々選択するための第１および第２の読み出し用
ワード線と、 メモリセルブロック行内のメモリセル対毎に設けられた
データ読み出し用ビット線と、 データ書き込みの際にデコード信号に基づいて複数の前
記書き込み用ワード線の中から１本のワード線を選択す
る第１のワード線選択手段と、 データ読み出しの際にデコード信号に基づいて複数の前
記読み出し用ワード線の中から１本のワード線を選択す
る第２のワード線選択手段と、 を備えていることを特徴とするパラレル・シリアル変換
装置。 - 【請求項２】パラレル・シリアル変換を行うデータ入力
装置に請求項１記載のパラレル・シリアル変換装置を用
いたことを特徴とする分散演算方式を用いた線形変換装
置。 - 【請求項３】線形変換装置が離散コサイン変換装置であ
ることを特徴とする請求項２記載の線形変換装置。 - 【請求項４】線形変換装置が離散フーリエ変換装置であ
ることを特徴とする請求項２記載の線形変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06015218A JP3133601B2 (ja) | 1994-02-09 | 1994-02-09 | パラレル・シリアル変換装置及びこれを用いた線形変換装置 |
| KR1019950002204A KR0173356B1 (ko) | 1994-02-09 | 1995-02-08 | 패러렐.시리얼 변환 장치 및 이것을 이용한 선형 변환 장치 및 패러렐.시리얼 데이타 변환 방법 |
| US08/385,625 US5680127A (en) | 1994-02-09 | 1995-02-09 | Parallel-to-serial conversion device and linear transformation device making use thereof |
| DE69526531T DE69526531T2 (de) | 1994-02-09 | 1995-02-09 | Parallel-Serien-Umsetzer und Vorrichtung zur linearen Transformation unter Anwendung dieses Umsetzers |
| EP95101784A EP0667681B1 (en) | 1994-02-09 | 1995-02-09 | Parallel-to-serial conversion device and linear transformation device making use thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06015218A JP3133601B2 (ja) | 1994-02-09 | 1994-02-09 | パラレル・シリアル変換装置及びこれを用いた線形変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226082A true JPH07226082A (ja) | 1995-08-22 |
| JP3133601B2 JP3133601B2 (ja) | 2001-02-13 |
Family
ID=11882738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06015218A Expired - Fee Related JP3133601B2 (ja) | 1994-02-09 | 1994-02-09 | パラレル・シリアル変換装置及びこれを用いた線形変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5680127A (ja) |
| EP (1) | EP0667681B1 (ja) |
| JP (1) | JP3133601B2 (ja) |
| KR (1) | KR0173356B1 (ja) |
| DE (1) | DE69526531T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164183A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体信号処理装置 |
| KR100595169B1 (ko) * | 1999-03-16 | 2006-07-03 | 엘지전자 주식회사 | 멀티 인터페이스 장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9723705D0 (en) * | 1997-11-11 | 1998-01-07 | Hewlett Packard Co | Data routing devices |
| US6173388B1 (en) | 1998-04-09 | 2001-01-09 | Teranex Inc. | Directly accessing local memories of array processors for improved real-time corner turning processing |
| EP1121759B1 (en) * | 1998-10-23 | 2005-07-20 | Polycom, Inc. | Serial-to-parallel/parallel-to-serial conversion engine |
| US20020156822A1 (en) * | 2001-01-10 | 2002-10-24 | Masaharu Tanai | High-speed FFT processing method and FFT processing system |
| GB0405283D0 (en) * | 2004-03-09 | 2004-04-21 | Aspex Technology Ltd | Multi-port memory for flexible and space efficient corner turning networks in associative processors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4080599A (en) * | 1976-07-28 | 1978-03-21 | Westinghouse Electric Corporation | Memory addressing apparatus and method |
| US4125877A (en) * | 1976-11-26 | 1978-11-14 | Motorola, Inc. | Dual port random access memory storage cell |
| US4193127A (en) * | 1979-01-02 | 1980-03-11 | International Business Machines Corporation | Simultaneous read/write cell |
| US5243349A (en) * | 1981-03-17 | 1993-09-07 | Westinghouse Electric Corp. | High resolution synthetic aperture radar having rectilinear output image format |
| US4791598A (en) * | 1987-03-24 | 1988-12-13 | Bell Communications Research, Inc. | Two-dimensional discrete cosine transform processor |
| US5111436A (en) * | 1990-10-17 | 1992-05-05 | Subotic Nikola S | 2D charge coupled device memory with acoustic charge transport multiplexer |
| DE4323521A1 (de) * | 1993-07-14 | 1995-01-19 | Sel Alcatel Ag | Verfahren zum Umsetzen eines parallelisierten, zeitlich gemultiplexten Datenstroms in einzelne serielle Datenströme und umgekehrt, sowie Umsetzer dafür |
-
1994
- 1994-02-09 JP JP06015218A patent/JP3133601B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-08 KR KR1019950002204A patent/KR0173356B1/ko not_active IP Right Cessation
- 1995-02-09 EP EP95101784A patent/EP0667681B1/en not_active Expired - Lifetime
- 1995-02-09 US US08/385,625 patent/US5680127A/en not_active Expired - Fee Related
- 1995-02-09 DE DE69526531T patent/DE69526531T2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100595169B1 (ko) * | 1999-03-16 | 2006-07-03 | 엘지전자 주식회사 | 멀티 인터페이스 장치 |
| JP2006164183A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0667681A2 (en) | 1995-08-16 |
| DE69526531D1 (de) | 2002-06-06 |
| US5680127A (en) | 1997-10-21 |
| JP3133601B2 (ja) | 2001-02-13 |
| EP0667681B1 (en) | 2002-05-02 |
| EP0667681A3 (en) | 1998-11-04 |
| DE69526531T2 (de) | 2002-10-31 |
| KR950025568A (ko) | 1995-09-18 |
| KR0173356B1 (ko) | 1999-04-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |