HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
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Die Erfindung bezieht sich auf eine Verbesserung eines
Schaltungsaufbaues zum Reparieren eines defekten Bit in einer
Halbleiterspeichervorrichtung.
Beschreibung der Hintergrundstechnik
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Allgemein sind in einer Halbleiterspeichervorrichtung
Ersatzzeilen und Ersatzspalten in einem Speicherzellenfeld zum
Reparieren defekter Bit so vorgesehen, daß die Produktionsausbeute
verbessert wird.
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Fig. 1 zeigt schematisch einen Gesamtaufbau einer
herkömmlichen Halbleiterspeichervorrichtung mit einem redundanten
Bitaufbau.
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Es wird Bezug genommen auf Fig. 1, die herkömmliche
Halbleiterspeichervorrichtung weist ein Speicherzellenfeld 1 auf mit
einer Mehrzahl von Speicherzellen MC, die in n Zeilen und n
Spalten angeordnet sind, N Zeilen (Wortleitungen) R1 bis Rn,
wobei mit jeder eine Zeile von Speicherzellen verbunden ist,
und n Spalten (Bitleitungspaaren) C1 bis Cn, wobei mit jeder
eine Spalte von Speicherzellen verbunden ist, die in dem
Speicherzellenfeld 1 angeordnet sind. Eine Ersatzzeile SR und eine
Ersatzspalte SC sind zum Reparieren eines defekten Bit
(Speicherzelle) an vorgeschriebenen Positionen (in Fig. 1 an der
ersten Zeile und der (n+1)ten Spalte) des Speicherzellenfeldes
1 vorgesehen.
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Die Zeilen R1 bis Rn sind entsprechend mit
Ausgangssignalleitungen X1 bis Xn eines Zeilendekoders 3 verbunden. Der
Zeilendekoder 3 dekodiert extern angelegte X-Adreßsignale
(Zeilenadreßsignale) A0 bis Ak zum Aktivieren einer der
Ausgangssignalleitungen X1 bis Xn.
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Die Spalten C1 bis Cn sind entsprechend mit
Ausgangssignalleitungen Yl bis Yn eines Spaltendekoders 6 verbunden. Der
Spaltendekoder 6 dekodiert extern angelegte Y-Adreßsignale
(Spaltenadreßsignale) B0 bis Bn zum Auswählen einer der
Ausgangssignaleitungen Y1 bis Yn zum Aktivieren der ausgewählten
Ausgangssignalleitung. Die Ausgangssignale Y1 bis Yn des
Spaltendekoders 6 werden an die Gates von Spaltenauswahlgattern 90a,
90b zum selektiven Verbinden der Spalten C1 bis Cn mit einer
gemeinsamen Datenleitung (nicht gezeigt) als Reaktion auf ein
Ausgangssignal von dem Spaltendekoder 6 angelegt.
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Das Spaltenauswahlgatter 90a verbindet eine Bitleitung BLj
einer Spalte Cj (j = 1 bis n) mit der gemeinsamen Datenleitung,
und das Spaltenauswahlgatter 90b verbindet eine komplementäre
Bitleitung/BLj der Spalte Cj mit einer komplementären
gemeinsamen Datenleitung. Die Gruppe von Gattern, die aus den
Spaltenauswahlgattern 90a und 90b gebildet ist, stellt ein
Spaltenauswahlgatter 9a dar. Die Ausgangssignale von dem
Spaltendekoder 6 werden zu dem Spaltenauswahlgatter 9 durch Sicherungen
(schmelzbare Elemente) f1 bis fn übertragen. Die Sicherungen f1
bis fn können zum Beispiel durch einen Laserstrahl geschmolzen
werden. Ein hoher Widerstand R ist parallel zu jeder der
Sicherungen f1 bis fn zum Aufrechterhalten, wenn die Sicherung
geschmolzen ist, des Gatterpotentiales der Spaltengatter 90a und
90b vorgesehen, die mit der geschmolzenen Sicherung auf dem
Massepotentialpegel verbunden sind.
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Zum Reparieren einer Zeile mit einem defekten Bit
(Speicherzelle) sind eine Programmierschaltung 30, ein Ersatzzeilendekoder
31 und ein Ersatzzeilentreiber SXD vorgesehen. Ein Beispiel
dieses Aufbaues ist zum Beispiel in 1982 IEEE ISSCC Digest of
Technical Papers, Februar 1982, S. 252 bis 253 von Smith u. a.
offenbart. Die Programmierschaltung 30 speichert die Adresse
der ein defektes Bit enthaltenden Zeile. Allgemein weist die
Programmierschaltung 30 den gleichen Aufbau wie eine
Einheitszeilendekoderschaltung auf, die den Zeilendekoder 3
verwirklicht, und in den meisten Fällen wird eine darin enthaltende
Sicherung durch einen Laserstrahl so geschmolzen, daß die
Adresse der das defekte Bit enthaltenden Zeile gespeichert
wird. Der Ersatzzeilendekoder 31 gibt ein
Ersatzzeilenauswahlsignal als auch ein Signal NED aus, das den Zeilendekoder 3 als
Reaktion auf ein Aktivierungssignal von der
Programmierschaltung 30 inaktiv macht. Der Zeilentreiber SXD treibt die
Ersatzzeile SR als Reaktion auf das Ersatzzeilenauswahlsignal von dem
Ersatzzeilendekoder 31, um die Ersatzzeile SR in einen
ausgewählten Zustand zu versetzen.
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Einen Programmierschaltung 61 und ein Ersatzspaltendekoder sind
zum Auswählen einer Ersatzspalte (redundante Spalte) SC
vorgesehen. Die Programmierschaltung 61 speichert die Adresse der
ein defektes Bit enthaltenden Spalte und gibt ein
Aktivierungssignal aus, wenn ein externes Y-Adreßsignal B0 bis Bm die das
defekte Bit enthaltende Spalte bezeichnen. Der
Ersatzspaltendekoder 60 gibt ein Signal zum Auswählen der Ersatzspalte SC als
Reaktion auf das Aktivierungssignal von der
Programmierschaltung 61 aus. Der Betrieb wird im folgenden beschrieben.
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Zuerst wird der Betrieb, bei dem es keine defekte Speicherzelle
gibt, beschrieben. Der Zeilendekoder 3 dekodiert die extern
angelegten X-Adreßsignale A0 bis Ak und gibt ein Signal zum
Auswählen einer der Zeilen R1 bis Rn für eine der Ausgangssignalleitungen
X1 bis Xn aus. Folglich steigt das Potential der
Zeile Ri (die ausgewählte Zeile wird als Ri dargestellt) an, so
daß die Zeile Ri in den ausgewählten Zustand versetzt wird.
Folglich wird die Information in den Speicherzellen MC, die mit
der ausgewählten Zeile Ri verbunden sind, auf jede der Spalten
C1 bis Cn ausgelesen. Dann steigt das Potential einer der
Ausgangssignalleitungen Y1 bis Yn als Reaktion auf das dekodierte
Y-Adreßsignal von dem Spaltendekoder 6. Nun wird die
ausgewählte Spalte als Ci dargestellt. Zu dieser Gelegenheit steigt das
Potential der Ausgangssignalleitung Yi des Spaltendekoders 6
an, die Spaltenauswahlgatter 90a und 90b werden in den Ein-
Zustand versetzt, und die Spalte Ci wird mit der gemeinsamen
Datenleitung verbunden. Danach wird das Lesen oder Schreiben
von Daten von der Speicherzelle oder in die Speicherzelle, die
an dem Schnittpunkt der ausgewählten Zeile Ri und der
ausgewählten Spalte Ci positioniert ist, ausgeführt.
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Nun sei angenommen, daß eine defekte Speicherzelle in den
Speicherzellen, die mit der Zeile Ri verbunden sind, vorhanden ist.
Das Vorhandensein/die Abwesenheit der defekten Speicherzelle
wird durch einen Funktionstest der
Halbleiterspeichervorrichtung gefunden. Zuerst wird die Adresse der Zeile Ri mit einem
Defekt in die Programmierschaltung 30 zum Reparieren der Zeile
geschrieben. Das Schreiben der Adresse in die
Programmierschaltung 30 wird allgemein ausgeführt durch Trennen einer Sicherung
durch einen Laser, wie oben beschrieben wurde. Wenn die extern
angelegten X-Adreßsignale A0 bis Ak die Zeile Ri bezeichnen,
wird die Programmierschaltung 30 aktiviert, und der
Ersatzzeilendekoder 31 wird tätig. Der Ersatzzeilendekoder 31 im Betrieb
versetzt die Ersatzzeile SR in den ausgewählten Zustand durch
den Ersatzzeilentreiber SXD und aktiviert das Signal NED, so
daß der Zeilendekoder 3 inaktiviert wird. Folglich wird die
Zeile Ri mit der defekten Speicherzelle durch die Ersatzzeile
SR ersetzt, wodurch die Zeile Ri repariert ist.
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Nun sei angenommen, daß eine defekte Speicherzelle in einer
Spalte Ci vorhanden ist. In diesem Fall wird die Adresse der
Spalte Ci mit der defekten Speicherzelle durch Schneiden einer
Sicherung zum Beispiel in die Programmierschaltung 61 zum
Reparieren der Spalte geschrieben, wie in dem Fall des Reparierens
der Zeile. Zu der Zeit wird die Sicherung fi, die mit der
Ausgangssignalleitung Yi verbunden ist, zum Auswählen der Spalte
Ci mit der defekten Speicherzelle ebenfalls durchtrennt, so daß
die defekte Spalte Ci von dem Spaltendekoder 6 abgetrennt wird.
Folglich wird die Spalte Ci mit der defekten Speicherzelle in
dem nicht gewählten Zustand gehalten. Wenn die extern angelegte
Y-Adresse die Spalte Ci bezeichnet, wird der
Ersatzspaltendekoder 60 durch die Programmierschaltung 61 tätig, wodurch die
Ersatzspalte SC gewählt wird. Daher wird die Spalte Ci mit der
defekten Speicherzelle durch die Ersatzspalte SC ersetzt, und
die defekte Spalte Ci ist repariert.
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Die defekte Bit-Reparaturschaltung bei der herkömmlichen
Halbleiterspeichervorrichtung ist so aufgebaut, wie oben
beschrieben wurde, bei der die Programmierschaltungen, der
Ersatzzeilendekoder, der Ersatzspaltendekoder und ähnliches notwendig
sind, wodurch die Fläche auf dem Chip vergrößert wird.
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Das Programmieren der Adresse in der Programmierschaltung wird
allgemein durch Durchtrennen einer Sicherung ausgeführt. Es
gibt jedoch, wie in einem Beispiel in dem zuvor erwähnten
Artikel gezeigt ist, eine große Zahl von Sicherungen, die in der
Programmierschaltung enthalten sind, und eine Zahl von
Sicherungen muß zum Progammieren einer defekten Zeile oder Spalte
durchgetrennt werden. Da das Programmieren einer defekten Zeile
oder Spalte für jeden Chip in diesem System ausgeführt werden
muß, kann der Durchsatz verringert werden, und Fehler beim
Durchtrennen der Sicherungen können während des Reparaturprozesses
erzeugt werden, was zu einer niedrigeren Erfolgsrate bei
der Reparatur und folglich zu einer verringerten
Produktionsausbeute der Halbleiterspeichervorrichtung führt.
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Wenn eine defekte Zeile ausgewählt wird und zu reparieren ist,
wird der Zeilendekoder durch ein Signal NED von einem
Ersatzzeilendekoder inaktiv gemacht. Der Zeilendekoder wird nämlich
einmal aktiviert und danach inaktiviert als Reaktion auf das
Signal NED, was bedeutet, daß die Zeile mit der defekten
Speicherzelle (Bit) ebenfalls einmal ausgewählt wird. Zum
Verhindern der Einflüsse, die den Zustand der Auswahl der Zeile mit
dem defekten Bit beeinflussen, ist es notwendig, eine
ausgewählte Speicherzelle mit der gemeinsamen Datenleitung zu
verbinden, nachdem das Signalpotential der ausgewählten Zeile
stabil wird, wodurch die Zugriffszeit zunimmt.
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Ein Redundanzschema zum Reparieren einer defekten Zelle in
einer Speichervorrichtung ist in S. S. Eaton, Jr US-Patent Nr.
4389715, "An Ultralow Power 8K · 8-Bit Full CMOS RAM with a
Six-Transistor Cell", von K. Ochii u. a., IEEE Journal of Solid-
State-Circuits, Bd. SC-17, Nr. 5, Oktober 1982, S. 798 bis 803
und in der japanischen Patentveröffentlichung JP-61-35636 B
offenbart.
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Das US-Patent 4 398 715 offenbart eine Speichervorrichtung mit
einer Schaltung zum Speichern einer Zeilen- oder Spaltenadresse
einer defekte Speicherzelle, die für einen Adreßpuffer
vorgesehen ist, einer Schaltung zum Vergleichen der Ausgabe von dem
Adreßpuffer und der gespeicherten Adresse in der
Speicherschaltung und einer Schaltung zum Auswählen von Ersatzzellen als
Reaktion auf die Ausgabe von der Vergleichsschaltung.
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Der Artikel Ochii u. a. offenbart eine Redundanzschaltung von
einer Zeile und zwei Spalten zum Reparieren defekter Zellen.
Die Redundanzschaltung weist eine Programmschaltung auf, in der
eine Adresse einer defekten Zeile oder Spalte durch
Durchtrennen einer Sicherung mittels eines Lasers programmiert wird. Die
Programmschaltung ist mit einer Ersatzfreigabeverriegelung zum
Verhindern von Gleichstrom versehen.
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Die japanische Patentveröffentlichung (Kokoku) 61-35636
offenbart eine Speichervorrichtung mit einem Schaltkreis, der
zwischen einer Zeile oder einer Spalte und einem Dekoderausgang
vorgesehen ist. Der Schaltkreis weist eine Sicherung auf, und
die Auswahl/Nicht-Auswahl einer entsprechenden Zeile oder
Spalte wird durch Durchtrennen dieser Sicherung bestimmt.
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Ein Anliegen der vorliegenden Erfindung ist es, eine
verbesserte Reparaturschaltung eines defekten Bit vorzusehen, die die
Nachteile des oben beschriebenen herkömmlichen Zeilen- und
Spaltenreparaturschaltungsaufbau vermeidet.
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Ein anderes Anliegen der vorliegenden Erfindung ist es, eine
Reparaturschaltung eines defekten Bit vorzusehen, die den
Durchsatz und die Erfolgsrate der Reparatur in dem Zeilen- oder
Spaltenreparaturprozeß verbessert.
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Ein weiteres Anliegen der vorliegenden Erfindung ist es, eine
Reparaturschaltung eines defekten Bit vorzusehen, die die
Zugriffszeit verringern kann.
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Ein noch weiteres Anliegen der vorliegenden Erfindung ist es,
eine Reparaturschaltung eines defekten Bit vorzusehen, die eine
Zeile oder Spalte genau und auf eine einfache Weise durch
Verringern der Zahl von Sicherungen reparieren kann, die zum
Reparieren defekter Zeilen und Spalten zu durchtrennen sind.
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Ein noch weiteres Anliegen der vorliegenden Erfindung ist es,
ein verbessertes Verfahren des Reparierens defekter Bit
vorzusehen.
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Die europäische Patentveröffentlichung EP 0 090 331 A offenbart
eine Halbleiterspeichervorrichtung mit einem Hauptspeicher, der
zu einem Hilfsspeicher durch Abtrennen eines Verbindungsdrahtes
zwischen einem Dekoder und dem Hauptspeicher geschaltet werden
kann.
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Gemäß der vorliegenden Erfindung ist eine
Halbleiterspeichervorrichtung vorgesehen, wie sie in Anspruch 1 angegeben ist.
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Die vorangehenden und andere Merkmale, Aspekte und Vorteile der
vorliegenden Erfindung werden ersichtlicher aus der folgenden
detaillierten Beschreibung der vorliegenden Erfindung, wenn sie
in Zusammenhang mit den begleitenden Zeichnung genommen wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Fig. 1 zeigt schematisch eine herkömmliche
Halbleiterspeichervorrichtung;
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Fig. 2 zeigt ein Beispiel einer Halbleiterspeichervorrichtung;
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Fig. 3 zeigt ein Beispiel einer Zeilenreparaturschaltung;
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Fig. 4 zeigt eine Zeilenreparaturschaltung;
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Fig. 5 zeigt eine Spaltenreparaturschaltung;
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Fig. 6 zeigt ein anderes Beispiel einer
Zeilenreparaturschaltung;
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Fig. 7 zeigt schematisch eine statische
Halbleiterspeichervorrichtung großer Kapazität, bei der das Speicherzellenfeld in
eine Mehrzahl von Abschnitte unterteilt ist,
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Fig. 8 zeigt ein Beispiel, bei dem eine
Spaltenreparaturschaltung auf die statische Halbleiterspeichervorrichtung des
Unterteilungstypes angewendet ist, die in Fig. 7 gezeigt ist;
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Fig. 9 zeigt schematisch eine Spaltenreparaturschaltung, die
in der EP 858 033 A beansprucht ist und die dem gleichen
Anmelder übertragen ist;
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Fig. 10A und 10B zeigen eine Ausführungsform einer
Zeilenreparaturschaltung;
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Fig. 11A und 11B zeigen schematisch eine
Spaltenreparaturschaltung gemäß der vorliegenden Erfindung;
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Fig. 12 bis 15 zeigen Beispiele von Spalten- und
Zeilenreparaturschaltung, die den erfinderischen Gegenstand darstellen,
der in EP 856 793 A beansprucht ist, die dem gleichen Anmelder
übertragen ist;
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Fig. 12 zeigt eine Spaltenreparaturschaltung gemäß einer
dritten Ausführungsform der vorliegenden Erfindung;
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Fig. 13 zeigt eine weitere Spaltenreparaturschaltung;
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Fig. 14 zeigt eine Spaltenreparaturschaltung; und
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Fig. 15 zeigt eine andere Zeilenreparaturschaltung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Fig. 2 zeigt einen schematischen Aufbau einer
Halbleiterspeichervorrichtung. Es wird Bezug genommen auf Fig. 2, die
Halbleiterspeichervorrichtung weist ein Speicherzellenfeld 1 auf,
in dem Speicherzellen in einer Matrix von Spalten und Zeilen
angeordnet sind. Das Speicherzellenfeld 1 enthält Ersatzzeilen
und -spalten, deren Positionen nicht fest sind, wie im
einzelnen später beschrieben wird. Ein Zeilenadreßpuffer 2, ein
Zeilendekoder 3 und eine Zeilenreparaturschaltung 4 sind zum
Auswählen einer Zeile des Speicherzellenfeldes 1 vorgesehen. Der
Zeilenadreßpuffer 2 empfängt extern angelegte
Zeilenadreßsignale A0 bis Ak und erzeugt interne Zeilenadreßsignale. Der
Zeilendekoder 3 dekodiert die internen Adreßsignale von dem
Zeilenadreßpuffer 2, wählt eine entsprechende Zeile des
Speicherzellenfeldes 1 aus und überträgt ein Aktivierungssignal an die
ausgewählte Zeile. Die Zeilenreparaturschaltung 4 ist zwischen
einem Ausgangsabschnitt des Zeilendekoders 3 und den Zeilen des
Speicherzellenfeldes 1 vorgesehen und überträgt die Ausgabe von
dem Zeilendekoder 3 zu jeder der Zeilen des
Speicherzellenfeldes 1, während eine defekte Zeile in einem nicht ausgewählten
Zustand gehalten wird.
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Ein Spaltenadreßpuffer 5, ein Spaltendekoder 6, eine
Spaltenreparaturschaltung 7, ein Leseverstärker + I/O-Block 8 und ein
Spaltenauswahlgatter 9 sind zum Auswählen einer Spalte des
Speicherzellenfeldes 1 vorgesehen. Der Spaltenadreßpuffer 5
empfängt extern angelegte Spaltenadreßsignale B0 bis Bm und
erzeugt interne Spaltenadreßsignale. Der Spaltendekoder 6
dekodiert die internen Spaltenadreßsignale von dem
Spaltenadreßpuffer 5 und erzeugt ein Signal zum Auswählen einer entsprechenden
Spalte des Speicherzellenfeldes 1. Die
Spaltenreparaturschaltung 7 hält eine defekte Spalte in einem nicht ausgewählten
Zustand und überträgt die Ausgabe von dem Spaltendekoder 6 zu dem
Auswahlgatter 9. Das Spaltenauswahlgatter 9 verbindet eine
entsprechende Spalte des Speicherzellenfeldes 1 mit einer
gemeinsamen Datenleitung in dem Block 8 als Reaktion auf das von der
Spaltenreparaturschaltung 7 übertragene Auswahlsignal. Ein in
dem Block 8 enthaltener Leseverstärker verstärkt die
Information auf der ausgewählten Spalte.
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Eine Dateneingangs/Ausgangsschaltung 10 ist zum Empfangen und
Liefern von Daten von einer externen Vorrichtung und an eine
externe Vorrichtung vorgesehen. Die
Dateneingangs/Ausgangsschaltung 10 empfängt extern angelegte
Eingangsdaten Din und überträgt dieselben zu einer ausgewählten
Speicherzelle durch den Block 8. Sie empfängt in dem Block
(Leseverstärker) 8 verstärkte Daten und gibt dieselben als
Ausgangsdaten Dout aus.
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Eine Adreßübergangserfassungsschaltung 11 ist zum Definieren
von Zeilenauswahl- und Spaltenauswahlzeitpunkten in der
Halbleiterspeichervorrichtung vorgesehen. Die
Adreßübergangserfassungsschaltung 11 überwacht die internen Zeilenadressen von dem
Zeilenadreßpuffer 2, erfaßt den Zeitpunkt der Änderung davon
und erzeugt ein Zeilenadreßänderungserfassungssignal/ATDX. Die
Adreßübergangserfassungsschaltung 11 empfängt interne
Spaltenadreßsignale von dem Spaltenadreßpuffer 5, erfaßt die Zeit der
Änderung der Spaltenadreßsignale und gibt ein
Spaltenadreßänderungserfassungssignal/ATDY aus.
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Obwohl ein statischer Direktzugriffsspeicher als ein Beispiel
einer Halbleiterspeichervorrichtung in der Ausführungsform der
vorliegenden Erfindung gezeigt ist, kann die vorliegende
Erfindung auf dynamische Direktzugriffsspeicher und auf jede
Halbleiterspeichervorrichtungen angewendet werden, in denen
Speicherzellen in einer Matrix angeordnet sind, die aus Zeilen und
Spalten besteht.
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Ein Block 100 der gestrichelten Linien in Fig. 1 stellt einen
Halbleiterchip dar.
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Fig. 3 zeigt einen speziellen Aufbau der
Zeilenreparaturschaltung 4 von Fig. 2. Es wird Bezug genommen auf Fig. 3, das
Speicherzellenfeld weist eine Ersatzzeile auf. Daher weist es
n + 1 Zeilenauswahlleitungen R1 bis Rn + 1 auf. Eine Spalte Ci
ist als Repräsentant in Fig. 3 gezeigt. Die Spalte Ci weist
ein Paar von komplementären Bitleitungen BL und/BL auf. Eine
Speicherzelle MC ist an jedem der Schnittpunkte der Spalte Ci
und der Zeilenauswahlsignalleitungen R1 bis Rn + 1 vorgesehen.
Übertragungsgattertransistoren 90a und 90b, die als Reaktion
auf ein Spaltenauswahlsfgnal Yi von dem Spaltendekoder (6 in
Fig. 2) eingeschaltet werden, sind für das Bitleitungspaar BL,
/BL der Spalte Ci vorgesehen. Wenn die Übertragungsgattertransistoren
90a und 90b in den Ein-Zustand versetzt werden, wird
die Spalte Ci mit dem Laserverstärker durch eine gemeinsame
Signalleitung verbunden. Ein hoher Widerstand r ist an dem
Endabschnitt einer jeden der Zeilen R1 bis Rn + 1 zum sicheren
Halten der defekten Zeile auf dem Massepotentialpegel vorgesehen.
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Der Zeilendekoder 3 weist n Ausgangssignalleitungen X1 bis Xn
auf. Bei dem Auswählen einer Zeile wird eine der
Ausgangssignalleitungen X1 bis Xn ausgewählt und aktiviert durch die
Dekodiertätigkeit des Zeilendekoders 3.
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Die Zeilenreparaturschaltung 4 weist
p-Kanal-Feldeffekttransistoren vom isolierten Gatetyp (hier im folgenden als p-
Transistoren bezeichnet) QPl bis QPN und
n-Kanal-Feldeffekttransistoren (hier im folgenden als n-Transistoren bezeichnet)
QN1 bis QNn, die alternative Verbindung einer
Zeilendekoderausgangssignalleitung mit zwei Zeilen vorsehen, auf. Ein
Leitungsanschluß des p-Transistors QPj (j = 1 bis n) und der des n-
Transistors QNj sind beide mit der gleichen
Zeilendekoderausgangssignalleitung Xj verbunden. Der andere Leitungsanschluß
des n-Transistors QNj und der des p-Transistors QPj + 1 sind
mit der gleichen Zeile Rj + 1 verbunden. Der p-Transistor QP1
weist den anderen Leitungsanschluß mit der ersten Zeile R1
verbunden auf. Der n-Transistor QNn weist den anderen
Leitungsanschluß mit der (n + 1)-ten Zeile Rn + 1 verbunden auf.
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Der oben beschriebene Aufbau ermöglicht die selektive
Übertragung des Ausgangssignales Xj (in der folgenden Beschreibung
werden die Ausgangssignalleitungen und das Signal auf der
Ausgangssignalleitung durch das gleiche Bezugszeichen bezeichnet)
von dem Zeilendekoder zu zwei benachbarten Zeilen Rj und Rj +
1.
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Ein Spannungsversorgungspfad P ist zum Steuern der
Aus-Tätigkeiten der p-Transistoren QP1 bis QPn und der n-Transistoren
QN1 bis QNn vorgesehen. Ein Ende des Spannungsversorgungspfades
P ist zum Empfangen des Stromversorgungspotentiales Vcc
verbunden, und das andere Ende ist zum Empfangen des Massepotentiales
Vss verbunden. Der Spannungsversorgungspfad P weist einen hohen
Widerstand 21 und Sicherungen f1 bis fn auf, die in Reihe
miteinander geschaltet sind. Ein Ende des hohen Widerstandes ist
zum Empfangen des Stromversorgungspotentials Vcc verbunden, und
das andere Ende ist mit einem Ende der Sicherung und den Gates
der Transistoren QPn und QNn verbunden. Die Sicherungen f1 bis
fn sind entsprechend den Zeilen R1 bis Rn vorgesehen, und die
Sicherungen f1 bis fn sind in Reihe in dieser Reihenfolge
zwischen das Massepotential Vss und den hohen Widerstand 21
geschaltet. Ein Ende der Sicherung fj ist mit dem Gates der
Transistoren QPj und QNj verbunden, und das andere Ende ist mit den
Gates der Transistoren QPj - 1 und QNj - 1 verbunden. Die
Sicherungen f1 bis fn können geschmolzen und durchtrennt werden
unter Benutzung zum Beispiel eines Laserstrahles.
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Der Stromversorgungspfad P ist zwischen den
Zeilenauswahlschaltern QP1 bis QPn und QN1 bis QNn und dem Speicherzellenfeld 1
angeordnet. Der Grund dafür ist der, daß wenn der
Stromversorgungspfad P auf der Seite des Zeilendekoders 3 vorgesehen ist,
die Zeilendekoderausgangssignalleitung Xj und eine mit den
Gates der Transistoren QPj und QNj von dem
Spannungsversorgungspfad verbunden ist, miteinander überlappen, wodurch die
Anordnung, der Herstellungsprozeß und das Layout der Signalleitungen
kompliziert wird. Wie in der Figur gezeigt ist, wenn der
Spannungsversorgungspfad P auf der Seite des Speicherzellenfeldes
vorgesehen ist, können die Zeilendekoderausgangssignalleitung
und die Signalleitung von dem Spannungsversorgungspfad zu dem
Gate eines jeden Transistors nicht überlappend miteinander in
dem gleichen Abstand angeordnet werden, was das Layout und den
Herstellungsprozeß vereinfacht. Der Betrieb der in Fig. 3
gezeigten Reparaturschaltung 4 wird im folgenden beschrieben.
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Es sei angenommen, daß kein defektes Bit in dem
Speicherzellenfeld durch einen Funktionstest der
Halbleiterspeichervorrichtung gefunden worden ist. In diesem Zustand sind die
Sicherungselemente f1 bis fn alle in dem Leitungszustand. Daher wird
das Potential Vss auf dem Massepegel von dem
Spannungsversorgungspfad P zu den Gates der Transistoren QP1 bis QPn und QN1
bis QNn übertragen. Folglich werden die p-Transistoren QP1 bis
QPn in den Ein-Zustand versetzt, während die n-Transistoren QN1
bis QNn alle in den Auszustand versetzt werden. Folglich werden
die Ausgangssignalleitungen X1 bis Xn von dem Zeilendekoder 3
mit den Zeilen R1 bis Rn durch die entsprechenden
p-Transistoren QPq bis QPn verbunden. Wenn eine Zeile auszuwählen ist,
wird die ausgewählte Zeile aktiviert, und die mit der
ausgewählten Zeile verbundenen Speicherzellen werden mit den
zugehörigen Spalten Ci verbunden.
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Es sei angenommen, daß eine defekte Speicherzelle in den mit
der Zeile Ri verbundenen Speicherzellen als ein Resultat eines
Testes der Halbleiterspeichervorrichtung gefunden ist. Zu
dieser Gelegenheit wird die Sicherung fi unter Benutzung zum
Beispiel eines Lasers durchgetrennt. In diesem Fall sind die
Sicherungen f1 bis fi - 1 mit dem Massepotential Vss verbunden.
Daher sind die Ein/Aus-Tätigkeiten der p-Transistoren QP1 bis
QPi - 1 und der n-Transistoren QN1 bis QN1 - 1 die gleichen wie
in dem normalen Zustand. Genauer, die p-Transistoren QP1bis QPi
- 1 sind in dem Ein-Zustand versetzt, während die
n-Transistoren QN1 bis QN1 - 1 in den Aus-Zustand versetzt sind.
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Weiterhin wird ein hohes Potential des Pegels des
Stromversorgungspotentiales Vcc zu den Gates der p-Transistoren QPi bis
QPn und der n-Transistoren QN1 bis QNn durch den hohen Widerstand
21
übertragen. Folglich werden die p-Transistoren QPi bis
QPn in den Aus-Zustand versetzt, während die n-Transistoren QN1
bis QNn in den Ein-Zustand versetzt werden. Folglich werden die
Ausgangssignalleitungen X1 bis Xi - 1 des Zeilendekoders 3 mit
den Zeilen R1 bis Ri - 1 durch die p-Transistoren QP1 bis QPi -
1 verbunden, während die Signalleitungen Xi bis Xn mit den
Zeilen Ri + 1 bis Rn + 1 durch die entsprechenden n-Transistoren
QN1 bis QNn verbunden werden. Folglich wird die Zeile Ri, mit
der die defekte Speicherzelle verbunden ist, immer in dem nicht
ausgewählten Zustand gehalten, und somit ist die defekte
Speicherzelle repariert.
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Die Zeile Ri mit der defekten Speicherzelle wird mit dem
Massepotential Vss durch den hohen Widerstand r verbunden, so daß
sie nicht in dem elektrisch schwebenden Zustand ist, selbst
wenn sie elektrisch von dem Zeilendekoder 3 getrennt ist. Durch
Fixieren des Potentiales der Zeile mit der defekten
Speicherzelle auf dem Massepotential durch den hohen Widerstand r kann
verhindert werden, daß das Potential der abgetrennten defekten
Zeile Ri durch den Einfluß von Rauschen oder ähnliches
angehoben wird, so daß sie in den ausgewählten Zustand versetzt wird.
Selbst wenn der Widerstand r mit dem Anschlußendabschnitt einer
jeden der Zeilen R1 bis Rn + 1 verbunden ist, gibt es keinen
Einfluß auf die Zeilenladetätigkeit beim Auswählen der Zeile,
da jede Zeile mit dem Massepotential durch den hohen Widerstand
verbunden ist.
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Bei dem oben beschriebenen Aufbau kann die defekte Zeile durch
Abtrennen nur einer Sicherung repariert werden. Zusätzlich ist
es bei diesem Aufbau nicht notwendig, den Zeilendekoder 3 in
den nicht gewählten Zustand zu versetzen und den
Ersatzzeilendekoder zu betätigen. Daher wird ungleich dem herkömmlichen
Aufbau die Zeile Ri mit der defekten Speicherzelle nie
ausgewählt und es ist nicht notwendig, das Signal NED zu erzeugen.
Daher wird die Zugriffszeit nicht vergrößert, und die Auswahl
der Zeile kann mit hoher Geschwindigkeit realisiert werden.
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Obwohl die Reparatur einer Zeile in dem Aufbau von Fig. 3
gezeigt ist, ist es unnötig zu erwähnen, daß die
Reparaturschaltung des gleichen Aufbaues zum Reparieren einer Spalte benutzt
werden kann.
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Bei dem in Fig. 3 gezeigten Aufbau wird der hohe Widerstand 21
als Mittel zum Liefern des Stromversorgungspotentiales Vcc zu
dem Stromversorgungspfad P benutzt. Selbst wenn jedoch das
Stromversorgungspotential von 0V auf Vcc steigt, wenn der Strom
eingeschaltet wird, wird die Spaltung zu dem
Spannungsversorgungspfad P durch den hohen Widerstand Z1 geliefert, so daß der
Potentialanstieg in dem Stromversorgungspfad P eine lange
Zeitdauer benötigt. Ein Aufbau zum schnellen Übertragen des
Stromversorgungspotentiales Vcc zu dem Stromversorgungspfad P ist in
Fig. 4 gezeigt.
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Es wird Bezug genommen auf Fig. 4, die
Potentialeinstellschaltung 7 zum Liefern des Stromversorgungspotentiales Vcc zu einem
Stromversorgungspfad P weist p-Transistoren QS1 und QS2 und
einen Inverter I1 auf. Der Transistor QS1 wird als Reaktion auf
ein Adreßänderungserfassungssignal/ATDx von der
Adreßübergangserfassungsschaltung 11 zum Übertragen des
Stromversorgungspotentiales Vcc zu dem Spannungsversorgungspfad P
eingeschaltet. Der Inverter I1 invertiert das Potential auf dem
Spannungsversorgungspfad P zum Anlegen desselben an das Gate
des p-Transistors QS2. Der p-Transistor QS2 wird als Reaktion
auf die Ausgabe von dem Inverter I1 eingeschaltet und überträgt
das Stromversorgungspotential Vcc zu dem
Spannungsversorgungspfad P. Der Inverter Il und der p-Transistor QS2 stellen eine
Verriegelungsschaltung zum Verriegeln des Potentiales des
Stromversorgungspfades P dar. Der Ein-Widerstand des p-
Transistors QS1 ist groß eingestellt, damit das Potential des
Spannungsversorgungspfades P kaum ansteigt, wenn keine
Sicherung durchtrennt ist. Der Betrieb wird im folgenden
beschrieben.
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Wenn bei einer Halbleiterspeichervorrichtung sich ein extern
angelegtes Adreßsignal ändert, wird ein
Adreßänderungserfassungssignal/ATDx von der Adreßübergangserfassungsschaltung 11
erzeugt (siehe Fig. 1). Das Adreßänderungserfassungssignal
/ATDx fällt auf den L-Pegel, wenn eine Änderung des
Adreßsignales erfaßt wird. Daher wird als Reaktion auf das
Adreßänderungserfassungssignal/ATDx der p-Transistor QS1 eingeschaltet
zum Anheben des Potentiales auf dem Spannungsversorgungspfad P.
Wenn alle Sicherungen f1 bis fn leitend sind, ist das Potential
des Spannungsversorgungspfades P ungefähr auf dem Pegel des
Massepotentiales Vss, da der Ein-Widerstand des p-Transistors
QS1 auf einen großen Wert eingestellt ist.
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Wenn weiterhin irgendeine der Sicherungen f1 bis fn durchtrennt
ist, steigt das Potential des Abschnittes, der von dem
Massepotential Vss des Spannungsversorgungspfades abgeschnitten ist,
an. Wenn das angestiegene Potential des
Spannungsversorgungspfades P den Schwellenwert des Inverters 11 überschreitet, wird
ein Signal des Pegels des Massepotentiales Vss von dem Inverter
Il so ausgegeben, daß es an das Gate des p-Transistors QS2
angelegt wird. Folglich wird der p-Transistor QS2 eingeschaltet
zum Liefern des Stromversorgungspotentiales Vcc zu dem
Spannungsversorgungspfad P. Da der Ein-Widerstand des p-Transistors
QS2 nicht sehr groß ist, wird der Abschnitt, der von dem
Massepotential Vss des Spannungsversorgungspfades abgeschnitten ist,
schnell aufgeladen, und das Potential davon steigt schnell an.
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Sobald der p-Transistor QS2 in den Ein-Zustand versetzt ist,
wird die Spannung eines vorgeschriebenen Abschnittes des Spannungsversorgungspfades
P durch einen Schaltungsabschnitt des p-
Transistors QS2 und des Inverters 11 verriegelt, da die Ausgabe
von dem Inverter I1 immer auf dem Pegel des Massepotentiales
Vss ist. Durch solche eine Potentialeinstellschaltung 17 kann
das Stromversorgungspotential Vcc schnell und stabil an den
Spannungsversorgungspfad P beim Reparieren einer defekten Zeile
angelegt werden.
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Bei dem in Fig. 4 gezeigten Aufbau wird ein Signal/ATDx, das
die Zeit der Änderung eines Zeilenadreßsignales erfaßt, als das
Adreßänderungserfassungssignal, das den Speicherzyklus
definiert, von der Adreßübergangserfassungsschaltung 11 benutzt.
Wenn jedoch die Adreßübergangserfassungsschaltung sowohl die
Zeitpunkte der Änderung in den Zeilenadreß- und
Spaltenadreßsignalen erfaßt und nur ein Adreßänderungserfassungssignal/ATD
vorsieht, dann kann das Adreßänderungserfassungssignal an das
Gate des p-Transistors QS1 angelegt werden zum Vorsehen des
gleichen Effektes wie bei der oben beschriebenen
Ausführungsform.
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Bei den in Fig. 3 und 4 gezeigten Aufbauten wird das Zeilen-
oder Spaltenauswahlsignal unter Benutzung eines Transistors vom
isolierten Gatetyp übertragen. In dem Fall ist das, was von dem
Transistor vom isolierten Gatetyp übertragen werden kann, das
Signal von nur dem Spannungspegel, der vorgesehen wird durch
Subtrahieren der Schwellenspannung von ihm selbst von der an
das Gate daran angelegten Spannung. Zusätzlich funktioniert der
Transistor auch als ein Widerstand aufgrund des Ein-
Widerstandes von ihm selbst. Daher ist die Amplitude der
Dekoderausgabe in diesem Transistorabschnitt verringert, die zu der
Zeilen- oder Spaltenauswahlleitung zu übertragen ist. Daher
weist das Signalpotential auf der ausgewählten Zeilen- oder
Spaltenauswahlleitung einen unzureichenden Wert auf, und die
Anstiegs/Abfallszeit kann länger werden. In Hinblick auf das
vorangehende ist ein Beispiel eines Aufbaues, der den
Amplitudenverlust des Zeilen- oder Spaltenauswahlsignales durch solch
eine Reparaturschaltung verhindern kann, in Fig. 5 gezeigt.
Bei dem Aufbau von Fig. 5 ist die Reparatur einer Spalte als
ein Beispiel gezeigt. Der Aufbau ist jedoch auch auf die
Reparatur von Zeilen anwendbar.
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Es wird Bezug genommen auf Fig. 5, die
Spaltenreparaturschaltung 7 weist Übertragungsgatter TA1 bis TAn und TB1 bis TBn zum
Verbinden der Ausgangssignalleitungen Y1 bis Yn des
Spaltendekoders 6 mit den entsprechenden Spalten C1 bis Cn + 1 auf, so
daß eine Spalte, die eine defekte Speicherzelle enthält, nicht
ausgewählt wird (hier im folgenden als defekte Spalte
bezeichnet). Die Übertragungsgatter TAj (j = 1 bis n) und TBj (j = 1
bis n) bestehen jeweils aus einem CMOS-Übertragungsgatter, in
dem ein p-Transistor und n-Transistor parallel geschaltet sind.
Das Übertragungsgatter TAj verbindet die Ausgangssignalleitung
Yj des Spaltendekoders 6 mit einer Spalte Cj (genauer mit einer
Spaltenauswahlsignalleitung Dj). Das CMOS-Übertragungsgatter
TBj verbindet die Ausgangssignalleitung Yj des Spaltendekoders
6 mit der Spalte Cj + 1 (oder mit der Spaltenauswahlleitung Dj
+ 1). In dem Aufbau von Fig. 5 ist der in Fig. 3 und 4
gezeigte p-Transistor QPj durch das CMOS-Übertragungsgatter TAj
ersetzt, und der n-Transistor QNj ist durch das CMOS-
Übertragungsgatter TBj ersetzt.
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Zwei Spannungsversorgungspfades PA und PB sind zum
Leitendmachen der CMOS-Übertragungsgatter TAj und TBj angeordnet. Ein
Ende des Spannungsversorgungspfades PA ist mit dem
Stromversorgungspotential Vcc verbunden, und sein anderes Ende ist mit dem
n-Transistor QTN verbunden. Sicherungen fA1 bis fAn sind in
Reihe entsprechend den Spalten C1 bis Cn zwischen dem einen
Ende des Spannungsversorgungspfades PA und dem Transistor QTN
geschaltet. Das Gate des n-Transistors QTN ist mit dem Stromversorgungspotential
Vcc durch einen Widerstand 22 und dem
Massepotential Vss durch eine Sicherung fTN verbunden. Der andere
Leitungsabschnitt des Transistors QTN ist mit dem
Massepotential Vss verbunden.
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Ein Ende des Stromversorgungspfades PB ist mit dem
Massepotential Vss verbunden, und das andere Ende ist mit einem
Leitungsanschluß eines p-Transistors QTP verbunden. Sicherungen fB1 bis
fBn sind in Reihe entsprechend den Spalten zwischen dem einen
und dem anderen Ende des Spannungsversorgungspfades PB
geschaltet. Der andere Leitungsanschluß des p-Transistors QTP ist mit
dem Stromversorgungspotential Vcc verbunden, und sein Gate ist
mit dem Massepotential durch einen Widerstand 23 und mit dem
Stromversorgungspotential Vcc durch eine Sicherung fTP
verbunden.
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Die Widerstände 22 und 23 sind beide so eingestellt, daß sie
einen Wert haben, der im wesentlichen Strom daran hindert, zu
den Sicherungen fTN und fTP zu fließen, wenn die Sicherungen
fTN und fTP leitend sind.
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Die Sicherungen fAj und fBj sind in einem Paar angeordnet. Das
eine Ende der Sicherung fAj ist mit den Gates des n-Transistors
des CMOS-Übertragungsgatters TAj und des p-Transistors des
CMOS-Übertragungsgatters TBj verbunden. Das andere Ende der
Sicherung fAj ist mit den Gates des n-Transistors des
Übertragungsgatters TAj - 1 und des p-Transistors des
Übertragungsgattes TBj - 1 verbunden. Ein Ende der Sicherung fBj ist mit den
Gates des p-Transistors des CMOS-Übertragungsgatters TAj und
des n-Transistors des Übertragungsgatters TBj verbunden. Das
andere Ende der Sicherung fBj ist mit dem Gate des p-
Transistors des CMOS-Übertragungsgatters TAj - 1 und dem Gate
des n-Transistors des Übertragungsgatters TBj - 1 verbunden.
Die Übertragungsgatter TAj und TBj sind von niedriger Impedanz
und weisen eine Funktion des Übertragens eines Signales mit
unverringerter Amplitude auf, so daß sie sicher die
Ausgangssignale von dem Spaltendekoder 6 zu den entsprechenden Spalten
übertragen können.
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Das andere Ende einer jeden der Auswahlsignalleitungen D1 bis
Dn + 1 für jede Spalte ist mit dem Massepotential Vss durch
einen hohen Widerstand r verbunden. Selbst wenn folglich die
defekte Spalte von dem Spaltendekoder 6 abgetrennt ist, wird
vermieden, daß die Spaltenauswahlsignalleitung in einen
schwebenden Zustand versetzt wird zum Ansteigen des Potentiales davon
durch den Einfluß von Rauschen, was zu einer fehlerhaften
Spaltenauswahl führt. Der Betrieb wird im folgenden beschrieben.
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Wenn es keine defekte Speicherzelle gibt, sind die Sicherungen
fA1 bis fAn, fB1 bis fBn, fTN und fTP alle in dem
Leitungszustand. In diesem Zustand sind der n-Transistor QTN und der p-
Transistor QTP beide aus. Folglich wird der
Spannungsversorgungspfad PA auf dem Pegel des Stromversorgungspotentiales Vcc
gesetzt, während der Spannungsversorgungspfad PB auf den Pegel
des Massepotentiales Vss gesetzt wird. Daher sind die CMOS-
Übertragungsgatter TA1 bis TAn in den Ein-Zustand versetzt,
während die CMOS-Übertragungsgatter TB1 bis TBn in den Aus-
Zustand versetzt sind. Folglich werden die
Ausgangssignalleitungen Y1 bis Yn von dem Spaltendekoder 6 mit den
entsprechenden Spalten C1 bis Cn durch die Übertragungsgatter TA1 bis TAn
verbunden.
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Es sei angenommen, daß es eine defekte Speicherzelle in der
Spalte Ci gibt. In dem Fall werden die Sicherungen fAi und fBi
abgetrennt, und die Sicherungen fTN und fTP werden ebenfalls
abgetrennt. Folglich werden der n-Transistor QTN und der p-
Transistor QTP beide in den Ein-Zustand versetzt. Folglich wird
der Abschnitt der Sicherungen fA1 bis fAi - 1 auf den Pegel des
Stromversorgungspotentiales Vcc gesetzt, und der
Schaltungsabschnitt der Sicherungen fA1 + 1 bis fAn wird auf den Pegel des
Massepotentiales Vss gesetzt in dem Spannungsversorgungspfad
PA.
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In dem Spannungsversorgungspfad PB wird der Schaltungsabschnitt
der Sicherungen fB1 bis fBi - 1 auf den Pegel des
Massepotentiales Vss gesetzt, und der Schaltungsabschnitt der Sicherungen
fBi + 1 bis fBn wird auf den Pegel des
Stromversorgungspotentiales Vcc gesetzt.
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Als Resultat werden die Übertragungsgatter TA1 bis TAi - 1 in
den Einzustand versetzt, und die Übertragungsgatter TAi bis TAn
werden in den Aus-Zustand versetzt. Zu der gleichen Zeit werden
die Übertragungsgatter TB1 bis TBi - 1 in den Aus-Zustand
versetzt, und die Übertragungsgatter TBi bis TBn werden in den
Ein-Zustand versetzt. Daher werden die Ausgangssignalleitungen
Y1 bis Yi - 1 des Spaltendekoders 6 mit den Spalten Ci bis Ci
- 1 durch die Übertragungsgatter TA1 bis TAi - 1 verbunden,
während die Ausgangssignalleitungen Y1 bis Yn mit den Spalten
Ci + 1 bis Cn + 1 durch de Übertragungsgatter TBi bis TBn
verbunden werden.
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Bei dem in Fig. 5 gezeigten Beispiel kann die Spalte nur durch
Trennen von vier Sicherungen repariert werden, und die
Spaltenauswahl kann zuverlässig mit hoher Geschwindigkeit ohne
Verringerung der Amplitude des Spaltenauswahlsignales durchgeführt
werden.
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Dieser Aufbau zum Reparieren der Spalte von Fig. 5 kann
natürlicherweise auf das Reparieren einer Zeile angewendet werden.
Ein Aufbau zum Reparieren der Zeile kann durch Ersetzen der
Spaltenauswahlsignalleitungen D1 bis Dn + 1 durch die Zeilen R1
bis Rn + 1 und durch Ersetzen des Spaltendekoders 6 durch einen
Zeilendekoder 3 vorgesehen werden.
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Wie oben beschrieben wurde, treibt bei den Aufbauten von
Fig. 3 und 4 der Zeilendekoder 3 die Zeilen R1 bis Rn + 1 durch
die Transistoren QP1 bis QPn und QN1 bis QNn. Daher wird wegen
des Widerstandes der Transistoren die Anstiegs/Abfallszeit des
Potentiales der ausgewählten Zeile länger, wodurch die
Zugriffszeit vergrößert wird.
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In diesem Fall werden Treiber XD1 bis XDn + 1 zwischen den
Transistoren QP1 bis QPn und QN1 bis QNn und den
entsprechenden Zeilen, wie in Fig. 6 gezeigt ist, zum Treiben der Zeilen
mit hoher Geschwindigkeit angeordnet. Indem das getan wird,
wird die Fähigkeit des Treibens der ausgewählten Zeile
vergrößert, und das Potential der ausgewählten Zeile kann mit hoher
Geschwindigkeit angehoben oder abgesenkt werden, selbst wenn
die Zeile durch die Zeilendekoder durch die Transistoren QP1
bis QPn und QN1 bis QNn getrieben wird. Bei dem in Fig. 6
gezeigten Aufbau wird jeder der Zeilentreiber XD1 bis XDn + 1
durch einen Inverterpuffer mit einem Hochziehwiderstand r1, der
mit dem Eingangsabschnitt davon verbunden ist, dargestellt. Was
hier gezeigt ist, ist ein Aufbau, bei dem eine Zeile gewählt
wird, wenn eine Ausgabe von dem Zeilendekoder 3 den L-Pegel
annimmt. Daher wird bei einem Aufbau, in dem eine Zeile gewählt
wird, wenn die Ausgabe von dem Zeilendekoder 3 den H-Pegel
annimmt, jeder der Zeilentreiber XD1 bis XDn + 1 durch einen
einfachen Puffer dargestellt, und der Widerstand r1 ist ein
Herunterziehwiderstand, der mit dem Massepotential Vss verbunden
ist.
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Bei kürzlichen statischen Halbleiterspeichervorrichtung großer
Kapazität ist das Speicherzellenfeld in eine Mehrzahl von
Abschnitten unterteilt, eine Leseverstärker ist für jeden
Abschnitt
vorgesehen, und die Ausgabe von dem Leseverstärker, der
entsprechend dem Abschnitt vorgesehen ist, wird weiter
gemultiplext, so daß er durch einen zweiten Leseverstärker verstärkt
wird. Bei einem Speicherzellenfeld hoher Kapazität ist die Zahl
von Speicherzellen, die mit einer Zeile verbunden sind, erhöht,
und folglich ist die Zahl von Speicherzellen, die mit der
gemeinsamen Datenleitung verbunden sind, ebenfalls erhöht. In
solch einem Fall wird die gemeinsame Datenleitung länger, die
Zeit der Datenübertragung wird länger, und die Eingangslast des
Leseverstärkers, der das Potential auf der gemeinsamen
Datenleitung erfaßt, nimmt zu, wodurch es schwierig wird, die Daten
mit hoher Geschwindigkeit zu lesen.
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Daher ist, wie in Fig. 7 gezeigt ist, ein erster
Leseverstärker in jedem Abschnitt des Speicherzellenfeldes vorgesehen, und
die Ausgabe des ersten Leseverstärkers wird gemultiplext und
weiter durch einen zweiten Verstärker verstärkt, so daß die
Länge der gemeinsamen Datenleitung um die Eingangslastkapazität
des Leseverstärkers verringert wird.
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Es wird Bezug genommen auf Fig. 7, ein Speicherzellenfeld 1
ist in 16 Abschnitte SE1 bis SE16 unterteilt, wie als ein
Beispiel gezeigt ist. Der Zeilendekoder 3 wählt eine Zeile der
Speicherzellenfeldabschnitte SE1 bis SE16 aus. In diesem Fall
sind die Speicherzellen von einem Speicherabschnitt oder zwei
Abschnitten zu einer Zeile verbunden. Der Spaltendekoder 6 gibt
ein Signal zum Auswählen einer entsprechenden Spalte aus den
Speicherabschnitten SEl bis SE16 des Speicherzellenfeldes 1
aus. Das Spaltenauswahlgatter 9 verbindet eine ausgewählte
Spalte mit der gemeinsamen Datenleitung, die für jeden
Abschnitt entsprechend vorgesehen ist, als Reaktion auf die
Spaltendekoderausgabe. Der erste Leseverstärker 81 ist entsprechend
für jeden der Speicherzellenabschnitte SE1 bis SE16 zum
Verstärken der Daten von dem entsprechenden Abschnitt vorgesehen.
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Ein Abschnittsdekoder 60 dekodiert ein externes Adreßsignal (4
Bit von Zeilenadreß- und Spaltenadreßsignalen) zum Auswählen
des Speicherzellenabschnittes, in dem die auszuwählende
Speicherzelle enthalten ist. Der zweite Leseverstärker/Multiplexer
82 verstärkt die Ausgabe des ausgewählten ersten
Leseverstärkers 81 zum Übertragen derselben zu einem Ausgangspuffer 101
als Reaktion auf ein Abschnittsauswahlsignal von dem
Abschnittsdekoder 60. Der Abschnittsdekoder 60 dient auch zum
Aktivieren nur des ersten Leseverstärkers entsprechend dem
ausgewählten Abschnitt.
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Anstelle des oben beschriebenen Aufbaues wird manchmal eine
Leseschaltungsaufbau benutzt, wobei der Aufbau gemeinsame
Datenleitungen, die für jeweils mehrere Spalten in jedem der
Speicherabschnitte SE1 bis SE16 vorgesehen sind, einen ersten
Leseverstärker, der entsprechend für jede gemeinsame Datenleitung
vorgesehen ist, einen zweiten Leseverstärker, der entsprechend
für jeden Speicherabschnitt zum Verstärken der Ausgabe von dem
ersten Leseverstärker vorgesehen ist, und einen dritten
Leseverstärker, der üblich für den zweiten Leseverstärker
vorgesehen ist, zum Verstärken der Ausgabe des zweiten
Leseverstärkers, aufweist.
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Fig. 8 zeigt eine statische Halbleiterspeichervorrichtung
großer Kapazität, wie oben beschrieben wurde. Es wird Bezug
genommen auf Fig. 8, Spalten bis Cj gehören zu dem Abschnitt I, und
die Spalten von Cj + 1 gehören zu dem Abschnitt II. Jede der zu
dem Abschnitt I gehörenden Spalten ist mit der gemeinsamen
Datenleitung CB1 verbunden, und die zu dem Abschnitt II gehörigen
Spalten sind mit der gemeinsamen Datenleitung CB2 verbunden.
Der Spaltendekoderausgang Yk ist mit der Spalte Ck oder Ck + 1
durch ein Schaltelement QAk oder ein Schaltelement QBk
verbunden. Der Aufbau von Fig. 8 zeigt den Schaltungsaufbau zum
Reparieren
einer Spalte durch einfache Schaltungselemente als ein
Beispiel.
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Nun sei angenommen, daß eine defekte Speicherzelle mit der
Spalte Ci verbunden ist. Wenn gemäß der Ausführungsform in
diesem Fall die Spalte Ci von der
Spaltendekoderausgangssignalleitung Yi getrennt wird, wird die
Spaltendekoderausgangssignalleitung Yi mit der Spalte Ci + 1 durch den Schalter QBi
verbunden, und die Spaltendekoderausgangssignalleitung Yk (k > i)
wird mit der Spalte Ck + 1 durch ein Schaltelement QBk
verbunden. Daher wird die Verbindung der
Spaltendekoderausgangssignalleitung Yj, die an der Grenze dieses Abschnittes
positioniert ist, von der Spalte Cj zu der Spalte Cj + 1 geschaltet.
Die Spalte Cj gehört zu dem Abschnitt I, während die Spalte Cj
+ 1 zu dem Abschnitt II gehört. Folglich werden die Daten der
Speicherzelle, die durch die Spaltendekoderausgabe Yj
ausgewählt wird, die auf die gemeinsame Datenleitung CB1 ausgegeben
werden soll, auf eine andere gemeinsame Datenleitung CB2
ausgegeben, so daß das genaue Lesen der Speicherzellendaten nicht
ausgeführt werden kann.
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Im Hinblick auf das Vorangehende muß ein Aufbau vorgesehen
werden, bei dem die Spaltendekoderausgangssignale und der
Speicherzellenabschnitt richtig zueinander entsprechen, wenn eine
defekte Speicherzelle zu reparieren ist. Fig. 9 zeigt einen
Aufbau, der richtig eine Spalte reparieren kann, selbst bei der
Halbleiterspeichervorrichtung vom Spaltenabschnittstyp, wie in
der EP 858 033 beansprucht ist.
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Es wird auf Fig. 9 Bezug genommen, die Bitleitung BL der
Spalte Cj + 1, die an der Grenze zwischen dem Abschnitt I und dem
Abschnitt II positioniert ist, wird mit der gemeinsamen
Datenleitung CB1 durch das Übertragungsgatter TG1 und mit einer
gemeinsamen Datenleitung CB2 durch ein Übertragungsgatter TG2
verbunden. Die komplementäre Bitleitung/BL der Spalte Cj + 1
ist mit der gemeinsamen Datenleitung CB1 durch ein
Übertragungsgatter TG1' und mit der gemeinsamen Datenleitung CB2 durch
ein Übertragungsgatter TG2' verbunden. Die Gates der
Übertragungsgatter TG1 und TG1' sind mit einer
Spaltendekoderausgangssignalleitung Yj durch ein Schaltelement QBj verbunden. Die
Gates der Übertragungsgatter TG2 und TG2' sind mit einer
Spaltendekoderausgangssignalleitung Yj + 1 durch ein Schaltelement Qaj
+ 1 verbunden.
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Mit diesem Aufbau wird, wenn das Schaltelement QBj leitend ist
und das Schaltelement QAj + 1 nicht leitend ist, die Spalte Cj
+ 1 mit der gemeinsamen Datenleitung CB1 durch die
Übertragungsgatter TG1 und TG1' verbunden. Wenn weiterhin das
Schaltelement QBj nicht leitend ist und das Schaltelement QAj + 1
leitend ist, wird die Spalte Cj + 1 mit der gemeinsamen
Datenleitung CB2 durch die Übertragungsgatter TG2 und TG2'
verbunden. Wenn daher die Spalte Cj defekt ist und die
Spaltendekoderausgangssignalleitung Yj mit der Spalte Cj + 1 verbunden
ist, wird die Spalte Cj + 1 mit dem Abschnitt I durch die
Übertragungsgatter TG1 und TG1' verbunden, wodurch genaues Lesen
oder Schreiben der Daten ermöglicht wird.
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Wenn es keine defekte Speicherzelle gibt, gehört die Spalte Cj
+ 1 zu dem Abschnitt II, und daher wird die Spalte Cj + 1 mit
der gemeinsamen Datenleitung CB2 durch die Übertragungsgatter
TG2 und TG2' verbunden.
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Bei dem Aufbau jeder oben beschriebenen Ausführungsform wird
eine Sicherung entsprechend einer defekten Zeile oder Spalte so
durchtrennt, daß die defekte Zeile oder Spalte von dem
Dekoderausgang getrennt wird, und die Dekoderausgangssignalleitung
wird um eine Zeile oder eine Spalte verschoben, wodurch eine
defekte Zeile oder Spalte repariert wird. Bei diesem Aufbau
kann jedoch nur eine Zeile oder eine Spalte in einem Zellenfeld
repariert werden. Ein Aufbau zum reparieren einer Mehrzahl von
Zeilen oder Spalten wird im folgenden beschrieben.
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Fig. 10A und 10B zeigen einen Aufbau zum Reparieren von zwei
Zeilen. Bei dem Aufbau von Fig. 10A und 10B sind zwei Stufen
von in Fig. 3 oder 5 gezeigten Reparaturschaltungen in Form
einer Kaskade verbunden. Bei dem Aufbau von Fig. 10A und 10B
wird ein Transistor, der ein Schaltmittel darstellt, einfach
als ein mechanisches Schaltelement S dargestellt. Der Zustand
des Leitens eines jeden Schaltelementes wird jedoch durch
Durchtrennen einer Sicherung wie bei der in Fig. 3 oder 5
gezeigten Ausführungsform gesteuert.
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Es wird Bezug genommen auf Fig. 10A, n + 1 Unterzeilen SX1 bis
SXn + 1 und n + 2 Zeilen R1 bis Rn + 2 sind für
Ausgangssignalleitungen X1 bis Xn des Zeilendekoders 3 vorgesehen.
Schaltelemente S1A1 bis S1An und S1B1 bis S1Bn sind zwischen den
Zeilendekoderausgangssignalleitung X1 bis Xn und den Unterzeilen SX1
bis SXn + 1 angeordnet. Die Zeilendekoderausgangssignalleitung
Xk (k = 1 bis n) ist mit einer Unterzeile SXk durch das
Schaltelement S1Ak und der Unterzeile SXk + 1 durch das
Schaltelement S1Bk verbunden.
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Schaltelemente S2A1 bis S2An + 1 und S2B1 bis S2Bn + 1 sind
zwischen den Unterzeilen SX1 bis SXn + 1 und den Zeilen R1 bis
Rn + 2 angeordnet. Die Unterzeile SXk ist mit der Zeile Rk
durch das Schaltelement S2Ak und der Zeile Rk + 1 durch das
Schaltelement S2Bk verbunden.
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Wenn es keine defekte Speicherzelle in der
Halbleiterspeichervorrichtung gibt, sind die Schaltelemente S1A1 bis S1An und
S2A1 bis S2An + 1 in dem Ein-Zustand. Daher sind die Zeilendekoderausgangssignalleitungen
X1 bis Xn mit den Unterzeilen SX1
bis SXn durch die entsprechenden Schaltelemente S1A1 bis S1An
verbunden. Die Unterzeilen SX1 bis SXn sind mit den Zeilen R1
bis Rn durch die entsprechenden Schaltelemente S2A1 bis S2An
verbunden.
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Nun sei angenommen, daß es defekte Speicherzellen in den Zeilen
Ri und Rj gibt. In diesem Fall wird, wie in Fig. 10B gezeigt
ist, das mit der Zeilendekoderausgangssignalleitung Xi
verbundene Schaltelement S1Ai in den Auszustand gebracht, und alle
Schaltelemente S1Bi bis S1Bn werden in den Leitungszustand
versetzt, wie in dem in Fig. 3 oder 5 gezeigten Fall. Folglich
werden die Zeilendekoderausgangssignalleitungen X1 bis Xi - 1
mit den Unterzeilen SX1 bis Sxi - 1 verbunden, und die
Signalleitungen Xi bis Xn werden mit den Unterzeilen SXi + 1 bis SXn
+ 1 durch die Schaltelemente S1Bi bis S1Bn verbunden.
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Danach werden die Schaltelemente von S2Aj, das zwischen der
Unterzeile SXj und der Zeile Rj vorgesehen ist, bis S2An + 1 in
den Auszustand versetzt, und die Schaltelemente S2Bj bis S2Bn +
1 werden in den Ein-Zustand versetzt. Folglich werden die
Unterzeilen SX1 bis SXj - 1 mit den Zeilen R1 bis Rj - 1
verbunden, und die Unterzeilen SXj bis SXn + 1 werden mit den Zeilen
Rj + 1 bis Rn + 2 verbunden.
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In diesem Fall ist die Unterzeile SXi mit der Zeile Ri
verbunden. Die Unterzeile SXi ist bereits von den
Ausgangssignalleitungen Xi - 1 und Xi zum Reparieren der Zeile Ri abgetrennt
worden, und die Zeile Rj ist von den Unterzeilen SXj - 1 und
SXj zum Reparieren der defekten Zeile Rj abgetrennt worden.
Unter dieser Bedingung werden die
Zeilendekoderausgangssignalleitungen X1 bis Xi - 1 mit den Zeilen R1 bis Ri - 1 verbunden,
und die Ausgangssignalleitung Xi wird mit der Zeile Ri + 1
verbunden. Die Zeilendekoderausgangssignalleitungen Xi + 1 bis Xj
- 2 werden mit der Zeile Ri + 2 bis Rj - 1 verbunden. Die
Zeilendekoderausgangssignalleitungen Xj - 1 bis Xn werden mit den
Zeilen Rj + 1 bis Rn + 2 verbunden.
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Durch den oben beschriebenen Aufbau können zwei Zeilen des
Speicherzellenfeldes repariert werden.
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Wenn der in Fig. 3 gezeigte Schaltungsaufbau für das erste und
zweite Schaltmittel S1 und S2 benutzt wird, beträgt die Zahl
der zu trennenden Sicherungen nur 2, und selbst wenn der in
Fig. 5 gezeigte Schaltungsaufbau benutzt wird, können die
defekten Zeilen und Spalten durch acht Sicherungen repariert werden.
Durch Erhöhen der Zahl von Stufen der auf kaskadenweise
verbundenen Schaltelemente können eine größere Zahl von Zeilen oder
Spalten repariert werden.
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Tatsächtlich werden zwei Spaltendefekte hauptsächlich aufgrund
eines Kurzschlusses zwischen benachbarten Spalten in den
Halbleiterspeichervorrichtungen erzeugt. Solche Defekte von
benachbarten zwei Spalten können durch den in Fig. 10A und 10B
gezeigten Aufbau repariert werden. Ein Aufbau gemäß der
vorliegenden Erfindung, der Defekte von benachbarten zwei Spalten auf
eine einfache Weise reparieren kann, ist in Fig. 11A und 11B
gezeigt.
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Obwohl die die Reparaturschaltung darstellenden Schaltmittel
als mechanische Schaltelemente SA und SB in Fig. 11A und 11B
dargestellt sind, können die Schaltmittel unter Benutzung des
in Fig. 3 oder 5 gezeigten Schaltungsaufbaues realisiert
werden.
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Es wird Bezug genommen auf Fig. 11A und 11B, n + 2 Spalten
C1 bis Cn + 2 sind für n Spaltendekoderausgangssignalleitungen
Y1 bis Yn vorgesehen. In Fig. 11A
und 11B sind einige Spalten
Ci - 1 bis Ci + 4 und einige
Spaltendekoderausgangssignalleitungen Yi - 2 bis Yi + 3 als Repräsentanten gezeigt. Die
Ausgangssignaleitung Yk (k = 1 bis n) des Spaltendekoders ist
mit der Spalte Ck durch ein Schaltelement SAk und mit der
Spalte Ck + 2 durch ein Schaltelement SBk verbunden. Ein Verfahren
des Reparierens von Spalten wird im folgenden beschrieben.
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Wenn es keine defekte Speicherzelle gibt, sind die
Schaltelemente SA1 bis SAn leitend, und die Schaltelemente SB1 bis SBn
sind in dem Aus-Zustand, wie in Fig. 11A gezeigt ist. Daher
sind die Ausgangssignalleitungen Y1 bis Yn des Spaltendekoders
mit den Spalten C1 bis Cn durch die Schaltelemente SA1 bis SAn
verbunden.
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Es sei angenommen, daß Defekte in den Spalten Ci und Ci + 1
erzeugt sind. In diesem Fall müssen die mit der Spalte Ci
verbundenen Schaltelemente SBi - 2 und SAi in den Aus-Zustand versetzt
werden, und die mit der Spalte Ci + 1 verbundenen
Schaltelemente SBi - 1 und SAi + 1 müssen in den Aus-Zustand versetzt
werden, wie in Fig. 11B gezeigt ist. Daher werden die
Schaltelemente SAi bis SAn ausgeschaltet, und die Schaltelemente SB1 bis
SBn werden eingeschaltet. Folglich werden die
Spaltendekoderausgangssignalleitungen Yi bis Yn mit den Spalten Ci + 2 bis Cn
+ 2 durch die Schaltelemente SBi bis SBn verbunden. Weiterhin
werden die Spaltendekoderausgangssignalleitungen Y1 bis Yi - 1
mit den Spalten C1 bis Ci - 1 durch die Schaltelemente SA1 bis
SAi - 1 verbunden. Durch diesen Aufbau können Defekte von
benachbarten 2 Spalten repariert werden.
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Das Verfahren zum Reparieren von Defekten von 2 benachbarten
Spalten kann zum Reparieren von Zeilen angewendet werden.
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Bei dem oben unter Bezugnahme auf Fig. 3 gezeigten Aufbau ist
die Dekoderausgangssignalleitung mit zwei Zeilen oder zwei
Spalten durch eine Stufe von Schaltmitteln verbunden, wodurch
eine Zeile oder eine Spalte repariert werden kann. Daher müssen
zum Reparieren einer Mehrzahl von Zeilen oder Spalten eine
Mehrzahl von Stufen der Schaltelemente auf kaskadenweise
verbunden werden, wie z. B. in Fig. 10A und 103 gezeigt ist, was
den Schaltungsaufbau kompliziert macht und die Fläche
vergrößert, die von der Reparaturschaltung belegt wird. Im Hinblick
auf das Vorangehende wird ein Aufbau, wie er in der EP 856 794
A beansprucht ist, im folgenden beschrieben, der die Reparatur
von zwei Zeilen oder Spalten durch eine Stufe von
Schaltelementen ermöglicht.
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Ein Aufbau einer Reparaturschaltung gemäß einer weiteren
Ausführungsform der vorliegenden Erfindung ist in Fig. 12
gezeigt. Obwohl der Aufbau einer Spaltenreparaturschaltung in
Fig. 12 gezeigt ist, kann der gleiche Aufbau auf eine
Zeilenreparaturschaltung angewendet werden.
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Es wird Bezug genommen auf Fig. 12, ein Spaltendekoder 6 weist
n Ausgangssignalleitungen Y1 bis Yn auf, und es gibt n + 2
Spalten C1 bis Cn + 2 in dem Speicherzellenfeld. Ein Satz von
n-Transistoren QAk, QBk und QCk ist parallel so vorgesehen, daß
die Ausgangssignalleitung Yk des Spaltendekoders 6 selektiv mit
drei Spalten Ck, Ck + 1 und Ck + 2 verbunden werden kann. Die
n-Transistoren QA1 bis QAn dienen als Schaltmittel zum
Verbinden der Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den
entsprechenden Spalten C1 bis Cn. Die n-Transistoren QB1 bis
QBn dienen als Schaltmittel zum Verbinden der
Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den entsprechenden
Spalten C2 bis Cn + 1. Die n-Transistoren QCl bis QCn dienen als
Schaltmittel zum Verbinden der
Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den entsprechenden Spalten C3 bis Cn + 2.
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Zum Steuern des Ein/Aus-Betriebs der n-Transistoren QA1 bis
QAn, QB1 bis QBn und QC1 bis QCn, die als Schaltmittel dienen,
sind Spannungsversorgungspfade PC und PD und NOR-Schaltungen N1
bis Nn vorgesehen. Ein Ende des Spannungsversorgungspfades PC
ist mit dem Massepotential verbunden, und das andere Ende mit
dem Stromversorgungspotential Vcc durch einen hohen Widerstand
ZC. Sicherungen fC1 bis fCn sind in Reihe zwischen einem Ende
des Spannungsversorgungspfades PC und einem Ende des hohen
Widerstandes ZC geschaltet. Ein Ende der Sicherung fC1 ist mit
dem Massepotential verbunden, und das andere Ende ist mit einem
Ende der Sicherung fC2 verbunden. Ein Ende der Sicherung fCn
ist mit einem Ende des hohen Widerstandes ZC verbunden, und das
andere Ende ist mit dem anderen Ende der Sicherung fCn - 1
verbunden. Ein Ende der Sicherung fCi ist mit dem Gate des
n-Transistors QCi verbunden, und das andere Ende ist mit dem
Gate des n-Transistors QCi - 1 verbunden.
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Ein Ende des Stromversorgungspfades PD ist mit dem
Stromversorgungspotential Vcc verbunden, und das andere Ende ist mit dem
Massepotential Vss durch einen hohen Widerstand ZD verbunden.
Die Sicherungen fD1 bis fDn sind in Reihe zwischen einem Ende
und dem anderen Ende des Spannungsversorgungspfades PD
geschaltet. Ein Ende der Sicherung fD1 ist mit dem
Stromversorgungspotential verbunden. Das andere Ende der Sicherung fDn ist mit
einem Ende des hohen Widerstandes ZD verbunden. Ein Ende der
Sicherung fDi ist mit dem Gate des n-Transistors QAi verbunden,
und das andere Ende ist mit dem Gate des n-Transistors QAi - 1
verbunden.
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Die NOR-Schaltung Nk (k = 1 bis n) empfängt an ihren Eingängen
das Potential auf einem Ende der Sicherung fCk und das
Potential auf einem Ende der Sicherung fDk und legt ein Ausgangssignal
an das Gate des n-Transistors QBk an. Der
Spannungsversorgungspfad PC steuert nämlich die Ein/Ausbetriebe der n-Transistoren
QC1 bis QCn, der Spannungsversorgungspfad PD steuert die
Ein/Ausbetriebe der n-Transistoren QA1 bis QAn, und die NOR-
Schaltungen N1 bis Nn steuern die Ein/Ausbetriebe der n-
Transistoren QB1 bis QBn.
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Der Betrieb wird im folgenden beschrieben.
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Wenn es keinen defekten Speicher in dem Speicherzellenfeld
gibt, sind die Sicherungen fC1 bis fen und fD1 bis fDn alle
leitend. Daher ist das Potential auf dem
Spannungsversorgungspfad PC auf dem Pegel des Massepotentials Vss, der
Spannungsversorgungspfad PD ist auf dem Pegel des
Stromversorgungspotentiales Vcc und die Ausgänge von den NOR-Schaltungen N1 bis Nn
sind auf dem L-Pegel. Daher sind in diesem Zustand die n-
Transistoren QA1 bis QAn ein, die n-Transistoren QB1 bis QBn
und QC1 bis QCn sind aus. Folglich sind die
Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den Spalten C1 bis Cn durch
die entsprechenden n-Transistoren QA1 bis QAn verbunden.
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Nun sei angenommen, daß es eine defekte Speicherzelle in der
Spalte Ci gibt. Zu dieser Gelegenheit wird die auf der Seite
des Stromversorgungspotentiales Vcc bezüglich des n-Transistors
QAi auf dem Spannungsversorgungspfad PD vorgesehene Sicherung
fDi durchgetrennt. Folglich wird der Abschnitt des
Spannungsversorgungspfades PD, der mit dem Stromversorgungspotental Vcc
verbunden ist, auf den Pegel des Stromversorgungspotentiales
Vcc gesetzt, und der Abschnitt, der mit dem hohen Widerstand ZD
verbunden ist, wird auf den Pegel des Massepotentiales Vss
gesetzt. Folglich sind die n-Transistoren QAi bis QAn alle
ausgeschaltet. Da das Potential auf dem Spannungsversorgungspfad PC
auf dem Pegel des Massepotentiales Vss zu dieser Zeit ist, sind
die Ausgänge von den NOR-Schaltungen Ni bis Nn alle auf den H-
Pegel zum Einschalten der n-Transistoren QBi bis QBn angehoben.
Folglich sind die Ausgangssignalleitungen Y1 bis
Yi - 1 des
Spaltendekoders mit den Spalten C1 bis Ci - 1 durch die n-
Transistoren QA1 bis QAi - 1 verbunden, und die
Ausgangssignalleitungen Yi bis Yn sind mit den Spalten Ci + 1 bis Cn + 1
durch die n-Transistoren QBi bis QBn verbunden.
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Nun sei angenommen, daß es eine defekte Speicherzelle in der
Spalte Cj (j > i) zusätzlich zu der in der Spalte Ci gibt. In
diesem Fall wird die Sicherung fCj - 1, die auf der Seite des
Massepotentiales Vss relativ zu dem n-Transistor QCj - 1 in dem
Spannungsversorgungspfad PC angeordnet ist, weiter
durchgetrennt. Indem das getan wird, wird ein hohes Potential des
Pegels des Stromversorgungspotentiales durch den hohen Widerstand
ZC an die Gates der n-Transistoren QCj - 1 bis QCn angelegt, so
daß die n-Transistoren QCj - 1 bis QCn eingeschaltet werden. Da
ein Eingang der NOR-Schaltungen Nj - 1 bis Nn auf den Pegel des
Stromversorgungspotentiales Vcc gesetzt wird, nimmt der Ausgang
davon den Pegel des Massepotentiales Vss an, und die
n-Transistoren KBj - 1 bis KBn werden in den Aus-Zustand
versetzt. Weiterhin werden die n-Transistoren QA1 bis QAi - 1, QBi
bis QBj - 2 und QCj - 1 bis QCn in den Ein-Zustand versetzt.
Folglich werden die Spaltendekoderausgangssignalleitungen Y1
bis Yi - 1 mit den Spalten C1 bis Ci - 1 durch die n-
Transitoren QA1 bis QAi - 1 verbunden. Die
Ausgangssignalleitungen Yi bis Yj - 2 werden mit den Spalten Ci + 1 bis Cj - 1
durch die n-Transistoren QBi bis QBj - 2 verbunden. Die
Spaltendekoderausgangssignalleitungen Yj - 1 bis Yn werden mit den
Spalten Cj + 1 bis Cn + 2 durch die n-Transistoren QCj - 1 bis
QCn verbunden.
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Bei dem oben beschriebenen Aufbau sind die Spalten Ci und Cj
mit defekten Speicherzellen von dem Spaltendekoder 6 getrennt,
und die Defektadressen können einfach durch Trennen einer
Sicherung pro einer defekten Spalte repariert werden.
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Bei dem in Fig. 12 gezeigten Aufbau sind die
Spannungsversorgungspfade PC und PD mit dem Stromversorgungspotential Vcc und
dem Massepotential Vss durch die hohen Widerstände ZC bzw. ZD
verbunden. Anstelle der hohen Widerstände ZC und ZC können
Potentialeinstellschaltungen 27 und 28, wie sie in Fig. 13
gezeigt sind, benutzt werden.
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Es wird Bezug genommen auf Fig. 13, eine
Potentialeinstellschaltung 27 ist auf dem anderen Ende des
Spannungsversorgungspfades PD vorgesehen. Die Potentialeinstellschaltung 27 weist
n-Transistoren QN10, QN20 und einen Inverter IN auf. Der n-
Transistor QN10 wird in den Ein-Zustand als Reaktion auf das
Adreßänderungserfassungssignal ATD eingestellt zum Verbinden
des anderen Endes des Spannungsversorgungspfades PD mit dem
Massepotential Vss. Der n-Transistor QN 20 wird in den Ein-
Zustand als Reaktion auf eine Ausgabe von dem Inverter IN
versetzt zum Verbinden des anderen Endes des
Spannungsversorgungspfades PD mit dem Massepotential. Der Inverter IN invertiert
das Potential auf dem anderen Ende des
Spannungsversorgungspfades PC zum Anlegen desselben an das Gate des n-Transistors
QN20. Das Adreßänderungserfassungssignal ATD ist ein Pulssignal
mit einer positiven Polarität, das als Reaktion auf eine
Adreßänderung von der Adreßübergangserfassungsschaltung erzeugt wird
(siehe Fig. 2). Der n-Transistor QNC weist einen großen Ein-
Widerstand auf zum Verhindern des Absinkens des Potentiales des
Spannungsversorgungspfades PD, selbst wenn das
Adreßänderungserfassungssignal ATD erzeugt wird, wobei all die Sicherung fD1
bis fDn leitend sind. Der Betrieb wird im folgenden
beschrieben.
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Wenn die Sicherungen fD1 bis fDn des Spannungsversorgungspfades
PD alle leitend sind, ist das Potential auf dem
Spannungsversorgungspfad PD auf dem Pegel des Stromversorgungspotentiales
Vcc. Zu dieser Zeit wird das Adreßänderungserfassungssignal ATD
erzeugt, und der n-Transistor QN1 wird eingeschaltet zum
Absenken des Potentiales auf dem Spannungsversorgungspfad PD auf dem
Pegel des Massepotentiales Vss. Da jedoch der Widerstand des n-
Transistors QN1 groß ist, wird das Potential auf dem
Spannungsversorgungspfad PD kaum abgesenkt, und das Potential auf dem
Spannungsversorgungspfad PD wird auf dem Pegel des
Stromversorgungspotentiales Vcc gehalten.
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Nun sei angenommen, daß eine Sicherung fDk in dem
Stromversorgungspfad PD durchgetrennt wird. In dem Fall der n-Transistor
QN1 als Reaktion auf die Erzeugung des
Adreßänderungserfassungssignales ATD eingeschaltet, und das Potential des
Abschnittes des Spannungsversorgungspfades PD, der von dem
Stromversorgungspotential Vcc abgetrennt ist, wird auf den Pegel des
Massepotentiales Vss abgesenkt. Wenn das Potential des
Abschnittes, der von dem Stromversorgungspotential Vcc
abgeschnitten ist, den Schwellenwert des Inverters IN
überschreitet, nimmt der Ausgang von dem Inverter IN den H-Pegel an, der
n-Transistor QN2 wird eingeschaltet, und das Potential des
abgetrennten Abschnittes wird schnell auf den Pegel des
Massepotentiales Vss ausgegeben. Das Potential des Abschnittes, der
von dem Stromversorgungspotential Vcc abgetrennt ist, wird auf
dem Pegel des Massepotentiales Vss durch eine
Verriegelungsschaltung des Inverters IN und des n-Transistors QN2
verriegelt. Folglich wird der Schaltungsabschnitt, der von dem
Stromversorgungspotential Vcc in dem Spannungsversorgungspfad PD
abgetrennt ist, sicher auf den Pegel des Massepotentiales Vss mit
hoher Geschwindigkeit gesetzt.
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Eine Potentialeinstellschaltung 28 ist für den
Spannungsversorgungspfad PC vorgesehen. Die Potentialeinstellschaltung 28
weist p-Transistoren QP10 und QP20 und einen Inverter IP auf.
Der p-Transistor QP10 wird als Reaktion auf ein
Adreßänderungserfassungssignal ATDN negativer Polarität eingeschaltet zum
Verbinden des anderen Endes des Spannungsversorgungspfades PC
mit dem Pegel des Stromversorgungspotentiales Vcc. Der p-
Transistor QP20 wird als Reaktion auf eine Ausgabe von dem
Inverter IP eingeschaltet zum Verbinden des anderen Endes des
Spannungsversorgungspfades PC mit der Stromversorgungsspannung
Vcc. Der Inverter IP invertiert das Potential auf dem anderen
Ende des Spannungsversorgungspfades PC, um dasselbe an das Gate
des p-Transistors QP20 anzulegen. Das
Adreßänderungserfassungssignal ATDN ist ein Pulssignal negativer Polarität, das erzeugt
wird, wenn es eine Änderung in der Adresse gibt, das auf den L-
Pegel zu der Zeit der Änderung der Adresse fällt. Der p-
Transistor QP10 weist einen großen Ein-Widerstand auf. Folglich
wird das Potential des Spannungsversorgungspfades PC nicht
angehoben, selbst wenn der p-Transistor QP10 eingeschaltet wird,
wenn alle Sicherungen fC1 bis fCn eingeschaltet sind. Wenn
irgendeine der Sicherungen fC1 bis fCn durchtrennt ist, wird der
p-Transistor QP10 als Reaktion auf das
Adreßänderungserfassungssignal ATDN eingeschaltet zum Anheben des Potentiales des
Schaltungsabschnittes, der von dem Massepotential Vss
abgetrennt ist. Wenn das Potential des Abschnittes, der von dem
Massepotential Vss abgetrennt ist, den Schwellenwert des
Inverters IP überschreitet, wird der p-Transistor QP20 eingeschaltet
zum schnellen Aufladen dieses Abschnittes auf den Pegel des
Stromversorgungspotentiales. Der p-Transistor QP20 und der
Inverter IP stellen eine Verriegelungsschaltung dar, die den
Abschnitt des zweiten Spannungsversorgungspfades PC, der von dem
Massepotential Vss abgeschnitten ist, auf den Pegel des
Stromversorgungspotentiales Vcc versetzt.
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Durch diese Potentialeinstellschaltungen 27 und 28 können das
Massepotential Vss und das Stromversorgungspotential Vcc
schnell und stabil an den ersten bzw. zweiten
Spannungsversorgungspfad PD und PC bei dem Reparieren von defekten Adressen
angelegt werden.
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Bei dem in Fig. 12 und 13 gezeigten Aufbau wird das
Potential des Spannungsversorgungspfades PD auf das
Stromversorgungspotential Vcc gesetzt, wenn die Sicherungen fD1 bis fDn alle
leitend sind. Wie jedoch in Fig. 14 gezeigt ist, kann ein
Aufbau, bei dem das Potential des Spannungsversorgungspfades PD
auf das Massepotential Vss gesetzt ist, wenn alle Sicherungen
fD1 bis fDn leitend sind, benutzt werden.
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Es wird Bezug genommen auf Fig. 14, ein Ende des
Spannungsversorgungspfades PD ist mit der Stromversorgungsspannung Vcc
durch einen hohen Widerstand ZD verbunden. Die Sicherungen fd1
und fDn sind in Reihe zwischen einem Ende des
Spannungsversorgungspfades PD und dem Massepotential Vss geschaltet. Der
Aufbau des Spannungsversorgungspfades PC ist der gleiche wie der
in Fig. 12 gezeigte. Der Betrieb wird im folgenden
beschrieben.
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Wenn es keine defekte Speicherzelle gibt, wird das
Massepotentia Vss immer an den Spannungsversorgungspfad PD geliefert, und
die n-Transistoren QA1 bis QAn sind aus. Weiterhin geben die
NOR-Schaltungen N1 bis Nn Signale des Pegels des ersten
Potentiales Vss aus, da ihre Eingänge auf dem Pegel des
Massepotentiales Vss liegen. Folglich sind die n-Transistoren QB1 bis QBn
in den Ein-Zustand versetzt. Folglich sind die
Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den Spalten C2 bis Cn1
durch die n-Transistoren QB1 bis QBn verbunden.
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Nun sei angenommen, daß es eine defekte Speicherzelle in der
Spalte Ci gibt. In diesem Fall wird die Sicherung fDi - 1 auf
dem Spannungsversorgungspfad PD durchgetrennt. Folglich wird
das Stromversorgungspotential Vcc durch den hohen Widerstand ZD
an die Gates des n-Transistoren QA1 bis QAi - 1 angelegt, so
daß die n-Transistoren QA1 bis QAi - 1 eingeschaltet werden.
Jede der NOR-Schaltungen N1 bis Ni - 1 gibt ein Signal auf dem
Pegel des Massepotentiales Vss aus, da einer der Eingänge davon
auf das Stromversorgungspotential Vcc angehoben ist, so daß die
n-Transistoren QB1 bis QBi - 1 in den Auszustand versetzt
werden. Folglich werden die Spaltendekoderausgangssignalleitungen
Y1 bis Yi - 1 mit den Spalten Ci bis Ci - 1 durch die n-
Transistoren QA1 bis QAi - 1 verbunden. Zu der Zeit werden die
verbleibenden Spaltendekoderausgangssignalleitungen Yi bis Yn
mit den Spalten Ci + 1 bis Cn + 1 durch die n-Transistoren QBi
bis QBn verbunden, die in dem Ein-Zustand sind.
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Es sei angenommen, daß es eine andere defekte Speicherzelle in
der Spalte Cj (j > i) gibt. In diesem Fall ist das, was zu tun
ist, nur das Durchtrennen der Sicherung fCj - 1 des
Spannungsversorgungspfades PC, wie in dem in Fig. 12 gezeigten Fall.
Folglich nimmt der Ausgangssignalpegel von jeder der NOR-
Schaltungen Nj - 1 bis Nn den L-Pegel an, so daß die n-
Transistoren QBj - 1 bis QBn ausgeschaltet werden, während die
n-Transistoren QCj - 1 bis QCn alle eingeschaltet sind.
Folglich werden die Spaltendekoderausgangssignalleitungen Y1 bis Yi
- 1 mit den Spalten Ci bis Ci - 1 durch die n-Transistoren QA1
bis QAi - 1 verbunden. Die Ausgangssignalleitungen Yi bis Yj -
2 werden mit den Spalten Ci bis Cj - 1 durch die n-Transistoren
QBi bid QBj - 2 verbunden. Die Ausgangssignalleitungen Yj bis
Yn werden mit den Spalten Cj + 1 bis Cn + 2 durch die n-
Transistoren QCj - 1 bis QCn verbunden.
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Bei dem in Fig. 14 gezeigten Aufbau können die defekten
Spalten durch Durchtrennen einer Sicherung pro einer defekten
Spalte repariert werden. Bei dem in Fig. 14 gezeigten Aufbau kann
die in Fig. 13 gezeigte Potentialeinstellschaltung 28 anstelle
des ersten und des zweiten hohen Widerstandes ZC und ZD benutzt
werden.
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Obwohl die Reparatur von Spalten in Fig. 12 bis 14 gezeigt
wurde, kann eine Reparaturschaltung mit dem gleichen Aufbau zum
Reparieren von Zeilen benutzt werden. Wenn die Schaltung zum
Reparieren von Zeilen benutzt wird, ist es nicht notwendig, den
Zeilendekoder 3 durch das Signal NED zu inaktivieren, so daß
die Zeile mit einer defekten Zelle niemals ausgewählt wird,
wodurch die Zugriffszeit verringert wird.
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Fig. 15 zeigt eine Modifikation des in Fig. 12 bis 14
gezeigten Aufbaues zur Benutzung bei der Reparatur von Zeilen. Es
wird Bezug genommen auf Fig. 15, der Zeilendekoder 3 weist
Ausgangssignalleitungen X1 bis Xn auf, und n + 2 Zeilen R1 bis
Rn + 2 sind entsprechend dazu vorgesehen. Schaltelemente QA1
bis QAn, QB1 bis QBn und QC1 bis QCn für die Reparaturschaltung
sind zwischen den Zeilendekoderausgangssignalleitungen X1 bis
Xn und den Zeilen R1 bis Rn + 2 angeordnet. Das Schaltelement
(n-Transistor) QA1 verbindet die
Zeilendekoderausgangssignalleitung Xk mit der Zeile mit der Zeile Rk. Der n-Transistor QBk
verbindet die Zeilendekoderausgangssignalleitung Xk mit der
Zeile Rk + 1. Der n-Transistor QCk verbindet die
Zeilendekoderausgangssignalleitung Xk mit der Zeile Rk + 2. Obwohl der
Schaltelementabschnitt nur in diesem Aufbau gezeigt ist, sind
die Spannungsversorgungspfade, Sicherungen und NOR-Schaltungen
wie bei dem in Fig. 12 bis 14 gezeigten Aufbau angeordnet.
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Die Ausgabe von dem Zeilendekoder 3 treibt die Zeilen R1 bis Rn
+ 2 durch die Schaltelemente QAk, QBk und QCk, und daher kann
es ein Problem der Zunahme der Zugriffszeit geben, da die Zeile
nicht mit hoher Geschwindigkeit getrieben werden kann, wenn die
Amplitude des Ausgangssignales verringert ist. In Hinblick auf
das Vorangehende sind Zeilentreiber XD1 bis XDn +2 zwischen den
entsprechenden Zeilen R1 bis Rn + 2 und den entsprechenden
Schaltelementen QA1 bis QAn, QB1 bis QBn und QC1 bis QCn
angeordnet. Die Zeilentreiber XD1 bis XDn + 2 sind unter Benutzung
von im Stand der Technik bekannten Pufferverstärkern gebildet.
Durch Vorsehen der Zeilentreiber XDk wird das Treiben der
ausgewählten Zeile als Reaktion auf die Ausgabe von dem
Zeilendekoder 3 mit hoher Geschwindigkeit möglich, wodurch ein
Hochgeschwindigkeitsbetrieb der Halbleiterspeichervorrichtung
realisiert wird.
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Die Leitungstypen der Schalttransistoren in der
Reparaturschaltung der oben beschriebenen Ausführungsformen kann zu dem
entgegengesetzten Typ durch Ändern der Spannungspolarität der
Spannungsversorgungspfade und der Anordnung der Sicherungen
geändert werden.
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Wie oben beschrieben wurde wird gemäß der vorliegenden
Erfindung jede der Zeilen- oder
Spaltendekoderausgangssignalleitungen selektiv mit einer einer Mehrzahl von Zeilen oder Spalten
durch Schaltmittel verbunden, und jede der
Dekoderausgangssignalleitung wird mit einer normalen Zeile oder Spalte und
nicht mit einer defekten Zeile oder Spalte verbunden durch
einfaches Schalten der Art der Verbindung der Schaltmittel, so daß
eine Programmierschaltung, die die defekte Zeile oder defekte
Spalte speichert, und der Ersatzdekoder zum Auswählen einer
Ersatzzeile der einer Ersatzspalte, die herkömmlicherweise
notwendig waren zum Reparieren der Zeile oder Spalte, unnötig
werden, wodurch das Gebiet des Chips, das für die
Reparaturschaltung benötigt wird, verkleinert werden kann, und eine
Halbleiterspeichervorrichtung mit einem höheren Grad der Integration
kann vorgesehen werden.
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Zusätzlich wird die Auswahl einer defekten Zeile durch die
Aktivierung des Zeilendekoders oder des Spaltendekoders nicht
erzeugt, so daß die Zeilenauswahl mit hoher Geschwindigkeit
ausgeführt werden kann, wodurch die Zugriffszeit verringert wird.
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Zusätzlich kann das Schalten der Art der Verbindung des
Schaltmittel ausgeführt werden durch Durchtrennen mehrerer
Sicherungen (eine im Minimum), so daß der Durchsatz und die Erfolgsrate
der Reparatur bei dem Reparaturprozeß verbessert werden kann,
wodurch die Produktionsausbeute der
Halbleiterspeichervorrichtung verbessert wird.