CN117916804A - 拆分读取端口锁存器阵列位单元 - Google Patents
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Abstract
本发明公开了用于提供存储器访问的有效平面规划、功率和性能折衷的设备和方法。阵列的列中的相邻位单元使用拆分读取端口，使得位单元不共享读取位线，而共享写入位线。相邻位单元包括向对应的读取位线传送由对应的位单元的锁存器电路存储的数据的非对称读取访问电路。相邻位单元的布局提供小于相邻位单元中的每个位单元的布局中的金属栅极最大数量之和除以相邻位单元数量的每位单元接触栅极间距数量。
Description
背景技术
相关技术的描述
一般来讲，多种半导体芯片包括耦合到存储器的至少一个处理单元。处理单元通过取出指令和数据、解码指令、执行指令以及存储结果来处理指令(或命令)。处理单元向存储器发送用于取出指令、取出数据以及存储计算结果的存储器访问请求。处理单元的示例是中央处理单元(CPU)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、多媒体引擎以及带有高度并行微体系结构的处理单元，诸如图形处理单元(GPU)和数字信号处理器(DSP)。在一些设计中，处理单元和存储器在同一管芯(诸如片上系统(SOC))上，而在其它设计中，处理单元和存储器在同一封装(诸如多芯片模块(MCM))内或在系统级封装(SiP)中的不同管芯上。通常使用静态随机存取存储器(SRAM)作为存储器。SRAM包括许多存储器位单元的阵列以及用于访问存储在该阵列中的值的周围电路。
管芯或封装可包括除处理单元和存储器之外的其它单元或部件。各个部件的尺寸具有限制，以便将这些部件中的所有部件放置在同一管芯或同一封装上。对于几种类型的存储器，诸如SRAM，尺寸可能超过有效放置的限制。存储器的尺寸(诸如高度和/或宽度)可能足够大，使得其干扰其它部件的放置。在一些情况下，其它部件甚至可能无法装配在同一管芯或同一封装内。因此，在没有大量重新设计的情况下，芯片可能变得不可操作。
鉴于上述内容，期望用于提供存储器访问的有效平面规划、功率和性能折衷的有效方法和设备。
附图说明
图1是包括非对称读取访问电路和拆分读取端口的存储器位单元的一般化图。
图2是利用非对称读取访问电路和拆分读取端口的相邻存储器位单元的一个具体实施的一般化图。
图3是利用非对称读取访问电路和拆分读取端口的相邻存储器位单元的半导体布局的一个具体实施的一般化图。
图4是利用非对称读取访问电路和拆分读取端口的相邻存储器位单元的半导体布局的另一个具体实施的一般化图。
图5是利用带有非对称读取访问电路和拆分读取端口的存储器位单元的存储器的预充电电路的一个具体实施的一般化图。
图6是利用带有非对称读取访问电路和拆分读取端口的存储器位单元的存储体的具体实施的框图。
图7是用于有效地访问存储在包括非对称读取访问电路和拆分读取端口的存储器位单元中的数据的方法的一个具体实施的一般化图。
图8是用于有效地形成利用非对称读取访问电路和拆分读取端口的相邻存储器位单元的半导体布局的方法的一个具体实施的一般化图。
虽然本发明可以有各种修改和另选形式，但具体实施方式在附图中通过举例的方式示出并且在本文进行详细描述。然而，应当理解，附图和对其的详细描述并不旨在将本发明限制为所公开的特定形式，而是相反，本发明是涵盖落入由所附权利要求书限定的本发明范围内的所有修改、等效物和替代方案。
具体实施方式
在以下描述中，阐述了许多具体细节以提供对本发明的透彻理解。然而，本领域普通技术人员应认识到，可以在没有这些具体细节的情况下实践本发明。在一些情况下，未详细示出众所周知的电路、结构和技术，以避免模糊本发明。此外，应当理解，为了简单和清楚说明，图中所示的元件不一定按比例绘制。例如，一些元件的尺寸相对于其它元件被放大。
设想了用于提供存储器访问的有效平面规划、功率和性能折衷的设备和方法。存储器阵列(或阵列)利用被布置为多个行和多个列的存储器位单元。这些多个存储器位单元的至少一部分利用拆分读取端口。阵列包括带有对应的多个读取位线的多行存储器位单元(或位单元)。在一些具体实施中，位单元的多个行是阵列的行的总数。在其它具体实施中，位单元的多个行是阵列的多个存储体中的特定存储体中的行的数量。对应的多个读取位线能够同时提供存储在位单元的多个行中的请求数据。例如，对应的多个读取位线在特定时钟循环中执行多个读取操作期间同时提供请求数据。位单元的多个行包括多个拆分读取端口。如本文所用，“拆分读取端口”是指对应的多个读取位线中的特定读取位线，并且该特定读取位线提供对小于存储器位单元的总数量的数量的存储器位单元的访问。
在一个示例中，位单元的多个行包括第一部分和第二部分。在一些具体实施中，第一部分包括位单元的多个行中的奇数编号行，并且第二部分包括多个行中的偶数编号行。在另一具体实施中，第一部分包括偶数编号行，并且第二部分包括奇数编号行。第一部分为存储在第一部分的位单元中的数据提供对第一读取位线的访问，但不提供对第二读取位线的访问。第二部分为存储在第二部分的位单元中的数据提供对第二读取位线的访问，但不提供对第一读取位线的访问。列中的相邻存储器位单元包括来自第一部分的第一位单元和来自第二部分的第二位单元。第一位单元和第二位单元中的每个位单元使用非对称读取访问电路。如本文所用，“非对称电路”是指包括与N型晶体管的数量不同数量的P型晶体管的电路。相比之下，对称读取访问电路包括与N型晶体管的数量相等数量的P型晶体管。通过在第一位单元和第二位单元中使用非对称读取访问电路，相邻位单元减小用于在平面规划图中放置相邻位单元的管芯上(on-die)面积。拆分读取端口和非对称读取访问电路的进一步细节提供于对位单元的稍后描述中。相邻位单元的半导体布局(或布局)利用拆分读取端口的电路连接性来使每位单元接触栅极间距(CPP)数量最小化。在下面的讨论中提供了对相邻存储器位单元的电路和布局两者的进一步描述。
转向图1，示出了包括非对称读取访问电路和拆分读取端口的存储器位单元100的一个具体实施的一般化框图。在所示的具体实施中，由存储器位单元100提供锁存元件的数据存储。例如，器件102至112使用反相器和三态反相器的背对背构型来提供数据存储。反相器由器件102至104实现。三态反相器由器件106至112实现。器件150和152为存储器位单元100提供单个非对称读取访问电路180。存储器位单元100是静态RAM(SRAM)的一个具体实施。在其它具体实施中，使用各种类型的RAM单元中的另一者。该“存储器位单元”也可以被称为“存储器位单元”、“SRAM位单元”和“位单元”。在各种具体实施中，存储器位单元100被复制多次并且被布置在存储器阵列的特定行和特定列中，尽管不在阵列的每个行和列中。该阵列也包括外部电路(未示出)，诸如行解码器、列解码器、读出放大器、预充电电路中的一者或多者，以及顺序元件，诸如用于存储读取访问数据和写入访问数据的锁存器或触发器电路。
在一些具体实施中，使用存储器位单元100(或位单元100)的阵列包括沿着阵列的列穿设的读取位线和写入位线以及沿着阵列的行穿设的读取字线和写入字线。使用该取向，列沿着写入位线164以及读取位线偶数(RBLE)176和读取位线奇数(RBLO)178的路线在位单元100中水平对准。使用该取向，行沿着读取字线RWL 170以及写入字线WWL 160和WWLX162的路线在位单元100中垂直对准。尽管以下论述使用该取向，但在其它具体实施中，取向是旋转的，其中位线沿着阵列的行穿设，并且字线沿着阵列的列穿设。在各种具体实施中，读取位线RBLE 176连接到阵列的偶数编号行，而与奇数编号行断开连接，并且读取位线RBLO 178连接到阵列的奇数编号行，而与偶数编号行断开连接。因此，读取位线RBLE 176用于提供存储在目标偶数编号行中的请求数据，并且读取位线RBLO 178用于提供存储在目标奇数编号行中的请求数据。
存储器位单元100与包括同一列中的相邻存储器位单元的其它存储器位单元共享写入位线WBL 164。在一个示例中，位单元100是存储在阵列的行9中的数据字的位[4]。作为存储在同一阵列的行10中的另一数据字的位[4]的相邻位单元(未示出)与位单元100共享写入位线WBL 164。由于位单元100用于该示例中的奇数编号行(诸如行9)中，因此位单元100连接到读取位线RBLO 178。然而，在该示例中，行9中的位单元100不连接到用于提供存储在目标偶数编号行中的请求数据的读取位线RBLE 176。位单元100不与同一列(阵列的所有行中的位[4]的相同列)中的行10中的相邻位单元(未示出)共享读取位线RBLO 178。换句话讲，同一列的行10中的该相邻位单元(未示出)不连接到读取位线RBLO 178。相似地，作为存储在同一阵列的另一偶数编号行(诸如行8)中的另一数据字的位[4]的相邻位单元(未示出)不与位单元100共享读取位线RBLO 178。同一列的行8中的该相邻位单元不连接到读取位线RBLO 178。相反，用于实现存储在阵列的偶数编号行(诸如行8和10)中的其它数据字的位[4]的这些位单元(未示出)共享读取位线RBLE 176，该读取位线不连接到存储器位单元100的用于提供存储在该示例中的目标奇数编号行中的请求数据的任何器件。因此，使用存储器位单元100的阵列支持拆分读取位单元拓扑。如前文所述，“拆分读取端口”是指与位单元的多个行相对应的多个读取位线中的特定读取位线，并且该特定读取位线提供对小于多个行中的位单元的总数量的数量的位单元的访问。如图所示，第一拆分读取端口被实现有读取位线RBLO 178，并且第二拆分读取端口被实现有读取位线RBLE 176。
在各种具体实施中，存储器位单元100的器件是晶体管。在一些具体实施中，晶体管是平面金属氧化物半导体(MOS)场效应晶体管(FET)。在其它具体实施中，存储器位单元100中的器件(或晶体管)是非平面晶体管。非平面晶体管是半导体加工中用于减少短沟道效应的最新发展。三栅极晶体管、翅片式场效应晶体管(FET)和全环绕栅极(GAA)晶体管是非平面晶体管的示例。如前文所述，位单元100包括非对称读取访问电路180。如前文所述，“非对称”是指包括与N型晶体管的数量不同数量的P型晶体管的电路。如图所示，非对称读取访问电路180包括以串联堆叠拓扑连接的两个N型晶体管150和152以及零个P型晶体管。因此，由非对称读取访问电路180所利用的P型晶体管的数量(例如，0)与由非对称读取访问电路180所利用的N型晶体管的数量(例如，2)不同。
当存储器位单元100的数据存储节点D 130具有逻辑高电平时，N型晶体管104被启用并且P型晶体管102被禁用。如本文所用，布尔逻辑高电平也被称为逻辑高电平。相似地，布尔逻辑低电平也被称为逻辑低电平。在各种具体实施中，逻辑高电平等于功率源参考电平，并且逻辑低电平等于地电位参考电平。如本文所用，当电路节点或线存储电压电平，该电压电平启用接收到该电压电平的晶体管或该电压电平指示操作被启用时，该节点或线被“断言”。例如，当N型晶体管在其栅极端子上接收到正非零电压电平，该正非零电压电平是高于其源极端子上的电压电平的至少阈值电压时，N型晶体管被启用。
如本文所用，当电路节点或线存储电压电平，该电压电平禁用接收到该电压电平的晶体管时，该节点或线被“否定”。当N型晶体管在其栅极端子上接收到电压电平，该电压电平是低于其源极端子上的电压电平的阈值电压时，N型晶体管被禁用。相似地，当P型晶体管在其栅极端子上接收到电压电平，该电压电平是低于其源极端子上的电压电平的至少阈值电压时，P型晶体管被启用。当P型晶体管在其栅极端子上接收到电压电平，该电压电平是高于其源极端子上的电压电平的至少阈值电压时，P型晶体管被否定。另外，操作是基于对应的控制信号被断言或被否定来启用和禁用的。在一个示例中，当写入字线被断言或写入字线具有指示写入操作正发生的电压电平时，写入操作被启用。当写入字线被否定或写入字线具有指示写入操作未发生的电压电平时，写入操作被禁用。在一些具体实施中，当写入字线具有逻辑高电平时，该写入字线被断言，并且当该写入字线具有逻辑低电平时，该写入字线被否定。
已启用的N型晶体管104使节点DX 132放电，这启用P型晶体管110并且禁用N型晶体管108。如本文所用，“N型晶体管”也被称为“N型器件”、“N型MOSFET”和“nfet”。另外，“P型晶体管”也被称为“P型器件”、“P型MOSFET”和“pfet”。因此，N型晶体管108也被称为nfet108，并且P型晶体管110也被称为pfet 110。需注意，N型晶体管108在图1中也被标记为NFB0108。图1中所用的标记(诸如“NFB0108”)帮助识别图1的电路图中的晶体管和电路节点以及在稍后描述(诸如至少图2)中所用的半导体布局图中的等效晶体管和节点。
当写入操作未在发生时，写入字线(WWL)160和互补写入字线(WWLX)162中的每一者被否定。因此，传输门的N型晶体管122和P型晶体管120中的每一者被禁用，这使字线WBL164从存储器位单元100的节点D 130断开电连接。另外，N型晶体管106和P型晶体管112中的每一者被启用，这允许N型晶体管108和P型晶体管110中的一者基于节点DX 132的电压电平来驱动节点D 130上的特定电压电平并且闭合存储器位单元100的数据存储回路。例如，当节点DX 132存储逻辑高电平时，N型晶体管108被启用并且P型晶体管110被禁用。N型晶体管106由于WWLX 162(其被否定)的逻辑高电平而被启用。已启用的N型晶体管106和108提供数据存储节点D 130与由“VSS”指示的地电位参考电平之间的放电路径，其保持数据存储节点D 130上的逻辑低电平。节点D 130上的逻辑低电平启用P型晶体管102并且禁用N型晶体管104。已启用的P型晶体管102提供数据存储节点DX 132与由“VDD”指示的功率源参考电平之间的充电路径，其闭合数据存储回路。相反地，当节点DX 132存储逻辑低电平时，N型晶体管108被禁用并且P型晶体管110被启用。P型晶体管112由于WWL 160(当写入操作未发生时，其被否定)的逻辑低电平而被启用。已启用的P型晶体管110和112提供数据存储节点D 130与VDD之间的充电路径，其保持数据存储节点D 130上的逻辑高电平。节点D 130上的逻辑高电平启用N型晶体管104并且禁用P型晶体管102。已启用的N型晶体管104提供数据存储节点DX132与VSS之间的放电路径，其闭合数据存储回路。
当写入操作正发生时，外部电路(未示出)断言存储器位单元100的WWL 160和WWLX162中的每一者。用逻辑高电平断言线WWL 160，并且用逻辑低电平断言线WWLX 162。因此，传输门的P型晶体管120和N型晶体管122中的每一者被启用。传输门的已启用的晶体管120和122将字线WBL 164电连接到存储器位单元100的节点D 130。因此，WBL 164驱动要存储在节点D 130上的电压电平。写入字线WWL 160还连接到阵列的对应的行中的其它存储器位单元。N型晶体管106和P型晶体管112中的每一者被禁用，这使利用数据存储节点D 130和DX132的存储回路形成断开电连接。在该具体实施中，存储器位单元100是具有单写入端口的单端写入位单元。位线WBL 164由驱动阵列的列上的写入数据的外部顺序元件和缓冲电路(未示出)用写入数据驱动。对于写入访问操作，外部电路将特定电压电平(诸如与输入数据相对应的逻辑高电平或逻辑低电平)驱动到在整个列中穿设的位线WBL 164上。需注意，对于不被写入操作所针对的存储器位单元，数据存储保持不变。
对于读取访问操作，在一些具体实施中，外部预充电晶体管被禁用，读取字线被断言(诸如RWL 170)，外部读出放大器被启用，并且外部读取锁存器被启用以捕获从目标存储器位单元读取的数据。由存储器位单元100的锁存器元件(晶体管102至112)存储的数据由非对称读取访问电路180从读取位线RBLO 178选通。非对称读取访问电路180的输入是节点DX 132和读取字线RWL 170。非对称读取访问电路180的输出是读取位线RBLO 178。非对称读取访问电路180包括比P型晶体管更多的N型晶体管。例如，在例示的具体实施中，非对称读取访问电路180包括以串联堆叠拓扑连接的两个N型晶体管150和152以及零个P型晶体管。因此，非对称读取访问电路180是包括与N型晶体管的数量不同数量的P型晶体管的电路。
位线RBLO 178被预充电到逻辑高电平，诸如功率源参考电平“VDD”。在预充电循环(或阶段)已经结束之后，当字线RWL 170被断言时，N型晶体管150变为启用。N型晶体管152是否被启用是基于存储在节点DX 132上的电压电平。当N型晶体管150和152两者被启用并且节点DX 132存储逻辑高电平时，N型晶体管150和152的该串联堆叠将位线RBLO 178放电到逻辑低电平，诸如地电位参考电平。N型晶体管150和152提供仅依赖于N型晶体管的非对称读取访问电路180。该非对称读取访问电路不使用P型晶体管。存储器位单元100的该拓扑使用比使用全互补三态反相器来实现读取访问电路的位单元更少的晶体管。
转向图2，示出了利用非对称读取访问电路和拆分读取端口的相邻存储器位单元200的一个具体实施的一般化框图。先前描述的信号和电路相同地编号。在例示的具体实施中，两个存储器位单元290和292以相邻的方式放置。在一些具体实施中，两个位单元290和292是阵列的同一列中的两个不同行的两个相邻位。在一个示例中，位单元290是存储在多行阵列的行9中的数据字的位[4]，并且位单元292是存储在同一多行阵列的行10中的另一数据字的位[4]。位单元290使用与(图1的)存储器位单元100相同的晶体管和拓扑。相似地，位单元292使用与位单元290相同的晶体管和拓扑，但以镜像的方式，并且另外，非对称读取访问电路280仅使用P型晶体管和零个N型晶体管。相似地，位单元292以与位单元290接收控制信号160至170类似的方式接收控制信号260至270。存储器位单元290和292共享写入位线WBL 164。然而，存储器位单元290和292不共享读取位线RBLE 176和RBLO 178。
如前文所述，对于读取访问操作，外部预充电晶体管被禁用，一个或多个读取字线被断言(诸如RWL 170和RWL 270)，外部读出放大器被启用，并且外部读取锁存器被启用。由位单元290的锁存器元件(晶体管102至112)存储的数据由非对称读取访问电路180从读取位线RBLO 178选通。相似地，由位单元292的锁存器元件(晶体管202至212)存储的数据由非对称读取访问电路280从读取位线RBLE 176选通。位线RBLE 176被预充电到逻辑低电平，诸如地电位参考电平“VSS”。在预充电循环(或阶段)已经结束之后，当字线RWL 270用逻辑低电平被断言时，P型晶体管240变为启用。P型晶体管242是否变为启用是基于存储在节点DX232上的逻辑电平。当P型晶体管240和242两者被启用并且节点DX 232存储逻辑低电平时，P型晶体管240和242的该串联堆叠将位线RBLE 176充电到逻辑高电平。
在一些具体实施中，阵列在奇数编号行中使用位单元290的多个实例化，并且在偶数编号行中使用位单元292的多个实例化。在其它具体实施中，阵列颠倒使用，其中奇数编号行包括位单元292的多个实例化，并且偶数编号行包括位单元290的多个实例化。在一个示例中，位单元290是存储在阵列的行9中的数据字的位[4]，并且位单元292是存储在同一阵列的行10中的另一数据字的位[4]。在该示例中，行9中的位单元290不与同一列中的相邻存储器位单元(诸如行10中的位单元292和作为位单元292在行8中的实例化副本的另一位单元(未示出))共享读取位线RBLO 178。
另外，位单元290不与作为位单元292在偶数编号行(诸如行0、行2、行4、行6、行8、行10、行12以此类推)中的实例化副本的其它位单元(未示出)共享读取位线RBLO 178。用于实现存储在这些偶数编号行中的数据字中的位[4]的位单元共享读取位线RBLE 176。位单元290与同一列中对应于位[4]的存储器位单元、在一个示例中与作为位单元290在奇数编号行(诸如行1、行3、行5、行7、行11、行13以此类推)中的实例化副本的其它位单元(未示出)共享读取位线RBLO 178。因此，使用位单元290和292的阵列支持拆分读取位单元拓扑。读取位线RBLE 176是提供对总行数中的一半数量的行的访问的拆分读取端口。相似地，读取位线RBLO 178是提供对总行数的一半数量的行的访问的拆分读取端口。
参考图3，示出了利用非对称读取访问电路和拆分读取端口的相邻存储器位单元的半导体布局300的一个具体实施的一般化框图。先前描述的信号和电路相同地编号。此处，P型晶体管位于标准单元布局300的顶部，并且N型晶体管位于标准单元布局300的底部。需注意，用于位单元290和292的虚线框和用于非对称读取访问电路180和280的大括号用于突出这些电路的布局元件，并且虚线框和大括号不是布局300的一部分。半导体布局(或布局)300是相邻存储器位单元(诸如(图2的)位单元200)的半导体布局。如图所示，布局300包括利用源极/漏极区310至368的晶体管102至242，并且接收在金属栅极上接收到的控制信号370至395。如图所示，布局300在竖直方向上使用金属栅极306并且在水平方向上使用用于限定有源区的扩散区302和304。例如，P型扩散区302限定布局300中的P型有源区，而N型扩散区304限定布局300中的N型有源区。需注意，可以旋转标准单元布局200以具有不同的取向。
类似于(图2的)位单元200的晶体管，在一些具体实施中，布局300中的晶体管是平面金属氧化物半导体(MOS)场效应晶体管(FET)。在其它具体实施中，布局200的器件(或晶体管)是非平面晶体管，诸如三栅极晶体管、翅片式场效应晶体管(Fin-FET)和全环绕栅极(GAA)晶体管。在一些具体实施中，源极/漏极区用沟槽硅化物触点实现。为了便于说明，在布局300中未示出用于源极/漏极区的沟槽硅化物触点、不同金属层中的信号路线、触点和通孔等。如图所示，P型晶体管102、110、112、120、202、210、212和220、240和242按特定次序放置。相似地，N型晶体管104、106、108、122、150、152、204、206、208和222按特定次序放置。
在一些具体实施中，位单元290和292中的每个位单元的布局为L形布局，而不是矩形布局。用于位单元290和292的虚线框示出了L形布局和不同边缘。如本文所用，“位单元的L形布局”是指包括形成在特定类型的扩散上方的与形成在作为该特定类型的扩散的相反极性的类型的另一扩散上方的金属栅极的数量不同数量的金属栅极。例如，位单元290的布局的虚线框包括形成在P型扩散302上方的与形成在N型扩散304上方的位单元290的七个金属栅极的数量不同数量的四个金属栅极。相似地，位单元292的布局的虚线框包括形成在P型扩散302上方的与形成在N型扩散304上方的位单元292的四个金属栅极的数量不同数量的七个金属栅极。
虚拟栅极通常用于在区之间提供电隔离。尽管在各种具体实施中，虚拟栅极使用金属栅极，但栅极区形成在绝缘层上方，而非有源硅层(诸如N型或P型扩散层)上方。隔离层使用氮化硅层、氧化硅层(诸如二氧化硅层)或另一类型的介电层。因此，如果将电压电平施加于虚拟栅极以及虚拟栅极的任一侧上的一个或多个区(诸如源极/漏极区)上，则不提供电路径并且在源极/漏极区之间没有电流流动。虚拟栅极的制造步骤确保有源晶体管不形成在虚拟栅极的布局中的位置处。在一些具体实施中，标准单元布局在单元布局的边缘处使用虚拟栅极。在这些情况下，虚拟栅极通常用于将单元彼此隔开。例如，单元的边缘具有最后的有源金属栅极，接着是有源扩散，然后是虚拟栅极。在一些设计中，两个相邻单元共享虚拟栅极。然而，如例示的具体实施中所示，布局300在最外边缘处不具有虚拟栅极。相反，布局300在布局300的中间使用多个虚拟栅极376、378、380、383、385和386。
在一些具体实施中，虚拟栅极376、378、380、383、385和386中的一个或多个虚拟栅极是左浮接的，而在其它具体实施中，这些虚拟栅极中的一个或多个虚拟栅极连接到VDD和VSS中的一者。尽管使用金属栅极，但是穿设在P型有源区和N型有源区两者上方的布局300的虚栅极376和386形成在介电层的顶部上，而不是在有源区的顶部上，并且因此无法传导电流。在一些具体实施中，仅穿设在P型有源区和N型有源区中的一者上方的虚拟栅极378、380、383和385中的一个或多个虚拟栅极也形成在介电层的顶部上，并且因此无法传导电流。在其它具体实施中，虚拟栅极378、380、383和385中的一个或多个虚拟栅极仅形成在单个有源区上方，但连接到禁用所得晶体管的电压电平。例如，如果仅穿设在P型有源区上方的虚拟栅极378和380中的一个或多个虚拟栅极也形成在有源区而不是介电层的顶部上，则这些虚栅极连接到功率源参考VDD以禁用所得晶体管。
又如，如果仅穿设在N型有源区上方的虚拟栅极383和385中的一个或多个虚拟栅极形成在有源区而不是介电层的顶部上，则这些虚拟栅极连接到地电位参考VSS以禁用所得晶体管。因此，源极/漏极区DX 326与源极/漏极区RBLE 338电隔离。相似地，源极/漏极区DX 328与源极/漏极区VSS 332电隔离。另外，源极/漏极区VDD 346与源极/漏极区DX 350电隔离，并且源极/漏极区RBLO 340与源极/漏极区DX 352电隔离，以此类推。
在位单元290中，第一金属栅极370仅放置在能够接收第一写入字线的P型扩散上方。因此，第一金属栅极370放置在用于形成P型晶体管的P型有源区上方。第一金属栅极370用于实现传输门(诸如(图1至图2的)PPG 120)的P型晶体管。使用先前描述的信号，在具体实施中，在第一边缘处的标记为WBL 310的源极/漏极区稍后电连接到(图1的)信号WBL164。在第一金属栅极370的另一侧上的标记为D 314的源极/漏极区稍后电连接到源极/漏极区D 316，并且在稍后的连接之后，这些源极/漏极区314和316中的两者在逻辑上等效于(图1的)信号D 130。相似地，稍后的制造步骤将第一金属栅极WWLX 370电连接到金属栅极WWLX 374，并且在稍后的连接之后，这些金属栅极370和374中的两者在逻辑上等效于(图1的)信号WWLX 162。
在位单元290中，第二金属栅极371仅放置在N型扩散304上方，当稍后的电连接形成有触点、通孔和其它金属层时，该N型扩散能够接收(图1的)信号WWL 160。因此，第二金属栅极371放置在用于形成N型晶体管的N型有源区上方。第二金属栅极371用于实现传输门(诸如(图1至图2的)NPG 122)的N型晶体管。然而，此处，信号在源极/漏极区处和在金属栅极处被物理地断开，直到另外的层和触点被放置成将节点彼此电连接。因此，由于识别布局200的不同物理元件的信号，图2中彼此相同地命名并且与先前在(图1的)存储器位单元100中描述的信号相同地命名的信号在布局200中不同地编号。例如，数据存储节点D 314和D316在逻辑上等效，但形成节点D 314的源极/漏极区的P型有源区不与形成节点D316的源极/漏极区的N型有源区物理地邻接。因此，节点D 314和D 316不在源极/漏极区处物理地连接。然而，在通过半导体制造步骤放置另外的金属层、通孔和触点之后，节点D 314和D 316被物理地连接。
当半导体制造步骤放置另外的金属层、通孔和触点(为了便于说明而未示出)时，节点D 314和D 316变为物理地连接。当电压电平被施加于布局300时，该物理连接允许节点D 314和D 316变为电连接。相似地，写入字线WWL 371和WWL 373在逻辑上等效，但WWL 371的金属栅极不与WWL 373的金属栅极物理地邻接。因此，写入字线WWL 371和WWL 373不在金属栅极处物理地连接。然而，在通过半导体制造步骤放置另外的层和触点之后，写入字线WWL 371和WWL 373被物理地连接。当半导体制造步骤放置另外的金属层、通孔和触点时，写入字线WWL 371和WWL 373变为物理地连接。当电压电平被施加于布局300时，该物理连接允许写入字线WWL 371和WWL 373变为电连接。
以与前文所述相似的方式，第三金属栅极394仅放置在位于能够接收(图2的)信号WWLX 262的布局300的右边缘处的P型扩散上方。第三金属栅极394用于实现传输门(诸如(图2的)PPG 220)的P型晶体管。使用先前描述的信号，在具体实施中，在右边缘处的标记为WBL 366的源极/漏极区稍后电连接到(图1的)WBL 164，在第三金属栅极394的另一侧上的标记为D 362的源极/漏极区稍后电连接到(图2的)D 230，并且第三金属栅极394稍后电连接到(图2的)WWLX 262。
以相似的方式，第四金属栅极395仅放置在位于能够接收(图2的)信号WWL 260的布局300的右边缘处的N型扩散304上方。第四金属栅极395用于实施传输门(诸如(图2的)NPG 222)的N型晶体管。使用先前描述的信号，在具体实施中，在第四边缘处的N型扩散304上的标记为WBL 368的源极/漏极区稍后电连接到WBL 164，在第四金属栅极395的另一侧上的标记为D 364的源极/漏极区稍后电连接到D 230，并且第四金属栅极395稍后电连接到WWL 260。
虚拟栅极376放置在P型扩散和N型扩散两者上方。使用先前描述的信号，在具体实施中，在P型扩散302上的标记为DX 326的源极/漏极区稍后电连接到DX 132，并且在P型扩散302上的虚拟栅极376的另一侧上的标记为DSN 330的源极/漏极区用于将位单元290与位单元292隔离。需注意，沿着P型扩散302，位单元290在虚拟栅极376处结束。电连接到RBLE176的标记为RBLE 338的源极/漏极区位于位单元292内。在N型扩散304上的标记为DX 328的源极/漏极区稍后电连接到DX 132，并且在N型扩散304上的虚拟栅极376的另一侧上的标记为VSS 332的源极/漏极区稍后电连接到地电位参考电平。虚拟栅极386放置在位于位单元292内的P型扩散302和N型扩散304两者上方。在P型扩散304上的标记为VDD 346的源极/漏极区稍后电连接到功率源参考电平，并且在P型扩散302上的标记为DX 350的源极/漏极区稍后电连接到DX 232。
布局300包括位单元290与292之间的其它虚拟栅极，诸如虚拟栅极378、380、383和385。布局300包括标记有信号名称DSN(虚拟结构节点)接着是标注号的源极/漏极区。信号名称DSN用于指示这些节点与虚拟栅极一起使用并且它们保持浮接。标记为DSN 330和DSN334的源极/漏极区与虚拟栅极376、378和380一起使用以沿着P型扩散302将位单元290与位单元292隔离。标记为DSN 344和DSN 348的源极/漏极区与虚拟栅极383、385和386一起使用以沿着N型扩散304将位单元290与位单元292隔离。其它源极/漏极区标记有信号名称INT(中间)接着是标注号。信号名称INT用于指示这些节点是晶体管之间的中间节点。例如，INT318是两个P型晶体管PFB0110与PFB1 112之间的源极/漏极区。不同于能够启用晶体管的其它源极/漏极区和金属栅极(不同于虚拟栅极)，标记有INT的源极/漏极区不具有与它们连接的附加层、触点和通孔。
布局300的特征在于接触栅极间距(CPP)的数量。使用首字母缩略词CPP，因为金属栅极可以是使用多晶硅形成的，因此在布局300中将存在一数量的接触多晶硅(聚)间距或CPP。然而，金属栅极现在也可以由多种其它材料形成。氮化钛(TiN)是用于形成布局300中的金属栅极的材料的一个示例。虽然可以使用其它材料来形成布局300的金属栅极，但仍使用首字母缩略词CPP来指示接触栅极间距的数量。布局300的其它节点的放置按以下方式完成：当为布局300计算CPP时，布局300的相邻位单元290和292的CPP为十四个。例如，如布局300中所示，形成在P型扩散302上方的金属栅极的数量为十四个。相似地，在布局300中形成在N型扩散304上方的金属栅极的数量为十四个。两个相邻位单元290和292的布局300的总CPP为十四个。布局300的每位单元CPP为十四除以两个位单元，即为每位单元七个。
如上所述，布局300的其它节点的放置按以下方式完成：还提供等于比第一数量和第二数量中的最大值多一个的每位单元CPP，其中该第一数量为特定位单元中的P型晶体管的数量，并且该第二数量为该特定位单元中的N型晶体管的数量。例如，位单元290具有四个P型晶体管和六个N型晶体管，其提供最大值六。位单元290的CPP为比六多一个，即为七个。相似地，位单元292具有六个P型晶体管和四个N型晶体管，其提供最大值六。位单元292的CPP为比六多一个，即为七个。
需注意，当特定位单元使用在该特定位单元的非对称读取访问电路外部的对称电路时，该特定位单元的CPP等于比非对称读取访问电路中使用的对应晶体管类型的特定位单元中的晶体管的数量多一个。例如，再次简要地参考(图2的)相邻位单元290和292，位单元290使用在非对称读取访问电路180外部的对称电路。例如，位单元290的外部电路使用四个P型晶体管102、110、112和120。位单元290的外部电路还使用四个N型晶体管104、106、108和122。位单元290在非对称读取访问电路180中使用N型晶体管。位单元290中的N型晶体管的数量为六个。位单元290的每位单元CPP为比六多一个，即为七个。位单元292还使用在非对称读取访问电路280外部的对称电路。位单元292在非对称读取访问电路280中使用P型晶体管。位单元292中的P型晶体管的数量为六个。位单元292的每位单元CPP为比六多一个，即为七个。
现在转向图4，示出了利用非对称读取访问电路和拆分读取端口的相邻存储器位单元的半导体布局400的一个具体实施的一般化框图。先前描述的信号和电路相同地编号。类似于布局300，布局400是相邻存储器位单元(诸如(图2的)位单元200)的半导体布局。位单元290和292中的每个位单元的布局为L形布局，而不是矩形布局。用于位单元290和292的虚线框示出了L形布局。类似于布局300，布局400的位单元290的布局的虚线框包括形成在P型扩散302上方的与形成在N型扩散304上方的七个金属栅极的数量不同数量的四个金属栅极。位单元292的布局的虚线框包括形成在P型扩散302上方的与形成在N型扩散304上方的四个金属栅极的数量不同数量的七个金属栅极。需注意，与布局300相比，标记为DSN 330、DSN 334、DSN 344和DSN 348的源极/漏极区以及虚拟栅极378、380、383和385被移除并且不在布局400中使用。布局400包括两个虚拟栅极376和386，每个虚拟栅极穿设在P型扩散302和N型扩散304两者上方。沿着P型扩散302，位单元290在虚拟栅极376处结束。另外，沿着N型扩散304，位单元290在虚拟栅极386处结束。
布局400的其它节点的放置按以下方式完成：提供等于第一数量与第二数量的比率的每位单元接触栅极间距数量，即为(A/B)。第一数量为第三数量与第四数量之间的差值，或A＝C-D。换句话讲，每位单元接触栅极间距数量等于(C-D)/B。第二数量B为布局中的相邻位单元的数量，即为两个位单元(例如，位单元290和292)。第三数量C为在相邻位单元(例如，位单元290和292)中的每个位单元中的有源区中的任一个有源区上方的金属栅极(接触信号节点和虚拟栅极)的最大数量之和。位单元290和292中的每个位单元的布局具有在P型有源区和N型有源区中的一者上方的最大数量为7的金属栅极。例如，位单元290的布局具有位于从在布局左侧上的金属栅极WWL 371到在布局右侧上的金属栅极RWL 381的N型有源区上方的为7的金属栅极最大数量。位单元292的布局具有从在布局左侧上的金属栅极RWL 382到在布局右侧上的金属栅极WWLX 394的位于P型有源区上方的为7的金属栅极最大数量。因此，和为7+7或14。应注意，由于L形布局，在相邻位单元中的每个位单元中的有源区中的任一个有源区上方的金属栅极(接触信号节点和虚拟栅极)的最大数量不等于在相邻位单元中的每个位单元中的有源区中的任一个有源区上方的金属栅极(接触信号节点和虚拟栅极)的最小数量。以位单元290为例，从在布局左侧上的金属栅极WWLX 370到在布局右侧上的金属栅极D 375的位于P型有源区上方的金属栅极的该最小数量为4。
第四数量D为单个有源区上方的位单元的接触金属栅极(非虚拟栅极)之和，如果接触金属栅极经延伸以穿设在另一有源区上方，则该单个有源区将与另一位单元的布局相交。例如，金属栅极RWL 382是位单元290的布局中放置在单个有源区(例如，P型有源区)上方的接触金属栅极。如果金属栅极RWL 382经延伸以穿设在另一有源区(例如，N型有源区)上方，则金属栅极RWL 382将与位单元292的布局相交。相似地，该描述适用于接触金属栅极DX 384。因此，位单元290提供第四数量D为2。以相似的方式，对第四数量D的描述适用于位单元292的布局的接触金属栅极DX 379和RWL 381。因此，每位单元接触栅极间距数量等于(C-D)/B或(14-2)/2，即为每位单元6个CPP。需注意，使用该公式用于(图3的)布局300提供等于(C-D)/B或(18-4)/2的每位单元接触栅极间距数量，即为每位单元7个CPP。
需注意，由于两个位单元290和292中的每个位单元利用L形布局，因此相邻位单元290和292的每位单元接触栅极间距(CPP)数量小于相邻位单元290和292中的每个位单元的布局中的金属栅极(接触信号节点和虚拟栅极)最大数量之和除以相邻位单元数量(即为两个位单元)。位单元290和292中的每个位单元的布局中的金属栅极(接触信号节点和虚拟栅极)的最大数量为7。因此，和为14。14的和除以2个位单元的数量为每位单元7个CPP。然而，所实现的每位单元接触栅极间距数量为每位单元6个CPP。通过利用L形布局，相邻位单元290和292的布局实现每位单元接触栅极间距较小数量。对于位单元290和292，相邻位单元的布局的其它节点的放置按以下方式完成：提供等于每位单元6个CPP的每位单元接触栅极间距减少的数量。
现在转向图5，示出了预充电电路500的一个具体实施的一般化框图。先前描述的信号名称相同地编号。例如，读取位线RBLE 176和RBLO 178是来自(图1至图2的)存储器位单元100至200的读取位线。如图所示，电路500包括用于两个读取位线的预充电电路(或电路)。电路520将连接到仅使用N型晶体管的非对称读取访问电路的读取位线RBLO 178预充电。电路520包括预充电P型晶体管502、反相器510以及在串联堆叠拓扑中的P型晶体管512和514。预充电P型晶体管502接收预充电控制信号PCH1 504。晶体管514接收控制信号LE1516。电路540将连接到仅使用P型晶体管的非对称读取访问电路读取位线RBLE 176预充电。电路540包括预充电晶体管522、反相器530以及在串联堆叠拓扑中的晶体管532和534。预充电晶体管522接收预充电控制信号PCH0 524，并且晶体管522接收控制信号PCH0524。在下面的讨论中提供了对电路520的操作的进一步描述。类似的步骤用于操作电路540。
在预充电阶段期间，控制信号PCH1 504被断言，P型晶体管502被启用，并且已启用的晶体管502在功率源电压参考电平“VDD”与读取位线RBLO 178之间形成导电路径。当RBLO178被预充电到功率源参考电平时，反相器510使P型晶体管512的栅极端子放电，这启用晶体管512。晶体管512用作保持器晶体管。在一些具体实施中，电路520使用单个保持器晶体管，诸如晶体管512，而不使用晶体管514。在其它具体实施中，电路520使用如图所示的串联堆叠，其中两个P型晶体管512和514提供多种拆分保持器(或双保持器)方案中的一种。例如，两个P型晶体管512和514提供多种延迟起动保持器电路中的一种。在评估阶段期间，控制信号PCH1 504被否定，并且晶体管502被禁用。读取位线RBLO 178上的电压电平至少基于由所选择的位单元的非对称读取访问电路提供的电压电平。
现在转向图6，示出了存储体600的一个具体实施的一般化框图。在各种具体实施中，存储器被组织为多个存储体，并且存储器宏块包括左存储体和右存储体两者。在一些具体实施中，存储体600是存储器宏块的左存储体或右存储体中的一者。尽管使用“左”和“右”来描述存储体，但可使用其它符号，诸如“顶部存储体”和“底部存储体”。如图所示，存储体600包括阵列610A至610B、行解码器620A至620B、阵列610A至610B之间的读出放大器630A至630B、读取和写入定时控制逻辑640A至640B以及块650中的读取锁存器和写入锁存器。需注意，在一些具体实施中，在同一时钟循环或同一流水线级中同时地访问多个存储体。访问包括读取访问和写入访问中的一者。在此类具体实施中，存储体地址解码器选择要访问的对应存储体。
在各种具体实施中，存储体600中的块610A至610B、620A至620B、630A至630B、640A至640B和650中的每一者可通信地耦合到块中的另一者。例如，使用直接连接，其中穿设通过另一个块发生。另选地，在中间块中完成信号的分段传送。在各种具体实施中，阵列610A至610B中的每一者包括按平铺的格式布置的多个存储器位单元660。此处，行与用于阵列的字线的穿设的轨道对准，诸如在例示的具体实施中，在竖直方向上。列与用于阵列的位线的穿设的轨道对准，诸如在例示的具体实施中，在水平方向上。在各种具体实施中，阵列610A的多个行包括连接到第一读取位线并且与第二读取位线断开连接的行的第一部分。另外，阵列610A的多个行包括连接到第二读取位线并且与第一读取位线断开连接的行的第二部分。因此，阵列610A利用拆分读取端口。在各种具体实施中，阵列610B是阵列610A的实例化副本。
在一些具体实施中，阵列610A的行的第一部分包括多个行中的奇数编号行，并且阵列610A的行的第二部分包括多个行中的偶数编号行。在另一具体实施中，该分配与行的第一部分中的偶数编号行和行的第二部分中的奇数编号行是颠倒的。一对相邻存储器位单元包括行的第一部分中的第一存储器位单元和行的第二部分中的第二存储器位单元。一对相邻存储器位单元612在阵列610A中用虚线椭圆突出。在示例中，作为相邻位单元612内的最左侧位单元的第一存储器位单元(或第一位单元)是存储在阵列610A的行9中的数据字的位[4]。作为相邻位单元612内的最右侧位单元的第二位单元是存储在阵列610A的行10中的另一数据字的位[4]。第一位单元和第二位单元共享写入位线。然而，在各种具体实施中，第一位单元和第二位单元不共享读取位线。在一些具体实施中，相邻位单元612利用(图4的)布局400。
在一些具体实施中，位单元中的一个或多个位单元包括非对称读取访问电路。例如，行的第二部分的位单元包括P型晶体管的堆叠，诸如(图2的)P型晶体管240和242，其控制所存储的二进制值是否影响经预充电的读取位线RBLE 166。此外，行的第一部分的位单元包括N型晶体管的堆叠，诸如(图1至图2的)N型晶体管150和152，其控制所存储的二进制值是否影响经预充电的读取位线RBLO 168。
块620A至620B中的行解码器和字线驱动器接收与访问请求相对应的地址信息。例如，块620A至620B中的每一者接收由访问请求地址670提供的信息。块620A至620B中的每一者选择阵列620A至620B中的相关联一者中的多个行中的特定行或条目。在一些具体实施中，块620A至620B使用地址670的索引部分来选择阵列620A至620B中的相关联一者中的给定行或条目。每个行或条目存储一个或多个存储器线。
在所示的具体实施中，阵列620A至620B中的行或条目按垂直取向布置。然而，在其它具体实施中，使用水平取向来存储存储器线。对于写入访问请求，写入锁存器位于块650中。写入数据被驱动到阵列610A至610B中。时序控制逻辑640A至640B用新数据更新块650中的写入锁存器并且设置写入字线驱动器逻辑。将写入数据写入到由块620A至620B中的相关联一者选择的位单元的行中。在一些具体实施中，在框650中包括预充电电路。
对于读取访问请求，块650用于对穿设到阵列610A至610B的读取位线预充电。块640A至640B中的定时电路用于预充电和设置块630A至630B中的读出放大器。定时电路640A至640B设置读取字线驱动器逻辑。行解码器620A至620B中的一者选择行以读出数据，该数据将被提供在由读出放大器读出的读取位线上。读取锁存器捕获读取数据。
现在参考图7，示出了用于有效地访问存储在存储器位单元中的数据的方法700的一个具体实施。出于讨论的目的，按顺序次序示出了该具体实施(以及图8)中的步骤。然而，在其它具体实施中，一些步骤以与所示不同的顺序发生，一些步骤同时执行，一些步骤与其它步骤组合，并且一些步骤不存在。
布置为多个行和列的存储器位单元阵列存储数据(框702)。在各种具体实施中，所存储的数据的值由存储器位单元内的数据存储回路保持。此外，通过写入操作来更新所存储的数据的值。在一些具体实施中，存储器位单元包括传输门和反馈反相器(和反馈三态反相器)以实现数据存储回路并且允许在写入操作期间更新所存储的值。在一些具体实施中，存储器位单元使用(图1的)存储器位单元100和(图2的)存储器位单元290和292的传输门和反馈反相器。
在各种具体实施中，阵列包括两个或更多个拆分读取端口。在具体实施中，存储器位单元阵列具有连接到第一读取位线的偶数编号行和连接到与第一读取位线不同的第二读取位线的奇数编号行。在另一具体实施中，连接是颠倒的，并且存储器位单元阵列具有连接到第一读取位线的奇数编号行和连接到与第一读取位线不同的第二读取位线的偶数编号行。因此，第一读取位线和第二读取位线中的每个读取位线包括来自阵列的行的一半的电容式负载，而不是包括来自阵列的行中的每个行的电容式负载。
这些连接确定第一读取位线和第二读取位线中的每个读取位线如何被预充电。在下面的讨论中，使用偶数编号行与第一读取位线之间的连接，尽管在其它具体实施中，颠倒的情况是与奇数编号行与第一读取位线之间的连接一起使用的。存储器位单元外部的电路将第一读取位线预充电到地电位参考电平(框704)。电路将第二读取位线预充电到功率源参考电平(框706)。尽管描述了单个读取位线，但是偶数编号行的读取位线中的每个读取位线以与第一读取位线相似的方式预充电，并且奇数编号行的读取位线中的每个读取位线以与第二读取位线相似的方式预充电。
如果阵列接收到以阵列的偶数编号行作为目标、以要在第一读取位线上读出的数据作为目标的第一读取操作(条件框708的“是”分支)，则第一非对称读取访问电路将存储在目标行中的位单元中的数据传送到第一读取位线(框710)。第一非对称读取访问电路包括比N型晶体管更多的P型晶体管。在一些具体实施中，第一非对称读取访问电路仅包括P型晶体管。例如，存储器位单元包括P型晶体管的堆叠，诸如(图2的)P型晶体管240和242，其控制所存储的二进制值是否影响经预充电的读取位线RBLE 176。在示例中，目标行是阵列的行0至63中的行8，并且目标行包括存储32位数据字的32个存储器位单元。行8的32个存储器位单元中的每个存储器位单元包括第一非对称读取访问电路。与32位数据字的位[4]相对应的存储器位单元的第一非对称读取访问电路将存储在位单元[4]中的数据传送到穿设在与位[4]相对应的列中的第一读取位线。相似地，对于行8，位[0-3]和位[5-31]的存储器位单元将数据传送到穿设在列O至3和列5至31中的对应的读取位线。
如果阵列未接收到以阵列的偶数编号行作为目标、以要在第一读取位线上读出的数据作为目标的第一读取操作(条件框708的“否”分支)，则方法700的控制流跳过框710并且移动到条件框712。如果阵列接收到以奇数编号行作为目标、以要在第二读取位线上读出的数据作为目标的第二读取操作(条件框712的“是”分支)，则第二非对称读取访问电路将存储在目标行中的位单元中的数据传送到第二读取位线(框714)。第二非对称读取访问电路包括比P型晶体管更多的N型晶体管。在一些具体实施中，第二非对称读取访问电路仅包括N型晶体管。例如，存储器位单元包括N型晶体管的堆叠，诸如(图1的)N型晶体管150和152，其控制所存储的二进制值是否影响经预充电的读取位线RBLO 178。
在示例中，目标行是阵列的行0至63中的行21，并且目标行包括存储32位数据字的32个存储器位单元。行21的32个存储器位单元中的每个存储器位单元包括第二非对称读取访问电路。与32位数据字的位[4]相对应的存储器位单元的第二非对称读取访问电路将存储在位单元[4]中的数据传送到穿设在与位[4]相对应的列中的第二读取位线。相似地，对于行21，位[0-3]和位[5-31]的存储器位单元将数据传送到穿设在列0至3和列5至31中的对应的读取位线。如果阵列未接收到以阵列的奇数编号行作为目标、以要在第二读取位线上读出的数据作为目标的第二读取操作(条件框712的“否”分支)，则方法700的控制流跳过框714并且移动到框716。位单元保持所存储的二进制值(框716)。例如，位单元包括锁存器元件，该锁存器元件用于存储二进制值直到二进制值被写入访问操作修改。
现在参考图8，示出了用于有效地形成相邻存储器位单元的半导体布局的方法800的一个具体实施。以下步骤形成相邻存储器位单元(诸如(图2的)位单元200和(图7的)相邻位单元712中的位单元)的半导体布局。例如，以下步骤形成相邻存储器位单元(诸如(图4的)布局400)的半导体布局。多个金属栅极放置在相邻位单元的布局的外侧边缘上，每个金属栅极能够接收写入字线和写入字线的互补值中的一者(框802)。例如，(图4的)布局400的金属栅极370、371、394和395放置在布局400的最外边缘上。
第一虚拟栅极放置在位于与相邻位单元中的第一存储器位单元的布局的第一边缘相对的第二边缘处的P型扩散和N型扩散两者上方(框804)。例如，(图4的)布局400的虚拟栅极376放置在位于位单元290与292之间的P型扩散302上方的第二边缘处。第二虚拟栅极放置在位于定位成比第二边缘更远离第一边缘的第三边缘处的P型扩散和N型扩散两者上方(框806)。再次简要地参考布局300和400，位单元290和292的虚线框示出了L形布局和不同边缘。如前文所述，沿着N型扩散304在第一边缘与第三边缘之间的距离大于沿着P型扩散302在第一边缘与第二边缘之间的距离。相邻位单元的布局的其它节点的放置按以下方式完成：提供小于相邻位单元中的每个位单元的布局中的金属栅极最大数量之和除以相邻位单元数量的每位单元接触栅极间距数量(框808)。前文关于(图4的)布局400描述了该计算的示例。
应注意，上述具体实施中的一者或多者包括软件。在此类具体实施中，实施方法和/或机制的程序指令被传送或存储在计算机可读介质上。被配置为存储程序指令的许多类型的介质可用并且包括硬盘、软盘、CD-ROM、DVD、闪存、可编程ROM(PROM)、随机存取存储器(RAM)和各种其它形式的易失性或非易失性存储装置。一般而言，计算机可访问存储介质包括在使用期间可由计算机访问以向计算机提供指令和/或数据的任何存储介质。例如，计算机可访问存储介质包括诸如磁性或光学介质，例如磁盘(固定或可移除)、磁带、CD-ROM或DVD-ROM、CD-R、CD-RW、DVD-R、DVD-RW或蓝光等存储介质。存储介质还包括易失性或非易失性存储介质，诸如RAM(例如，同步动态RAM(SDRAM)、双数据速率(DDR、DDR2、DDR3等)SDRAM、低功率DDR(LPDDR2等)SDRAM、Rambus DRAM(RDRAM)、静态RAM(SRAM)等)、可经由外围设备接口(诸如通用串行总线(USB)接口等)访问的ROM、闪存存储器、非易失性存储器(例如，闪存)。存储介质包括微电子机械系统(MEMS)，以及可经由诸如网络和/或无线链路等通信介质访问的存储介质。
另外，在各种具体实施中，程序指令包括在高级编程语言(诸如C)或设计语言(HDL)(诸如Verilog、VHDL或数据库格式(诸如GDS II流格式(GDSII))中的硬件功能的行为级描述或寄存器传输级(RTL)描述。在一些情况下，描述由合成工具读取，所述合成工具合成描述以产生包括来自合成库的门列表的网表。网表包括门集，其也表示包括系统的硬件的功能。然后将网表放置并穿设以产生描述要施加到掩码的几何形状的数据集。然后将掩码用于各种半导体制造步骤中以产生与系统相对应的半导体电路或电路。另选地，计算机可访问存储介质上的指令是如所期望的网表(具有或不具有合成库)或数据集。另外，该指令用于由如 和Mentor/>的此类供应商的基于硬件的类型仿真器进行仿真的目的。
尽管已经相当详细地描述了以上具体实施，但是一旦完全了解上述公开内容，许多变型和修改对于本领域技术人员将变得显而易见。旨在将以下权利要求书解释为涵盖所有此类变型和修改。
Claims (20)
1.一种电路，包括：
用于存储数据的存储器位单元阵列，所述存储器位单元阵列被布置为多个行和多个列，其中：
所述行的第一部分连接到第一读取位线并且不连接到第二读取位线；并且
所述行的第二部分连接到所述第二读取位线并且不连接到所述第一读取位线；并且
其中响应于接收到以包括第一存储器位单元的所述第一部分的行作为目标的第一读取操作的指示，所述存储器位单元阵列被配置为经由第一非对称读取访问电路向所述第一读取位线传送存储在所述第一存储器位单元中的第一数据。
2.根据权利要求1所述的电路，其中：
所述多个行的所述第一部分包括所述多个行中的奇数编号行；并且
所述多个行的所述第二部分包括所述多个行中的偶数编号行。
3.根据权利要求1所述的电路，其中响应于接收到以包括第二存储器位单元的所述第二部分的行作为目标的第二读取操作，所述存储器位单元阵列被配置为经由包括比N型晶体管更多的P型晶体管的第二非对称读取访问电路向所述第二读取位线传送存储在所述第二存储器位单元中的第二数据。
4.根据权利要求3所述的电路，其中所述存储器位单元阵列被配置为在同一时钟循环中传送所述第一数据和所述第二数据。
5.根据权利要求3所述的电路，其中所述第二非对称读取访问电路仅包括P型晶体管。
6.根据权利要求5所述的电路，其中所述电路进一步包括预充电电路，所述预充电电路被配置为将所述第二读取位线预充电到地电位参考电平。
7.根据权利要求5所述的电路，其中所述第二非对称读取访问电路包括第一P型晶体管，所述第一P型晶体管被配置为在其栅极端子上接收由数据存储电路存储的所述数据的互补值。
8.根据权利要求7所述的电路，其中所述第二非对称读取访问电路包括与所述第一P型晶体管串联的第二P型晶体管，所述第二P型晶体管被配置为：
在其栅极端子上接收作为所述第二读取操作的所述指示的读取字线；以及
在其漏极端子上接收所述第二读取位线。
9.一种方法，包括：
将数据存储在被布置为多个行和多个列的存储器位单元阵列中，其中：
所述行的第一部分连接到第一读取位线并且不连接到第二读取位线；并且
所述行的第二部分连接到所述第二读取位线并且不连接到所述第一读取位线；并且
其中响应于接收到以包括第一存储器位单元的所述第一部分的行作为目标的第一读取操作的指示，经由第一非对称读取访问电路向所述第一读取位线传送存储在所述第一存储器位单元中的第一数据。
10.根据权利要求9所述的方法，其中：
所述多个行的所述第一部分包括所述多个行中的奇数编号行；并且
所述多个行的所述第二部分包括所述多个行中的偶数编号行。
11.根据权利要求9所述的方法，其中响应于接收到以包括第二存储器位单元的所述第二部分的行作为目标的第二读取操作，所述方法进一步包括经由包括比N型晶体管更多的P型晶体管的第二非对称读取访问电路向所述第二读取位线传送存储在所述第二存储器位单元中的第二数据。
12.根据权利要求11所述的方法，进一步包括由所述存储器位单元阵列在同一时钟循环中传送所述第一数据和所述第二数据。
13.根据权利要求11所述的方法，其中所述第二非对称读取访问电路仅包括P型晶体管。
14.根据权利要求13所述的方法，进一步包括将所述第二读取位线预充电到地电位参考电平。
15.一种标准单元布局，包括：
多个存储器位单元；
其中包括第一存储器位单元和第二存储器位单元的所述多个存储器位单元中的相邻存储器位单元的给定布局包括：
位于所述给定布局的外侧边缘上的多个金属栅极，每个金属栅极被配置为接收写入字线和所述写入字线的互补值中的一者；以及
仅位于N型扩散上方的第一多个金属栅极，所述第一多个金属栅极被配置为至少接收所述第一存储器位单元的读取字线。
16.根据权利要求15所述的标准单元布局，其中所述给定布局包括小于所述相邻位单元中的每个位单元的布局中的金属栅极最大数量之和除以相邻位单元数量的每位单元接触栅极间距数量。
17.根据权利要求16所述的标准单元布局，其中所述给定布局进一步包括仅位于P型扩散上方的第二多个金属栅极，所述第二多个金属栅极被配置为至少接收所述第二存储器位单元的读取字线，其中所述第二多个金属栅极与所述第一多个金属栅极在同一轨道中对准。
18.根据权利要求17所述的标准单元布局，其中所述第一存储器位单元包括第一虚拟栅极，所述第一虚拟栅极放置在位于所述给定布局的最外边缘之间的所述第一存储器位单元的第一边缘处的P型扩散和N型扩散两者上方。
19.根据权利要求18所述的标准单元布局，其中所述第二存储器位单元包括第二虚拟栅极，所述第二虚拟栅极放置在位于所述给定布局的最外边缘之间的所述第二存储器位单元的第二边缘处的P型扩散和N型扩散两者上方，其中所述第一边缘和所述第二边缘与所述给定布局的不同轨道对准。
20.根据权利要求18所述的标准单元布局，其中所述第一存储器位单元和所述第二存储器位单元不共享读取位线。
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| JP2009238332A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体記憶装置 |
| US8971096B2 (en) * | 2013-07-29 | 2015-03-03 | Qualcomm Incorporated | Wide range multiport bitcell |
| US9257172B2 (en) * | 2014-02-28 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-port memory cell |
| US9536596B2 (en) * | 2014-08-26 | 2017-01-03 | Qualcomm Incorporated | Three-port bit cell having increased width |
| US9336864B2 (en) * | 2014-08-29 | 2016-05-10 | Qualcomm Incorporated | Silicon germanium read port for a static random access memory register file |
| US9401200B1 (en) * | 2014-12-22 | 2016-07-26 | Altera Corporation | Memory cells with p-type diffusion read-only port |
| US9916889B1 (en) * | 2016-12-01 | 2018-03-13 | Intel Corporation | Memory circuitry with row-wise gating capabilities |
| US10431576B1 (en) * | 2018-04-20 | 2019-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell array and method of manufacturing same |
| US10803928B2 (en) * | 2018-06-18 | 2020-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low voltage memory device |
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