JPH1117017A

JPH1117017A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH1117017A
Application number: JP9170748A
Authority: JP
Inventors: Makoto Yoshida; 吉田　　誠; Takahiro Kumauchi; 隆宏熊内; Yoshitaka Tadaki; ▲芳▼▲隆▼ 只木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-06-26
Filing date: 1997-06-26
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】容易な製造プロセスによって、高信頼度のヒ
ューズが形成できるヒューズを有する半導体集積回路装
置およびその製造方法を提供する。【解決手段】ヒューズ１は、フローティングゲートと
してのゲート電極１２を有するＮチャネルＭＯＳＦＥＴ
を用いている。そして、ヒューズ１としてのＮチャネル
ＭＯＳＦＥＴにおけるゲート電極１２に電子線装置を使
用して、電子を注入することにより、ゲート電極１２に
電子を蓄積させて、しきい電圧を変動させ、ヒューズ１
を電気的に切断状態とするものである。また、他の態様
のヒューズ１として、フローティングゲートとしてのゲ
ート電極１２を有するＰチャネルＭＯＳＦＥＴを用いて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、容易な製造プロセ
スによって、高信頼度のヒューズが形成できるヒューズ
を有する半導体集積回路装置に適用して有効な半導体集
積回路装置およびその製造方法に関するものである。

【０００２】

【従来の技術】ところで、本発明者は、ヒューズを有す
る半導体集積回路装置について検討した。以下は、本発
明者によって検討された技術であり、その概要は次のと
おりである。

【０００３】すなわち、ＤＲＡＭ（Dynamic Random Acc
ess Memory）などのメモリ系を有する半導体集積回路装
置において、半導体メモリの電気的特性不良を救済する
などの目的のために、欠陥救済用ヒューズなどのヒュー
ズ（ヒューズ素子）を適用しているものがある。

【０００４】そのヒューズとして、ＭＯＳＦＥＴ（Meta
l Oxide Semiconductor Field Effect Transistor ）の
ゲート電極または多層配線層における配線層と同一工程
によって形成されている多結晶シリコン膜からなる多結
晶シリコンヒューズが使用されている。

【０００５】なお、ＤＲＡＭを有する半導体集積回路装
置について記載されている文献としては、例えば特開平
３−２１４６６９号公報に記載されているものがある。

【０００６】

【発明が解決しようとする課題】ところが、前述したヒ
ューズは、レーザーにより溶断する構造のものであるこ
とにより、多結晶シリコンヒューズが融点に達する高い
エネルギー密度が必要であるので、レーザーのビーム径
が絞れないことと溶融による体積変動の応力を緩和する
ため、隣接する多結晶シリコンヒューズの間隔を１０μ
m 程度確保する必要がある。そのため、多結晶シリコン
ヒューズが配置されている領域の面積が大きくなるとい
う問題点が発生している。

【０００７】また、前述したヒューズは、レーザーによ
り溶断する構造のものであることにより、レーザーのエ
ネルギーを多結晶シリコンヒューズに吸収させるので、
多結晶シリコンヒューズの上の酸化シリコン膜などの保
護絶縁膜を除去する必要があり、保護絶縁膜の表面に数
μm の段差が発生する。そのため、急峻な段差が半導体
集積回路装置の製造工程に影響を与えないように、多結
晶シリコンヒューズの上の保護絶縁膜における開孔部と
その周辺との間にレイアウト余裕が必要となるので、多
結晶シリコンヒューズが配置されている領域の面積が大
きくなるという問題点が発生している。

【０００８】また、前述したヒューズは、レーザーによ
り溶断する構造のものであることにより、露出した多結
晶シリコンヒューズが水分の侵入により誤動作すること
を防ぐことにより、多結晶シリコンヒューズの加工後、
保護絶縁膜を堆積させ、パッドを再度開孔するプロセス
が必要である。そのため、工程数が増加するだけでな
く、保護絶縁膜の堆積やパッドの領域の保護絶縁膜に開
孔するプロセスにおける熱処理などによって、良ビット
が不良ビットとなることがあり、チップ救済が不可能と
なるという問題点が発生している。

【０００９】本発明の目的は、容易な製造プロセスによ
って、高信頼度のヒューズが形成できるヒューズを有す
る半導体集積回路装置およびその製造方法を提供するこ
とにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１２】すなわち、本発明の半導体集積回路装置
は、ヒューズとして、フローティングゲートを有するＭ
ＯＳＦＥＴを用いているものである。

【００１３】また、本発明の半導体集積回路装置の製造
方法は、半導体基板などの基板の表面にゲート絶縁膜を
有するＭＯＳＦＥＴを複数個形成する工程と同一の工程
を使用して、ヒューズとしてのフローティングゲートを
有するＭＯＳＦＥＴを形成する工程を有するものであ
る。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。

【００１５】（実施の形態１）図１は、本発明の実施の
形態１である半導体集積回路装置のヒューズ近傍の回路
を示す回路図である。

【００１６】図１に示すように、本実施の形態の半導体
集積回路装置は、ＤＲＡＭを有するものであり、ヒュー
ズ１は、救済回路の領域に配置されているものである。

【００１７】ヒューズ１の上には、救済回路における電
源（例えば3.３Ｖの電源電圧の電源）２が電気的に接続
されており、ヒューズ１の下には救済回路のＭＯＳＦＥ
Ｔ３などが電気的に接続されている。

【００１８】図１において、４は、電源（例えば０Ｖの
基準電圧の電源）である。５は、リセット信号である。
６は、アドレス信号である。７は、アドレス信号であ
る。

【００１９】また、図１において、ヒューズ１を備えて
いる救済回路は、右と左の２回路を示しているだけであ
るが、実際には、図１に示しているヒューズ１を備えて
いる救済回路が、右方向に複数個配置されている。ま
た、実際には、図１に示しているヒューズ１を備えてい
る救済回路が、列状態に複数個配置されていると共にそ
の列が例えば２列などの複数列配置されている。

【００２０】図２は、本実施の形態の半導体集積回路装
置におけるヒューズ近傍の透視的平面を示す平面図であ
る。図３は、図２におけるＡ−Ａ矢視断面を示す断面図
である。図４は、図２におけるＢ−Ｂ矢視断面を示す断
面図である。

【００２１】図２〜図４に示すように、本実施の形態の
半導体集積回路装置におけるヒューズ１は、フローティ
ングゲート（ゲート電極）を有するＭＯＳＦＥＴを用い
ている。

【００２２】すなわち、本実施の形態の半導体集積回路
装置におけるヒューズ１としてのフローティングゲート
を有するＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴであ
り、例えば単結晶シリコンからなるｐ型の半導体基板
（基板）８の選択的な領域の上に形成されている。ゲー
ト電極（フローティングゲート）１２の下には例えば酸
化シリコン膜などからなるゲート絶縁膜１１があり、そ
のゲート絶縁膜１１の下のＭＯＳＦＥＴのチャネル部に
は半導体基板８よりも不純物濃度が低いｐ型の半導体領
域１０が形成されている。この場合、ｐ型の半導体基板
８の不純物濃度が１０¹⁷〜１０¹⁸／cm³である場合、ｐ
型の半導体領域１０の不純物濃度は１０¹⁰〜１０¹⁶／cm
³としており、例えば１０¹⁴／cm³としている。また、
ｐ型の半導体領域１０の他の態様として、ｐ型の半導体
基板８とは逆の導電型のｎ型の半導体領域を採用するこ
とができる。

【００２３】また、ゲート電極１２の上に例えば酸化シ
リコン膜などからなる保護絶縁膜１３が形成されてお
り、ゲート電極１２の側壁には、例えば酸化シリコン膜
などからなる側壁絶縁膜（サイドウォールスペーサ）１
４が形成されている。

【００２４】また、ＮチャネルＭＯＳＦＥＴのソースと
なっているｎ型の半導体領域１５にプラグ１７を介して
救済回路における配線層１８が電気的に接続されてい
る。また、ＮチャネルＭＯＳＦＥＴのドレインとなって
いるｎ型の半導体領域１５にプラグ１７を介して救済回
路における配線層１８が電気的に接続されている。

【００２５】また、半導体基板８の上に形成されている
例えば酸化シリコン膜などからなる絶縁膜１６の上に、
例えば酸化シリコン膜などからなる絶縁膜１９が形成さ
れており、ゲート電極１２の一部の上の絶縁膜１９に溝
２０が形成されている。

【００２６】この場合、絶縁膜１９は、周辺回路におけ
る多層配線構造における層間絶縁膜と同一のものであ
り、複数の層間絶縁膜からなっているものである。ま
た、絶縁膜１９に形成されている溝２０は、ヒューズ１
としてのＭＯＳＦＥＴにおけるゲート電極１２に電子線
（電子ビーム）装置を使用して、電子（電子線）を注入
（照射）する際に確実に電子がゲート電極１２に注入さ
れるために、その領域の絶縁膜１９を取り除いている部
分の溝である。

【００２７】次に、本実施の形態の半導体集積回路装置
におけるヒューズ１の機能および効果などを説明する。

【００２８】すなわち、本実施の形態の半導体集積回路
装置におけるヒューズ１は、フローティングゲート（ゲ
ート電極）を有するＮチャネルＭＯＳＦＥＴを用いてい
る。

【００２９】そして、ヒューズ１としてのＮチャネルＭ
ＯＳＦＥＴにおけるゲート電極１２に電子線装置を使用
して、電子を注入することにより、ゲート電極１２に電
子を蓄積させて、しきい電圧を変動させ、ヒューズ１を
電気的に切断状態とするものである。

【００３０】この場合、ヒューズ１を切断状態にする作
業として、ゲート電極１２に電子線装置を使用して、電
子を注入する作業として、救済などの操作の必要性に応
じて、多数のチップが配置されている半導体基板８から
なるウエハ状態またはウエハ状態のチップを分離（機械
的な切断）した後の単独化したチップ状態によって行う
ことができる。

【００３１】また、ヒューズ１を切断状態にする作業と
して、ゲート電極１２に電子線装置を使用して、電子を
注入していることにより、高エネルギー密度のレーザー
に比較し、電子線のビーム径は数桁小さいので、位置精
度を高くすることができる。

【００３２】また、ヒューズ１を切断状態にするため
に、ゲート電極１２に電子を蓄積させる技術を採用して
いることにより、ヒューズ１が破壊されることがないの
で、従来のヒューズの溶断による体積変動によるストレ
スを考慮したレイアウト余裕の確保が不要となる。ま
た、従来のヒューズにおける破壊された絶縁膜とヒュー
ズとの接触部からの水や可動イオンの侵入によるデバイ
スの破壊を防止することができる。

【００３３】本実施の形態の半導体集積回路装置におけ
るヒューズ１は、フローティングゲート（ゲート電極）
を有するＮチャネルＭＯＳＦＥＴを用いている。また、
ヒューズ１としてのＮチャネルＭＯＳＦＥＴのソースお
よびドレインとしてのｎ型の半導体領域１５に救済回路
が電気的に接続されている。

【００３４】また、ヒューズ１としてのＮチャネルＭＯ
ＳＦＥＴのゲート電極１２は、フローティングゲート状
態であり、ヒューズ１を切断状態にする作業として、ゲ
ート電極１２に電子線装置を使用して、電子を注入する
ことにより、ゲート電極１２に電子を蓄積させて、しき
い電圧を変動させ、ヒューズ１を電気的に切断状態とす
るものである。

【００３５】この場合の動作原理を図５に示している。
図５における電流は、ソースとドレインとの間に流れる
電流である。図５からも明かのように、ヒューズ１とし
てＮチャネルＭＯＳＦＥＴを用いた場合、フローティン
グゲート状態のゲート電極１２に電子が蓄積されること
により、しきい電圧が正（プラス＋方向）にシフトす
る。そして、チャネル部の不純物濃度を調整することに
より、しきい電圧の初期値を負に設定しておけば、ヒュ
ーズ１としてのＮチャネルＭＯＳＦＥＴはオン状態から
オフ状態にすることができる。

【００３６】また、本実施の形態のヒューズ１としての
ＮチャネルＭＯＳＦＥＴの他の態様として、Ｐチャネル
ＭＯＳＦＥＴを用いたヒューズ１とすることにより、動
作状態が図６に示すようになるので、ヒューズ１として
のＰチャネルＭＯＳＦＥＴはオフ状態からオン状態（電
気的に接続された状態）にすることができる。その結
果、ヒューズ１としてＰチャネルＭＯＳＦＥＴを用いる
ことにより、アンチヒューズとしてのヒューズの態様と
することができる。

【００３７】したがって、本実施の形態の半導体集積回
路装置におけるヒューズ１は、フローティングゲート
（ゲート電極）を有するＭＯＳＦＥＴを使用しているこ
とにより、従来のヒューズと比較して、ヒューズ１の面
積を小さくすることができる。また、ヒューズ１の動作
などの信頼度を高くできることにより、高信頼度のヒュ
ーズ１とすることができる。

【００３８】次に、本実施の形態の半導体集積回路装置
の製造方法を説明する。

【００３９】まず、例えば単結晶シリコンからなるｐ型
の半導体基板（基板）８にｐ型のウエルとｎ型のウエル
（図示を省略）を形成した後、半導体基板８の表面の選
択的な領域を熱酸化してＬＯＣＯＳ（Local Oxidation
of Silicon）構造の酸化シリコン膜からなる素子分離用
のフィールド絶縁膜９を形成する。

【００４０】次に、ヒューズ１となるＭＯＳＦＥＴのチ
ャネル部を含む領域の半導体基板８に、イオン注入法を
使用してリンなどのｎ型の不純物をイオン注入して、半
導体基板８よりも不純物濃度が低いｐ型の半導体領域１
０を形成する。この場合、ｐ型の半導体基板８の不純物
濃度が１０¹⁷〜１０¹⁸／cm³である場合、ｐ型の半導体
領域１０の不純物濃度は１０¹⁰〜１０¹⁶／cm³としてお
り、例えば１０¹⁴／cm³としている。また、ｐ型の半導
体領域１０の他の態様として、ｐ型の半導体基板８とは
逆の導電型のｎ型の半導体領域を採用することができ
る。

【００４１】次に、半導体基板８の表面に例えば酸化シ
リコン膜などからなるゲート絶縁膜１１を形成した後、
半導体基板８の上に、ＣＶＤ（Chemical Vapor Deposit
ion）法を使用して、ゲート電極１２となる導電性の多
結晶シリコン膜を堆積し、その後、多結晶シリコン膜の
上に例えば酸化シリコン膜などからなる保護絶縁膜１３
を堆積する。その後、リソグラフィ技術および選択エッ
チング技術を用いて、保護絶縁膜１３および多結晶シリ
コン膜をパターン化して、多結晶シリコン膜からなるゲ
ート電極１２を形成する。次に、ゲート電極１２の側壁
に、酸化シリコン膜などからなる側壁絶縁膜（サイドウ
ォールスペーサ）１４を形成する。

【００４２】その後、半導体基板８およびｐ型のウエル
に例えばリンなどのｎ型の不純物をイオン注入し、拡散
してＮチャネルＭＯＳＦＥＴのソースおよびドレインと
なるｎ型の半導体領域１５を形成する。また、図示を省
略しているが、ｐ型のウエルに例えばホウ素などのｐ型
の不純物をイオン注入し、拡散してＰチャネルＭＯＳＦ
ＥＴのソースおよびドレインとなるｐ型の半導体領域を
形成する。

【００４３】次に、半導体基板８の上に例えば酸化シリ
コン膜などからなる絶縁膜１６をＣＶＤ法を使用して堆
積した後、例えばエッチバック法または化学機械研磨
（ＣＭＰ）法などにより表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１６を形成
する。その後、リソグラフィ技術および選択エッチング
技術を用いて、絶縁膜１６の選択的な領域にスルーホー
ルを形成した後、スルーホールに例えば導電性多結晶シ
リコンまたはタングステンなどの導電性材料を埋め込ん
で、スルーホールにプラグ１７を形成する。

【００４４】次に、半導体基板１の上に、例えばアルミ
ニウム層などからなる配線層１８を形成する。次に、図
示を省略しているが、ＤＲＡＭのＣＯＢ（Capacitor Ov
er Bitline）型メモリセルとなっているＭＯＳＦＥＴの
上に、キャパシタを形成する。この場合、キャパシタ
は、キャパシタの下部電極であるストレージ・ノード
（蓄積電極）とキャパシタの誘電体膜とキャパシタの上
部電極であるプレート電極とからなっている。

【００４５】その後、半導体基板８の上に層間絶縁膜と
配線層とからなる多層配線構造の配線層を形成する。図
３および図４における１９は、多層配線構造の複数の層
間絶縁膜が堆積されている絶縁膜を示すものである。

【００４６】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、ヒューズ１となるＭＯＳＦＥＴのゲ
ート電極１２の選択的な領域の上に、溝２０を形成す
る。ただし、この溝２０は電子線装置による電子線のエ
ネルギーを上げることができれば不要である。

【００４７】なお、前述した本実施の形態の半導体集積
回路装置の製造方法は、ヒューズ１としてのＭＯＳＦＥ
Ｔは、ＮチャネルＭＯＳＦＥＴであるが、別の態様とし
て、ＰチャネルＭＯＳＦＥＴをヒューズ１としてのＭＯ
ＳＦＥＴとして製造することができる。

【００４８】前述した本実施の形態の半導体集積回路装
置の製造方法によれば、ヒューズ１としてのＭＯＳＦＥ
Ｔの製造工程は、ヒューズ１に電気的に接続されている
救済回路におけるＭＯＳＦＥＴなどの複数個のＭＯＳＦ
ＥＴの製造工程と同一の工程を使用していることによ
り、簡単で容易な製造工程を使用して、ヒューズ１を製
造することができる。

【００４９】また、ヒューズ１としてのＭＯＳＦＥＴ
は、ヒューズ１に電気的に接続されている救済回路にお
けるＭＯＳＦＥＴなどの複数個のＭＯＳＦＥＴと同一の
工程を使用して製造できることにより、微細加工ができ
ると共に製造歩留りを高めることができるので、チップ
の面積の低減化や高集積度化ができ、しかもコスト低減
ができる。

【００５０】（実施の形態２）図７は、本発明の実施の
形態２である半導体集積回路装置におけるヒューズ近傍
の透視的平面を示す平面図である。図８は、図７におけ
るＡ−Ａ矢視断面を示す断面図である。なお、図７にお
けるＢ−Ｂ矢視断面を示す断面図は、図４とほぼ同一で
あることにより、図示を省略する。

【００５１】図７および図８に示すように、本実施の形
態の半導体集積回路装置におけるヒューズ１は、前述し
た実施の形態１のフローティングゲート（ゲート電極）
を有するＭＯＳＦＥＴにおけるゲート電極１２をフィー
ルド絶縁膜９の上に延長しており、その延長しているゲ
ート電極１２ａの一部の上の絶縁膜１９に溝２０を形成
しているものである。ただし、この溝２０は電子線装置
による電子線のエネルギーを上げることができれば不要
である。

【００５２】また、本実施の形態の半導体集積回路装置
は、ヒューズ１としてのＮチャネルＭＯＳＦＥＴにおけ
るゲート電極１２ａに電子線装置を使用して、電子を注
入することにより、ゲート電極１２に電子を蓄積させ
て、しきい電圧を変動させ、ヒューズ１を電気的に切断
状態とするものである。

【００５３】したがって、本実施の形態の半導体集積回
路装置によれば、ゲート絶縁膜１１の上のゲート電極１
２ではなくてフィールド絶縁膜９の上のゲート電極１２
ａに、電子を注入していることにより、電子を注入する
際に電子線の加速エネルギーをどれだけ大きくしてもゲ
ート絶縁膜１１を破壊することを防止することができ
る。

【００５４】また、本実施の形態の半導体集積回路装置
によれば、フィールド絶縁膜９の上のゲート電極１２ａ
の面積を必要に応じて大きくすることができることによ
り、その領域に電子を注入して、ゲート電極１２に電子
を蓄積する場合に、電子収集効率を向上させることがで
きる。

【００５５】（実施の形態３）図９は、本発明の実施の
形態３である半導体集積回路装置におけるヒューズ近傍
の透視的平面を示す平面図である。図１０は、図９にお
けるＡ−Ａ矢視断面を示す断面図である。なお、図９に
おけるＢ−Ｂ矢視断面を示す断面図は、図４とほぼ同一
であることにより、図示を省略する。

【００５６】図９および図１０に示すように、本実施の
形態の半導体集積回路装置におけるヒューズ１は、前述
した実施の形態１のフローティングゲート（ゲート電
極）を有するＭＯＳＦＥＴにおけるゲート電極１２をフ
ィールド絶縁膜９の上に形成されている配線層に電気的
に接続しているものである。

【００５７】ゲート電極１２に電気的に接続されている
配線層としては、フィールド絶縁膜９の上に形成されて
いるものであり、ゲート電極１２と電気的に接続されて
いるプラグ２１を介して１層目の配線層２２と、配線層
２２と電気的に接続されているプラグ２４を介して２層
目の配線層２５を使用している。

【００５８】また、本実施の形態の半導体集積回路装置
は、ヒューズ１としてのＮチャネルＭＯＳＦＥＴにおけ
るゲート電極１２に電気的に接続されている配線層２５
に、電子線装置を使用して、電子を注入することによ
り、ゲート電極１２に電子を蓄積させて、しきい電圧を
変動させ、ヒューズ１を電気的に切断状態とするもので
ある。

【００５９】この場合、配線層２２, ２５とプラグ２
１, ２４と絶縁膜２３, ２６は、半導体集積回路装置に
おける多層配線構造の配線層を形成する製造工程と同一
の工程を使用して形成されているものである。そのた
め、配線層２２, ２５には例えばアルミニウムなどの種
々の材料を使用でき、プラグ２１, ２４にはタングステ
ンなどの種々の材料を使用でき、絶縁膜２３, ２６には
酸化シリコンなどの種々の材料を使用できる。

【００６０】したがって、本実施の形態の半導体集積回
路装置によれば、ゲート絶縁膜１１の上のゲート電極１
２ではなくてフィールド絶縁膜９の上の配線層２５に、
電子を注入していることにより、電子を注入する際に電
子線の加速エネルギーをどれだけ大きくしてもゲート絶
縁膜１１を破壊することを防止することができる。

【００６１】また、本実施の形態の半導体集積回路装置
によれば、フィールド絶縁膜９の上の配線層２５の面積
を必要に応じて大きくすることができることにより、そ
の領域に電子を注入して、ゲート電極１２に電子を蓄積
する場合に、電子収集効率を向上させることができる。

【００６２】さらに、本実施の形態の半導体集積回路装
置によれば、フィールド絶縁膜９の上の配線層２５に電
子を注入して、ゲート電極１２に電子を蓄積するもので
あることにより、配線層２５の位置を半導体基板８の位
置から高くすることができるので、配線層２５の上の絶
縁膜２６に急峻な段差ができてしまう溝を形成すること
が省略できる。

【００６３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００６４】例えば、本発明の半導体集積回路装置およ
びその製造方法は、ヒューズとしてのＭＯＳＦＥＴを形
成している半導体基板をＳＯＩ（Silicon on Insulato
r）基板などの基板に変更することができ、ＭＯＳＦＥ
Ｔ、ＣＭＯＳＦＥＴおよびＢｉＣＭＯＳＦＥＴなどの種
々の半導体素子を組み合わせた態様の半導体集積回路装
置およびその製造方法とすることができる。

【００６５】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤＲ
ＡＭまたはＳＲＡＭ（Static Random Access Memory ）
などのメモリ系を有する半導体集積回路装置およびその
製造方法に適用できる。

【００６６】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴ、バイポーラトランジス
タなどを構成要素とするロジック系などの種々の半導体
集積回路装置およびその製造方法に適用できる。

【００６７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６８】（１）．本発明の半導体集積回路装置によ
れば、ヒューズとして、フローティングゲート（ゲート
電極）を有するＭＯＳＦＥＴを使用していることによ
り、従来のヒューズと比較して、ヒューズの面積を小さ
くすることができる。また、ヒューズの動作などの信頼
度を高くできることにより、高信頼度のヒューズとする
ことができる。

【００６９】（２）．本発明の半導体集積回路装置によ
れば、ヒューズとして、フローティングゲートを有する
ＭＯＳＦＥＴを使用し、そのゲート電極をフィールド絶
縁膜の上に延長しており、その延長しているゲート電極
に電子を注入することにより、ゲート電極に電子を蓄積
させて、しきい電圧を変動させ、ヒューズを電気的に切
断状態とするものである。

【００７０】また、本発明の半導体集積回路装置によれ
ば、ヒューズとして、フローティングゲートを有するＭ
ＯＳＦＥＴを使用し、そのゲート電極をフィールド絶縁
膜の上に形成されている配線層に電気的に接続して、そ
の配線層に電子を注入することにより、ゲート電極に電
子を蓄積させて、しきい電圧を変動させ、ヒューズを電
気的に切断状態とするものである。

【００７１】したがって、本発明の半導体集積回路装置
によれば、ゲート絶縁膜の上のゲート電極ではなくてフ
ィールド絶縁膜の上のゲート電極または配線層に、電子
を注入していることにより、電子を注入する際に電子線
の加速エネルギーをどれだけ大きくしてもゲート絶縁膜
を破壊することを防止することができる。

【００７２】また、本発明の半導体集積回路装置によれ
ば、フィールド絶縁膜の上のゲート電極または配線層の
面積を必要に応じて大きくすることができることによ
り、その領域に電子を注入して、ゲート電極に電子を蓄
積する場合に、電子収集効率を向上させることができ
る。

【００７３】（３）．本発明の半導体集積回路装置の製
造方法によれば、ヒューズとしてのＭＯＳＦＥＴの製造
工程は、ヒューズに電気的に接続されている救済回路に
おけるＭＯＳＦＥＴなどの複数個のＭＯＳＦＥＴの製造
工程と同一の工程を使用していることにより、簡単で容
易な製造工程を使用して、ヒューズを製造することがで
きる。

【００７４】また、ヒューズとしてのＭＯＳＦＥＴは、
ヒューズに電気的に接続されている救済回路におけるＭ
ＯＳＦＥＴなどの複数個のＭＯＳＦＥＴと同一の工程を
使用して製造できることにより、微細加工ができると共
に製造歩留りを高めることができるので、チップの面積
の低減化や高集積度化ができ、しかもコスト低減ができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体集積回路装
置のヒューズ近傍の回路を示す回路図である。

【図２】本発明の実施の形態１である半導体集積回路装
置におけるヒューズ近傍の透視的平面を示す平面図であ
る。

【図３】図２におけるＡ−Ａ矢視断面を示す断面図であ
る。

【図４】図２におけるＢ−Ｂ矢視断面を示す断面図であ
る。

【図５】本発明のヒューズとしてのＮチャネルＭＯＳＦ
ＥＴのゲート電極と電流との関係を示すグラフ図であ
る。

【図６】本発明のヒューズとしてのＰチャネルＭＯＳＦ
ＥＴのゲート電極と電流との関係を示すグラフ図であ
る。

【図７】本発明の実施の形態２である半導体集積回路装
置におけるヒューズ近傍の透視的平面を示す平面図であ
る。

【図８】図７におけるＡ−Ａ矢視断面を示す断面図であ
る。

【図９】本発明の実施の形態３である半導体集積回路装
置におけるヒューズ近傍の透視的平面を示す平面図であ
る。

【図１０】図９におけるＡ−Ａ矢視断面を示す断面図で
ある。

【符号の説明】

１ヒューズ２電源３ＭＯＳＦＥＴ４電源５リセット信号６アドレス信号７アドレス信号８半導体基板（基板）９フィールド絶縁膜１０半導体領域１１ゲート絶縁膜１２ゲート電極１２ａゲート電極１３保護絶縁膜１４側壁絶縁膜１５半導体領域１６絶縁膜１７プラグ１８配線層１９絶縁膜２０溝２１プラグ２２配線層２３絶縁膜２４プラグ２５配線層２６絶縁膜

Claims

【特許請求の範囲】

【請求項１】ヒューズとして、フローティングゲート
を有するＭＯＳＦＥＴを用いていることを特徴とする半
導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記ヒューズとしてのＭＯＳＦＥＴは、Ｎチャネ
ルＭＯＳＦＥＴであり、フローティングゲートとしての
ゲート電極に、電子線装置を使用して、電子が注入され
て、前記ゲート電極に電子が蓄積されて、前記ヒューズ
が電気的に切断されていることを特徴とする半導体集積
回路装置。
【請求項３】請求項１記載の半導体集積回路装置であ
って、前記ヒューズとしてのＭＯＳＦＥＴは、Ｐチャネ
ルＭＯＳＦＥＴであり、フローティングゲートとしての
ゲート電極に、電子線装置を使用して、電子が注入され
て、前記ゲート電極に電子が蓄積されて、前記ヒューズ
が電気的に接続されていることを特徴とする半導体集積
回路装置。
【請求項４】請求項１〜３のいずれか１項に記載の半
導体集積回路装置であって、前記フローティングゲート
としてのゲート電極は、フィールド絶縁膜の上に延長さ
れていることを特徴とする半導体集積回路装置。
【請求項５】請求項１〜３のいずれか１項に記載の半
導体集積回路装置であって、前記フローティングゲート
としてのゲート電極には、フィールド絶縁膜の上に形成
されている配線層が電気的に接続されていることを特徴
とする半導体集積回路装置。
【請求項６】請求項５記載の半導体集積回路装置であ
って、前記配線層の上の絶縁膜に溝が形成されていない
ことを特徴とする半導体集積回路装置。
【請求項７】請求項１〜６のいずれか１項に記載の半
導体集積回路装置であって、前記ヒューズは、ＤＲＡＭ
の救済回路に電気的に接続されていることを特徴とする
半導体集積回路装置。
【請求項８】半導体基板の表面にゲート絶縁膜を有す
るＭＯＳＦＥＴを複数個形成する工程と同一の工程を使
用して、ヒューズとしてのフローティングゲートを有す
るＭＯＳＦＥＴを形成する工程を有することを特徴とす
る半導体集積回路装置の製造方法。
【請求項９】請求項８記載の半導体集積回路装置の製
造方法であって、前記ヒューズとしてのＭＯＳＦＥＴ
は、ＮチャネルＭＯＳＦＥＴまたはＰチャネルＭＯＳＦ
ＥＴであることを特徴とする半導体集積回路装置の製造
方法。