JPH10284494A

JPH10284494A - 半導体装置

Info

Publication number: JPH10284494A
Application number: JP9100887A
Authority: JP
Inventors: Masayuki Taira; 雅之平; Shunichi Sukegawa; 俊一助川; Shinji Bessho; 真次別所; Michio Nishimura; 美智夫西村; Hiroyuki Uchiyama; 博之内山; Tsutomu Takahashi; 勉高橋; Yasushi Takahashi; 康高橋; Koji Arai; 公司荒井
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1997-04-03
Filing date: 1997-04-03
Publication date: 1998-10-23

Abstract

(57)【要約】（修正有）【課題】半導体基板上で相隣接する領域間の段差を簡
易かつ効果的に緩和し、信頼性の高い配線を形成できる
ようにする。【解決手段】メモリセルアレイ部ＭＡと周辺回路部Ｐ
Ｃとの境界部に沿って低位側の周辺回路部ＰＣ内に段差
緩和用のポリシリコン膜ＦＧをフィールド酸化膜１２上
に設け、境界部における両領域ＭＡ，ＰＣ（ＰＣA ）間
の高低差を大幅に緩和し、これによってＢＰＳＧ層３８
におけるグローバル段差も大幅に緩和または低減する。
これにより、配線工程においては、該境界部付近のグロ
ーバル段差がなだらかで高低差が小さいため、フォトリ
ソグラフィ時のフォトレジストの露光ないし加工を設計
パターン通りに行え、ＢＰＳＧ層３８上に形成される各
配線間の短絡や断線を生じることはない。また、該段差
緩和用のポリシリコン膜ＦＧは接地電位に接続されてい
るため、カップリング・ノイズを起こすおそれもない。

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、半導体基板上の相
隣接する領域の間で高低差がある半導体装置に関する。

【００２０】

【従来の技術】最近のダイナミックＲＡＭの多くは、ス
タックド・キャパシタ・セルのメモリセル構造を採用し
ている。このメモリセル構造は、半導体基板の上に多層
のポリシリコンを積み上げるようにしてメモリセルのキ
ャパシタを形成するため、どうしても基板上方に突出し
た構造となる。したがって、半導体基板上にこのような
凸状のメモリセルを高密度でマトリクス状に多数配置し
てなるメモリセルアレイは、アレイ全体として凸状に隆
起した回路領域を形成する。

【００３０】一方、そのようなメモリセルアレイの回り
に配置されるセンスアンプやワード線ドライバ等の周辺
回路は、主にＭＯＳやＴＴＬ等の集積回路で構成され
る。これらの集積回路の大部分は半導体基板の主面（表
面）に形成された拡散層からなり、せいぜいＭＯＳトラ
ンジスタのゲート電極が半導体基板上で離散的に凸状を
形成するにすぎない。

【００４０】したがって、この種のダイナミックＲＡＭ
では、互いに隣接するメモリセルアレイ領域と周辺回路
領域との間で大きな高低差が存在する。

【００５０】

【発明が解決しようとする課題】上記のようなダイナミ
ックＲＡＭでは、周辺回路領域からメモリセルアレイ領
域にかけてビット線やワード線等が多層配線技術によっ
て設けられる。上層配線においては、両領域を覆うよう
にたとえばシリケートガラス層（ＢＰＳＧ層）からなる
層間絶縁膜が堆積され、次いでこの層間絶縁膜にアニー
ルまたはエッチバック等の平坦化処理が施された後、そ
の上に配線層が形成される。

【００６０】この場合、両領域に堆積した層間絶縁膜の
表面においては、メモリセルアレイ領域内では各メモリ
セル間に、周辺回路領域内では各ゲート電極の回りに、
それぞれ小さな段差（ローカル段差）が現れ、メモリセ
ルアレイ領域と周辺回路領域との境界線付近に大きな段
差（グローバル段差）が現れる。

【００７０】これらの段差のうち、各回路領域内のロー
カル段差は上記平坦化処理によって実質的に消滅する
が、境界部のグローバル段差は高低差が大きいうえ勾配
が急峻であるため、平坦化処理の後でも残ってしまう。

【００８０】この結果、配線工程のフォトリソグラフィ
において、上記境界部のグローバル段差で配線が断線ま
たは短絡しやすくなる。すなわち、段差部に厚く、たと
えばポジ型フォトレジストが塗布されると、フォトレジ
ストの底部まで露光できずに配線が短絡したり、段差部
の斜面による光の乱反射等でフォトレジストの非露光部
分が露光されてしまい、パターンくずれしたフォトレジ
ストをマスクにエッチングして形成される配線のパター
ン幅が変形し、これによって配線が断線することもあ
る。

【００９０】本発明は、かかる問題点に鑑みてなされた
もので、半導体基板上で相隣接する領域間の段差を簡易
かつ効果的に緩和できるようにした半導体装置を提供す
ることを目的とする。

【０１００】さらに、本発明は、半導体基板上で相隣接
する領域間の段差を緩和して信頼性の高い配線を形成で
きるようにした半導体装置を提供することを目的とす
る。

【０１１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体装置は、半導体基板上で相
隣接する第１および第２の領域の間に高低差があり、少
なくとも両領域の境界部を含む面上に両領域にわたって
絶縁膜が設けられる半導体装置において、前記半導体基
板上の前記境界部付近で前記絶縁膜の段差を緩和するた
めの部材が前記境界部に沿って設けられる構成とした。

【０１２０】本発明の第２の半導体装置は、上記第１の
半導体装置において、前記第１の領域および／または第
２の領域には１個または複数個のＭＯＳトランジスタが
含まれ、前記段差緩和用の部材がいずれかの前記ＭＯＳ
トランジスタのゲート電極と同じ材質でかつ同じ工程で
形成される導電性の膜である構成とした。

【０１３０】本発明の第３の半導体装置は、上記第１ま
たは第２の半導体装置において、前記段差緩和用の部材
が一定電位の電源端子に電気的に接続される構成とし
た。

【０１４０】また、本発明の第４の半導体装置は、上記
第１ないし第３のいずれかの半導体装置において、前記
第１および第２の領域の間で前記段差を横断する配線が
前記絶縁膜上に設けられる構成とした。

【０１５０】

【発明の実施の形態】以下、添付図を参照して本発明の
実施例を説明する。

【０１６０】図１に、本発明の一実施例によるダイナミ
ックＲＡＭのレイアウト構成を模式的に示す。このダイ
ナミックＲＡＭでは、メモリセルアレイ部ＭＡに隣接し
て、左右両側に一対のワード線ドライバ・バンク部ＰＣ
W が配置されるとともに、上下両側に一対のセンスアン
プ・バンク部ＰＣA が配置される。

【０１７０】メモリセルアレイ部ＭＡは、たとえば６４
Ｋビットの記憶容量を有し、アレイ部内でたとえば２５
６組（行）のビット線対と２５６本（列）のサブワード
線とがマトリクス状に配線され、各ワード線ＷＬと各ビ
ット線ＢＬとの交差位置にメモリセルＭ−ＣＥＬＬが接
続されている。この図の例では、各ワード線ＷＬと各ビ
ット補線ＢＬ- との交差位置にはメモリセルＭ−ＣＥＬ
Ｌが接続されない。

【０１８０】左右両側のワード線ドライバ・バンク部Ｐ
ＣW には、それぞれ１２８個のワード線ドライバＷＤが
千鳥状に配置されている。メモリセルアレイ部ＭＡ内の
２５６本のワード線ＷＬのうち、たとえば半数（１２８
本）の奇数番目のサブワード線ＷＬは左側のワード線ド
ライバ・バンク部ＰＡW 内の１２８個のワード線ドライ
バＷＤにそれぞれ接続され、残りの半数（１２８本）の
偶数番目のサブワード線ＷＬは右側のワード線ドライバ
・バンク部ＰＡW 内の１２８個のワード線ドライバＷＤ
にそれぞれ接続されている。

【０１９０】メモリセルアレイ部ＭＡの上下両側のセン
スアンプ・バンク部ＰＣA にはそれぞれ１２８個のセン
スアンプＳＡが千鳥状に配置されている。メモリセルア
レイ部ＭＡ内の２５６組のビット線対のうち、たとえば
半数（１２８組）の奇数番目のビット線対は上側センス
アンプ・バンクＰＣA 内の１２８個のセンスアンプＳＡ
にそれぞれ接続され、残りの半数（１２８組）の偶数番
目のビット線対は下側センスアンプ・バンク部ＰＣA 内
の１２８個のセンスアンプＳＡにそれぞれ接続されてい
る。

【０２００】このダイナミックＲＡＭでは、半導体基板
上に、図示のようにメモリセルアレイ部ＭＡを囲むよう
なレイアウトで、メモリセルアレイ部ＭＡと各周辺回路
部ＰＣとの間の境界部に、後述する段差緩和用の導電性
の膜ＦＧが設けられる。この導電性膜ＦＧは、一定の電
位たとえば接地電位Ｖssの電源端子に電気的に接続され
ている。

【０２１０】メモリセルアレイ部ＭＡと周辺回路部ＰＣ
との間に形成されるビット線ＢＬやワード線ＷＬ等の配
線は、上記段差緩和用の導電性膜ＦＧと交差する。しか
し、上記のように導電性膜ＦＧの電位は接地電位Ｖssに
固定されているため、それと交差する各配線との間に実
質的な寄生容量またはカップリングを生じることはな
い。したがって、たとえば或るワード線ＷＬが活性化さ
れて、その電位がＨレベルに立ち上がった時、カップリ
ング効果で隣の他のワード線も一緒にＨレベルに立ち上
がるようなおそれはない。

【０２２０】図２に、メモリセルアレイ部ＭＡ内のメモ
リセルＭ−ＣＥＬＬの構成を示す。このメモリセルＭ−
ＣＥＬＬは、スタックド・キャパシタ・セルのメモリセ
ル構造を有する。このメモリセル構造において、Ｐ型シ
リコン基板１０上のフィールド酸化膜１２によって分離
された素子領域にゲート酸化膜１４が形成され、この上
にポリシリコン等からなるワード線ＷＬおよびＳｉＯ2
層等の絶縁膜１６が形成される。また、シリコン基板１
０には、ワード線ＷＬをマスクにしたセルフアライン方
式により、Ｎ⁺ 型半導体領域１８（ソース領域）および
２０（ドレイン領域）が形成されている。

【０２３０】絶縁膜１６の一部分にはコンタクトホール
２８が形成され、そのコンタクトホール２８にはポリシ
リコンが充填され、ストレージノードのためのプラグ３
０が形成される。絶縁膜１６上にはＳｉＯ2 層２２が形
成され、そのＳｉＯ2 層２２および絶縁膜１６の一部分
にコンタクトホール４０が形成され、そのコンタクトホ
ール４０にポリシリコン等の導電性材料が充填されて、
ビット線ＢＬが形成される。また、ビット線ＢＬ上に
は、ＳｉＯ2 層２４が形成される。

【０２４０】ＳｉＯ2 層２２およびＳｉＯ2 層２４上に
は、ＳｉＯ2 層２６および下地層保護のためのＳi3Ｎ4
層４２が形成され、これらＳi3Ｎ4 層４２、ＳｉＯ2 層
２６およびＳｉＯ2 層２２の一部分にはプラグ３０に達
するスルーホール２９が形成され、このスルーホール２
９にポリシリコン層３２が形成される。このポリシリコ
ン層３２に接して円筒形のポリシリコン層３４が形成さ
れ、これらポリシリコン層３２，３４により下部キャパ
シタ電極が構成される。さらに、ポリシリコン層３２，
３４の表面に誘電体膜たとえばとＳi3Ｎ4 膜４４が被着
され、このＳi3Ｎ4 膜４４上にポリシリコン層３６から
なる上部キャパシタ電極（プレート電極）が形成され
る。

【０２５０】こうして、上下のキャパシタ電極３６，３
４および３２と誘電体膜４４とでなるキャパシタＣap
が、プラグ３０を介してソース領域１８に接続された構
成となっている。なお、図２に示したメモリセルＭ−Ｃ
ＥＬＬ等の断面構造は、説明を簡略化するために、その
構造を一部簡略化している。

【０２６０】図３に、メモリセルアレイ部ＭＡと周辺回
路部ＰＣたとえばセンスアンプ・バンク部ＰＣA との境
界付近の回路素子の断面構造を示す。なお、各部の素子
は概略的に図示している。これらの領域ＭＡ，ＰＣA 上
には、ＢＰＳＧ層を介してメインワード線、Ｙアドレス
線等の金属配線が施される。

【０２７０】図３に示すように、Ｐ型シリコン基板１０
の一主面上において、メモリセルアレイ部ＭＡの領域に
は図２に示したようなスタックセルキャパシタＣａｐ付
きのメモリセルＭ−ＣＥＬＬがアレイ状に多数個形成さ
れるとともに、各周辺回路部ＰＣ（センスアンプ・バン
ク部ＰＣA ）の領域には各周辺回路（センスアンプＳ
Ａ）を構成する所要のＭＯＳトランジスタＴＲが所定の
レイアウトで離散的に形成される。これらのＭＯＳトラ
ンジスタＴＲは、たとえばＮ⁺ 型ソース領域４２とＮ⁺
型ドレイン領域４４との間にゲート酸化膜４６を介して
ポリシリコンゲート電極４８を設けた構造からなってい
る。

【０２８０】この実施例によれば、メモリセルアレイ部
ＭＡと各周辺回路部ＰＣ（センスアンプ・バンク部ＰＣ
A ）との境界部において、低位側の各周辺回路部ＰＣ
（センスアンプ・バンク部ＰＣA ）の領域内に、段差緩
和用のポリシリコン膜ＦＧが境界部に沿ってフィールド
酸化膜１２上に形成される。周辺回路部ＰＣ（ＰＣA ）
内でＭＯＳトランジスタＴＲのポリシリコンゲート電極
４８がゲート酸化膜４６上に所定の膜厚で積層される
時、それと同時にこのポリシリコン膜ＦＧもフィールド
酸化膜１２上に同じ膜厚で積層される。

【０２９０】次いで、図４に示すように、基板１０の全
面にＣＶＤ法によってＢＰＳＧ層３８が所定の厚さに堆
積される。この堆積層３８の表面において、メモリセル
アレイ部ＭＡでは、セルキャパシタＣapの衝立高さに起
因する比較的小さな段差（ローカル段差）５０が生じる
一方、メモリセルアレイ部ＭＡの端部の外側ではセルキ
ャパシタの衝立構造のような高い構造が存在しないため
に、メモリセルアレイ部ＭＡと周辺回路ＰＣ（センスア
ンプ・バンクＰＣA ）との間に比較的大きな段差（グロ
ーバル段差）５２が生じる。

【０３００】もっとも、本実施例では、メモリセルアレ
イ部ＭＡとの境界部に沿って低位側の各周辺回路部ＰＣ
（センスアンプ・バンク部ＰＣA ）内に段差緩和用のポ
リシリコン膜ＦＧがフィールド酸化膜１２上に設けられ
ているため、境界部における両領域ＭＡ，ＰＣ（ＰＣA
）間の高低差が大幅に緩和され、これによってＢＰＳ
Ｇ層３８におけるグローバル段差５２も大幅に緩和また
は低減されている。

【０３１０】センスアンプ・バンクＰＣA 内でも、ゲー
ト電極４８−４８間または各ゲート電極４８の側方に比
較的小さいローカル段差５４が生じる。また、ポリシリ
コン膜ＦＧの両側にもローカル段差５４が生じるが、そ
のうちの外側つまり境界部側のローカル段差５４はグロ
ーバル段差５２と重なる。

【０３２０】これらの段差５０，５２，５４を消失ない
し低減させるために、平坦化処理として、たとえば９０
０゜Ｃで１０分間、Ｎ2 中でアニールを行い、ＢＰＳＧ
層３８をリフローさせる。

【０３３０】このアニールによって、図５に示すよう
に、メモリセルアレイ部ＭＡ内のローカル段差５０は実
質的に消失し、各周辺回路部ＰＣ（センスアンプ・バン
クＰＣA ）内でも各ゲート電極４８付近のローカル段差
５４が５４’のようになだらかになり、ポリシリコン膜
ＦＧ付近のローカル段差５４およびグローバル段差５２
もそれぞれ５４’，５２’のようになだらかになる。

【０３４０】特に、グローバル段差５２は、ポリシリコ
ン膜ＦＧの存在により、元々（アニール前にも）緩和さ
れていたので、ゲート電極４８付近のローカル段差５４
と同程度になだらかな傾斜面となり、その高低差Ｈも小
さい。

【０３５０】次いで、図６に示すように、ＢＰＳＧ層３
８上に、メインワード線、Ｙアドレス線等の金属配線が
形成される。

【０３６０】この配線工程においては、各周辺回路部Ｐ
Ｃ（センスアンプ・バンクＰＣA ）内のローカル段差は
もちろん、メモリセルアレイ部ＭＡと各周辺回路部ＰＣ
（ＰＣA ）との境界部付近のグローバル段差５２もなだ
らかで高低差が小さいため、フォトリソグラフィ時のフ
ォトレジストの露光ないし加工を設計パターン通りに行
え、各配線間の短絡や断線も生じることはない。したが
って、配線の加工を微細かつ高精度に、しかも大きな余
裕度をもって行うことができ、プロセスマージンの拡大
をはかれる。

【０３７０】また、段差緩和用のポリシリコン膜ＦＧに
所定の電圧、たとえば接地電位Ｖssを印加するような構
成としてもよい。このような構成とすることにより、ポ
リシリコン膜ＦＧに起因するであろうカップリングノイ
ズを防止することができる。

【０３８０】さらには、メモリセルアレイ部ＭＡと周辺
回路部ＰＣとの境界部におけるメモリセルアレイ部ＭＡ
の端部に、セルキャパシタＣapと同じ構造であるが、メ
モリセルとしては機能しないダミーセルキャパシタＤ−
Ｃapを複数列、たとえば２列設ける構成としてもよい。
このように、メモリセルアレイ部ＭＡと周辺回路部ＰＣ
との境界部にダミーセルキャパシタＤ−Ｃapを設ける構
造にすると、メモリセルアレイ部ＭＡの最端部における
セルキャパシタが設計通りの構造に形成されない場合で
も、実際のセルキャパシタはその内側に形成されている
ので、ダイナミックＲＡＭ全体の回路構成には何等影響
がないことになる。また、この場合においても、段差緩
和用のポリシリコン膜ＦＧは、上記と同様に形成され
る。

【０３９０】参考迄に、図７〜図１０に、本実施例によ
るポリシリコン膜ＦＧを設けない場合（従来技術）の各
段階を示す。この場合、図７に示すように、メモリセル
アレイ部ＭＡと各周辺回路部ＰＣとの境界部付近では、
低位側の周辺回路部ＰＣに段差緩和用の膜（ＦＧ）が存
在しないため、そのぶん両領域ＭＡ，ＰＣ間の高低差は
大きくなっている。このため、図８に示すように、ＢＰ
ＳＧ層３８を積層した時に大きなグローバル段差５２が
現れる。したがって、平坦化処理を施しても、図９に示
すように、グローバル段差５２はまだ急峻な斜面となっ
ている。このため、配線の形成に際しては、図１０に示
すように、フォトレジストの露光を設計パターン通りに
行うことが難しく、断線や短絡を起こしやすくなる。

【０４００】上記した実施例は、殆どメモリセルＭ−Ｃ
ＥＬＬだけからなる狭義のメモリセルアレイ部ＭＡとそ
の周辺回路部ＰＣ（センスアンプ・バンク部ＰＣA ，ワ
ード線ドライバ・バンク部ＰＣW ）との境界部の段差を
緩和するものであった。しかし、図１１に示すように、
本発明による段差緩和用の膜ＦＧは、メモリセルＭ−Ｃ
ＥＬＬ以外の回路部をも含む広義のメモリセルアレイ部
ＬＭＡとそれに隣接する周辺回路部（ＭＷＤ，ＹＳＤ）
との間の境界部に設けることも可能である。

【０４１０】図１１において、このダイナミックＲＡＭ
はたとえば６４メガビットの記憶容量を有し、１チップ
（半導体基板）内のメモリセルアレイ（６４Ｍビット）
を８個の８Ｍビット・ブロックまたはサブマットＳＭに
分割し、各サブマットＳＭ内のメモリセルアレイ（８Ｍ
ビット）を１２８個の６４Ｋビット・アレイまたは単位
メモリセルアレイＵＭに分割している。

【０４２０】各サブマットＳＭ内のメモリアレイ部ＬＭ
Ａには、１２８個の単位メモリセルアレイＵＭがたとえ
ば１６行×８列のマトリクス・パターンで配置されてい
る。各単位メモリセルアレイＵＭは上記実施例における
メモリセルアレイＭＡに相当するものであり、その回り
にセンスアンプ・バンク部ＰＣA やワード線ドライバ・
バンク部ＰＣW 等の周辺回路部（図示せず）が配置され
ている。

【０４３０】サブマットＳＭ内の左端部にはアレイ・コ
ントローラ６０が配置され、その内側に所望の行のワー
ド線ドライバＷＤを選択するためのメイワード線ＭＷＬ
を駆動するメインワード線ドライバＭＷＤが縦方向一列
に配置されている。また、各サブマットＳＭの上端部に
は、所望の列のセンスアンプＳＡを選択するためのＹア
ドレス線ＹＳを駆動するＹＳドライバＹＳＤが横方向一
列に配置されている。

【０４４０】本発明の一実施例によれば、各サブマット
ＳＭにおいて、メモリセルアレイ部ＬＭＡと周辺回路部
（ＭＷＤ，ＹＳＤ）との間の境界部に、点線で示すよう
に、上記実施例のものと同様な段差緩和用のポリシリコ
ン膜ＦＧが設けられる。この段差緩和用の膜ＦＧは、や
はり一定の電位たとえば接地電位Ｖssの電源端子に電気
的に接続されていてよく、これによってカップリング・
ノイズを防止できる。

【０４５０】図示の例では、メモリセルアレイ部ＬＭＡ
の全周を囲むように段差緩和用の膜ＦＧを形成している
が、必要な箇所だけに形成してもよい。たとえば、メモ
リセルアレイ部ＬＭＡに周辺回路部が隣接していない箇
所や上層配線が交差しないような箇所（たとえばメモリ
セルアレイ部ＬＭＡの右端側および下端側の箇所）で
は、膜ＦＧを省くことも可能である。

【０４６０】このサプマットＳＭの場合、メモリセルア
レイ部ＬＭＡの外周縁には、端の単位メモリセルアレイ
ＵＭに対応（隣接）する周辺回路部（センスアンプ・バ
ンク部ＰＣA 、ワード線ドライバ・バンクＰＣW ）が配
置されている。したがって、各メインワード線ドライバ
ＭＷＤはワード線ドライバ・バンクＰＣW を挟んで左端
の単位メモリセルアレイＵＭと隣接し、各ＹＳドライバ
ＹＳＤはセンスアンプ・バンク部ＰＣA を挟んで上端の
単位メモリセルアレイＵＭと隣接している。

【０４７０】したがって、段差緩和用の膜ＦＧは、メイ
ンワード線ドライバＭＷＤと左端のワード線ドライバ・
バンクＰＣW と間の境界部およびＹＳドライバＹＳＤと
上端のセンスアンプ・バンク部ＰＣA との間の境界部に
形成されることになる。

【０４８０】もっとも、それら左端のワード線ドライバ
・バンク部ＰＣW または上端のセンスアンプ・バンク部
ＰＣA の内側に、つまり端の単位メモリセルアレイＵＭ
との間の境界部に段差緩和用の膜ＦＧを設けることも可
能である。

【０４９０】このように、本発明による段差緩和用の部
材は、スタックド・メモリセル型のメモリセルアレイ部
の回りに配設されて顕著な作用効果を奏する。しかし、
メモリセルアレイ部の周りに限定されるわけではない。
相隣接する任意の領域間で高低差があり、しかもその境
界部の段差を横断して多層配線が形成されるようなもの
であれば、本発明による段差緩和用の部材は優れて有効
に適用できる。

【０５００】また、上記した実施例では、段差緩和用の
部材がＭＯＳトランジスタのゲート電極と一緒に（同じ
材質で、かつ同じ工程で）形成されるため、簡単かつ低
コストに実現可能となっている。しかし、別の工程で、
任意の材質を用いて任意の膜厚に形成することも可能で
あり、絶縁膜の下ではなく中間層として形成することも
可能である。

【０５１０】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、半導体基板上で相隣接する領域の間に高低
差がある場合に、両領域の境界部付近に段差を緩和する
ための部材を境界部に沿って設けることにより、該境界
部に積層される絶縁膜の表面をなだらかにすることが可
能であり、該絶縁膜上に信頼性良くかつ余裕をもって配
線を施すことができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるダイナミックＲＡＭの
レイアウト構成を模式的に示す略平面図である。

【図２】実施例のダイナミックＲＡＭにおけるメモリセ
ル構造を示す断面図である。

【図３】実施例のダイナミックＲＡＭの製造工程の一段
階を示す要部断面図である。

【図３】同他の一段階を示す要部断面図である。

【図４】同他の一段階を示す要部断面図である。

【図５】同他の一段階を示す要部断面図である。

【図６】同他の一段階を示す要部断面図である。

【図７】従来のダイナミックＲＡＭの製造工程の一段階
を示す要部断面図である。

【図８】同他の一段階を示す要部断面図である。

【図９】同他の一段階を示す要部断面図である。

【図１０】同他の一段階を示す要部断面図である。

【図１１】本発明の別の実施例におけるダイナミックＲ
ＡＭ内のレイアウト構成を模式的に示す略平面図であ
る。

【符号の説明】

１０シリコン基板１２フィールド酸化膜４８ゲート電極５０，５４ローカル段差５２グローバル段差ＦＧ（段差緩和用）ポリシリコン膜Ｃａｐスタック・セル・キャパシタＭ−ＣＥＬＬメモリセルＷＬワード線ＢＬビット線ＰＣA センスアンプ・バンクＰＣW ワード線ドライバ・バンク

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【手続補正書】

【提出日】平成９年５月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図４】同他の一段階を示す要部断面図である。

【図５】同他の一段階を示す要部断面図である。

【図６】同他の一段階を示す要部断面図である。

【図８】同他の一段階を示す要部断面図である。

【図９】同他の一段階を示す要部断面図である。

【図１０】同他の一段階を示す要部断面図である。

【符号の説明】１０シリコン基板１２フィールド酸化膜４８ゲート電極５０，５４ローカル段差５２グローバル段差ＦＧ（段差緩和用）ポリシリコン膜Ｃａｐスタック・セル・キャパシタＭ−ＣＥＬＬメモリセルＷＬワード線ＢＬビット線ＰＣＡセンスアンプ・バンクＰＣＷワード線ドライバ・バンク

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Claims

【特許請求の範囲】

【請求項１】半導体基板上で相隣接する第１および第
２の領域の間に高低差があり、少なくとも両領域の境界
部を含む面上に両領域にわたって絶縁膜が設けられる半
導体装置において、前記半導体基板上の前記境界部付近で前記絶縁膜の段差
を緩和するための部材が前記境界部に沿って設けられて
いる半導体装置。
【請求項２】前記第１の領域および／または前記第２
の領域には１個または複数個のＭＯＳトランジスタが含
まれ、前記段差緩和用の部材はいずれかの前記ＭＯＳト
ランジスタのゲート電極と同じ材質でかつ同じ工程で形
成される導電性の膜である請求項１に記載の半導体装
置。
【請求項３】前記段差緩和用の部材が一定電位の電圧
端子に電気的に接続されていることを特徴とする請求項
１または２のいずれかに記載の半導体装置。
【請求項４】前記第１および第２の領域の間で前記段
差を横断する配線が前記絶縁膜上に設けられる請求項１
ないし３のいずれかに記載の半導体装置。