KR20150128594A - 반도체 장치 - Google Patents

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Abstract

본 발명의 과제는 주변 회로로부터 받는 노이즈의 영향을 저감하여, 오동작을 방지하는 것이 가능한 반도체 장치 및 반도체 기억 장치를 제공하는 것이다. 일 실시 형태에 의하면, 반도체 장치는 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 인접하는 주변 회로를 구비하고, 각 메모리 셀은, 기판의 주면에 대해 수직 방향으로 연장되는 실린더 형상의 하부 전극을 갖는 용량 소자와, 상기 용량 소자와 비트선 사이에 설치되고, 워드선의 전위에 기초하여 온/오프가 제어되는 스위치 트랜지스터를 갖고, 상기 주변 회로는, 상기 주면에 대해 평행한 수평 방향으로 상기 하부 전극과 인접하고, 또한, 고정 전위가 부여된 신호선, 또는, 상보적인 전위가 부여된 한 쌍의 신호선을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들어 COM 구조의 DRAM을 포함하는 반도체 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 메모리 셀의 구조는, 용량 소자의 형성 방법의 차이에 의해 2개로 나뉘어진다. 우선 하나는, Si 기판에 홈을 파서 용량 소자를 매립하는 트렌치형의 메모리 셀이다. 또 하나는, Si 기판 표면에 형성된 트랜지스터의 상층에 용량 소자를 적층하는 스택형의 메모리 셀이다. 스택형의 메모리 셀은, 용량 소자의 상층에 비트선이 위치하는 CUB(Capacitor Under Bit-line) 구조와, 용량 소자의 하층(단, 트랜지스터보다 상층)에 비트선이 위치하는 COB(Capacitor Over Bit-line) 구조로 크게 구별된다.
트렌치형의 메모리 셀에서는, 트랜지스터 소자 근방의 Si 기판에 홈을 파서 용량 소자를 매립할 필요가 있으므로, 형상이 복잡하다. 또한, 당해 홈에 셀 용량 막을 형성한 후, 용량 소자를 매립하기 전에, 트랜지스터 형성을 위한 열처리가 행해지므로, 용량 소자의 특성이 안정되기 어렵다.
스택형의 메모리 셀에서는, 고집적화의 요구에 수반하는 셀 면적 축소에 의해, 용량 소자의 가로 방향(기판의 주면에 평행한 수평 방향)의 단면적이 작아지고 있다. 그것을 보충하도록, 용량 소자의 세로 방향(기판의 주면에 대해 수직인 방향)의 길이는 길어지고 있다. 그에 의해, 용량 소자는 충분한 크기의 용량값을 확보하고 있다.
이때, CUB 구조의 메모리 셀에서는, Si 기판 표면에 형성되는 셀 트랜지스터로부터, 용량 소자의 상층에 위치하는 비트선까지를 연결하는 콘택트의 높이가 높게 되어 버리므로, 비트선에 부가되는 기생 용량이 증대하게 된다. 따라서, 용량 소자의 세로 방향의 길이를 길게 하는 데는 한계가 있다. 그로 인해, 최근에는, 예를 들어 특허문헌 1에 개시되어 있는 바와 같은 COB 구조의 메모리 셀이 주류로 되고 있다.
COB 구조의 메모리 셀 어레이 주변의 CMOS 로직 영역(주변 회로 영역)에서는, Si 기판 표면에 트랜지스터가 형성되고, 그 후, 메모리 셀 어레이 영역에서 실린더 형상을 갖는 용량 소자의 하부 전극을 형성하는 공정에서는, 메탈 배선은 형성되지 않고 절연체로 매립되고, 그 후의 공정에서, 메탈 배선이 배치된다. 그로 인해, 트랜지스터로부터 메탈 배선까지를 연결하는 콘택트가 높아져 있고, 그 결과, 메탈 배선에 부가되는 기생 용량이 증대하고 있다. 그 영향에 의해, 주변 회로 영역에서의 논리 회로의 지연 열화를 무시할 수 없게 되어 오고 있다.
이와 같은 문제를 해결하기 위해, 최근에는, COB 구조의 발전형인 COM(Capacitor Over Metal) 구조의 메모리 셀이 실용화되고 있다. 여기서, COM 구조란, 실린더 형상을 갖는 용량 소자의 하부 전극을, 상층의 복수의 메탈 배선층의 일부에까지 파고 들어가게 한 구조이다. COM 구조에서는, 용량 소자의 하부 전극과 수평 방향(기판의 주면에 평행한 방향)에 인접하여 메탈 배선이 설치되어 있다.
COM 구조에서는, 주변 회로 영역의 트랜지스터로부터 메탈 배선층까지의 높이를, 용량 소자의 높이에 맞춰서 높게 할 필요가 없다. 그로 인해, 메모리 셀의 용량값의 확보 및 트랜지스터 성능의 열화 방지를 양립할 수 있는 구조로서 유효하고, 앞으로의 주류로 된다고 생각된다.
그 밖의, 특허문헌 2에는, 메모리 셀 어레이와 주변 회로와의 경계부를 따라서 폴리실리콘막을 배치하여, 경계부에 있어서의 메모리 셀 어레이와 주변 회로와의 고저차를 완화하는 기술이 개시되어 있다.
일본 특허 공개 제2002-353334호 공보 일본 특허 공개 평10-284494호 공보
COM 구조의 메모리 셀 어레이를 갖는 DRAM에서는, 메모리 셀 어레이 영역에서의 실린더 형상을 갖는 용량 소자의 하부 전극과, 당해 하부 전극과 수평 방향으로 인접하는 주변 회로 영역의 메탈 배선 사이에 발생하는 기생 용량의 영향에 의해, 메모리 셀의 데이터 유지 특성이 열화되어 버려, 그 결과, 오동작이 발생하게 된다고 하는 문제가 있었다. 그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 의하면, 반도체 장치는, 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 인접하는 주변 회로를 구비하고, 각 메모리 셀은, 기판의 주면에 대해 수직 방향으로 연장되는 실린더 형상의 하부 전극을 갖는 용량 소자와, 상기 용량 소자와 비트선 사이에 설치되고, 워드선의 전위에 기초하여 온/오프가 제어되는 스위치 트랜지스터를 갖고, 상기 주변 회로는, 상기 주면에 대해 평행한 수평 방향으로 상기 하부 전극과 인접하고, 또한, 고정 전위가 부여된 신호선, 또는, 상보적인 전위가 부여된 한 쌍의 신호선을 구비한다.
상기 일 실시 형태에 의하면, 주변 회로로부터 받는 노이즈의 영향을 저감하여, 오동작을 방지하는 것이 가능한 반도체 장치를 제공할 수 있다.
도 1은 실시 형태 1에 관한 DRAM을 도시하는 블록도이다.
도 2는 메모리 셀 어레이를 도시하는 평면도이다.
도 3은 메모리 셀을 도시하는 회로도이다.
도 4는 도 1에 도시하는 DRAM에 설치된 COM 구조의 메모리 셀 어레이 및 그 주변 회로의 경계 근방을 도시하는 단면 모식도이다.
도 5는 워드선 방향으로 배치된 복수의 더미 메모리 셀과, 이들에 평행 또한 인접하여 배치된 메탈 배선을 도시하는 회로도이다.
도 6은 비트선 방향으로 배치된 복수의 더미 메모리 셀과, 이들에 평행 또한 인접하여 배치된 메탈 배선을 도시하는 회로도이다.
도 7은 도 5 및 도 6에 도시하는 더미 메모리 셀의 등가 회로이다.
도 8은 센스 앰프부의 일부를 도시하는 회로도이다.
도 9는 메모리 셀 어레이 및 그 주변 회로의 경계 근방을 도시하는 단면 모식도이다.
도 10은 실시 형태 2에 관한 메모리 셀 어레이를 도시하는 평면도이다.
도 11은 메모리 셀 어레이의 최외주에 배치된 메모리 셀과, 이에 근접하여 배치된 메탈 배선을 도시하는 회로도이다.
도 12는 기억 노드에 전하가 축적된 상태의 메모리 셀의 등가 회로이다.
도 13은 실시 형태 3에 관한 DRAM을 도시하는 블록도이다.
도 14는 실시 형태 3에 관한 DRAM을 도시하는 블록도이다.
도 15는 워드선 방향으로 배치된 복수의 더미 메모리 셀의 하나의 변형예를 도시하는 회로도이다.
도 16은 비트선 방향으로 배치된 복수의 더미 메모리 셀의 하나의 변형예를 도시하는 회로도이다.
도 17은 실시 형태 4에 관한 반도체 장치를 도시하는 블록도이다.
도 18은 COB 구조의 메모리 셀 어레이 및 그 주변 회로의 경계 근방을 도시하는 단면 모식도이다.
도 19는 복수의 더미 메모리 셀과 메탈 배선과의 배치 관계를 도시하는 평면도이다.
도 20은 COM 구조의 메모리 셀 어레이 및 그 주변 회로의 경계 근방을 도시하는 단면 모식도이다.
<발명자에 의한 사전 검토>
실시 형태의 설명을 하기 전에, 본 발명자가 사전 검토한 내용에 대해 설명한다.
도 18은 COB 구조의 메모리 셀 어레이 및 그 주변 회로의 경계 근방을 도시하는 단면 모식도이다. 메모리 셀 어레이 영역에서는, 행렬 형상으로 복수의 메모리 셀(MC)이 설치됨과 함께, 그 외주를 둘러싸도록, 메모리 셀과 동일 구조의 복수의 더미 메모리 셀(DMC)이 설치되어 있다.
도 18에 도시하는 바와 같이, 메모리 셀 어레이 영역에서는, 메모리 셀 어레이의 최외주에 더미 메모리 셀(DMC)이 배치되어 있다. 더미 메모리 셀(DMC)에서는, Si 기판 표면에 형성된 트랜지스터(Tr)의 상층에 워드선(WL) 및 비트선(BL)이 배치되고, 다시 그 상층에 용량 소자(Cs)가 설치되어 있다.
보다 구체적으로는, 더미 메모리 셀(DMC)에서는, Si 기판의 P웰에 2개의 N+ 확산층(S, D)이 형성된다. 2개의 N+ 확산층(S, D) 사이의 P웰 상에는 게이트 절연막(도시하지 않음) 및 게이트 전극이 순서대로 형성된다. 이 게이트 전극은, 워드선(WL)의 일부이다. 이에 의해, Si 기판 표면에 트랜지스터(Tr)가 형성된다. N+ 확산층(S)은 콘택트(CT11)를 통하여, 비트선(BL)에 접속된다. 한편, N+ 확산층(D)은 콘택트(CT12)를 통하여, 비트선(BL)보다도 상층에 형성된 용량 소자(Cs)의 한쪽의 전극(이하, 하부 전극이라고 칭함)(Cl)에 접속된다. 이 하부 전극(Cl)은, 기판의 주면에 대해 수직 방향을 따라서 연장되고, 또한, 연직 상향에 개구부를 갖는 실린더 형상을 갖는다. 또한, 용량 소자(Cs)의 다른 쪽의 전극으로서, 다른 더미 메모리 셀(DMC) 및 메모리 셀(MC)과 공통의 셀 플레이트 전극(이하, 상부 전극이라고도 칭함)(Cu)이, 용량 절연막을 개재하여, 하부 전극(Cl)에 대향 배치된다.
또한, P웰에는, 전위(VBB)[접지 전압(GND) 내지 마이너스 전압(VKK)의 범위 내의 전위]가 공급되어 있다. 용량 소자(Cs)의 상부 전극(Cu)에는, 전원 전압(VDD)의 약 절반의 중간 전위(HVD)(=VDD/2)가 공급되어 있다.
주변 회로 영역에서는, 메모리 셀 어레이 영역과의 경계 근방에 있어서, Si 기판 표면에 트랜지스터[게이트 폴리실리콘 배선(GP1)만 도시]가 형성되고, 그 후, 메모리 셀 어레이 영역에서 하부 전극(Cl)이 형성되는 공정에서는, 메탈 배선은 형성되지 않고 절연체에 의해 매립되고, 그 후의 공정에서, 콘택트(CT10)가 형성되고, 메탈 배선(LX10)이 배치된다. 여기서, 콘택트(CT10)는 트랜지스터[여기서는, 게이트 폴리실리콘 배선(GP1)]와 메탈 배선(LX10) 사이에 배치된다.
도 19는, 복수의 더미 메모리 셀과 메탈 배선과의 배치 관계를 도시하는 평면도이다. 도 19를 참조하면, 복수의 더미 메모리 셀(DMC)은 메모리 셀 어레이의 외주변을 따라서 배치되어 있고, 메탈 배선(LX10)은 이들에 평행 또한 근접하여 배치되어 있다.
여기서, 메탈 배선(LX10)은 하부 전극(Cl)보다도 상층에 배치되므로, 하부 전극(Cl)과 메탈 배선(LX10) 사이에 기생 용량은 형성되지 않는다. 그로 인해, 메탈 배선(LX10)이 메모리 셀(MC)의 데이터 유지 특성에 영향을 미치는 일은 없다. 한편, 콘택트(CT10)는 하부 전극(Cl)이 형성되는 절연막과 동일한 절연막 내, 혹은, 하부 전극(Cl)이 형성되는 층과 동일한 높이로 형성되어 있는 층 내에 형성된다. 환언하면, 콘택트(CT10)는 하부 전극(Cl)과 수평 방향으로 인접하여 배치된다. 그러나, 메탈 배선(LX10)에 접속되는 콘택트(CT10)의 수는 매우 적다. 그로 인해, 하부 전극(Cl)과 콘택트(CT10) 사이에 형성되는 기생 용량(Cp10)이, 메모리 셀(MC)의 데이터 유지 특성에 영향을 미치는 일은 거의 없다.
그러나, 용량 소자(Cs)의 용량값의 증대를 도모하기 위해 콘택트(CT10)가 높게 되어 있고, 그 결과, 메탈 배선(LX10)에 부가되는 기생 용량이 증대하고 있다. 그 영향에 의해, 주변 회로 영역에서의 논리 회로의 지연 열화를 무시할 수 없게 되어 있다. 따라서, 전술한 바와 같이, COB 구조의 발전형인 COM 구조의 메모리 셀이 실용화되고 있다.
도 20은 COM 구조의 메모리 셀 어레이 및 그 주변 회로의 경계 근방을 도시하는 단면 모식도이다. 메모리 셀 어레이 영역의 구조에 대해서는, 도 18에 도시하는 COB 구조의 경우와 마찬가지이므로, 그 설명을 생략한다.
주변 회로 영역에서는, 메모리 셀 어레이 영역과의 경계 근방에 있어서, Si 기판 표면에 트랜지스터[게이트 폴리실리콘 배선(GP1)만 표시]가 형성된다. 그 후, 메모리 셀 어레이 영역에서 하부 전극(Cl)이 형성되는 공정에서는, 복수의 절연막이 적층되고, 각 절연막 내에 메탈 배선(LX1, LX2)이 순서대로 배치된다. 즉, 하부 전극(Cl)은 복수의 절연막을 관통하도록 형성되어 있고, 그 각 복수의 절연막 내에 메탈 배선(LX1, LX2)이 형성된다. 혹은, 하부 전극(C1)이 형성되는 층과 동일한 높이로 형성되어 있는 층 내에 메탈 배선(LX1, LX2)이 형성된다. 환언하면, 하부 전극(Cl)과 수평 방향으로 인접하여 메탈 배선(LX1, LX2)이 배치된다. 그 후의 공정에서, 메탈 배선(LX10)이 배치된다. 게이트 폴리실리콘 배선(GP1) 및 메탈 배선(LX1)은, 콘택트(CT1)를 통하여 접속된다. 메탈 배선(LX1, LX2)은 비아(V1)를 통하여 접속된다. 메탈 배선(LX2, LX10)은 비아(V2)를 통하여 접속된다. 또한, 본 예에서는, 메탈 배선(LX1, LX2, LX10)은, 모두 복수의 더미 메모리 셀(DMC)을 따라서 배치되어 있다.
여기서, 메탈 배선(LX10)은 하부 전극(Cl)보다도 상층에 배치되므로, 하부 전극(Cl)과 메탈 배선(LX10) 사이에 기생 용량은 형성되지 않는다. 그로 인해, 메탈 배선(LX10)이 메모리 셀(MC)의 데이터 유지 특성에 영향을 미치는 일은 없다. 또한, 메탈 배선(LX1, LX2, LX10) 사이에 접속되어 있는 콘택트(CT1) 및 비아(V1, V2)의 수는 매우 적다. 그로 인해, 하부 전극(Cl)과, 콘택트(CT1) 및 비아(V1, V2) 사이에 형성되는 기생 용량이 메모리 셀(MC)의 데이터 유지 특성에 영향을 미치는 일은 거의 없다.
그에 대해, 메탈 배선(LX1, LX2)은, 하부 전극(Cl)이 형성되는 층과 동일한 높이로 형성되어 있는 층 내에 배치된다. 환언하면, 메탈 배선(LX1, LX2)은, 하부 전극(Cl)과 수평 방향으로 인접하여 배치된다. 그로 인해, 하부 전극(Cl)과 메탈 배선(LX1, LX2) 사이에는, 각각 기생 용량(Cp1, Cp2)이 형성된다.
기생 용량(Cp1, Cp2)이 형성되면, 메탈 배선(LX1, LX2)의 전위 변화에 따라서, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 변화된다. 여기서, 더미 메모리 셀(DMC)의 기억 노드(ND)란, 실린더 형상의 하부 전극(Cl)에 상당한다. 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)의 변화는, 노이즈로서 메모리 셀(MC)에 전파되므로, 메모리 셀(MC)에 기억된 데이터의 유지 특성을 열화시킨다. 그 결과, DRAM의 오동작이 발생하게 될 가능성이 있다. 데이터 파괴에 이르지 않는 경우에서도, 메탈 배선(LX1, LX2) 등, 하부 전극(Cl)과 수평 방향으로 인접하여 배치된 메탈 배선의 전위 변화의 영향을 고려한 워스트 상태에서의 테스트를 추가로 실시할 필요가 있으므로, 비용이 증대하게 된다. 이들 문제는, COB 구조의 메모리 셀에서는, 존재하지 않았던 문제이며, COM 구조의 메모리 셀에서 처음으로 현재화된 문제이다.
이하, 도면을 참조하면서, 실시 형태에 대해 설명한다. 또한, 도면은 간략적인 것이기 때문에, 이 도면의 기재를 근거로 해서 실시 형태의 기술적 범위를 좁게 해석하면 안된다. 또한, 동일한 요소에는, 동일한 부호를 부여하여, 중복되는 설명은 생략한다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할되어 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 좋다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(동작 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지이다.
<실시 형태 1>
도 1은, 실시 형태 1에 관한 DRAM(반도체 장치)(11)의 구성예를 도시하는 블록도이다. DRAM(11)에서는, 메모리 셀 어레이 영역에 인접하는 주변 회로가, 메모리 셀의 용량 소자의 하부 전극과 수평 방향으로 인접하고, 또한, 고정 전위가 부여된 신호선을 구비한다. 그에 의해, DRAM(11)은 주변 회로로부터 받는 노이즈의 영향을 저감하여, 오동작을 방지할 수 있다. 이하, 구체적으로 설명한다.
도 1에 도시하는 바와 같이, DRAM(11)은 메모리 셀 어레이(111)와, 워드선 드라이버(112)와, 센스 앰프부(116)와, 선택 회로(113)와, 데이터 판독부(114)와, 데이터 기입부(115)를 구비한다. 또한, 메모리 셀 어레이(111)를 둘러싸도록 하여 메탈 배선(LX, LY)이 배치되어 있다.
도 2는 메모리 셀 어레이(11)를 구체적으로 도시하는 평면도이다. 도 2를 참조하면, 메모리 셀 어레이(111)는 행렬 형상으로 배치된 복수의 메모리 셀(MC)과, 그 외주를 둘러싸도록 설치된 메모리 셀(MC)과 동일 구조의 복수 더미 메모리 셀(DMC)을 구비한다.
또한, 복수의 메모리 셀(MC)의 각각의 행에 대해 복수의 워드선(WL0 내지 WLm)(m은 자연수)이 설치되어 있다. 복수의 메모리 셀(MC)의 각각의 열에 대해 복수의 비트선(BL0 내지 BLn)(n은 자연수)이 설치되어 있다. 또한, 0행째의 복수의 메모리 셀(MC)에 인접 배치된 복수의 더미 메모리 셀(DMC)에 대해 더미 워드선(DWL0)이 설치되어 있다. m행째의 복수의 메모리 셀(MC)에 인접 배치된 복수의 더미 메모리 셀(DMC)에 대해 더미 워드선(DWL1)이 설치되어 있다. 0열째의 복수의 메모리 셀(MC)에 인접 배치된 복수의 더미 메모리 셀(DMC)에 대해 더미 비트선(DBL0)이 설치되어 있다. n열째의 복수의 메모리 셀(MC)에 인접 배치된 복수의 더미 메모리 셀(DMC)에 대해 더미 비트선(DBL1)이 설치되어 있다.
이하, 워드선(WL0 내지 WLm)의 총칭을 워드선(WL)이라고 칭하고, 비트선(BL0 내지 BLn)의 총칭을 비트선(BL)이라고 칭하고, 더미 워드선(DWL0, DWL1)의 총칭을 더미 워드선(DWL)이라고 칭하고, 더미 비트선(DBL0, DBL1)의 총칭을 더미 비트선(DBL)이라고 칭한다.
도 3은 메모리 셀(MC)을 도시하는 회로도이다. 도 3을 참조하면, 메모리 셀(MC)은 용량 소자(Cs)와, 트랜지스터(스위치 트랜지스터)(Tr)를 구비한다. 용량 소자(Cs)는 기억 노드(ND)와, 전원 전압(VDD)의 대략 절반의 값을 나타내는 중간 전위(HVD)가 공급되는 전원 단자 사이에 설치되어 있다. 트랜지스터(Tr)는 비트선(BL)과 기억 노드(ND) 사이에 설치되고, 워드선(WL)의 전위에 기초하여 온/오프가 제어된다. 메모리 셀(MC)은 기억 노드(ND)의 전위(Vn)가 전원 전압(VDD)의 값으로 설정됨으로써 데이터 "1"을 기억하고, 기억 노드(ND)의 전위(Vn)가 접지 전압(GND)의 값으로 설정됨으로써 데이터 "0"을 기억한다.
워드선 드라이버(112)는 데이터 판독 시 및 데이터 기입 시, 복수의 워드선(WL0 내지 WLm)(m은 자연수) 중 어드레스 신호에 의해 지정된 어느 하나의 워드선을 선택한다. 구체적으로는, 워드선 드라이버(112)는 데이터 판독 시 및 데이터 기입 시, 선택한 워드선(WL)의 전위를 전원 전압(VDD)보다도 높은 전위(VPP)로 설정한다. 또한, 비선택의 워드선(WL)의 전위는 접지 전압(GND)보다도 낮은 전위(VKK)로 설정된다.
센스 앰프부(116)는 비트선(BL0 내지 BLn)(n은 자연수)을 전파하는 데이터, 예를 들어, 어드레스 신호에 의해 지정된 워드선에 접속된 메모리 셀로부터 판독된 데이터를 증폭한다.
선택 회로(113)는 데이터 판독 시, 복수의 비트선(BL0 내지 BLn)(n은 자연수) 중 어드레스 신호에 의해 지정된 어느 하나의 비트선을 선택하고, 데이터 판독부(114)에 접속한다. 또한, 선택 회로(113)는 데이터 기입 시, 복수의 비트선(BL0 내지 BLn)(n은 자연수) 중 어드레스 신호에 의해 지정된 어느 하나의 비트선을 선택하고, 데이터 기입부(115)에 접속한다.
그에 의해, 데이터 판독 시에는, 선택 회로(113)에 의해 선택된 비트선(BL)의 전위, 즉, 판독 대상의 메모리 셀(MC)로부터 판독되어 증폭된 데이터는 데이터 판독부(14)에 공급된다. 한편, 데이터 기입 시에는, 선택 회로(113)에 의해 선택된 비트선(BL)의 전위는, 기입 대상의 메모리 셀(MC)에 기입하는 데이터에 따라서 전원 전압(VDD) 또는 접지 전압(GND)의 값으로 설정된다.
워드선 드라이버(112)에 의해 선택된 워드선(WL)과, 선택 회로(113)에 의해 선택된 비트선(BL)의 모두에 접속된 메모리 셀(MC)이, 데이터 기입 대상 또는 데이터 판독 대상의 메모리 셀이 된다.
데이터 판독부(114)는 어드레스 신호에 의해 지정된 메모리 셀(MC)에 기억된 데이터를 판독하고, 판독 데이터(Dout)로서 출력한다.
데이터 기입부(115)는 기입 데이터(Din)를, 어드레스 신호에 의해 지정된 메모리 셀(MC)에 기입한다.
도 4는 DRAM(11)에 설치된 COM 구조의 메모리 셀 어레이(111) 및 그 주변 회로의 경계 근방을 도시하는 단면 모식도이다. 본 예에서는, 주변 회로는 워드선 드라이버(112), 센스 앰프부(116), 선택 회로(113), 데이터 기입부(115), 데이터 판독부(114) 등, 메모리 셀 어레이(111)를 구동하는 회로를 가리킨다.
도 4에 도시하는 바와 같이, 메탈 배선(LX)을 구성하는 메탈 배선(LX1, LX2)은, 메모리 셀 어레이(111)에 인접하는 주변 회로 영역에 설치된 배선이며, 고정 전위가 공급되어 있다. 구체적으로는, 메탈 배선(LX1, LX2)에는 중간 전위(HVD)가 공급되어 있다. 그 밖의 구성에 대해서는, 도 20에 도시하는 구성과 마찬가지이므로, 그 설명을 생략한다.
도 2를 참조하면, 메탈 배선(LX1, LX2)을 포함하는 메탈 배선(LX)은, 워드선(WL)에 평행하게 배치되어 있다. 보다 구체적으로는, 어느 메탈 배선(LX)은, 더미 워드선(DWL1)을 공용하는 복수의 더미 메모리 셀(DMC)에 평행 또한 인접하여 배치되어 있다. 별도의 메탈 배선(LX)은, 더미 워드선(DWL0)을 공용하는 더미 메모리 셀(DMC)에 평행 또한 인접하여 배치되어 있다. 그에 대해, 메탈 배선(LX1, LX2)과 마찬가지의 계층 구조를 갖는 메탈 배선(LY1, LY2)을 포함하는 메탈 배선(LY)(도 4에 있어서 도시하지 않음)은, 비트선(BL)에 평행하게 배치되어 있다. 보다 구체적으로는, 어떤 메탈 배선(LY)은, 더미 비트선(DBL1)을 공용하는 더미 메모리 셀(DMC)에 평행 또한 인접하여 배치되어 있다. 별도의 메탈 배선(LY)은, 더미 비트선(DBL0)을 공용하는 더미 메모리 셀(DMC)에 평행 또한 인접하여 배치되어 있다. 또한, 메탈 배선(LY)에도, 메탈 배선(LX)과 마찬가지로, 중간 전위(HVD)가 공급되어 있다. 이와 같이, 메탈 배선(LX, LY)은 메모리 셀 어레이(111)를 둘러싸도록 하여 배치되어 있다.
여기서, 메탈 배선(LX10)은 하부 전극(Cl)보다도 상층에 배치되므로, 하부 전극(Cl)과 메탈 배선(LX10) 사이에 기생 용량은 형성되지 않는다. 그로 인해, 메탈 배선(LX10)이 메모리 셀(MC)의 데이터 유지 특성에 영향을 미치는 일은 없다. 또한, 메탈 배선(LX1, LX2, LX10) 사이에 접속되어 있는 콘택트(CT1) 및 비아(V1, V2)의 수는 매우 적다. 그로 인해, 하부 전극(Cl)과, 콘택트(CT1) 및 비아(V1, V2) 사이에 형성되는 기생 용량이 메모리 셀(MC)의 데이터 유지 특성에 영향을 미치는 일은 거의 없다.
그에 대해, 하부 전극(Cl)과 메탈 배선(LX1, LX2) 사이에는, 각각 기생 용량(Cp1, Cp2)이 형성된다. 그러나, 메탈 배선(LX1, LX2)의 전위가 고정되어 있으므로, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)는 변화하지 않는다. 그로 인해, 더미 메모리 셀(DMC)에 인접하는 메모리 셀(MC)의 데이터 유지 특성의 열화가 억제된다.
이와 같이, DRAM(11)에서는, 메모리 셀 어레이(111)에 인접하는 주변 회로가, 메모리 셀(MC)의 용량 소자(Cs)의 하부 전극(Cl)과 수평 방향으로 인접하고, 또한, 고정 전위가 부여된 메탈 배선(LX, LY)을 구비한다. 그에 의해, DRAM(11)은, 주변 회로로부터 받는 노이즈의 영향을 저감하여, 오동작을 방지할 수 있다.
또한, 데이터 유지 특성의 열화에 수반하는 리프레시 전류의 증가를 억제하거나, 워스트 상태에서의 추가 테스트를 불필요하게 하거나 하는 것이 가능하게 된다. 또한, 메탈 배선(LX, LY)의 전위를 고정하는 것만이어도 좋으므로, 회로 규모의 증대나 설계 난이도의 상승을 무시할 수 있는 정도까지 억제할 수 있다.
(노이즈 전파의 구조)
계속해서, 메탈 배선(LX, LY)으로부터 메모리 셀(MC)에의 노이즈 전파의 구조에 대해 상세하게 설명한다.
도 5는 워드선 방향으로 배치된 복수의 더미 메모리 셀(DMC)과, 이들에 평행 또한 인접하여 배치된 메탈 배선(이하, 신호선이라고도 칭함)(LX)을 도시하는 회로도이다.
도 5에 도시하는 바와 같이, 신호선(LX)은 기생 용량(Cp)을 통하여, 각 더미 메모리 셀(DMC)의 기억 노드(ND)와 결합하고 있다. 또한, 더미 워드선(DWL1)과 기억 노드(ND) 사이에는 기생 용량(Ct)이 형성되어 있다.
복수의 더미 메모리 셀(DMC)에 대해 설치된 더미 워드선(DWL1)의 전위는, 접지 전압(GND)보다도 낮은 전위(VKK)로 설정되어 있다. 그에 의해, 당해 복수의 더미 메모리 셀(DMC)은 비선택 상태로 되어 있다. 또한, 각 더미 메모리 셀(DMC)에서는, 메모리 셀(MC)과 마찬가지로, 용량 소자(Cs)에 중간 전위(HVD)가 공급되고, 트랜지스터(Tr)의 백 게이트에 전압(VBB)이 공급되어 있다.
도 6은 비트선 방향으로 배치된 복수의 더미 메모리 셀(DMC)과, 이들에 평행 또한 인접하여 배치된 메탈 배선(이하, 신호선이라고도 칭함)(LY)을 도시하는 회로도이다.
도 6에 도시하는 바와 같이, 신호선(LY)은 기생 용량(Cp)을 통하여, 각 더미 메모리 셀(DMC)의 기억 노드(ND)와 결합하고 있다. 또한, 워드선(WL)과 기억 노드(ND) 사이에는 기생 용량(Ct)이 형성되어 있다.
복수의 더미 메모리 셀(DMC)에 접속되는 복수의 워드선(WL)의 대부분의 전위가, 접지 전압(GND)보다도 낮은 전위(VKK)로 설정되어 있다. 또한, 복수의 더미 메모리 셀(DMC)에 대해 설치된 더미 비트선(DBL1)의 전위는 비선택의 비트선(BL)과 마찬가지로, 중간 전위(HVD)로 설정되어 있다. 또한, 각 더미 메모리 셀(DMC)에서는, 메모리 셀(MC)과 마찬가지로, 용량 소자(Cs)에 중간 전위(HVD)가 공급되고, 트랜지스터(Tr)의 백 게이트에 전압(VBB)이 공급되어 있다.
도 7은 도 5 및 도 6에 도시하는 더미 메모리 셀(DMC)의 등가 회로이다.
도 7에 도시하는 바와 같이, 기억 노드(ND)와 신호선(LX)(또는 LY) 사이에는, 기생 용량(Cp)이 형성되어 있다. 기억 노드(ND)와, 전위(VKK)를 나타내는 워드선[더미 워드선(DWL1) 또는 비선택의 워드선(WL)] 사이에는, 기생 용량(Ct)이 형성되어 있다. 기억 노드(ND)와, 전위(HVD)를 나타내는 셀 플레이트 전극(상부 전극)(Cu) 사이에는, 용량 소자(Cs)가 형성되어 있다. 기억 노드(ND)와, 전위(VBB)를 나타내는 Si 기판 사이에는, Si 기판(P웰)으로부터 기억 노드(ND)(N+ 확산층)를 순방향으로 한 PN 접합 다이오드(D1)가 형성되어 있다.
여기서, 신호선(LX 또는 LY)으로부터 기억 노드(ND)에 전파해 온 노이즈는, 이하의 3개의 패스를 전파할 가능성이 있다. 제1 패스는 기억 노드(ND)로부터 용량 소자(Cs)를 통하여 셀 플레이트 전극(상부 전극)(Cu)에 이르는 패스이다. 제2 패스는 기억 노드(ND)로부터 기생 용량(Ct)을 통하여 워드선[더미 워드선(DWL1) 또는 비선택의 워드선(WL)]에 이르는 패스이다. 제3 패스는 기억 노드(ND)로부터 다이오드(D1)를 통하여 Si 기판에 이르는 패스이다.
가령 신호선(LX)(또는 LY)의 전위가 변화되면, 그에 따라서, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 변화된다. 그에 의해, 제1 패스를 통하여 노이즈가 전파되고, 셀 플레이트 전극(Cu)의 전위(HVD)가 변화된다. 셀 플레이트 전극(Cu)은 메모리 셀(MC)에 의해 공용되어 있으므로, 셀 플레이트 전극(Cu)의 전위(HVD)의 변화는 메모리 셀(MC)의 기억 노드의 전위를 변동시키게 된다. 즉, 메모리 셀(MC)의 데이터 유지 특성을 열화시키게 된다. 또한, 제2 패스를 통하여 노이즈가 전파되고, 더미 워드선(DWL1) 또는 비선택의 워드선(WL)의 전위(VKK)가 변화된다. 더미 워드선(DWL1)은 비선택의 워드선(WL)과 전원을 공용하고 있다. 또한, 비선택의 워드선(WL)은 메모리 셀(MC)에 의해 공용되어 있다. 그로 인해, 더미 워드선(DWL1) 또는 비선택의 워드선(WL)의 전위(VKK)의 변화는 메모리 셀(MC)의 트랜지스터의 게이트 전위를 변동시키게 된다. 그 결과, 트랜지스터의 오프 누설 전류가 순간적으로 증가해서 기억 노드에 축적된 전하가 방출되어 버린다. 즉, 메모리 셀(MC)의 데이터 유지 특성을 열화시키게 된다.
또한, 제3 패스에서는, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 접지 전압(GND) 내지 Si 기판 전압(VBB) 사이의 값을 나타내는 경우에 있어서, 신호선(LX, LY)의 노이즈가 마이너스측에 발생하면, PN 접합 다이오드(D1)가 순간적으로 온(ON)이 되어 Si 기판으로부터 기억 노드(ND)에 전류가 흐른다. 전압(VBB)이 공급되는 P웰은 고저항이므로, P웰에 주입된 캐리어는 인접하는 메모리 셀(MC)의 N+ 확산층에도 흡수됨으로써, 메모리 셀(MC)의 기억 노드의 전위 변화를 야기한다. 즉, 메모리 셀(MC)의 데이터 유지 특성을 열화시키게 된다.
상기한 바와 같이, 가령 신호선(LX 또는 LY)의 전위가 변화되면, 그에 수반하여, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 변화된다. 이 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)의 변화가 노이즈로서 3개의 패스를 전파 함으로써, 메모리 셀(MC)의 데이터 유지 특성을 열화시킨다. 이와 같은 현상은, 행렬 형상으로 배치된 복수의 메모리 셀(MC)을 둘러싸는 복수의 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 일제히 변화된 경우에, 특히 현저해진다.
따라서, DRAM(11)에서는 메모리 셀 어레이(111)에 인접하는 주변 회로의 일부로서, 용량 소자(Cs)의 하부 전극(Cl)과 수평 방향으로 인접하고, 또한, 고정 전위가 부여된, 메탈 배선(LX, LY)을 구비한다. 메탈 배선(LX, LY)의 전위가 변화되지 않으므로, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)도 변화되지 않는다. 따라서, 기억 노드(ND)로부터 연장되는 3개의 패스를 통하여 메모리 셀(MC)에 노이즈가 전파되는 일도 없다. 그로 인해, 메모리 셀(MC)의 데이터 유지 특성의 열화가 억제된다. 그 결과, DRAM(11)은 오동작을 방지할 수 있다.
또한, 메모리 셀 어레이(111)의 외주변을 따라서 배치된 복수의 더미 메모리 셀(DMC)에 평행하게 또한 인접하여 메탈 배선(LX, LY)을 배치함으로써, 복수의 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 일제히 변화되는 것을 방지할 수 있다. 그로 인해, 메모리 셀(MC)의 데이터 유지 특성의 열화를 더욱 효과적으로 억제할 수 있다.
또한, COB 구조의 경우에는, 하부 전극(Cl)과 수평 방향으로 인접하는 메탈 배선은 존재하지 않는다. 하부 전극(Cl)에 인접하여 콘택트(CT10)가 설치되지만, 노이즈 전파의 영향을 무시할 수 있는 정도의 적은 수의 콘택트(CT10)가 점재하는 데에 지나지 않았다. 그것이, COB 구조의 발전형인 COM 구조에 있어서 노이즈 전파의 영향을 고려해 오지 않았던 이유의 하나라고 생각된다.
또한, 더미 메모리 셀(DMC)은 메모리 셀(MC)과 동일한 레이아웃 구조를 갖고 있지만, 이 자체에 데이터를 기억하는 기능을 갖고 있지 않다. 그로 인해, 더미 메모리 셀(DMC)은 주변 회로로부터의 노이즈를 실드하는 노이즈 실드의 역할을 한다고 생각되고 있었다. 그러나, COM 구조의 메모리 셀에 있어서는, 상기한 바와 같이, 그것만으로는 충분하지 않다. DRAM(11)은 COM 구조의 메모리 셀이 주변 회로로부터 받는 노이즈의 영향을 저감하여, 메모리 셀(MC)의 데이터 유지 특성의 열화를 효과적으로 억제하고 있다.
본 실시 형태에서는, 하부 전극(Cl)과 수평 방향으로 인접하는 메탈 배선층이 2계층인 경우를 예로 들어 설명했지만, 이에 한정되지 않는다. 하부 전극(Cl)과 수평 방향으로 인접하는 메탈 배선층이 1계층이어도 좋고, 3계층 이상이어도 좋다.
본 실시 형태에서는, 하부 전극(Cl)과 수평 방향으로 인접하는 메탈 배선에, 셀 플레이트 전극(상부 전극)(Cu)과 동일한 중간 전위(HVD)가 부여된 경우를 예로 들어 설명했지만, 이에 한정되지 않는다. 하부 전극(Cl)과 수평 방향으로 인접하는 메탈 배선에는, 임의의 고정 전위를 부여할 수 있다. 예를 들어, 전원 전압(VDD), 접지 전압(GND), 워드선(WL) 활성화 전압(VPP), 워드선(WL) 비활성화 전압(VKK), 기판 전압(VBB) 등의 고정 전위이어도 좋다. 단, 하부 전극(Cl)과 수평 방향으로 인접하는 메탈 배선에 셀 플레이트 전극(상부 전극)(Cu)과 동일한 중간 전위(HVD)를 부여함으로써, 노이즈 위상차를 작게 할 수 있으므로 유효하다.
또한, 메탈 배선(LX, LY)에 중간 전위(HVD)를 부여하는 중간 전위 생성 회로는, 셀 플레이트 전극(Cu)에 중간 전위(HVD)를 부여하는 중간 전위 생성 회로와 공통일 경우에 한정되지 않고, 비트선 프리차지용의 중간 전위(HVD)를 생성하는 중간 전위 생성 회로와 공통이어도 좋다. 이 경우, 메탈 배선(LX, LY)에 접속되는 트랜지스터가 프리차지 회로를 구성하는 트랜지스터가 되도록 배치함으로써, 노이즈를 억제하면서 회로 규모의 증대를 억제할 수 있다.
본 실시 형태에서는, 메탈 배선(LX)이, 콘택트(CT1)를 통하여 주변 회로 영역에 설치된 트랜지스터의 게이트 폴리실리콘 배선(GP1)에 접속되어 있지만, 이에 한정되지 않는다.
또한, 본 실시 형태에서는, 메탈 배선(LX1, LX2, LX10)이 콘택트(V1, V2)를 통하여 서로 접속되어 있는 경우를 예로 들어 설명했지만, 메탈 배선(LX1, LX2, LX10)은 서로 접속되어 있을 필요는 없다. 메탈 배선(LX1, LX2)을 독립시킴으로써, 예를 들어, 메탈 배선(LX1, LX2)에 각각 다른 값의 고정 전위를 부여할 수 있다.
또한, 워드선(WL)에 평행하게 배치된 메탈 배선(LX)과, 비트선(BL)에 평행하게 배치된 메탈 배선(LY)은, 고정 전위가 부여되어 있으면 좋고, 서로 접속되어 있을 필요는 없다. 메탈 배선(LX, LY)을 독립시킴으로써, 예를 들어, 메탈 배선(LX)에 접지 전압(GND)을 부여하고, 메탈 배선(LY)에 전원 전압(VDD)을 부여할 수 있다. 이 경우, 이들 메탈 배선(LX, LY)을 주변 회로에 적합한 전원 라인의 일부로서 사용하는 것도 가능하다.
또한, 본 실시 형태에서는, 하부 전극(Cl)과 수평 방향으로 인접하는 메탈 배선에 고정 전위가 부여된 경우를 예로 들어 설명했지만, 이에 한정되지 않는다. 한 쌍의 메탈 배선(예를 들어, LX1, LX2)에, 예를 들어 차동 신호와 같은 상보적인 전위가 각각 부여되어도 좋다. 그에 의해, 한 쌍의 메탈 배선으로부터의 각각의 노이즈는 상쇄된다. 혹은, 메모리 셀 어레이(111)의 외주변의 한 변 및 그에 대향하는 변을 따라서 배치된 한 쌍의 메탈 배선에, 상보적인 전위가 부여되어도 좋다. 논리 신호가 전파되는 신호선을, 메모리 셀 어레이(111)에 인접하여 배치할 수 있으므로, 설계의 자유도가 향상됨과 함께, 회로 규모의 증대를 억제할 수 있다. 이하, 구체예를 도 8 및 도 9를 사용해서 간단하게 설명한다.
도 8은 센스 앰프부(116)의 일부를 도시하는 회로도이다. 도 8에 도시하는 바와 같이, 센스 앰프부(116)는 P채널형의 MOS 트랜지스터(SDP)와, N채널형의 MOS 트랜지스터(SDN)와, 복수의 비트선쌍에 대해 설치된 복수의 센스 앰프(SA)를 구비한다. 또한, 도 8에는 복수의 센스 앰프(SA) 중, 비트선쌍(BL0, BL1)에 대해 설치된 하나의 센스 앰프(SA)만이 도시되어 있다.
MOS 트랜지스터(MP1)에서는 소스가 노드(SAP)에 접속되고, 드레인이 노드(N1)에 접속되고, 게이트가 노드(N2)에 접속되어 있다. MOS 트랜지스터(MN1)에서는, 소스가 노드(SAN)에 접속되고, 드레인이 노드(N1)에 접속되고, 게이트가 노드(N2)에 접속되어 있다. MOS 트랜지스터(MP2)에서는, 소스가 노드(SAP)에 접속되고, 드레인이 노드(N2)에 접속되고, 게이트가 노드(N1)에 접속되어 있다. MOS 트랜지스터(MN2)에서는, 소스가 노드(SAN)에 접속되고, 드레인이 노드(N2)에 접속되고, 게이트가 노드(N1)에 접속되어 있다. 여기서, MOS 트랜지스터(MP1, MN1)에 의해 제1 인버터가 구성된다. MOS 트랜지스터(MP2, MN2)에 의해 제2 인버터가 구성된다. 제1 인버터의 출력[노드(N1)]은, 제2 인버터의 입력 및 비트선(BL0)에 접속되어 있다. 제2 인버터의 출력[노드(N2)]은, 제1 인버터의 입력 및 비트선(BL1)에 접속되어 있다.
MOS 트랜지스터(SDP)는 전원 전압 단자(VDD)와 노드(SAP) 사이에 설치되고, 센스 앰프 활성화 신호(SEP)에 기초하여 온/오프 제어된다. MOS 트랜지스터(SDN)는 접지 전압 단자(GND)와 노드(SAN) 사이에 설치되고, 센스 앰프 활성화 신호(SEN)에 기초하여 온/오프 제어된다. 여기서, 센스 앰프 활성화 신호(SEP, SEN)는, 상보적으로 H레벨 및 L레벨이 전환된다.
예를 들어, 센스 앰프 활성화 신호(SEP)가 L레벨, 센스 앰프 활성화 신호(SEN)가 H레벨인 경우, MOS 트랜지스터(SDP, SDN)는 모두 온한다. 그에 의해, 센스 앰프(SA)[및 도시하지 않은 나머지의 센스 앰프(SA)]는 증폭 동작 가능한 상태로 된다. 한편, 센스 앰프 활성화 신호(SEP)가 H레벨, 센스 앰프 활성화 신호(SEN)가 L레벨인 경우, MOS 트랜지스터(SDP, SDN)는 모두 오프한다. 그에 의해, 센스 앰프(SA)[및 도시하지 않은 나머지의 센스 앰프(SA)]는, 증폭 동작할 수 없는 상태로 된다.
도 9는 메모리 셀 어레이(111) 및 그 주변 회로의 경계 근방을 도시하는 단면 모식도이다. 도 9에서는, 도 4의 구성과 비교하여, 메탈 배선(LX1, LX2)에 중간 전위(HVD)가 공급되는 대신에, 상보적으로 전위가 변화되는 센스 앰프 활성화 신호(SEP, SEN)가 각각 공급되어 있다. 이와 같이, 한 쌍의 메탈 배선(예를 들어, LX1, LX2)에 대해, 센스 앰프부(116)의 활성화를 제어하는 센스 앰프 활성화 신호(SEP, SEN)가 공급되어도 좋다. 메탈 배선(LX1, LX2)을 노이즈 대책을 위해 사용할 뿐만 아니라, 논리 신호[본 예에서는, 센스 앰프 활성화 신호(SEP, SEN)] 전파에 사용할 수 있으므로, 회로 규모의 증대를 억제할 수 있다.
또한, 당연히, 메탈 배선(LX1, LX2)에는, 상보적으로 전위가 변화되는 센스 앰프 활성화 신호(SEP, SEN)가 각각 공급되고, 메탈 배선(LY)에는 셀 플레이트 전극(Cu)과 동일한 중간 전위(HVD)가 공급되어도 좋다.
또한, 메모리 셀 어레이가 복수로 분할되어 배치되는 경우, 그들을 둘러싸는 더미 메모리 셀(DMC)의 수가 증가하므로, 더미 메모리 셀(DMC)을 통하여 전파되는 노이즈의 영향이 보다 심각해진다. 따라서, 예를 들어, 복수로 분할된 메모리 셀 어레이의 외주변을 따라서 배치된 복수의 메탈 배선 중, 일부의 메탈 배선의 전위가 변화되어 있는(즉, 신호 변화하고 있는) 경우에는, 나머지의 메탈 배선의 전위가 고정되도록(또는, 나머지의 메탈 배선쌍의 각각의 전위가 상보적으로 변화) 구성한다. 또한, 이때, 복수로 분할된 메모리 셀 어레이에는, 공통의 전원으로부터 전위(HVD, VKK, VBB) 등이 공급되도록 구성될 필요가 있다. 그에 의해, 노이즈의 영향을 받고 있지 않은 메모리 셀 어레이 부분을 안정화 용량으로서 작용하게 할 수 있으므로, 발생한 노이즈를 억제하는 것이 가능하게 된다. 이것은, PN 접합 다이오드(D1)가 순방향으로 온이 되지 않는 조건 하에서 유효하다. 구체적으로는, 메탈 배선을 전파하는 신호의 진폭이 전원 전압(VDD)으로부터 접지 전압(GND)의 범위 내인 경우 등에서 유효하다. 논리 신호가 전파되는 신호선을, 메모리 셀 어레이(111)에 인접하여 배치할 수 있으므로, 설계의 자유도가 향상됨과 함께, 회로 규모의 증대를 억제할 수 있다.
<실시 형태 2>
실시 형태 2에 관한 DRAM(11a)은 메모리 셀 어레이(111) 대신에 메모리 셀 어레이(111a)를 구비한다. 도 10은 메모리 셀 어레이(111a)를 도시하는 평면도이다. 메모리 셀 어레이(111a)는 메모리 셀 어레이(111)와 비교하여, 메모리 셀(MC)을 둘러싸는 복수의 더미 메모리 셀(DMC)을 갖지 않는다. 메모리 셀 어레이(111a)의 그 밖의 구성에 대해서는, 메모리 셀 어레이(111)와 마찬가지이므로, 그 설명을 생략한다.
우선, 메탈 배선(LX, LY)으로부터 메모리 셀(MC)에의 노이즈 전파의 구조에 대해 설명한다. 도 11은 메모리 셀 어레이(111a)의 최외주에 배치된 메모리 셀(MC)과, 이들에 평행 또한 인접하여 배치된 메탈 배선(이하, 신호선이라고도 칭함)(LX 또는 LY)을 도시하는 회로도이다.
도 11에 도시하는 바와 같이, 신호선(LX 또는 LY)은 기생 용량(Cp)을 통하여, 메모리 셀(MC)의 기억 노드(ND)와 결합하고 있다. 또한, 메모리 셀(MC)에서는 용량 소자(Cs)에 중간 전위(HVD)가 공급되고, 트랜지스터(Tr)의 백 게이트에 전압(VBB)이 공급되어 있다.
도 12는 트랜지스터(Tr)가 오프가 되어 기억 노드(ND)에 전하가 축적된 상태의 메모리 셀(MC)의 등가 회로이다.
도 12에 도시하는 바와 같이, 기억 노드(ND)와 신호선(LX)(또는 LY) 사이에는, 기생 용량(Cp)이 형성되어 있다. 기억 노드(ND)와, 전위(HVD)를 나타내는 셀 플레이트 전극(상부 전극)(Cu) 사이에는, 용량 소자(Cs)가 형성되어 있다. 여기서, 신호선(LX)(또는 LY)의 전위 변화량을 V로 하면, 기억 노드(ND)의 전위 변화량 ΔVn은, 이하의 수학식 1과 같이 표시된다.
Figure pat00001
수학식 1에 의해, 기생 용량(Cp)이 증대하면, 신호선(LX)(또는 LY)의 전위 변화에 대한 기억 노드(ND)의 전위 변화량 ΔVn이 커지는 것을 알 수 있다. 기억 노드(ND)의 전위(Vn)가 크게 변화되면, 메모리 셀(MC)의 데이터 유지 특성이 열화되기 쉬워진다. 따라서, 신호선(LX)(또는 LY)의 전위 변화량 V를 한없이 제로에 근접시킴으로써, 기억 노드(ND)의 전위 변화량 ΔVn을 작게 할 필요가 있다.
따라서, DRAM(11a)에서는, 실시 형태 1과 마찬가지로, 메모리 셀 어레이(111a)에 인접하는 주변 회로가, 용량 소자(Cs)의 하부 전극(Cl)과 수평 방향으로 인접하고, 또한, 고정 전위가 부여된 메탈 배선(LX, LY)을 구비한다. 메탈 배선(LX, LY)의 전위가 변화되지 않으므로, 메모리 셀(MC)의 기억 노드(ND)의 전위(Vn)도 변화되지 않는다. 그로 인해, 당해 메모리 셀(MC)의 데이터 유지 특성의 열화가 억제된다. 그 결과, DRAM(11a)은 오동작을 방지할 수 있다.
또한, 메모리 셀 어레이(111a)의 외주변을 따라서 배치된 복수의 메모리 셀(MC)에 평행 또한 인접하여 메탈 배선(LX, LY)을 배치함으로써, 이들 복수의 메모리 셀(MC)의 기억 노드(ND)의 전위(Vn)가 일제히 변화되는 것을 방지할 수 있다. 그로 인해, 메모리 셀(MC)의 데이터 유지 특성의 열화를 더 효과적으로 억제할 수 있다.
또한, 도 12에는 도시되어 있지 않지만, 당연히, 기억 노드(ND)로부터 기생 용량(Ct)을 통하여 워드선(WL)에 이르는 패스나, 기억 노드(ND)로부터 PN 접합 다이오드(D1)를 통하여 Si 기판에 이르는 패스를 전파하는 노이즈도 저감할 수 있다.
<실시 형태 3>
실시 형태 3에 관한 DRAM(11b)은 DRAM(11)과 비교하여, 고정 전위가 부여된 메탈 배선(LX, LY)을 구비하는 대신에, 더미 메모리 셀(DMC)에 공급되는 전위의 설정 방법을 고안하고 있다.
도 13은 DRAM(11b)을 도시하는 블록도이다. 도 13에 도시하는 바와 같이, DRAM(11b)에서는 더미 메모리 셀(DMC)에 부여하는 전위를 생성하는 전원 회로와, 메모리 셀(MC)을 구동하는 전위를 생성하는 전원 회로를 별도로 하고 있다. 본 예에서는, 다른 전위를 생성하는 복수의 전원 회로 중, 대표해서 전위(VKK)를 생성하는 전원 회로만을 도시하고 있다.
구체적으로는, DRAM(11b)에서는 DRAM(11b)의 외부에 전원 회로(13, 14)가 설치되어 있다. 전원 회로(13)는 전위(VKK)를 더미 워드선(DWL)에 공급한다. 한편, 전원 회로(14)는 전위(VKK)를 워드선 드라이버(112)에 공급하고 있다. 워드선 드라이버(112)는 비선택의 워드선(WL)에 대해 전원 회로(14)로부터의 전위(VKK)를 공급한다. 도시되어 있지 않지만, 더미 메모리 셀(DMC)에 공급되는 전위(VBB, HVD)를 생성하는 전원 회로 및 메모리 셀(MC)에 공급되는 전위(VBB, HVD)를 생성하는 전원 회로도 별도로 한다. DRAM(11b)의 그 밖의 구성에 대해서는, DRAM(11)과 마찬가지이므로, 그 설명을 생략한다.
이와 같이, DRAM(11b)에서는 더미 메모리 셀(DMC)에 부여하는 전위(VKK 등)를 생성하는 전원 회로와, 메모리 셀(MC)을 구동하는 전위(VKK 등)를 생성하는 전원 회로가 다르다. 즉, 전원 회로(13)에 의해 생성된 전위(VKK)가 전파되는 전원 배선과, 전원 회로(14)에 의해 생성되는 전위(VKK)가 전파되는 전원 배선이 접속되어 있지 않다. 따라서, 더미 메모리 셀(DMC)의 실린더 형상의 하부 전극(Cl)에 인접하는 메탈 배선(LX, LY)의 전위가 변동되어, 전위(VKK)가 변동되고, 더미 워드선(DWL0)에 노이즈가 발생한 경우에서도, 그 노이즈는 비선택 메모리 셀(MC)의 워드선(WL)에 전파되지 않는다. 그로 인해, 메모리 셀(MC)의 데이터 유지 특성의 열화가 억제된다. 그 결과, DRAM(11b)은 오동작을 방지할 수 있다. 또한, 고정 전위가 부여된 메탈 배선(LX, LY)을 설치할 필요가 없어지므로, 설계의 자유도가 향상됨과 함께, 회로 규모의 증대를 억제할 수 있다.
도 14는 DRAM(11b)의 변형예를 DRAM(11c)으로서 도시하는 블록도이다. 도 14에 도시하는 바와 같이, DRAM(11c)에서는, 더미 메모리 셀(DMC)에 부여하는 전위를 생성하는 전원 회로와, 메모리 셀(MC)에 부여하는 전위를 생성하는 전원 회로는 공통이지만, 전원 회로와 메모리 셀(DMC, MC)을 접속하는 전원 배선의 분기점이 메모리 셀 어레이(111)를 구동하는 주변 회로의 외부에 설치되어 있다.
구체적으로는, DRAM(11c)에서는, DRAM(11b)의 외부에 전원 회로(13)가 설치되어 있다. 전원 회로(13)는 전위(VKK)를 더미 워드선(DWL)에 공급함과 함께, 워드선 드라이버(112)에 공급하고 있다. 워드선 드라이버(112)는 비선택의 워드선(WL)에 대해 전원 회로(13)로부터의 전위(VKK)를 공급한다. 여기서, 전위(VKK)가 전파되는 전원 배선의 분기점(SP)은, 메모리 셀 어레이(111)를 구동하는 주변 회로[예를 들어, 워드선 드라이버(112)]의 외부에 설치되어 있다. 도시되어 있지 않지만, 전위(VBB, HVD)가 전파되는 전원 배선의 분기점도, 각각 메모리 셀 어레이(111)를 구동하는 주변 회로의 외부에 설치된다. DRAM(11c)의 그 밖의 구성에 대해서는, DRAM(11b)과 마찬가지이므로, 그 설명을 생략한다.
그에 의해, 더미 메모리 셀(DMC)의 실린더 형상의 하부 전극(Cl)에 인접하는 메탈 배선(LX, LY)의 전위가 변화되어, 전위(VKK)가 변동되고, 더미 워드선(DML0)에 노이즈가 발생한 경우에서도, 그 노이즈가 전원 배선을 통하여 비선택 메모리 셀(MC)의 워드선(WL)에 전파되기 어렵게 된다. 그로 인해, 메모리 셀(MC)의 데이터 유지 특성의 열화가 억제된다. 그 결과, DRAM(11c)은 오동작을 방지할 수 있다. 또한, 고정 전위가 부여된 메탈 배선(LX, LY)을 설치할 필요가 없어지므로, 설계의 자유도가 향상됨과 함께, 회로 규모의 증대를 억제할 수 있다.
더미 메모리 셀(DMC)에 부여하는 전위를 생성하는 전원 회로로서, 내부의 전원 회로를 사용하지 않고, 전원 전압(VDD)이나 접지 전압(GND) 등의 외부의 전원 회로를 사용해도 좋다. 외부로부터 공급되는 전원 전압(VDD)이나 접지 전압(GND)은, 메탈 배선(LX, LY)의 전위가 변화되어도 변동되지 않으므로, 더미 워드선(DML)으로부터 비선택 메모리 셀(MC)의 워드선(WL)에 노이즈가 전파되기 어렵게 된다. 그로 인해, 메모리 셀(MC)의 데이터 유지 특성의 열화가 억제된다.
그 밖의 예를 도 15 및 도 16을 사용해서 설명한다. 도 15는 워드선 방향으로 배치된 복수의 더미 메모리 셀(DMC)의 하나의 변형예를 더미 메모리 셀(DMCa)로서 도시하는 회로도이다. 도 16은 비트선 방향으로 배치된 복수의 더미 메모리 셀(DMC)의 하나의 변형예를 더미 메모리 셀(DMCb)로서 도시하는 회로도이다.
도 15에 도시하는 바와 같이, 더미 메모리 셀(DMCa)은 더미 메모리 셀(DMC)과 비교하여, 또한 기억 노드(ND)와 더미 워드선(DWL)이 단락되어 있다. 또한, 더미 워드선(DWL)에는 비선택 상태로 하기 위해 접지 전압(GND)이 공급된다. 그에 의해, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 접지 전압(GND) 레벨로 고정되므로, 메탈 배선(LX, LY)의 전위가 변화되어도, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 변동되는 일은 없다. 그로 인해, 더미 메모리 셀(DMC)로부터 메모리 셀(MC)에 노이즈가 전파되기 어렵게 되고, 그 결과, 메모리 셀(MC)의 데이터 유지 특성의 열화가 억제된다.
도 16에 도시하는 바와 같이, 더미 메모리 셀(DMCb)은 더미 메모리 셀(DMC)과 비교하여, 또한 기억 노드(ND)와 더미 비트선(DBL)이 단락되어 있다. 또한, 더미 비트선(DBL)에는 전원 전압(VDD) 또는 접지 전압(GND)이 공급된다. 그에 의해, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 전원 전압(VDD) 또는 접지 전압(GND) 레벨로 고정되므로, 메탈 배선(LX, LY)의 전위가 변화되어도, 더미 메모리 셀(DMC)의 기억 노드(ND)의 전위(Vn)가 변동되는 일은 없다. 그로 인해, 더미 메모리 셀(DMC)로부터 메모리 셀(MC)에 노이즈가 전파되기 어렵게 되고, 그 결과, 메모리 셀(MC)의 데이터 유지 특성의 열화가 억제된다.
또한, 더미 메모리 셀(DMCa, DMCb)은 메모리 셀(MC)과의 구조상의 차이를 가능한 한 적게 하는 것이 바람직하다. 이 구조상의 차이를 허용할 수 있는지 여부는, 제조 프로세스의 형상 안정성에의 영향 정도에 의해서도 바뀌지만, 허용할 수 있는 경우에는, 회로 규모가 증대하는 일 없이 효과적인 수단으로 될 수 있다.
<실시 형태 4>
도 17은 DRAM(11)을 탑재한 시스템 LSI(반도체 장치)(1)를 도시하는 블록도이다. 시스템 LSI(1)는 매크로화된 DRAM(11)과, DRAM(11)과 데이터의 교환을 행하는 내부 회로(주변 회로)(12)를 구비한다. 예를 들어, 내부 회로(12)는 DRAM(11)에 기입하기 위한 기입 데이터(Din)를 출력하고, DRAM(11)으로부터 판독된 데이터(Dout)를 수취한다.
시스템 LSI 설계의 자동 배치 배선 공정에서는, 매크로화된 DRAM(11)을 배치 후에, 그 주위에 자동 설계에 의해 논리 신호선이 자동 배치된다. 매크로화된 DRAM(11) 내부에 있어서, 주변 회로와 메모리 셀 어레이(111) 사이에 고정 전위를 부여한 신호선을 설치했다고 해도, DRAM(11)의 외측 주변에 접해서 메모리 셀 어레이(111)가 설계되어 있었던 경우, 메모리 셀 어레이(111)에 인접하여 자동 배치된 내부 회로(12)의 논리 신호선에 의해 노이즈가 발생하는 것이 생각된다. 그로 인해, 내부 회로(12)의 배치 배선을 행하는 경우, 메모리 셀 어레이(111)의 외주변을 따라서 배치되는 신호선에 고정 전위를 부여하거나, 메모리 셀 어레이(111)의 외주변을 따라서 배치되는 한 쌍의 신호선의 각각에 상보적인 전위를 부여하거나 한다. 그에 의해, DRAM(11)은 내부에 설치된 주변 회로로부터의 노이즈의 영향을 저감할 수 있는 데 더하여, 외부에 설치된 내부 회로(12)로부터의 노이즈의 영향을 저감할 수 있다. 그로 인해, 메모리 셀(MC)의 데이터 유지 특성의 열화가 억제된다.
또한, 시스템 LSI 설계의 자동 배치 배선 공정에서는, 내부 회로(12)의 배치 배선을 행하는 경우, 메모리 셀 어레이(111)의 외주변 근방에 신호선을 배치하지 않도록 제한하거나, 메모리 셀 어레이(111)의 외주변 근방에 신호선을 배치한 경우에는 배치 배선 결과로서 에러를 출력하도록 해도 좋다. 그에 의해, 복잡하고 또한 다양한 시스템 LSI에 있어서도 높은 신뢰성과 저비용의 반도체 제품을 개발하는 것이 가능하게 된다.
본 실시 형태에서는, 시스템 LSI(1)에 DRAM(11)이 탑재된 경우를 예로 들어 설명했지만, 이에 한정되지 않고, 예를 들어, DRAM(11b)이나 DRAM(11c) 등이 탑재되어도 좋다. 예를 들어, 더미 메모리 셀(DMC)을 구동하는 전위를 생성하는 전원 회로와, 메모리 셀(MC)을 구동하는 대응하는 전위를 생성하는 전원 회로가 다른 DRAM(11b)은 매크로화해서 사용됨으로써, 어떠한 시스템 LSI에 탑재된 경우에서도, 외부로부터의 노이즈의 영향을 저감해서 안정된 동작을 실현할 수 있다.
(특허문헌 2에 대해)
또한, 특허문헌 2에 개시된 구성에서는, 메모리 셀 내의 용량 소자의 하부 전극과 수평 방향으로 인접하는 메탈 배선이 존재하지 않는다. 따라서, 하부 전극과 수평 방향으로 인접하는 메탈 배선으로부터의 노이즈에 의해 메모리 셀의 데이터 유지 특성이 열화된다고 하는 과제가 애초에 생기지 않는다. 즉, 상기 실시 형태에 관한 DRAM의 구성과, 특허문헌 2에 개시된 구성은 완전히 다른 것이다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
예를 들어, 상기의 실시 형태에 관한 반도체 장치에서는, 반도체 기판, 반도체층, 확산층(확산 영역) 등의 도전형(p형 혹은 n형)을 반전시킨 구성으로 해도 좋다. 그로 인해, n형 및 p형의 한쪽의 도전형을 제1 도전형으로 하고, 다른 쪽의 도전형을 제2 도전형으로 한 경우, 제1 도전형을 p형, 제2 도전형을 n형으로 할 수도 있고, 반대로 제1 도전형을 n형, 제2 도전형을 p형으로 할 수도 있다.
1 : 반도체 장치
11, 11a, 11b, 11c : DRAM
12 : 내부 회로
13, 14 : 전원 회로
111, 111a : 메모리 셀 어레이
112 : 워드선 드라이버
113 : 선택 회로
114 : 데이터 판독부
115 : 데이터 기입부
116 : 센스 앰프부
BL0 내지 BLn, BL : 비트선
Cs : 용량 소자
Cl : 하부 전극
Cu : 상부 전극(셀 플레이트 전극)
CT1, CT10, CT11, CT12 : 콘택트
DBL0, DBL1, DBL : 더미 비트선
DMC, DMCa, DMCb : 더미 메모리 셀
DWL0, DWL1, DWL : 더미 워드선
MC : 메모리 셀
MN1, MN2, MP1, MP2 : MOS 트랜지스터
N1, N2, SAP, SAN : 노드
SA : 센스 앰프
SDP, SDN : MOS 트랜지스터
V1, V2 : 비아
WL0 내지 WLm, WL : 워드선

Claims (13)

  1. 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 인접하는 주변 회로를 구비하고, 각 메모리 셀은, 기판의 주면에 대해 수직 방향으로 연장되는 실린더 형상의 하부 전극을 갖는 용량 소자와, 상기 용량 소자와 비트선 사이에 설치되고, 워드선의 전위에 기초하여 온/오프가 제어되는 스위치 트랜지스터를 갖고, 상기 주변 회로는, 상기 주면에 대해 평행한 수평 방향으로 상기 하부 전극과 인접하고, 또한, 고정 전위가 부여된 신호선, 또는, 상보적인 전위가 부여된 한 쌍의 신호선을 구비한 반도체 장치.
  2. 제1항에 있어서,
    상기 신호선 또는 상기 한 쌍의 신호선은, 상기 메모리 셀 어레이의 외주변을 따라서 배치되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 메모리 셀 중, 외주변을 따라서 배치된 복수의 메모리 셀은, 더미 메모리 셀인 반도체 장치.
  4. 제1항에 있어서,
    상기 메모리 셀 어레이는, 복수로 분할되어 있고, 복수로 분할된 상기 메모리 셀 어레이의 외주변을 따라서 배치된 복수의 상기 신호선 중, 일부의 신호선의 전위를 변화시키고 있는 경우에는, 나머지의 신호선의 전위를 고정, 또는, 나머지의 각 신호선쌍의 한쪽 및 다른 쪽의 각각의 전위를 상보적으로 변화시키는 반도체 장치.
  5. 제1항에 있어서,
    상기 한 쌍의 신호선의 한쪽 및 다른 쪽은, 상기 메모리 셀 어레이의 외주변의 한 변 및 그에 대향하는 변을 따라서 각각 배치되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 주변 회로는, 상기 메모리 셀 어레이를 구동하는 회로이며, 상기 반도체 장치는 DRAM인 반도체 장치.
  7. 제1항에 있어서,
    상기 메모리 셀 어레이를 갖는 DRAM을 구비하고, 상기 주변 회로는, 상기 DRAM에 기입하는 데이터를 출력하고, 또는, 상기 DRAM으로부터 판독된 데이터를 수취하는 반도체 장치.
  8. 행렬 형상으로 배치된 복수의 메모리 셀과, 상기 복수의 메모리 셀을 둘러싸는 복수의 더미 메모리 셀을 구비하고, 각 메모리 셀 및 각 더미 메모리 셀은, 기판의 주면에 대해 수직 방향으로 연장되는 실린더 형상의 하부 전극을 갖는 용량 소자와, 상기 용량 소자와 비트선 사이에 설치되고, 워드선의 전위에 기초하여 온/오프가 제어되는 스위치 트랜지스터를 갖고, 상기 더미 메모리 셀을 구동하는 전위를 생성하는 전원 회로는, 상기 메모리 셀을 구동하는 대응하는 전위를 생성하는 전원 회로와 다른 반도체 장치.
  9. 제8항에 있어서,
    상기 더미 메모리 셀을 구동하는 전위를 생성하는 전원 회로는, 전원 전압 및 접지 전압 중 적어도 어느 하나를 생성하는 외부의 전원 회로인 반도체 장치.
  10. 제9항에 있어서,
    상기 더미 메모리 셀을 구동하는 전위를 생성하는 전원 회로는, 전원 전압 및 접지 전압 중 어느 하나를, 당해 더미 메모리 셀에 대해 설치된 더미 비트선 또는 더미 워드선에 공급하는 반도체 장치.
  11. 제10항에 있어서,
    상기 더미 메모리 셀의 기억 노드와, 상기 더미 비트선 또는 상기 더미 워드선을 단락하는 반도체 장치.
  12. 제8항에 있어서,
    상기 복수의 메모리 셀 및 상기 복수의 더미 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이를 구동하는 주변 회로를 구비하고, 상기 반도체 장치는, DRAM인 반도체 장치.
  13. 제8항에 있어서,
    상기 복수의 메모리 셀 및 상기 복수의 더미 메모리 셀을 갖는 DRAM과, 상기 DRAM에 기입하기 위한 데이터를 출력하고, 또는, 상기 DRAM으로부터 판독된 데이터가 입력되는, 주변 회로를 구비한 반도체 장치.
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