KR20010081956A - 고밀도 플라즈마 시스템을 사용하여 반도체 디바이스를평탄화하는 방법 - Google Patents
고밀도 플라즈마 시스템을 사용하여 반도체 디바이스를평탄화하는 방법 Download PDFInfo
- Publication number
- KR20010081956A KR20010081956A KR1020007012640A KR20007012640A KR20010081956A KR 20010081956 A KR20010081956 A KR 20010081956A KR 1020007012640 A KR1020007012640 A KR 1020007012640A KR 20007012640 A KR20007012640 A KR 20007012640A KR 20010081956 A KR20010081956 A KR 20010081956A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- sacrificial layer
- interconnect
- etch
- etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000008021 deposition Effects 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims description 41
- 239000007789 gas Substances 0.000 claims description 25
- 238000005229 chemical vapour deposition Methods 0.000 claims description 21
- 229910052760 oxygen Inorganic materials 0.000 claims description 21
- 239000001301 oxygen Substances 0.000 claims description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 238000000992 sputter etching Methods 0.000 claims description 15
- 239000000126 substance Substances 0.000 claims description 13
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 238000003486 chemical etching Methods 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000011737 fluorine Substances 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 150000002926 oxygen Chemical class 0.000 claims description 3
- -1 oxygen nitrides Chemical class 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 2
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 97
- 235000012431 wafers Nutrition 0.000 description 31
- 238000012545 processing Methods 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 210000002381 plasma Anatomy 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 238000005498 polishing Methods 0.000 description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910000077 silane Inorganic materials 0.000 description 5
- 238000006467 substitution reaction Methods 0.000 description 4
- 238000012876 topography Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000008119 colloidal silica Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체 디바이스상 재료층을 평탄화하는 방법에 관한 것으로, 상기 방법은 고밀도 플라즈마 시스템을 사용하는 반도체 디바이스상 층(18)을 평탄화하고, 목표된 에칭 대 증착 비율을 가지는 희생 층(24)을 사용한다. 부가적으로, 층을 평탄화하기 위한 방법은 반도체 제조 공정에 쉽게 통합될수있고, 로컬 및 글로벌 평탄화 양쪽을 달성할 수 있다.
Description
집적 회로의 제조는 회로의 디비이스 밀도가 증가함에 따라 매우 복잡하게 되었다. 고밀도 회로는 미크론 및 서브미크론 크기에서 금속 상호접속 라인 또는 페쳐(feature), 및 다수의 재료 및 구조 층이 매우 밀접하게 간격질 것을 요구한다. 상기 층의 표면은 일반적으로 서브층에 따르는 지형을 가질 것이다. 종래 구조 및 층은 불규칙한 융기부, 골 등의 영역을 가지는 표면 지형을 형성한다. 상기 층들이 증가할때, 보다 많은 불규칙성이 나타나게 된다. 상기 지형은 리소그래피, 필름 증착, 상호접속 라인의 에칭 및 집적 회로의 전체 생산율 및 성능을 위해 요구되는 미세한 패턴 해상도 및 초점 심도 제한에 악영향을 미친다. 결과적으로, 표면 지형에서 상기 불규칙성을 최소화하기 위하여 층을 평탄화하는 것이 바람직하다.
평탄화는 부드럽고, 편평한 층을 웨이퍼에 형성하기 위하여 사용되는 처리이다. 다중 레벨의 금속 상호접속부를 가지는 반도체 제조시 요구되는 두가지 형태의 평탄화가 있다; 즉 로컬 및 글로벌 평탄화. 로컬 평탄화는 상호접속 금속의 밀집 어레이상에 증착되는 유전체 필름 또는 층을 평탄화하는 것을 포함한다. 글로벌 평탄화는 전체 웨이퍼상 유전체 층이 평탄화되는 경우이다.
글로벌 평탄화를 위하여, 화학 기계적 폴리싱(CMP)은 웨이퍼쪽으로 표면 층을 그라운딩하도록 폴리싱 패드를 마찰시키는 웨이퍼를 폴리싱하기 위해 반드시 제공되는 가장 일반적으로 사용되는 평탄화 기술이다. 종종, 폴리싱 패드는 평탄화를 돕는 연마 현탄액으로 적셔진다. 일반적으로 사용되는 현탄액은 수성 KOH 용액의 콜로이드 실리카이다. CMP 기구는 종래 기술에서 잘 공지되어 있다. 상기 기구는 부착된 휠을 가지는 폴리싱 휠을 포함한다. 휠이 회전할때, 웨이퍼는 습식 폴리싱 표면쪽으로 힘이 가해져서 웨이퍼의 표면은 평탄화된다.
CMP는 다수의 제한들을 가진다. 상기 제한들은 전용 장치 및 값비싼 시간 비용 장치를 요구하는 개별적인 단계에 의해 발생한다. 또한 CMP 동안 필름 제거 속도를 제어하는 방식이 없다. CMP 속도 및 균일성은 패드 조건 및 웨이퍼상 압력에 의해 영향을 받는다. 부가적으로, CMP로 달성할 수 있는 전체적인 평탄화는 금속 상호접속부 또는 페쳐의 계단 높이 측면에서 제한된다. 디바이스 기하 구조가 작아질때, 작은 기하 구조를 달성하기 위하여 사용되는 리소그래피 스텝퍼의 포커스 깊이를 감소시켜야 하기 때문에 글로벌 평탄화 요구가 증가된다.
최근에는 갭 충전 산화물 같은 유전체 필름 및 다른 층을 증착하기 위하여 사용되는 고밀도 플라즈마(HDP) 화학 기상 증착(CVD)이 편평한 층을 달성하기 위하여 사용되었다. 상기 방법중 하나가 미국특허 번호 5,494,854에 기술된다. '854 특허는 전도체상 HDP 이산화 실리콘 갭 충전 유전체 층을 평탄화된 높은 종횡비 전도체에 증착하는 단계를 개시하지만, 상기 방법은 필수적으로 낮은 종횡비 전도체를 평탄화하지 못한다. 그다음 희생 폴리싱 층이 증착되고 CMP 처리가 상기 희생 층을 평탄화하기 위하여 사용된다. '854 특허는 평탄화 처리를 완료하기 위하여 CMP 처리를 사용할 것을 요구한다. 상기된 바와같이, CMP 처리는 제한을 가지며, 부가적이고, 독립적인 단계를 수행하는 것과 관련되어 비용을 증가시킨다. 따라서, 편평한 층을 제공하고 상기 제한을 극복하는 반도체 디바이스 또는 웨이퍼상 재료층을 평탄화하는 개선된 방법을 제공하는 것이 바람직하다. 특히, CMP 및 스핀온 글래스 기술 같은 부가적인 단계 및/또는 장치를 요구하지 않고 평탄화하는 방법을 제공하는 것이 바람직하다.
본 발명은 반도체 디바이스의 제조, 특히 고밀도 플라즈마 시스템을 사용하여 반도체 장치상의 재료층을 평탄화하는 방법에 관한 것이다.
도 1a-1c는 패턴화된 상호접속부를 가지는 반도체 웨이퍼 및 본 발명의 방법의 일실시예에 따른 처리 단계를 도시한 단면도.
도 2는 반도체 웨이퍼 및 본 발명의 다른 실시예에 따른 부가적인 처리 단계를 도시하는 단면도.
도 3은 하나의 상호접속부 또는 페쳐를 가지는 반도체 웨이퍼, 및 본 발명의 방법에 따른 상호접속부 또는 페쳐상에 형성된 산화물 층의 각진 패시트의 평탄화를 도시하는 도.
도 4는 반도체 디바이스상 상호접속부 위에 증착된 층의 지형에 대해 각도 종속 함수로서 스퍼터 에칭 비율을 도시하는 그래프.
도 5는 본 발명의 방법에 따라 상호접속부위에 증착된 산화물층을 가지는 하나의 넓은 상호접속부를 가진 반도체 웨이퍼, 및 산화물 층의 패시트를 평탄화하는 것을 도시하는 부분 단면도.
도 6은 본 발명의 방법의 다른 실시예에 따라 슬롯된 지역을 가지는 넓은 상호접속부의 평면도.
도 7은 슬롯된 지역을 가지는 넓은 상호접속부를 구비한 반도체 웨이퍼, 및 넓은 상호접속부를 가지는 패시트 형성을 도시한 도.
따라서, 본 발명의 목적은 반도체 디바이스상 재료층을 평탄화하기 위한 개선된 방법을 제공하는 것이다.
특히, 본 발명의 목적은 고밀도 플라즈마 시스템을 사용하여 반도체 디바이스상 층을 평탄화하는 인-시튜 방법을 제공하는 것이다.
본 발명의 다른 목적은 갭 충전 층과 비교하여 바람직한 에칭 속도 차이를 가지는 희생 층을 사용하여 층을 평탄화하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 제조 처리 단계에 쉽게 통합될수있는 층을 평탄화하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 양쪽 로컬 및 글로벌 평탄화를 달성할수있는 평탄화 방법을 제공하는 것이다.
이들 및 다른 목적은 스퍼터 에칭을 제공하기 위하여 rf 바이어스를 인가함으로써 바이어스될수있는 웨이퍼 지지부를 가지는 고밀도 플라즈마 CVD 반응기에서, 상호 접속 페쳐를 가진 편평한 층을 반도체 디바이스상에 형성하는 여기에 개시된 방법에 의해 달성된다. 상기 방법은 상호접속 페쳐 및 기판의 상부에 가스 충전 산화물층을 증착하는 단계를 포함하고, 여기서 각이 형성된 패시트(facet)가 상호접속 페쳐상 갭 충전 산화물에 형성된다. 다음, 희생 층은 갭 충전 산화물 층 상부에 증착된다. 희생 층은 주어진 rf 바이어스에서 갭 충전 산화물과 같거나 큰 에칭 대 증착 비율을 가지며, 이런 제 2 증착 단계 동안, 각이 형성된 패시트는 층의 레스트(rest)보다 큰 비율로 에칭되어, 패시트가 실질적으로 움푹 들어가게 된다. 그 다음 희생 층은 희생 층을 실질적으로 제거하기 위하여 에칭되고 하부 금속상에 특정 디바이스 두께를 가지는 실질적으로 편평한 층을 제공한다. 일실시예에서, 희생 층은 안정된 스퍼터 에칭 종 또는 스퍼터 에칭 종의 결합에 의해 스퍼터 에칭된다. 제 2 실시예에서, 희생 층은 안정된 스퍼터 에칭 종, 및 화학 에칭제를 이용한 스퍼터 에칭 및 화학 에칭을 사용하여 에칭된다.
다른 실시예에서, "보호막(topcoat)"은 희생 층이 추가 평탄화를 제공하기 위하여 에칭된후 반도체 디바이스상에 증착될수있다.
본 발명의 다른 목적 및 장점은 하기된 본 발명의 상세한 설명 및 도면을 참조하여 판독되어 명확하게 된다.
본 발명은 고밀도 플라즈마 화학 기상 증착(HDP CVD) 기술을 사용하여 반도체 디바이스상 재료층을 인-시튜 평탄화하는 방법을 제공한다. 갭충전 유전체 층은 금속 상호접속부상에 증착되고, 그 다음 희생 층이 증착되고, 실질적으로 편평한 표면을 제공하기 위하여 희생 층을 에칭한다. 에칭 단계는 스퍼터 에칭 또는 스퍼터 에칭 및 화학 에칭의 결합에 의해 수행될수있다. 다른 실시예에서, 보호막 층은 추가로 평탄화를 제공하기 위하여 표면상에 증착될수있다. 본 발명의 방법은 종래 기술에서 잘 공지된 HDP CVD 반응기에서 바람직하게 수행되지만, CVD 반응기와 연관된 다른 플라즈마가 rf 바이어스될수있는 웨이퍼 지지부에 저압 동작을 제공하도록 사용될수있다. 본 발명을 실행하기 위하여 사용될수있는 HDP CVD 반응기의 예는 여기에서 참조로써 통합된 계류중인 특허 출원 일련 번호 08/909,580에 기술된다. 일반적으로, HPD CVD 처리는 플라즈마를 1011이온/㎤ 보다 큰 정도의 고밀도 이온으로 생성하도록 고밀도 플라즈마 소스를 이용하는 비교적 새로운 기술이다. HDP CVD 반응기는 이온 범버딩(bombardment)으로 인한 스퍼터 비율을 향상시키기 위하여 바람직한 주파수에서 rf 바이어스 전력을 지지부에 인가함으로써 바이어스될수있는 바이어스된 웨이퍼 지지부를 사용한다. 이것은 웨이퍼의 바이어스 전압을 설정하고, 상기 전압은 웨이퍼 지지부에 의해 고정된 웨이퍼 또는 기판의 표면에 이온을 가속시키도록 작동한다. 웨이퍼는 웨이퍼의 후면에 헬륨(종종 "후면 헬륨"이라 불린다)을 공급함으로써 냉각된다. 갭충전 층 같은 필름의 증착동안, 웨이퍼 지지부는 통상적으로 바이어스되어, 이온이 표면을 때리고 증착될 재료를 스퍼터 에칭한다. 이런 과정은 보이드(void) 형성없이 높은 종횡비를 가지는 갭을 충전할 수 있는 우수한 품질의 갭충전 층을 유발한다. 이런 현상은 에칭 대증착 비율(E/D)에 의해 부분적으로 특징을 나타낸다. E/D는 다음 방정식에 의해 결정된다 :
E/D = (UB 비율 - B 비율)/UB 비율
여기서 UB는 웨이퍼가 바이어스되지 않을때 웨이퍼 표면상 필름의 증착 비율이고, B 비율은 웨이퍼 지지부가 바이어스될때 웨이퍼 표면상 필름의 증착 비율이다. 그래서, HDP CVD 처리시 스퍼터 에칭 성분 및 증착 성분이 나타난다. 본 발명은 E/D 비율이 증착 처리중 평탄화 능력 측정값이라는 것을 발견하였다. 게다가, 이온이 층의 표면과 범버딩할때 층의 스퍼터 에칭 비율은 패시트 형성 역할을 한다. 스퍼터 에칭 비율이 웨이퍼의 기하 구조, 특히 층의 기하 구조 각도에 대한 함수로서 가변하고, 스퍼터 에칭 비율은 도 4에 도시된 바와같이 대략 45 내지 60 도 범위의 각도에서 가장 높다. 결과적으로, 패시트(20 및 22)의 에칭 비율(도 1a 하부에서 도시됨)은 기판의 표면에 대해 90 도, 즉 이온 스퍼터가 표면에 대해 기울어지는 경우 층의 에칭 비율보다 2 내지 3 배 클수있다. 발명자는 스퍼터 에칭 비율이 여러 재료에 대해 변화하고 증착될 유전체 필름의 구성(또는 화학양론적)의 함수이다. 또한, 상기된 패시트의 측면 에칭 성분을 촉진시킬 수 있는 에칭에 대한 화학적 성분을 생성하도록 플라즈마에 화학 에칭 가스를 사용하는 것이 가능하다. 이런 화학적 에칭 성분은 평탄화 시간을 감소시키기 위하여 에칭 비율을 향상시키는 것뿐 아니라 보다 복잡한 글로벌 평탄화를 유발하도록 보다 넓은 페쳐(즉, >1㎛) 이상의 상부 해트(hat)를 제거하는데 도움을 줄수있다.
상기 도면들을 다시 참조하여, 여기에서 유사 구성요소는 도면의 유사 참조번호에 의해 지정되고, 도 1a-1c는 기판(12), 및 산화물층(프리메탈 증착 층으로서 불린다), 및 산화물(14) 밑에 있는 디바이스 구조를 포함하는 반도체 디바이스(10)를 도시한다. 바람직하게, 산화물층(14)은 이산화 실리콘으로 만들어지고, 다수의 상호접속부 또는 회로 페쳐(16, 17)는 산화물층(14)상에 형성된다. 상호접속부는 종횡비로 인해 가변할 수 있다. 좁고(16) 넓은(17) 상호접속부는 페쳐에 도시된다. 상호접속부는 페쳐의 하부 표면으로부터 상부 표면으로 계단 높이인 계단부(19)를 포함한다. 회로 페쳐(16 및 17)는 폴리실리콘 게이트, 드레인, 금속 플러그, 가볍게 도핑된 드레인(LDD) 스페이서, 상호접속 라인 등 같은 종래에 공지된 임의의 형태일수있다. 회로 페쳐는 종래 기술에서 잘 공지된 제조 단계를 사용하여 형성된다. 실시에에서, 회로 페쳐(16 및 17)는 금속 상호접속 라인이다.
상호접속부(16 및 17)가 제조된후, 갭충전 유전체 산화물층(18)은 기판 및 상호접속부(16 및 17) 상에 증착된다. 바람직하게, 갭충전 유전층(18)은 HDP 화학 기상 증착(CVD)에 의해 형성된다. 갭충전 산화물층(18)은 상호접속부(16 및 17)가 커버되거나 층(18)이 상호접속부 이상의 목표된 두께에 도달할때까지 형성된다. 갭충전 산화물은 하부 상호접속 라인(16 및 17) 상에 표면 불규칙성을 가진 비 평면인 도 1a에 도시된 바와같은 표면 기하구조를 가질것이다. 특히, 갭충전 산화물층(18)의 표면은 상호접속부(16 및 17) 이상 융기된다. 갭충전 산화물층(18)이 HDP CVD를 사용하여 증착될때, 층은 각각 상호접속부(16 및 17)상에 패시트(20 및 22)를 형성한다. 좁은 상호접속부(16)에 대하여, 패시트(20)는 상호접속부(16)의 계단 에지에서 45 도 각도를 형성하는 삼각형 모양을 취하고 각이 형성된다. 이런모양은 HDP CVD 처리와 연관된 스퍼터 에칭 성분으로 인해 HDP CVD 동안 발생한다.
상호접속부 및/또는 회로 페쳐의 다중 레벨을 가진 반도체 디바이스를 제조하기 위하여, 본 발명의 방법은 평탄화된 표면을 위해 다음 금속 상호접속 층의 증착전에 제공한다. 특정 장점중 본 발명은 도 1b에 도시된 바와같이 갭충전 산화물층(18)상에 희생층(24)을 증착 제공한다. 본 발명에 따라, 희생 층(24)은 갭 충전 산화물층(18) 보다 주어진 바이어스(및 보다 큰 스퍼터 에칭 비율)에 대해 똑같거나 큰 E/D 비율을 나타낸다. 이것은 증착 처리중 평탄화 능력의 측정값인 E/D 비율이 웨이퍼 지지부에 인가된 동일 rf 바이어스 전력에 대해 갭 충전 산화물(18)보다 희생 층(24)이 2배 높기 때문에 큰 장점을 제공한다. 희생층에 사용되는 재료는 그것들이 바람직한 E/D 비율을 나타내도록 선택된다. 바람직하게, 희생 층(24)은 실리콘 부유 산화물로 구성된다. 실리콘 부유 산화물 층은 실리콘 및 산소 함유 가스의 비 화학양론적 양을 반응시킴으로써 형성된다. 다른 실시예에서 순수한 비결정질 실리콘 층은 희생 층(24)으로서 사용될수있다. 바람직하게, 가스는 1.2 이하의 산소 대 실리콘 함유 가스 비율을 사용하여 반응될것이고, 대략 0.0 내지 1.0 범위의 비율이 바람직하다. 바람직하게, 희생 층(24)은 대략 0 내지 2 미크론 범위를 두께로 증착된다. 게다가, 희생 층은 저밀도 산화물, 옥시니트라이드, 및 저유전체 상수 재료를 포함하는 다른 안정한 재료로 구성될수있다. 각각의 이들 층은 보다 넓은 라인 페쳐를 선택적으로 평탄화하기 위한 능력을 향상시키는 화학 에칭 처리와 응답하는 다른 에칭을 나타낼 것이다.
희생 층(24)이 증착될때, 각이 형성된 패시트(20)는 도 1b에 도시된 바와같이 움푹 들어간다. 이런 현상은 도 3 및 5를 참조하여 보다 상세히 도시된다. 상기된 바와같이, 에칭 이온을 스퍼터할때 층의 각이 형성된 패시트 부분을 증착하는 동안 층의 표면은 기판에 평행한 층의 레스트보다 큰 비율로 에칭된다. 이것이 발생하였을때, 패시트는 각각의 측면으로부터 안쪽으로 진행하여, 도 3 및 5에 도시된 바와같이 패시트의 크기 및 높이를 감소시킨다. 보다 좁은 상호접속부(16)에 대하여, 패시트는 실질적으로 제 2 증착 단계 동안 제거되어, 상기 상호접속부상에 실질적으로 편평한 표면을 남긴다. 넓은 상호접속부(17)에 대하여, 패시트는 상당히 감소되지만 완전히 제거되지 않는다. 패시트의 감소는 높은 E/D 비율로 인해 패시트상에서 발생하는 희생 층의 증착을 가지지 않기 때문에 발생한다. 그러므로 패시트는 플라즈마의 완전한 스퍼터링 효과에 영향을 받는다.
부가적인 평탄화를 제공하기 위하여, 본 발명의 방법은 제 3 단계를 이용하고 여기서 희생 층(24)은 도 1c에 도시된 바와같이 층(24)의 표면을 에칭함으로써 에칭된다. 바람직한 실시예에서, 희생 층은 스퍼터링 에칭에 의해 에칭된다. 이 단계에서, 증착은 발생하지 않는다. 스퍼터 에칭 이온은 HDP CVD 반응기에 도입되고, 웨이퍼 지지부는 rf 바이어스 전력을 인가함으로써 바이어스되어 이온은 표면을 스퍼터 에칭한다. 본 발명의 방법에 적당한 스퍼터 에칭 이온은 산소, 질소, 및 불활성 가스, 및 임의의 혼합물을 포함한다. 바람직하게, 에칭 이온은 아르곤(Ar)이지만, 다른 적당한 에칭 종이 사용될수있다. 예를들어, 네온 또는 Ar 및 네온의 혼합물은 스퍼터 에칭 가스로서 사용될수있다. 예시적인 실시예에서, 희생 층(24)은 실질적으로 편평한 표면을 달성하기 위하여 1 W/㎠ 내지 12 W/㎠의범위의 rf 바이어스 전력 밀도에서 대략 1 내지 2분 동안 Ar 이온으로 스퍼터 에칭함으로써 제거된다. 전력 밀도는 제거될 재료 및 평탄화를 위하여 요구된 에칭/스퍼터링 화학 성질에 따라 가변할 것이다.
본 발명의 다른 실시예에서, 희생 층은 스퍼터 에칭 및 화학 에칭의 결합에 의해 에칭된다. 적당한 화학 에칭제는 스퍼터 에칭 가스와 함께 도입된다. 적당한 화학 에칭제는 불소 함유 가스, 및 산소 부가물을 가지는 불소 함유 가스를 포함한다. 예를들어, CF4, CHF3, NF3, SF6및 산소 부가물은 에칭 단계의 화학 성분으로서 사용될수있다.
본 발명의 다른 실시예에서, 제 4 단계는 반도체 디바이스의 추가 평탄화를 제공하기 위하여 사용될수있다. "보호막" 층(28), 바람직하게 갭 충전형 산화물은 도 2에 도시된 바와같이 웨이퍼상에 증착된다. 예시적인 실시예에서, 보호막 층(28)은 대략 0.5 내지 0.8 미크론의 두께로 증착된다.
넓은 상호접속부(6 미크론 보다 큼)의 평탄화는 종래 기술에 따라 어렵고, CMP 및 다른 종래 기술의 사용을 요구한다. 본 발명은 이 문제를 해결하고 CMP 및 다른 통상적인 평탄화 기술에 대한 재분류 필요없이 넓은 상호접속부의 인 시튜 평탄화를 위하여 제공한다. 도 5를 다시 참조하여, 6 미크론 폭 보다 큰 넓은 상호접속 라인(17)에 대하여, 패시트(22)는 감소되지만 희생 층(24)의 증착 동안 완전히 감소되지 않는다. 이런 문제를 해결하기 위하여, 본 발명은 "슬로팅" 방법을 사용한다. 특히, 도 6에 도시된 바와같이, 슬롯(30)은 길이 및/또는 폭을 따라 주기적인 위치에서 상호접속 부분을 제거함으로써 넓은 상호접속 라인(17)에 형성된다. 바람직하게, 슬롯(30)은 대략 0.3 바이 0.3 미크론(또는 가장작게 분해할수있는 슬롯)의 크기를 가지며 상호접속부(17)를 따라 매 2.5㎛ 또는 그 이상의 거리에서 배치된다. 정확한 크기는 디바이스 설계 및 처리의 함수일 것이다. 슬롯은 상호접속 설계 부분이고 따라서 금속 리소그래피 단계동안 마스크상에 나타난다. 상기 슬롯들은 금속 에칭 처리 동안 에칭된다.
도 7에 도시된 바와같이, 슬롯(30)은 하나의 크게 확장된 패시트(22)에 대비되는 패시트(20)와 유사한 일련의 각각 각이 형성된 패시트(32)를 형성하는 일련의 계단 페쳐로 증착된 유전체를 효과적으로 분리한다. 각각의 각진 패시트(32)는 도 1a-1c에 도시된 본 발명의 단계를 사용하여 쉽게 평탄화되고 다른 실시예에서 도 1a-1c 및 도 2에 도시된다.
실시예
다수의 실험이 상호접속 라인을 포함하는 기판상 층을 평탄화하기 위하여 본 발명을 사용하여 시도되었다. 다수의 상호접속 라인은 0.8 미크론의 높이 및 5 미크론의 폭을 가지는 것이 사용되었다. 예시적인 방법의 실시예는 하기 테이블 1에 도시된 처리 조건을 사용하여 HPD CVD 반응기에서 수행된다.
테이블 1
| HDP CVD 처리 조건 | 단계 1(도 1a) | 단계 2(도 1b) | 단계 3(도 1c) | 단계 4(도 2) |
| 시간(초) | 80 | 110 | 40 | 60 |
| 압력(mtorr) | 10 | 10 | 5 | 10 |
| 플라즈마 소스 전력(와트) | 5000 | 5000 | 5000 | 5000 |
| 바이어스 전력(와트/㎠) | 10.5 | 10.5 | 10.5 | 10.5 |
| 후면 헬륨 압력(torr) | 5 | 6 | 6 | 5 |
| 실란 가스 흐름 비율(sccm) | 200 | 200 | 0 | 200 |
| 아르곤 가스 흐름 비율(sccm) | 520 | 520 | 520 | 520 |
| 산소 가스 흐름 비율(sccm) | 490 | 150 | 0 | 490 |
여기서 단계 1의 압력 조건은 도 1a에 도시된 갭충전 산화물 증착 단계에 대한 처리 조건이고; 단계 2의 처리 조건은 도 1b에 도시된 희생 산화물 증착 단계에 대한 처리 조건이고; 단계 3의 처리 조건은 도 1c에 도시된 에칭 단계에 대한 처리 조건이고, 본 발명의 스퍼터 에칭 실시예를 사용하여 단계 4는 도 2에 도시된 보호막 증착 단계에 해당한다.
테이블 1에 도시된 본 발명의 방법의 예시적인 실시예에 따라, 갭 충전 산화물층(18)은 테이블 1의 단계 1에서의 처리 조건을 사용하여 HPD CVD에 의해 상호접속 라인 상에 증착된다. 특히, 층(18)은 웨이퍼 지지부에 인가된 10.5 W/㎠의 바이어스 전력 밀도를 가지는 상기된 형태의 HDP CVD 반응기에서 증착된다. 우수한 갭 충전 산화물을 제공하기 위하여, 실란 및 산소의 흐름 비율은 각각 200 및 490이다. 이런 실시예에서, 증착 단계는 약 80 초 동안 시작된다.
다음, 희생 층(24)은 테이블 1의 단계 2에 도시된 바와같이 웨이퍼 지지부에 인가된 10.5 W/㎠의 바이어스 전력 밀도에서 증착된다. 바람직하게, 희생 층은 실리콘 부유 산화물층이다. 실리콘 부유 산화물 층을 제공하기 위하여, 산소 흐름비율은 감소되고, 예시적인 실시예에서 실란 및 산소의 흐름 비율은 200 및 150 scc이다. 희생 층은 110 초의 기간 동안 증착된다.
희생 층(24)은 희생 층을 실질적으로 제거하고 실질적으로 편평한 표면을 제공하기 위하여 40 초 동안 테이블 1의 단계 3에서의 처리 조건을 사용하여 스퍼터 에칭된다. 증착이 이 단계동안 발생하지 않고, 단지 에칭만 발생하고, 따라서 실란 및 산소 흐름은 영이다. 이런 실시예에서, 아르곤 이온은 520 sccm의 아르곤 흐름 비율에서 희생 층의 표면을 스퍼터한다. 또한, 이런 단계 동안, 반응기의 압력은 5 mtorr로 감소된다.
부가적인 평탄화를 제공하기 위하여, 본 발명은 테이블 1의 단계 4에서의 처리 조건을 사용하여 웨이퍼상에 보호막(28)을 증착하기 위하여 제공한다. 바람직하게, 보호막은 갭 충전 산화물 형태이고, 200 및 490 sccm의 실란 및 산소의 흐름 비율을 사용하여 60 초 주기 동안 증착된다.
실시예가 제공되었지만, 다른 처리 조건은 본 발명의 방법에 사용될수있다는 것이 주의된다. 예를들어, 증착 시간은 평탄화될 층 아래 상호접속부(또는 페쳐)의 크기에 따라 가변할 수 있다. 5 미크론보다 작은 라인 폭을 가지는 상호접속부에 대하여, 또는 상호접속부가 본 발명의 다른 실시예에 따라 슬롯될때, 단계 2 및 단계 3의 시간은 감소될 것이다.
본 발명이 특정 실시예와 관련하여 기술되었지만, 많은 변형, 치환, 대체 및 변형이 상기된 설명으로 인해 당업자에게 명백할 것이다. 따라서, 이런 상세한 설명은 첨부된 청구범위의 사상내에서 변형, 치환, 대체 및 변형을 포함할 것이다.
Claims (29)
- 스퍼터 에칭을 제공하기 위하여 RF 바이어스될수있는 웨이퍼 지지부를 가지는 고밀도 플라즈마 화학 기상 증착 반응기를 사용하여 상호접속 페쳐를 가지는 반도체 디바이스상에 편평한 유전층을 형성하는 방법에 있어서,상호접속 페쳐 및 기판상에 갭 충전 산화물층을 증착하는 제 1 증착 단계를 포함하는데, 각이 형성된 패시트는 상호접속 페쳐상에 형성되고;갭 충전 산화물 층상에 희생 층을 증착하는 제 2 증착 단계를 포함하는데, 상기 희생 층은 주어진 rf 바이어스에서 갭 충전 산화물과 같거나 큰 에칭 대 증착 비율을 나타내어, 상기 제 2 증착 단계 동안 각이 형성된 패시트는 기판에 평행한 층 부분의 에칭 비율보다 큰 비율로 에칭되고 따라서 패시트가 움푹 들어가고; 및상기 반도체상에 편평한 층을 제공하기 위하여 희생 층을 제거하도록 희생 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 반도체상 편평한 층상에 보호막 산화물 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 희생 층은 실리콘 부유 산화물로 구성되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 희생층을 증착하는 단계는 실리콘 함유 가스 및 산소 함유 가스를 반응시키는 단계를 더 포함하고, 상기 산소 대 실리콘 함유 가스의 비율은 1.2 이하인 것을 특징으로 하는 방법.
- 제 4 항에 있어서, 상기 산소 대 실리콘 함유 가스의 비율은 0 내지 1.0의 범위인 것을 특징으로 하는 방법.
- 제 4항에 있어서, 상기 산소 대 실리콘 함유 가스의 비율은 0.5 내지 1.0의 범위인 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 상호접속부의 폭은 0.1 내지 5.0 미크론의 범위인 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 상호접속부의 폭은 5 미크론보다 크고,각이 형성된 패시트 형성을 촉진하기 위하여 매 2.5 내지 4 미크론의 간격으로 길이를 따라 상기 상호접속부를 슬롯팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 에칭 단계는 화학 에칭 및 스퍼터 에칭을 결합하여 희생 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 에칭 단계는 희생층을 스퍼터 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 상기 화학 에칭 단계는 불소 함유 가스 및 산소 부가물을 가진 불소 함유 가스의 그룹으로부터 선택된 화학 에칭제를 사용하는 것을 특징으로 하는 방법.
- 제 10 항에 있어서, 상기 스퍼터 에칭은 산소, 질소, 불활성 가스, 및 그것의 혼합물로부터 선택된 스퍼터 에칭 가스를 사용하는 것을 특징으로 하는 방법.
- 제 10 항에 있어서, 상기 스퍼터 에칭은 아르곤을 사용하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 희생 층의 에칭 대 증착 비율은 적어도 75:1인 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 희생 층은 유기 산소 재료, 폴리실리콘, 저밀도 산화물, 질화산소, 및 낮은 유전체 상수를 가지는 재료로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 희생 층을 화학적으로 에칭하기 위하여 상기 반응기에 화학 에칭제를 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 편평한 유전체 층이 플라즈마 향상 CVD에 의해 형성되고, 상기 플라즈마 향상 CVD가 연관된 스퍼터 에칭 대 증착 비율을 가지는 RF 바이어스 스퍼터 에칭을 포함하는, 상호접속 페쳐를 가지는 반도체 디바이스상에 편평한 유전체 층을 형성하는 방법에 있어서,상호접속 페쳐 및 기판상에 갭 충전 산화물 층을 증착하는 제 1 증착 단계를 포함하는데, 각이 형성된 패시트는 상호접속 페쳐상에 형성되고;갭 충전 산화물층상에 희생 실리콘 부유 산화물층을 증착하는 제 2 증착 단계를 포함하는데, 상기 희생 층은 주어진 rf 바이어스에 대하여 적어도 50%의 에칭 대 증착 비율을 나타내어, 상기 제 2 증착 단계 동안 각이 형성된 패시트는 웨이퍼 평면에 대해 기울어진 희생 층의 일부의 에칭 비율보다 큰 비율로 에칭되고 따라서 패시트가 움푹 들어가고; 및상기 반도체 디바이스상에 편평한 층을 제공하기 위하여 희생층을 제거하도록 희생층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 부유 산화물 희생 층을 증착하는 단계는 갭 충전 산화물상에 실리콘 부유 희생층을 증착하기 위하여 1.2 이하의 산소 대 실리콘 비율로 실리콘 함유 가스 및 산소 함유 가스를 반응시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 18 항에 있어서, 상기 산소 대 실리콘 함유 가스의 비율은 0.0 내지 1.0의 범위인 것을 특징으로 하는 방법.
- 제 18 항에 있어서, 상기 산소 대 실리콘 함유 가스의 비율은 0.5 내지 1.0 범위인 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 상기 상호접속부의 폭은 0.1 내지 6.0 미크론 범위인 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 상기 상호접속부의 폭은 6 미크론보다 큰 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 보다 큰 각진 패시트 형성을 촉진하기 위하여 매 2.5 미크론의 간격에 길이를 따라 상기 상호접속부를 슬롯팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 상기 에칭 단계는 화학 에칭 및 스퍼터 에칭을 결합하여희생층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 상기 에칭 단계는 희생 층을 스퍼터 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 24 항에 있어서, 상기 화학 에칭 단계는 불소 함유 가스 및 산소 부가물을 가진 불소 함유 가스의 그룹으로부터 선택된 화학 에칭제를 사용하는 것을 특징으로 하는 방법.
- 제 25 항에 있어서, 상기 스퍼터 에칭은 산소, 질소, 불활성 가스, 및 그것의 혼합물의 그룹으로부터 선택된 화학 에칭제를 사용하는 것을 특징으로 하는 방법.
- 제 25 항에 있어서, 상기 스퍼터 에칭은 아르곤을 사용하는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 상기 희생 층을 화학적으로 에칭하기 위하여 상기 반응기에 화학 에칭제를 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/075,854 US6593241B1 (en) | 1998-05-11 | 1998-05-11 | Method of planarizing a semiconductor device using a high density plasma system |
| US09/075,854 | 1998-05-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010081956A true KR20010081956A (ko) | 2001-08-29 |
| KR100583607B1 KR100583607B1 (ko) | 2006-05-26 |
Family
ID=22128404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020007012640A KR100583607B1 (ko) | 1998-05-11 | 1999-03-15 | 고밀도 플라즈마 시스템을 사용하여 반도체 디바이스를평탄화하는 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6593241B1 (ko) |
| EP (1) | EP1088339A4 (ko) |
| JP (1) | JP4540847B2 (ko) |
| KR (1) | KR100583607B1 (ko) |
| AU (1) | AU3086999A (ko) |
| WO (1) | WO1999059194A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101318240B1 (ko) * | 2009-07-21 | 2013-10-15 | 가부시키가이샤 아루박 | 피막 표면 처리 방법 및 피막 표면 처리 장치 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759306B1 (en) * | 1998-07-10 | 2004-07-06 | Micron Technology, Inc. | Methods of forming silicon dioxide layers and methods of forming trench isolation regions |
| US6531384B1 (en) | 2001-09-14 | 2003-03-11 | Motorola, Inc. | Method of forming a bond pad and structure thereof |
| WO2006132116A1 (ja) * | 2005-06-07 | 2006-12-14 | Matsushita Electric Industrial Co., Ltd. | 細胞電気生理測定デバイスおよびその製造方法 |
| TWI220058B (en) * | 2002-08-05 | 2004-08-01 | Macronix Int Co Ltd | Method of removing HDP oxide deposition |
| US7300595B2 (en) | 2003-12-25 | 2007-11-27 | Tdk Corporation | Method for filling concave portions of concavo-convex pattern and method for manufacturing magnetic recording medium |
| JP3881350B2 (ja) | 2004-08-03 | 2007-02-14 | Ｔｄｋ株式会社 | 磁気記録媒体及び磁気記録再生装置 |
| KR100607820B1 (ko) * | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 층간 절연막 형성 방법 |
| JP3924301B2 (ja) * | 2005-02-01 | 2007-06-06 | Ｔｄｋ株式会社 | 磁気記録媒体及び磁気記録再生装置 |
| US20070029283A1 (en) * | 2005-08-02 | 2007-02-08 | Micron Technology, Inc. | Etching processes and methods of forming semiconductor constructions |
| KR100856325B1 (ko) * | 2005-12-29 | 2008-09-03 | 동부일렉트로닉스 주식회사 | 반도체 소자의 절연막 및 그 형성 방법 |
| JP2009009652A (ja) * | 2007-06-28 | 2009-01-15 | Toshiba Corp | 磁気記録媒体の製造方法 |
| JP4357570B2 (ja) * | 2008-01-31 | 2009-11-04 | 株式会社東芝 | 磁気記録媒体の製造方法 |
| JP2012015292A (ja) * | 2010-06-30 | 2012-01-19 | Japan Science & Technology Agency | ＮｄＦｅＢのエッチング方法 |
| US10879108B2 (en) * | 2016-11-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Topographic planarization method for lithography process |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4007103A (en) * | 1975-10-14 | 1977-02-08 | Ibm Corporation | Planarizing insulative layers by resputtering |
| JPS6091645A (ja) * | 1983-10-25 | 1985-05-23 | Nec Corp | プラズマ気相成長によつて薄膜を堆積する方法 |
| US4690746A (en) * | 1986-02-24 | 1987-09-01 | Genus, Inc. | Interlayer dielectric process |
| US4872947A (en) * | 1986-12-19 | 1989-10-10 | Applied Materials, Inc. | CVD of silicon oxide using TEOS decomposition and in-situ planarization process |
| US4952274A (en) | 1988-05-27 | 1990-08-28 | Northern Telecom Limited | Method for planarizing an insulating layer |
| JPH03177022A (ja) * | 1989-12-06 | 1991-08-01 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5128279A (en) * | 1990-03-05 | 1992-07-07 | Vlsi Technology, Inc. | Charge neutralization using silicon-enriched oxide layer |
| US5602056A (en) * | 1990-03-05 | 1997-02-11 | Vlsi Technology, Inc. | Method for forming reliable MOS devices using silicon rich plasma oxide film |
| JPH0417331A (ja) * | 1990-05-11 | 1992-01-22 | Sony Corp | ドライエッチング方法 |
| US5378318A (en) * | 1992-06-05 | 1995-01-03 | Vlsi Technology, Inc. | Planarization |
| US5365104A (en) | 1993-03-25 | 1994-11-15 | Paradigm Technology, Inc. | Oxynitride fuse protective/passivation film for integrated circuit having resistors |
| JPH07135252A (ja) * | 1993-09-17 | 1995-05-23 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5496774A (en) * | 1993-12-01 | 1996-03-05 | Vlsi Technology, Inc. | Method improving integrated circuit planarization during etchback |
| US5494854A (en) * | 1994-08-17 | 1996-02-27 | Texas Instruments Incorporated | Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films |
| JPH0955376A (ja) * | 1995-08-15 | 1997-02-25 | Sony Corp | プラズマｃｖｄ方法 |
| US5728631A (en) * | 1995-09-29 | 1998-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a low capacitance dielectric layer |
| US5679606A (en) * | 1995-12-27 | 1997-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | method of forming inter-metal-dielectric structure |
| US5814564A (en) * | 1997-05-15 | 1998-09-29 | Vanguard International Semiconductor Corporation | Etch back method to planarize an interlayer having a critical HDP-CVD deposition process |
-
1998
- 1998-05-11 US US09/075,854 patent/US6593241B1/en not_active Expired - Fee Related
-
1999
- 1999-03-15 AU AU30869/99A patent/AU3086999A/en not_active Abandoned
- 1999-03-15 WO PCT/US1999/005551 patent/WO1999059194A1/en active IP Right Grant
- 1999-03-15 EP EP99912504A patent/EP1088339A4/en not_active Withdrawn
- 1999-03-15 JP JP2000548912A patent/JP4540847B2/ja not_active Expired - Fee Related
- 1999-03-15 KR KR1020007012640A patent/KR100583607B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101318240B1 (ko) * | 2009-07-21 | 2013-10-15 | 가부시키가이샤 아루박 | 피막 표면 처리 방법 및 피막 표면 처리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100583607B1 (ko) | 2006-05-26 |
| AU3086999A (en) | 1999-11-29 |
| JP2002515647A (ja) | 2002-05-28 |
| EP1088339A1 (en) | 2001-04-04 |
| WO1999059194A1 (en) | 1999-11-18 |
| US6593241B1 (en) | 2003-07-15 |
| JP4540847B2 (ja) | 2010-09-08 |
| EP1088339A4 (en) | 2005-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0637065B1 (en) | Chemical mechanical planarization of shallow trenches in semiconductor substrates | |
| US9082721B2 (en) | Structures comprising masks comprising carbon | |
| US5294294A (en) | Method of dry etching in semiconductor device processing | |
| KR100790999B1 (ko) | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 | |
| US6429123B1 (en) | Method of manufacturing buried metal lines having ultra fine features | |
| US6380095B1 (en) | Silicon trench etch using silicon-containing precursors to reduce or avoid mask erosion | |
| KR100583607B1 (ko) | 고밀도 플라즈마 시스템을 사용하여 반도체 디바이스를평탄화하는 방법 | |
| US20070020939A1 (en) | Controlled geometry hardmask including subresolution elements | |
| KR102531315B1 (ko) | 자체 정렬된 이중 패터닝 | |
| JPH1092798A (ja) | 単結晶シリコンのエッチング方法 | |
| US9991133B2 (en) | Method for etch-based planarization of a substrate | |
| US20070148965A1 (en) | Method and composition for plasma etching of a self-aligned contact opening | |
| KR19990050210A (ko) | 산화막 식각 방법 | |
| US6503848B1 (en) | Method of forming a smooth polysilicon surface using a soft etch to enlarge the photo lithography window | |
| KR100670706B1 (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| US6673695B1 (en) | STI scheme to prevent fox recess during pre-CMP HF dip | |
| US6627492B2 (en) | Methods of forming polished material and methods of forming isolation regions | |
| US6214735B1 (en) | Method for planarizing a semiconductor substrate | |
| US11784056B2 (en) | Self-aligned double patterning | |
| JP2001319969A (ja) | 絶縁領域の形成方法 | |
| US6949469B1 (en) | Methods and apparatus for the optimization of photo resist etching in a plasma processing system | |
| JPH09246219A (ja) | 半導体装置の製造方法 | |
| CN117423610A (zh) | 一种半导体制程中的刻蚀方法 | |
| KR100307220B1 (ko) | 반도체 소자의 마스크 제조방법 | |
| KR100800106B1 (ko) | 반도체 소자의 트렌치 절연막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130429 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140430 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |