JPS60241233A - 多層配線構造の製造方法 - Google Patents
多層配線構造の製造方法Info
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- JPS60241233A JPS60241233A JP9645684A JP9645684A JPS60241233A JP S60241233 A JPS60241233 A JP S60241233A JP 9645684 A JP9645684 A JP 9645684A JP 9645684 A JP9645684 A JP 9645684A JP S60241233 A JPS60241233 A JP S60241233A
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- connection
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- film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は多層配線構造の製造方法に関し、特に半導体装
置たとえば半導体集積回路装置に適用して効果的な多層
配線構造の製造方法に関するものである。
置たとえば半導体集積回路装置に適用して効果的な多層
配線構造の製造方法に関するものである。
一般に半導体集積回路では微細化、多層配線化の傾向に
ある。多層配線での上層配線と下層配線とを電気的に接
続するために層間絶縁膜に穿けられた接続孔の寸法も微
細化する必要がある。
ある。多層配線での上層配線と下層配線とを電気的に接
続するために層間絶縁膜に穿けられた接続孔の寸法も微
細化する必要がある。
第１図は半導体集積回路時ＫＬＳＩの多層配線構造の製
造工程途中の状態を示す。これによると半導体基板１上
の絶縁膜２上に形成した下層Ａｔ配線３ａ、３ｂ上に層
間絶縁膜４を形成し、この層間絶縁膜４に接続孔５を形
成している。この接続孔５の寸法が２μｍｘ２μｍ程度
以下の微細化寸法になると、接続孔５はエツチング時の
寸法シフトを小さくするため、サイドエッチ量を小さく
する必要がある。
造工程途中の状態を示す。これによると半導体基板１上
の絶縁膜２上に形成した下層Ａｔ配線３ａ、３ｂ上に層
間絶縁膜４を形成し、この層間絶縁膜４に接続孔５を形
成している。この接続孔５の寸法が２μｍｘ２μｍ程度
以下の微細化寸法になると、接続孔５はエツチング時の
寸法シフトを小さくするため、サイドエッチ量を小さく
する必要がある。
そこで反応性イオンエツチング（ＲＩＥ）法により眉間
絶縁膜４に急峻な段差をもつ垂直形状に接続孔５を形成
することが考えられる。この場合、接続孔５を介して下
層Ａｔ配線３ａに接続された上層Ａｔ配線を形成するた
めに導電層であるＡｔ層６を蒸着法で被着させると、と
のＡｔが垂直形状の接続孔５内には入りに＜＜（堆積し
に＜＜）、段差部でのｋｌ膜の段差被覆状態ステップカ
バレジが低下し、接続孔５内のＡｔ層の形状は図示の如
く著しく劣化すると考えられる。即ち、接続孔５内のＡ
ｔ膜厚はＡｔ蒸着法で被着したＡｔ膜厚に比較し、半分
以下にしかならず、このため下層ｋＡ配線３ａと上層Ａ
ｔ配線とが接続孔５０部分で断線するという問題が生じ
、多層配線構造をもつ半導体集積回路の高信頼性の障害
となっていることが本発明者によって明らかにされた。
絶縁膜４に急峻な段差をもつ垂直形状に接続孔５を形成
することが考えられる。この場合、接続孔５を介して下
層Ａｔ配線３ａに接続された上層Ａｔ配線を形成するた
めに導電層であるＡｔ層６を蒸着法で被着させると、と
のＡｔが垂直形状の接続孔５内には入りに＜＜（堆積し
に＜＜）、段差部でのｋｌ膜の段差被覆状態ステップカ
バレジが低下し、接続孔５内のＡｔ層の形状は図示の如
く著しく劣化すると考えられる。即ち、接続孔５内のＡ
ｔ膜厚はＡｔ蒸着法で被着したＡｔ膜厚に比較し、半分
以下にしかならず、このため下層ｋＡ配線３ａと上層Ａ
ｔ配線とが接続孔５０部分で断線するという問題が生じ
、多層配線構造をもつ半導体集積回路の高信頼性の障害
となっていることが本発明者によって明らかにされた。
本発明の目的は接続孔を微細化してもこの接続孔内にス
テップカバレジよく均一に接続配線用導電膜を埋込み形
成できるようにした多層配線構造の製造方法を提供する
ことにある。
テップカバレジよく均一に接続配線用導電膜を埋込み形
成できるようにした多層配線構造の製造方法を提供する
ことにある。
また本発明の他の目的は、接続孔を微細化しても、接続
孔上の上層配線との接続が容易にかつ確実にでき、しか
も接続孔上の上層配線が平坦化でき、断線防止を図れる
ようにした多層配線構造の製造方法を提供することにあ
る。
孔上の上層配線との接続が容易にかつ確実にでき、しか
も接続孔上の上層配線が平坦化でき、断線防止を図れる
ようにした多層配線構造の製造方法を提供することにあ
る。
また本発明の他の目的は、接続孔の微細化と併せ上下層
の配線の巾を小さくでき、従って配線ピッチも小さくし
て微細化多層配線を可能とし、一層高集積、高信頼性の
半導体集積回路、特にＬＳＩの製作を容易にする多層配
線構造の製造方法を提供することにある。
の配線の巾を小さくでき、従って配線ピッチも小さくし
て微細化多層配線を可能とし、一層高集積、高信頼性の
半導体集積回路、特にＬＳＩの製作を容易にする多層配
線構造の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになるであろ
う。
明細書の記述および添付図面からあきらかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、下層配線上の絶縁膜に設けた接続孔内に接続
配線用導電膜を接続孔上部にのみ凸状忙形成し、この後
上層配線を形成するようにしたものである。従って前記
接続孔を微細化しても、接続孔上の上層配線との接続が
容易にかつ正確にでき、しかも前記接続孔上の上層配線
が平坦化できるので断線防止が図れる。更に微細化と併
せ上下層の配線巾を小さくでき、配線ピッチも小さくで
きるので微細化多層配線が可能となり、一層高集積、高
信頼性の半導体集積回路時ＫＬＳＩの製作を容易ならし
めるものである。
配線用導電膜を接続孔上部にのみ凸状忙形成し、この後
上層配線を形成するようにしたものである。従って前記
接続孔を微細化しても、接続孔上の上層配線との接続が
容易にかつ正確にでき、しかも前記接続孔上の上層配線
が平坦化できるので断線防止が図れる。更に微細化と併
せ上下層の配線巾を小さくでき、配線ピッチも小さくで
きるので微細化多層配線が可能となり、一層高集積、高
信頼性の半導体集積回路時ＫＬＳＩの製作を容易ならし
めるものである。
第２図（ａ）〜（ｄ）は本発明によるＬＳＩの多層配線
構造の製造方法の一実施例を示すものである。
構造の製造方法の一実施例を示すものである。
先ず第２図（ａ）に示すように半導体基板１１上に形成
した５ｉＯｙからなる絶縁膜１２上に下層Ａｔ配線１３
ａ、１３ｂを形成する。この下層ＡＬ配線１３ａ。
した５ｉＯｙからなる絶縁膜１２上に下層Ａｔ配線１３
ａ、１３ｂを形成する。この下層ＡＬ配線１３ａ。
１３ｂ上に図示の如くバイアススパッタ法又はＣＶＤ法
によりＳ ｉｏｔの層間絶縁膜１４を形成する。
によりＳ ｉｏｔの層間絶縁膜１４を形成する。
次に下層Ａｔ配線１３ａ上の層間絶縁膜１４に孔径寸法
２Ｘ２μｍ程度以下の所定の接続孔１５をドライエツチ
ング法（ＲＩＥ法）により形成する。
２Ｘ２μｍ程度以下の所定の接続孔１５をドライエツチ
ング法（ＲＩＥ法）により形成する。
この場合、ＲＩＥ法を用いてエツチングしたことにより
急峻な段差をもつ垂直形状の微細接続孔１５が形成され
る。次にバイアススパッタ法によりＭの接続配線用導電
膜１６を全面に被着形成する。
急峻な段差をもつ垂直形状の微細接続孔１５が形成され
る。次にバイアススパッタ法によりＭの接続配線用導電
膜１６を全面に被着形成する。
この接続配線用導電膜１６はバイアススパッタ法の性質
により急峻な段差をもつ接続孔１５内一杯に均一に堆積
し、かつこの接続孔１５上周辺の導電膜１６の形状は図
示の如く凹形となる。次にこの上全面に、レジスト１７
を塗布し、表面を平坦にする。これにより接続孔１５上
部のレジスト１７ａの厚さは導電膜１６の凹部の段差部
だけ他の部分と比べて厚く形成される。
により急峻な段差をもつ接続孔１５内一杯に均一に堆積
し、かつこの接続孔１５上周辺の導電膜１６の形状は図
示の如く凹形となる。次にこの上全面に、レジスト１７
を塗布し、表面を平坦にする。これにより接続孔１５上
部のレジスト１７ａの厚さは導電膜１６の凹部の段差部
だけ他の部分と比べて厚く形成される。
次に同図（ｂ）に示すように塗布したレジスト１７の厚
さだけ全面をレジストエッチバック方式によりエッチし
て、接続孔１５上部の導電膜１６の凹部内のレジスト１
７（１７ｂ）のみを残す。
さだけ全面をレジストエッチバック方式によりエッチし
て、接続孔１５上部の導電膜１６の凹部内のレジスト１
７（１７ｂ）のみを残す。
次に接続孔１５上部の残留レジス） １７ｂをマスクと
して導電膜１６をエッチする。これにより同図（Ｃ）に
示す如く接続孔１５内にセルファライン方式で導電膜１
６ａが埋込み形成された形で残される。
して導電膜１６をエッチする。これにより同図（Ｃ）に
示す如く接続孔１５内にセルファライン方式で導電膜１
６ａが埋込み形成された形で残される。
更に同図（ｄ）に示すように全面にＡ、を層を形成した
後バターニングを行なって上層ｋｌ配線１８を形成する
。これにより上層Ａｔ配線１８は接続孔１５内の導電膜
１６ａを介して下層Ａｔ配線１３ａに接続される。そし
て接続孔１５上部の上層Ａｔ配線１８の形状も良好で、
殆んど平坦化されたものとなる。
後バターニングを行なって上層ｋｌ配線１８を形成する
。これにより上層Ａｔ配線１８は接続孔１５内の導電膜
１６ａを介して下層Ａｔ配線１３ａに接続される。そし
て接続孔１５上部の上層Ａｔ配線１８の形状も良好で、
殆んど平坦化されたものとなる。
以上のようにして、次々と配線層を重ねることにより２
層以上の微細化多層配線構造が作られる。
層以上の微細化多層配線構造が作られる。
このようにすると、寸法が２×２μｍ程度以下の微細な
接続孔１５内一杯にバイアススパッタ法およびレジスト
エッチバック法によりセルファライン方式でステップカ
バレジよく均一に接続配線用導電膜１６を埋め込み形成
された状態にすることができる。これにより接続孔１５
を微細化しても、接続孔１５上の上層ｋｔ配線１８との
接続が容易にかつ確実にでき、しかも接続孔１５上の上
層Ａｔ配線が第２図（ｄ）に示す如く平坦化でき、断線
防止を図り信頼性の向上を図ることができる。
接続孔１５内一杯にバイアススパッタ法およびレジスト
エッチバック法によりセルファライン方式でステップカ
バレジよく均一に接続配線用導電膜１６を埋め込み形成
された状態にすることができる。これにより接続孔１５
を微細化しても、接続孔１５上の上層ｋｔ配線１８との
接続が容易にかつ確実にでき、しかも接続孔１５上の上
層Ａｔ配線が第２図（ｄ）に示す如く平坦化でき、断線
防止を図り信頼性の向上を図ることができる。
またＲＩＥ法により２×２μｍ程度以下に接続孔１５の
寸法を微細化しても、前述したように接続孔１５内に一
杯に均一に接続配線用導電膜１６（１６ａ）を形成でき
るので、上下層のＡｔ配線１３ａ、１３ｂ、１８の巾を
小さくでき、従ってＭ配線ピッチも小さくして微細化多
層配線を可能とし、一層高集積、高信頼性の半導体装置
特にＬＳＩの製作を容易にすることができる。
寸法を微細化しても、前述したように接続孔１５内に一
杯に均一に接続配線用導電膜１６（１６ａ）を形成でき
るので、上下層のＡｔ配線１３ａ、１３ｂ、１８の巾を
小さくでき、従ってＭ配線ピッチも小さくして微細化多
層配線を可能とし、一層高集積、高信頼性の半導体装置
特にＬＳＩの製作を容易にすることができる。
本発明を用いれば次のような種々の効果を奏する。
（１） 接続孔をたとえば２μｍｏ程度以下の寸法に微
細化しても、この接続孔内にステップカバレジよく均一
に接続配線用導電膜を埋め込んだような形に形成できる
ので、接続孔上の上層配線との接続が容易にかつ確実に
でき、しかも接続孔上の上層配線が平坦化され、多層配
線の形成に当って、断線防止が図れる。
細化しても、この接続孔内にステップカバレジよく均一
に接続配線用導電膜を埋め込んだような形に形成できる
ので、接続孔上の上層配線との接続が容易にかつ確実に
でき、しかも接続孔上の上層配線が平坦化され、多層配
線の形成に当って、断線防止が図れる。
（２）前記（１）により接続孔を微細化しても上層配線
との接続が良好にできるので、上下層の配線の巾を小さ
くでき、従って配線ピッチを小さくできる。
との接続が良好にできるので、上下層の配線の巾を小さ
くでき、従って配線ピッチを小さくできる。
（３）前記（１） 、 （２１により微細化多層配線が
可能となり高集積、高信頼性の半導体装置、特にＬＳＩ
を容易に実現できる。
可能となり高集積、高信頼性の半導体装置、特にＬＳＩ
を容易に実現できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、絶縁膜１２
．１４はＳｉｎ、に限定されるものではなく、また上下
層の配線１３ａ。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、絶縁膜１２
．１４はＳｉｎ、に限定されるものではなく、また上下
層の配線１３ａ。
ｔａｂ、ｉｓおよび接続配線用導電膜１６，１６ａもＡ
Ｌに限定されるものではな（夫々種々の絶縁材。
Ｌに限定されるものではな（夫々種々の絶縁材。
導電材が適用できる。また、ホトレジスト１７に代えて
ポリイミド樹脂などをスピンナ等により塗布して用いる
こともできる。
ポリイミド樹脂などをスピンナ等により塗布して用いる
こともできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＬＳＩの多層配線構
造の製造方法に適用した場合について説明したが、この
ＬＳＩとしてはたとえばＣＰＵに使われるゲートアレー
論理ＬＳＩなどの如く微細パターンを有するＬＳＩや高
集積メモリＬＳＩなどに適用して効果的である。更に本
発明はこれに限定されるものではなく、半導体集積回路
のような半導体装置全般その他の多層配線構造を製造す
るのに適用できる。
をその背景となった利用分野であるＬＳＩの多層配線構
造の製造方法に適用した場合について説明したが、この
ＬＳＩとしてはたとえばＣＰＵに使われるゲートアレー
論理ＬＳＩなどの如く微細パターンを有するＬＳＩや高
集積メモリＬＳＩなどに適用して効果的である。更に本
発明はこれに限定されるものではなく、半導体集積回路
のような半導体装置全般その他の多層配線構造を製造す
るのに適用できる。
第１図は従来のＬＳＩの多層配線構造の製造方法の一例
を示す要部断面図、 第２図（ａ）〜（ｄ）は本発明によるＬＳＩの多層配線
構造の製造方法の一実施例を示す要部工程断面図である
。 １１・・・半導体基板、１３ａ、１３ｂ・・・下層Ａｔ
配線、１４・・・層間絶縁膜、１５・・・接続孔、１６
、１６ａ・・・接続配線用導電膜、１７，１７ａ、１
７ｂ・・・レジスト、１８・・・上層Ａｔ配線。 代理人 弁理士 高 橋 明 失 策 １ 図 第 ２ 図
を示す要部断面図、 第２図（ａ）〜（ｄ）は本発明によるＬＳＩの多層配線
構造の製造方法の一実施例を示す要部工程断面図である
。 １１・・・半導体基板、１３ａ、１３ｂ・・・下層Ａｔ
配線、１４・・・層間絶縁膜、１５・・・接続孔、１６
、１６ａ・・・接続配線用導電膜、１７，１７ａ、１
７ｂ・・・レジスト、１８・・・上層Ａｔ配線。 代理人 弁理士 高 橋 明 失 策 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、基板上に下層配線を形成する工程と、この下層配線
上に絶縁膜を形成する工程と、この絶縁膜を部分エツチ
ングして接続孔を形成する工程と、この接続孔の上部が
凹部となるように表面にバイアススパッタ法により接続
配線用導電膜を形成する工程と、この接続配線用導電膜
上に保護膜を被着する工程と、この保護膜をエッチして
前記接続孔上部の凹部に前記保護膜を残す工程と、この
残存保護膜をマスクとして前記接続配線用導電膜をエッ
チして前記接続孔に前記接続配線用導電膜を残す工程と
、この工程の後上層配線を形成する工程とを備えたこと
を特徴とする多層配線構造の製造方法。 ２、前記下層配線と前記上層配線とを前記接続孔の前記
接続配線用導電膜を介して電気的忙接続するようにした
特許請求の範囲第１項記載の多層配線構造の製造方法。 ３、前記保護膜としてレジストを用いかつこれを塗布し
た特許請求の範囲第１項記載の多層配線構造の製造方法
。 ４．３層以上の多層配線に適用してなる特許請求の範囲
第１項記載の多層配線構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9645684A JPS60241233A (ja) | 1984-05-16 | 1984-05-16 | 多層配線構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9645684A JPS60241233A (ja) | 1984-05-16 | 1984-05-16 | 多層配線構造の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241233A true JPS60241233A (ja) | 1985-11-30 |
Family
ID=14165525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9645684A Pending JPS60241233A (ja) | 1984-05-16 | 1984-05-16 | 多層配線構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316974A (en) * | 1988-12-19 | 1994-05-31 | Texas Instruments Incorporated | Integrated circuit copper metallization process using a lift-off seed layer and a thick-plated conductor layer |
-
1984
- 1984-05-16 JP JP9645684A patent/JPS60241233A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316974A (en) * | 1988-12-19 | 1994-05-31 | Texas Instruments Incorporated | Integrated circuit copper metallization process using a lift-off seed layer and a thick-plated conductor layer |
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