NL1003207C2 - Werkwijze voor het fabriceren van een flip-chip-halfgeleiderinrichting met een inductor. - Google Patents

Werkwijze voor het fabriceren van een flip-chip-halfgeleiderinrichting met een inductor. Download PDF

Info

Publication number
NL1003207C2
NL1003207C2 NL1003207A NL1003207A NL1003207C2 NL 1003207 C2 NL1003207 C2 NL 1003207C2 NL 1003207 A NL1003207 A NL 1003207A NL 1003207 A NL1003207 A NL 1003207A NL 1003207 C2 NL1003207 C2 NL 1003207C2
Authority
NL
Netherlands
Prior art keywords
flip chip
copper
over
bulge
inductor
Prior art date
Application number
NL1003207A
Other languages
English (en)
Other versions
NL1003207A1 (nl
Inventor
Michael Jeffrey Pfeifer
George William Marlin
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of NL1003207A1 publication Critical patent/NL1003207A1/nl
Application granted granted Critical
Publication of NL1003207C2 publication Critical patent/NL1003207C2/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

WERKWIJZE VOOR HET FABRICEREN VAN EEN FLIP-CHIP-HALFGELEIDERINRICHTING MET EEN INDUCTOR
Achtergrond van de uitvinding 5
De onderhavige uitvinding heeft in het algemeen betrekking op een werkwijze voor het maken van een elektronische inrichting, en meer in het bijzonder op een werkwijze voor het fabriceren van een flip-chip-halfgeleiderinrichting die een geïntegreerde inductor heeft.
10 Met de zich uitbreidende draagbare-communicatiemarkt werken veel produkten in de hf- of hoogfrequente gebieden. Geïntegreerde schakelingen die in deze hoogfrequente gebieden werken vereisen passieve componenten met inbegrip van inductoren en condensatoren voor impedantie- aanpas sing, capacitieve koppeling, filtering en afstemming. In 15 aanvulling op de passieve componenten worden flip-chip-bobbels gebruikt voor het verbeteren van de hoogfrequente prestatie ten opzichte van conventionele draadgecontacteerde halfgeleiderchips.
Een integratieschema voor flip-chip-bobbels en inductoren behelst het sputteren van een entlaag die titaanwolfraam en koper omvat op een 20 substraat, met gebruikmaking van een eerste fotolakpatroon voor het definiëren van inductoren op de entlaag, en het galvaniseren van koper op de blootgestelde gedeelten van de entlaag voor het vormen van de inductoren. Na verwijdering van het eerste fotolakpatroon wordt een tweede fotolakpatroon gebruikt voor het bedekken van de inductoren en 25 voor het definiëren van flip-chip-bobbels op de entlaag. Vervolgens wordt koper gegalvaniseerd op de blootgestelde gedeelten van de entlaag voor het vormen van het koperen tapgedeelte van de flip-chip-bobbels. Lood wordt gegalvaniseerd op het koper van de flip-chip-bob-bel; tin wordt gegalvaniseerd op het lood; en tenslotte wordt het 30 tweede fotolakpatroon verwijderd.
Voor het elimineren van kortsluiting van de inductoren en de flip-chip-bobbels door de entlaag, moet het gedeelte van de entlaag dat niet wordt gebruikt voor het definiëren van de inductoren of flip-chip-bobbels nu worden verwijderd. Het is dit verwijderproces dat 35 produktieproblemen in het integratieschema introduceert.
Wanneer een commercieel verkrijgbaar etsmiddel zoals MacDermit Metex FA/Metex FB wordt gebruikt voor het etsen van het blootgestelde gesputterde koper van de entlaag, worden de gegalvaniseerde koperen 1003207 2 inductoren nog aggressiever geëtst als gevolg van de ets-selectiviteit van bij benadering 5:1 van Metex FA/Metex FB voor gegalvaniseerd en gesputterd koper. De agressieve etsing van de gegalvaniseerde koperen inductor verandert zijn inductantie en beïnvloedt de hoogfrequente 5 prestatie van de geïntegreerde inrichting nadelig. Voor het verbeteren van de ets-selectiviteit wordt er ammoniumperoxydisulfaat gebruikt voor het reduceren van de etssnelheid van het gegalvaniseerde koper terwijl de etssnelheid van het gesputterde koper wordt verhoogd. Ammo-niumperoxydisulfaat etst echter ook op aggressieve wijze tin, wat de 10 flip-chip-bobbel degenereert. De loodtinnen kap die de koperen tap van de flip-chip-bobbel bedekt is vereist voor het hechten van de halfge-leiderinrichting aan een substraat.
De gesputterde koperen entlaag kan worden geëtst voorafgaand aan de lood- en tin-galvanisatie om het probleem te elimineren dat ammo-15 niumperoxydisulfaat de tinnen kap van de flip-chip-bobbel etst. Het tweede fotolakpatroon moet echter eerst worden verwijderd voorafgaand aan het etsen van de gesputterde koperen entlaag. Bovendien moet na het etsen een derde fotolakpatroon worden ontwikkeld voor de exacte uitlijning van de tweede laag. De extreem kleine uitrichtingstoleran-20 tie van de derde laag fotolak is cruciaal voor de correcte fabricage van flip-chip-bobbels. Derhalve is het uitrichtingsproces tamelijk moeilijk en dit verhoogt de fabricageproces-cyclustijd als gevolg van de aanvullende fotolakstap.
Derhalve bestaat er een noodzaak voor het fabriceren van een 25 flip-chip-halfgeleiderinrichting die geïntegreerde inductoren heeft. De fabricagewerkwijze moet de inductoren of de flip-chip-bobbels niet significant degenereren en moet de proces-cyclustijd niet significant verhogen.
30 Korte beschrijving van de tekeningen
Overeenkomstig de onderhavige uitvinding illustreren de figuren 1-i» doorsneden van sequentiële fabricagestappen voor een flip-chip-halfgeleiderinrichting met een geïntegreerde inductor.
35
Gedetailleerde beschrijving van de tekeningen
Met verwijzing naar figuur 1 is het halfgeleidersubstraat 10 een 100 2 c 3 silicium, galliumarsenide, indiumfosfide, of ander substraat. In de voorkeursuitvoeringsvorm omvat het halfgeleidersubstraat 10 een half-geleiderinrichting of schakeling (niet getoond), tenminste één laag van onderlinge verbinding (niet getoond), en een diëlektrische laag 5 (niet getoond) die de onderlinge verbinding bedekt, die alle tevoren zijn gefabriceerd in het halfgeleidersubstraat 10 met gebruikmaking van conventionele fabricagetechnieken. Daarna gefabriceerde passieve componenten en flip-chip-bobbels van de onderhavige uitvinding zullen elektrisch worden gekoppeld aan de halfgeleiderkring en aan de onder-10 linge verbinding door middel van via’s (niet getoond) in de diëlektrische laag (niet getoond). Echter, in een alternatieve uitvoeringsvorm kan het halfgeleidersubstraat of substraat 10 ook een isolerend substraat zijn waarop flip-chip-bobbels en passieve componenten zoals inductoren zijn gefabriceerd.
15 De entlaag 13 is op het substraat 10 gesputterd. Terwijl diverse entlaagcomposities in de stand van de techniek bekend zijn, omvat de entlaag 13 van de onderhavige uitvinding bij benadering 2 kA titaan-wolfraam 11 en maximaal 10 kA koper 12 die in-situ zijn gesputterd voor het waarborgen van correcte elektrische koppeling tussen de ge-20 leidende lagen 11 en 12. De voorwaarden voor het neerslaan van gesputterd titaanwolfraam 11 en gesputterd koper 12 zijn conventioneel bekend in de stand van de techniek.
Een gebied van de entlaag 13 wordt dan bedekt met het materiaal 14 voor het ontwerpen van tenminste één inductor 17 en flip-chip-bob-25 belstructuur 16 op de entlaag 13. Terwijl diëlektrica zoals nitride, oxide en polyimide gebruikt kunnen worden, wordt fotolak bij voorkeur gebruikt voor het materiaal 14 als gevolg van de gemakkelijke verwijdering hiervan. De fotolak 14 wordt gecentrifugeerd op de entlaag 13 en wordt blootgesteld en ontwikkeld in het fotolakpatroon 15 met ge-30 bruikmaking van conventionele verwerkingstechnieken. Het fotolakpatroon 15 definieert de inductor 17 en de flip-chip-bobbel-structuur 16 op de entlaag 13. De breedte van elk segment van de inductor 17 is afhankelijk van de gewenste induetantiewaarde. Het fotolakpatroon 15 kan ook grondvlakken, weerstanden en andere passieve componenten op de 35 entlaag 13 definiëren.
Terwijl het fotolakpatroon 15 een gebied van de entlaag 13 bedekt, wordt de geleidende laag 18 gegalvaniseerd op een ander gebied van de entlaag 13 dat niet is bedekt door het fotolakpatroon 15. Het 10 0 3 2 0 '· 4 galvaniseerproces dat conventioneel wordt gebruikt is elektrolyse-galvanisatie of galvanisatie. Als een resultaat van zijn superieure geleidende eigenschappen wordt bij voorkeur koper gebruikt voor de geleidende laag 18 en is bij benadering 5 tot 10 micron dik. Het koper 5 18 vormt de inductor 17 en de flip-chip-bobbelstructuur 16. Zoals in figuur 1 is afgebeeld, is de fotolak 14 dikker dan het gegalvaniseerde koper 18 om te waarborgen dat de inductor 17 en de flip-chip-bobbel-structuur 16 niet samen worden kortgesloten door het gegalvaniseerde koper 18.
10 Verder gaand met figuur 2 wordt de fotolak 14 verwijderd van de entlaag 13 door een conventioneel afstripproces, en het gebied van het gesputterde koper 12 dat niet is bedekt door het gegalvaniseerde koper 18 wordt weggeëtst. Het bovenste gedeelte van de entlaag 13 of het gesputterde koper 12 dat niet is gegalvaniseerd door het koper 18 15 wordt verwijderd om elektrische kortsluiting van de inductor 17 en de flip-chip-bobbelstructuur 16, die wordt veroorzaakt door de entlaag 13, te elimineren. Terwijl het gesputterde titaanwolfraam 11 ook kan worden weggeëtst in deze stap in een alternatieve uitvoeringsvorm, wordt titaanwolfraam 11 niet verwijderd in deze stap voor de voor-20 keursuitvoeringsvorm. Titaanwolfraam 11 blijft over het substraat 10 voor het verschaffen van de geschikte elektrische koppeling en plaatsing onder voorspanning, die vereist zijn voor een navolgend galvaniseerproces. Als titaanwolfraam 11 in deze stap zou worden verwijderd, zou een aanvullende entlaag moeten worden neergeslagen voor het navol-25 gende galvaniseerproces.
Titaanwolfraam 11 kan echter worden verwijderd in deze stap als het navolgende galvaniseerproces zou worden vervangen door een ander maar soortgelijk, langzamer proces.
Het verwijderen van de bovenste laag 12 van de entlaag 13, of 30 gesputterd koper 12, wordt bij voorkeur bewerkstelligd door het selectief etsen van het gesputterde koper 12 over het gegalvaniseerde koper 18. Op deze wijze uitgevoerd, zal de inductantiewaarde van de gegalvaniseerde koperen inductor 17 niet nadelig worden veranderd vergeleken met het gebruik van commercieel verkrijgbare etsmiddelen zoals 35 Metex FA/Metex FB die gegalvaniseerd koper met een hogere snelheid etsen dan gesputterd koper. Zoals is beschreven in U.S octrooi nummer 5.^09.567, dat is gepubliceerd door Lytle, et. al., op 25 april 1995 en dat hierbij is opgenomen als verwijzing, wordt ammoniumperoxydisul- 1003:' 5 faat gebruikt voor het selectief etsen van gesputterd koper over gegalvaniseerd koper.
Met verwijzing naar figuur 3 wordt het materiaal 19 gebruikt voor het definiëren van de flip-chip-bobbels 24, 26 en 27 op het gedeelte 5 l6 of de flip-chip-bobbelstructuur 16. Zoals in de stand van de techniek bekend is, kan een veelheid flip-chip-bobbels of één enkele flip-chip-bobbel worden gefabriceerd op de flip-chip-bobbelstructuur 16. De flip-chip-bobbels 24, 26 en 27 zijn elk bij benadering maximaal 200 micron in diameter. Zoals hierboven is vermeld is het materiaal 19· 10 als gevolg van de gemakkelijke verwijdering hiervan, bij voorkeur fotolak die het fotolakpatroon 20 vormt. De inductor 17 en het blootgelegde gebied van gesputterd titaanwolfraam 11 worden gemaskerd door het fotolakpatroon 20.
Het gedeelte 21 van de flip-chip-bobbels 24, 26 en 27 wordt gefa-15 briceerd door het galvaniseren van het geleidende materiaal 21 op blootgelegde gebieden van het gegalvaniseerde koper 18. Het gedeelte 21, bij voorkeur koper omvattend, is gegalvaniseerd op een dikte of hoogte die groter is dan het fotolakpatroon 20. De hoogte van het gedeelte 21 is bij benadering 15 micron. Na het galvaniseren van het 20 koper 21 op het gegalvaniseerde koper 18, wordt het gedeelte 22 van de flip-chip-bobbels 24, 26 en 27 gegalvaniseerd op het koper 21, en het gedeelte 23 van de flip-chip-bobbels 24, 26 en 27 wordt gegalvaniseerd op het gedeelte 22. Zoals gewoonlijk in de stand van de techniek zijn de gedeelten 22 en 23 van lood respectievelijk tin. Alternatief kunnen 25 de gedeelten 22 en 23 een willekeurig soldeerbaar materiaal zijn inclusief antimoon, zilver en dergelijke. Het lood 22 en tin 23 completeren de vorming van flip-chip-bobbels 24, 26 en 27· De gecombineerde hoogte van de gedeelten 22 en 23 is bij benadering 50 micron met een lood tot tin verhouding van 2:3 of 9:1· 30 Figuur 4 completeert de verwerking van de flip-chip-halfgeleider- inrichting 28. De fotolak 19 wordt verwijderd met gebruikmaking van een conventioneel afstripproces, en het blootgestelde gebied van titaanwolfraam 11 wordt verwijderd door het etsen in waterstofperoxide. Als titaanwolfraam 11 van de entlaag 13 volledig zou zijn verwijderd 35 in figuur 2, zoals beschreven in een alternatieve uitvoeringsvorm, kan het materiaal 19 een diëlektricum zijn zoals oxide, nitride of polyimide aangezien het niet vervolgens hoeft te worden verwijderd om het resterende gedeelte van de entlaag 13 weg te etsen.
10 0 3 ΓΛ 6
De flip-chip-bobbels 24, 26 en 27 blijven samen kortgesloten door de flip-chip-bobbelstructuur 16. Zoals hierboven is vermeld maakt een alternatieve uitvoeringsvorm gebruik van één enkele flip-chip-bobbel-structuur voor elke flip-chip-bobbel. De flip-chip-bobbels 24, 26 en 5 27 kunnen vervolgens van een nieuwe vorm worden voorzien tijdens een opsmeltproces. Voor het completeren van de flip-chip-halfgeleider-inrichting of elektronische inrichting 28 bedekt en beschermt een passiveringslaag (niet getoond) de inductor 17 maar laat de flip-chip-bobbels 24, 26 en 27 blootliggen voor elektrisch contact met een aan-10 sluitraam, substraat of matrijs.
Daarom is het, overeenkomstig de onderhavige uitvinding, duidelijk dat er een verbeterde werkwijze is verschaft voor het fabriceren van een flip-chip-halfgeleiderinrichting met een geïntegreerde inductor, die de nadelen van de stand van de techniek overwint. De onderha-15 vige uitvinding elimineert de degeneratie van inductoren tijdens het entlaag-verwijderproces en verhoogt de cyclustijd van het gehele proces niet significant. De onderhavige uitvinding verschaft een verbeterde werkwijze voor het gelijktijdig fabriceren van een inductor en een flip-chip-bobbel op een halfgeleidermatrijs.
100 3 ^ .

Claims (10)

1. Werkwijze voor het fabriceren van een flip-chip-halfgeleider-inrichting met tenminste één inductor, waarbij de werkwijze de stappen 5 omvat: verschaffen van een halfgeleidersubstraat (10); sputteren van titaanwolfraam (11) over het halfgeleidersubstraat (10); sputteren van koper om gesputterd koper (12) over het titaan-10 wolfraam (11) te verschaffen; bedekken van een eerste gebied van het gesputterde koper (12) met een eerste fotolakpatroon (15) dat de tenminste ene inductor (17) en de tenminste ene flip-chip-bobbel (24) definieert; galvaniseren van koper voor het verschaffen van gegalvaniseerd 15 koper (18) over het gesputterde koper (12) dat niet is bedekt door het eerste fotolakpatroon (15); afstrippen van het eerste fotolakpatroon (15) van het gesputterde koper (12); wegetsen van het gesputterde koper (12) dat niet is bedekt door 20 het gegalvaniseerde koper (18); bedekken van de tenminste ene inductor (17) en het titaanwolfraam (11) met een tweede fotolakpatroon (20) voor het definiëren van een tweede gedeelte (21) van de tenminste ene flip-chip-bobbel (24) over het eerste gedeelte van de tenminste ene flip-chip-bobbel (24); 25 galvaniseren van koper over het eerste gedeelte van de tenminste ene flip-chip-bobbel (24) voor het vormen van het tweede gedeelte (21) van de tenminste ene flip-chip-bobbel (24); galvaniseren van lood over het tweede gedeelte (21) van de tenminste ene flip-chip-bobbel (24) voor het vormen van een derde gedeel-30 te (22) van de tenminste ene flip-chip-bobbel (24); galvaniseren van tin over het lood voor het vormen van een vierde (23) gedeelte van de tenminste ene flip-chip-bobbel (24); afstrippen van het tweede fotolakpatroon (20) van de tenminste ene inductor (17) en het titaanwolfraam (11); en 35 wegetsen van het titaanwolfraam (11) dat niet is bedekt door het galvaniseerde koper (18).
2. Werkwijze volgens conclusie 1, verder omvattende het gebruik van ammoniumperoxydisulfaat voor het etsen van het gesputterde koper 1003207 (12) dat niet is bedekt door het gegalvaniseerde koper (18).
3. Werkwijze volgens conclusie 1, waarbij het etsen van het gesputterde koper (12) verder het selectief etsen van het gesputterde koper (12) over het gegalvaniseerde koper (18) omvat.
4. Werkwijze volgens conclusie 1, verder omvattende het gebruik van waterstofperoxide voor het etsen van het tit aanwolf raam (11) dat niet is bedekt door het gesputterde koper (12).
5. Werkwijze voor het maken van een elektronische inrichting, waarbij de werkwijze omvat: 10 verschaffen van een substraat (10); vormen van een entlaag (13) over het substraat (10); ontwerpen van een inductor (17) en een flip-chip-bobbel (26) over de entlaag (13) door het maskeren van een eerste gebied van de entlaag (13) met een eerste materiaal (14); 15 verschaffen van een eerste geleidende laag (18) over de entlaag (13) die niet is gemaskerd door het eerste materiaal (14) voor het vormen van de inductor (17) en een eerste gedeelte van de flip-chip-bobbel (26); ontwerpen van een tweede gedeelte van de flip-chip-bobbel (26) 20 over het eerste gedeelte van de flip-chip-bobbel (26) door het maskeren van de inductor (17) met een tweede materiaal (19); en verschaffen van een tweede geleidende laag (21) over het eerste gedeelte van de flip-chip-bobbel (24) voor het vormen van een tweede gedeelte van de flip-chip-bobbel (24).
6. Werkwijze volgens conclusie 5. verder omvattende het verschaf fen van een derde geleidende laag (22) bestaande uit lood over de tweede geleidende laag (21).
7· Werkwijze volgens conclusie 6, verder omvattende het verschaffen van een vierde geleidende laag (23) bestaande uit tin over de 30 derde geleidende laag (22).
8. Werkwijze volgens conclusie 5. verder omvattende het verwijderen van het eerste materiaal (14) van de entlaag (13) voorafgaand aan het ontwerpen van het tweede gedeelte van de flip-chip-bobbel (26) over het eerste gedeelte van de flip-chip-bobbel (26). 35
9· Werkwijze volgens conclusie 8, verder omvattende het verwijde ren van tenminste een bovenste laag (12) van de entlaag (13) die niet is gegalvaniseerd door de eerste geleidende laag (18) na het verwijderen van het eerste materiaal (14) van de entlaag (13) en voorafgaand 1003207 aan het ontwerpen van het tweede gedeelte van de flip-chip-bobbel (26) over het eerste gedeelte van de flip-chip-bobbel (26).
10. Werkwijze volgens conclusie 5. verder omvattende het verschaffen van titaanwolfraam en koper voor de entlaag (13) en verschaf-5 fen van koper voor de eerste (18) en tweede (21) geleidende lagen. cv ‘ ~
NL1003207A 1995-05-30 1996-05-24 Werkwijze voor het fabriceren van een flip-chip-halfgeleiderinrichting met een inductor. NL1003207C2 (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/452,784 US5541135A (en) 1995-05-30 1995-05-30 Method of fabricating a flip chip semiconductor device having an inductor
US45278495 1995-05-30

Publications (2)

Publication Number Publication Date
NL1003207A1 NL1003207A1 (nl) 1996-12-03
NL1003207C2 true NL1003207C2 (nl) 1997-06-24

Family

ID=23797921

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1003207A NL1003207C2 (nl) 1995-05-30 1996-05-24 Werkwijze voor het fabriceren van een flip-chip-halfgeleiderinrichting met een inductor.

Country Status (3)

Country Link
US (1) US5541135A (nl)
JP (1) JP3629337B2 (nl)
NL (1) NL1003207C2 (nl)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448169B1 (en) * 1995-12-21 2002-09-10 International Business Machines Corporation Apparatus and method for use in manufacturing semiconductor devices
JP3409598B2 (ja) * 1996-08-29 2003-05-26 ソニー株式会社 半導体装置の製造方法
US6083773A (en) * 1997-09-16 2000-07-04 Micron Technology, Inc. Methods of forming flip chip bumps and related flip chip bump constructions
US5904156A (en) * 1997-09-24 1999-05-18 International Business Machines Corporation Dry film resist removal in the presence of electroplated C4's
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6037667A (en) * 1998-08-24 2000-03-14 Micron Technology, Inc. Socket assembly for use with solder ball
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6300250B1 (en) 1999-08-09 2001-10-09 Taiwan Semiconductor Manufacturing Company Method of forming bumps for flip chip applications
US6413858B1 (en) * 1999-08-27 2002-07-02 Micron Technology, Inc. Barrier and electroplating seed layer
US6562545B1 (en) 1999-09-17 2003-05-13 Micron Technology, Inc. Method of making a socket assembly for use with a solder ball
US6362525B1 (en) 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
US6469394B1 (en) 2000-01-31 2002-10-22 Fujitsu Limited Conductive interconnect structures and methods for forming conductive interconnect structures
US6180445B1 (en) 2000-04-24 2001-01-30 Taiwan Semiconductor Manufacturing Company Method to fabricate high Q inductor by redistribution layer when flip-chip package is employed
AU2001274414A1 (en) * 2000-06-30 2002-01-08 Jds Uniphase Corporation Microelectronic packages including reactive components, and methods of fabricating the same
US6714113B1 (en) 2000-11-14 2004-03-30 International Business Machines Corporation Inductor for integrated circuits
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US6869515B2 (en) 2001-03-30 2005-03-22 Uri Cohen Enhanced electrochemical deposition (ECD) filling of high aspect ratio openings
EP2315510A3 (en) * 2001-06-05 2012-05-02 Dai Nippon Printing Co., Ltd. Wiring board provided with passive element
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6878633B2 (en) * 2002-12-23 2005-04-12 Freescale Semiconductor, Inc. Flip-chip structure and method for high quality inductors and transformers
KR100585104B1 (ko) * 2003-10-24 2006-05-30 삼성전자주식회사 초박형 플립칩 패키지의 제조방법
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP4591100B2 (ja) * 2005-02-03 2010-12-01 ソニー株式会社 半導体装置およびその製造方法
US20070138628A1 (en) * 2005-12-15 2007-06-21 Lam Ken M Apparatus and method for increasing the quantity of discrete electronic components in an integrated circuit package
US8258599B2 (en) * 2005-12-15 2012-09-04 Atmel Corporation Electronics package with an integrated circuit device having post wafer fabrication integrated passive components
US7932590B2 (en) * 2006-07-13 2011-04-26 Atmel Corporation Stacked-die electronics package with planar and three-dimensional inductor elements
US7652348B1 (en) 2006-07-27 2010-01-26 National Semiconductor Corporation Apparatus and method for wafer level fabrication of high value inductors on semiconductor integrated circuits
US7829425B1 (en) * 2006-08-15 2010-11-09 National Semiconductor Corporation Apparatus and method for wafer level fabrication of high value inductors on semiconductor integrated circuits
US7776705B2 (en) * 2006-09-06 2010-08-17 Atmel Corporation Method for fabricating a thick copper line and copper inductor resulting therefrom
KR100874588B1 (ko) 2007-09-05 2008-12-16 성균관대학교산학협력단 전기적 특성 평가가 가능한 플립칩 및 이것의 제조 방법
USRE48422E1 (en) 2007-09-05 2021-02-02 Research & Business Foundation Sungkyunkwan Univ. Method of making flip chip
KR101591492B1 (ko) * 2008-02-25 2016-02-03 페어차일드 세미컨덕터 코포레이션 집적된 박막 인덕터들을 포함하는 마이크로모듈들 및 이를 제조하는 방법
US8777504B2 (en) * 2008-07-03 2014-07-15 Retractable Technologies, Inc. Cleaning tool
US20110064512A1 (en) * 2008-07-03 2011-03-17 Shaw Thomas J Cleaning Tool
US8471358B2 (en) 2010-06-01 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. 3D inductor and transformer
US9059026B2 (en) 2010-06-01 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. 3-D inductor and transformer
US20120086101A1 (en) 2010-10-06 2012-04-12 International Business Machines Corporation Integrated circuit and interconnect, and method of fabricating same
US9324667B2 (en) 2012-01-13 2016-04-26 Freescale Semiconductor, Inc. Semiconductor devices with compliant interconnects
US9041152B2 (en) 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor with magnetic material
US9324557B2 (en) 2014-03-14 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Method for fabricating equal height metal pillars of different diameters
US20230033082A1 (en) * 2021-07-30 2023-02-02 Texas Instruments Incorporated Bulk acoustic wave resonator with an integrated passive device fabricated using bump process

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4087314A (en) * 1976-09-13 1978-05-02 Motorola, Inc. Bonding pedestals for semiconductor devices
EP0316912A2 (en) * 1987-11-18 1989-05-24 Casio Computer Company Limited A bump electrode structure of a semiconductor device and a method for forming the same
EP0398485A1 (en) * 1989-05-16 1990-11-22 Gec-Marconi Limited A method of making a Flip Chip Solder bond structure for devices with gold based metallisation
EP0402061A2 (en) * 1989-06-05 1990-12-12 Motorola, Inc. Metallization process
US5310699A (en) * 1984-08-28 1994-05-10 Sharp Kabushiki Kaisha Method of manufacturing a bump electrode
JPH0714876A (ja) * 1993-06-17 1995-01-17 Matsushita Electron Corp 集積回路装置及びその製造方法
US5409567A (en) * 1994-04-28 1995-04-25 Motorola, Inc. Method of etching copper layers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691628A (en) * 1969-10-31 1972-09-19 Gen Electric Method of fabricating composite integrated circuits
US4034399A (en) * 1976-02-27 1977-07-05 Rca Corporation Interconnection means for an array of majority carrier microwave devices
US5189507A (en) * 1986-12-17 1993-02-23 Raychem Corporation Interconnection of electronic components
US5276351A (en) * 1988-10-17 1994-01-04 Semiconductor Energy Laboratory Co., Ltd. Electronic device and a manufacturing method for the same
US5200364A (en) * 1990-01-26 1993-04-06 Texas Instruments Incorporated Packaged integrated circuit with encapsulated electronic devices
US5410179A (en) * 1990-04-05 1995-04-25 Martin Marietta Corporation Microwave component having tailored operating characteristics and method of tailoring
US5087896A (en) * 1991-01-16 1992-02-11 Hughes Aircraft Company Flip-chip MMIC oscillator assembly with off-chip coplanar waveguide resonant inductor
US5177670A (en) * 1991-02-08 1993-01-05 Hitachi, Ltd. Capacitor-carrying semiconductor module
JP2820187B2 (ja) * 1992-04-16 1998-11-05 三星電子 株式会社 半導体装置の製造方法
US5397729A (en) * 1992-06-15 1995-03-14 Asahi Kasei Microsystems Co., Ltd. Method for fabrication of semiconductor device having polycrystalline silicon and metal silicides
US5420063A (en) * 1994-04-11 1995-05-30 National Semiconductor Corporation Method of producing a resistor in an integrated circuit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4087314A (en) * 1976-09-13 1978-05-02 Motorola, Inc. Bonding pedestals for semiconductor devices
US5310699A (en) * 1984-08-28 1994-05-10 Sharp Kabushiki Kaisha Method of manufacturing a bump electrode
EP0316912A2 (en) * 1987-11-18 1989-05-24 Casio Computer Company Limited A bump electrode structure of a semiconductor device and a method for forming the same
EP0398485A1 (en) * 1989-05-16 1990-11-22 Gec-Marconi Limited A method of making a Flip Chip Solder bond structure for devices with gold based metallisation
EP0402061A2 (en) * 1989-06-05 1990-12-12 Motorola, Inc. Metallization process
JPH0714876A (ja) * 1993-06-17 1995-01-17 Matsushita Electron Corp 集積回路装置及びその製造方法
US5409567A (en) * 1994-04-28 1995-04-25 Motorola, Inc. Method of etching copper layers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 95, no. 001 *

Also Published As

Publication number Publication date
US5541135A (en) 1996-07-30
JPH08330353A (ja) 1996-12-13
JP3629337B2 (ja) 2005-03-16
NL1003207A1 (nl) 1996-12-03

Similar Documents

Publication Publication Date Title
NL1003207C2 (nl) Werkwijze voor het fabriceren van een flip-chip-halfgeleiderinrichting met een inductor.
US5478773A (en) Method of making an electronic device having an integrated inductor
US8344479B2 (en) Integrated circuit inductor with integrated vias
US8129265B2 (en) High performance system-on-chip discrete components using post passivation process
US7176556B2 (en) Semiconductor system-in-package
US7531417B2 (en) High performance system-on-chip passive device using post passivation process
US6027980A (en) Method of forming a decoupling capacitor
GB2285174A (en) Via-hole and production method of via-hole
US7935607B2 (en) Integrated passive device with a high resistivity substrate and method for forming the same
JP3723780B2 (ja) 半導体装置及びその製造方法
JPH0936312A (ja) インダクタンス素子およびその製造方法
US7919860B2 (en) Semiconductor device having wafer level chip scale packaging substrate decoupling
CN104037170A (zh) 具有集成式无源装置的半导体装置及其制造工艺
KR100890716B1 (ko) 반도체 부품을 제조하는 방법 및 그 반도체 부품
EP0757846B1 (en) Electronic component comprising a thin-film structure with passive elements
NL193808C (nl) Metalliseringspatroon voor een halfgeleiderinrichting, en werkwijze voor het vervaardigen daarvan.
KR100240647B1 (ko) 반도체 소자의 캐패시터 제조 방법
US6781229B1 (en) Method for integrating passives on-die utilizing under bump metal and related structure
US5861341A (en) Plated nickel-gold/dielectric interface for passivated MMICs
EP1128435A2 (en) Microwave electric elements using porous silicon dioxide layer and forming method of same
JP5005856B2 (ja) 半導体基板の表面をオーバーレイする高性能集積回路のためのインダクターを形成する方法
WO2004042816A2 (en) Monolithic bridge capacitor
JP4644949B2 (ja) 半導体装置及びそのスパイラルインダクタ製造方法
KR20050064657A (ko) 고주파 소자의 인덕터 제조방법
KR100379900B1 (ko) 다공성 산화 실리콘층을 이용하여 형성한 초고주파용 소자 및 그 제조방법

Legal Events

Date Code Title Description
AD1A A request for search or an international type search has been filed
PD2B A search report has been drawn up
VD1 Lapsed due to non-payment of the annual fee

Effective date: 20011201