KR101591492B1 - 집적된 박막 인덕터들을 포함하는 마이크로모듈들 및 이를 제조하는 방법 - Google Patents
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Abstract
마이크로모듈들 및 이들을 제조하는 방법이 개시된다. 예시적인 마이크로모듈은 박막 인덕터를 갖는 기판, 및 상기 기판 상에 그리고 상기 박막 인덕터 위에 실장되는 범핑된 다이를 포함한다.
Description
본 발명의 실시예들은 마이크로모듈들, 마이크로모듈들을 제조하기 위한 방법들 및 마이크로모듈들을 포함하는 전기 조립체들에 관한 것이다.
관련 출원들의 상호-참조들
본 출원은 2008년 2월 25일에 출원된 미국 가특허출원 제61/031,212호의 우선권을 주장하며, 상기 가특허출원은 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된다.
휴대폰, PDA(personal data assistant), 디지털 카메라, 랩톱 등과 같은 개인용 전자 제품들은 일반적으로, 인쇄 회로 보드 및 가요성 기판과 같은, 시스템 기판들 또는 배선 기판들 상에 조립되는 수 개의 패키징된 반도체 IC 칩들 및 표면 장착 부품들로 이루어진다. 개인용 전자 제품들의 크기를 줄이면서도 더욱 많은 기능과 특징들을 이러한 제품들 안으로 포함시키려는 요구는 끊임없이 증가하고 있다. 흔히, 이러한 부품들은 상이한 공급 전압들 및/또는 절연된 공급 전압들을 필요로 한다. 또한, 배터리 소모를 최소화하면서 이러한 것들 모두를 달성하는 것이 필요하다. 이러한 모순되는 요인들은 배선 기판들 및 전력 분배 부품들의 조립, 설계 및 크기에 대한 요구들을 끊임없이 증가시키고 있다. 이러한 모순되는 요인들에 초점을 맞춘 해결책으로써 하나의 실리콘 다이에 스위칭 파워 서플라이(switching power supply)를 집적하는 것을 제안하기도 했다. 그러나 이러한 단일 칩 해결 방법은 비용이 많이 들며, 이러한 비용을 정당화하기에 충분히 높은 전력 변환 비율을 갖지 못하는 경우가 많다.
본 발명의 실시예들은 마이크로모듈들, 마이크로모듈들을 제조하기 위한 방법들 및 마이크로모듈들을 포함하는 전기 조립체들에 관한 것이다. 본 실시예들은 위의 모순되는 요인들을 해결하는 것을 돕는다.
본 발명의 제 1 일반적인 실시예는 마이크로모듈에 관한 것으로서, 상기 마이크로모듈은 제 1 표면 상에 배치된 박막 인덕터를 갖는 소자 기판, 및 상기 소자 기판의 상기 제 1 표면 상에 실장되고 상기 박막 인덕터 위에 배치되는 반도체 다이를 포함한다. 상기 박막 인덕터는 평면 내에 놓인 코일형태의 트레이스를 포함할 수 있다. 상기 반도체 다이는 복수의 도전성 연결 범프들을 이용하여 상기 소자 기판에 전기적으로 결합될 수 있다. 추가 실시예는 상기 소자 기판의 상기 제 1 표면 상에 배치되고 상기 범핑된 다이의 하나 이상의 측부들에 인접하게 배치된 복수의 연결 패드들을 포함할 수 있다. 상기 반도체 다이는 상기 인덕터를 흐르는 전류를 제어하기 위한 제어 회로 및 하나 이상의 스위치들을 포함할 수 있다. 상기 반도체 다이 및 상기 인덕터는 스위칭 모드 파워 서플라이를 포함할 수 있다. 추가 실시예는 웨이퍼 레벨 칩 스케일 패키지(WLCSP)를 제공하기 위해 상기 연결 패드들 상에 배치된 복수의 도전성 연결 범프들을 포함할 수 있다.
본 발명의 제 2 일반적인 실시예는 시스템에 관한 것으로서, 상기 시스템은 시스템 기판 상에 실장된 본 발명에 따른 마이크로모듈을 포함하며, 상기 마이크로모듈의 상기 소자 기판의 상기 제 1 표면은 상기 시스템 기판과 마주하고, 상기 소자 기판 상의 상기 연결 패드들과 상기 시스템 기판 상의 대응하는 연결 패드들 사이에 도전성 연결 범프들이 배치된다. 상기 도전성 연결 범프들은 상기 반도체 다이의 두께 치수보다 큰 높이 치수들을 가질 수 있다. 상기 시스템 기판은 인쇄 회로 보드, 마더 보드(mother board), 가요성 회로 및 이의 동등물을 포함할 수 있다.
위의 예시적인 구성들에 따르면, 상기 인덕터는 저비용의 기판 상에 제조될 수 있으며, 상기 제어 회로 및 스위치(들)는 상대적으로 작은 반도체 다이 상에 제조될 수 있다. 상기 소자 기판 상에 제조하는데 적은 수의 처리 공정 단계들이 필요하며, 10개의 처리 공정 단계들은 상기 반도체 다이 상에 상기 제어 회로 및 스위치(들)를 제조하기 위해 일반적으로 필요하다. 따라서, 상기 반도체 다이의 면적당 비용은 상기 소자 기판의 면적당 비용보다 높다. 다이와 소자 기판 사이의 회로를 구분(partitioning)함으로써, 종래 단일-칩 해결책과 비교하여 본 발명에 의하면 제품의 비용을 낮출 수 있다. 이러한 종래 단일 칩 해결책들은 컨트롤러와 함께 인덕터를 상대적으로 값비싼 반도체 다이 상에 집적하며, 상기 인덕터는 상기 값비싼 다이의 상당한 면적을 차지한다. 또한, 본 발명에 따른 구성은 면적당 인덕턴스 값을 향상시키기 위해 (자유 공간보다 큰 투자율을 갖는) 자기 물질이 상기 인덕터의 일부분들 주변에 배치될 수 있게 한다. 따라서, 이것은 본 발명을 사용한 스위칭-모드 파워 서플라이의 스위칭 주파수가 현저하게 감소될 수 있게 한다. 이것은 동일한 양의 전력 전달에 대해 스위치의 스위칭 손실을 감소시키며, 그에 따라, 변환기의 효율을 증가시킨다.
본 발명의 제 3 일반적인 실시예는 마이크로모듈을 제조하는 방법에 관한 것으로서, 상기 마이크로모듈 제조 방법은, 박막 인덕터를 포함하는 소자 기판과 반도체 다이를, 상기 반도체 다이가 상기 박막 인덕터 위에 배치되도록, 함께 조립하는 단계; 및 상기 소자 기판 상에 배치되고 상기 범핑된 다이의 하나 이상의 측부들에 인접하게 위치하는 복수의 연결 패드들 상에 복수의 도전성 연결 범프들을 조립하는 단계를 포함한다. 추가 실시예에서, 복수의 도전성 연결 범프들은 상기 소자 기판과 상기 반도체 다이를 함께 조립하기 전에 상기 반도체 다이 상에 배치된다. 다른 추가 실시예는 상기 소자 기판의 상기 도전성 연결 패드들 상에 복수의 도전성 연결 범프들을 배치시키는 단계를 포함한다. 또 다른 추가 실시예에서, 둘 이상의 소자 기판들이 공통 기판 또는 공통 웨이퍼 상에 함께 제공되며, 이들이 각기의 반도체 다이들과 조립된 후에 싱귤레이션 된다.
위의 예시적인 방법에 따르면, 스위칭-모드 파워 서플라이들을 제조하는 비용은 각각의 캐리어들(예컨대, 반도체 다이와 소자 기판) 상에 고비용의 부품과 저비용의 부품을 제조하고, 그 후, 상기 캐리어들을 함께 조립(예컨대, 상기 캐리어들의 공동-패키징(co-packaging))함으로써 감소될 수 있다. 전체 수율(yield)은 조립 전에 상기 캐리어들을 시험하고 양품의 캐리어들만을 조립함으로써 증가될 수 있다.
본 발명의 제 4 일반적인 실시예는 마이크로모듈에 관한 것으로서, 상기 마이크로모듈은, 제 1 표면, 제 2 표면, 박막 인덕터 및 상기 제 1 및 제 2 표면들 사이에 연장되는 복수의 비아들을 포함하는 소자 기판; 상기 소자 기판의 상기 제 1 표면 상에 배치되고, 적어도 2개는 각기의 비아들에 전기적으로 결합되는 복수의 제 1 연결 패드들; 상기 소자 기판의 상기 제 2 표면 상에 배치되고, 적어도 2개는 각기의 비아들에 전기적으로 결합되는 복수의 제 2 연결 패드들; 및 상기 소자 기판의 상기 제 1 표면 상에 배치되고 상기 복수의 제 1 연결 패드들에 전기적으로 결합되는 반도체 다이를 포함한다. 이러한 구성에 따르면, 상기 반도체 다이와 상기 소자 기판은 실질적으로 동일한 측면 치수들을 가질 수 있으며, 소형 마이크로모듈을 위해 서로의 위에 적층될 수 있다.
본 발명의 제 5 일반적인 실시예는 마이크로모듈을 제조하는 방법에 관한 것으로서, 상기 마이크로모듈 제조 방법은, 박막 인덕터를 포함하는 소자 기판과 반도체 다이를, 상기 반도체 다이가 상기 소자 다이의 제 1 표면 위에 배치되도록, 함께 조립하는 단계; 및 상기 소자 기판의 제 2 표면 상에 배치되는 복수의 연결 패드들 상에 복수의 도전성 연결 범프들을 조립하는 단계를 포함한다.
본 발명의 이러한 그리고 다른 실시예들은 도면들을 참조하여 더욱 자세히 아래에서 설명된다. 본 명세서에 개시된 각각의 실시예들의 특징들 및/또는 동작들은 본 명세서에 개시된 다른 실시예들의 특징들 및/또는 동작들과 결합될 수 있다.
도 1은 본 발명에 따른 실시예들에서 구현될 수 있는 예시적인 벅 컨버터 토폴로지(buck converter topology)를 도시한다.
도 2는 본 발명의 실시예에 따른 베이스 기판의 평면도를 도시한다.
도 3은 본 발명의 실시예에 따른 마이크로모듈 실시예의 평면도를 도시한다.
도 4는 본 발명의 실시예에 따라서 형성되고 있는 마이크로모듈 실시예의 측면도를 도시한다.
도 5는 본 발명의 실시예에 따라서 도 3에 도시된 마이크로모듈의 측면도를 도시한다.
도 6은 본 발명의 다른 실시예에 따라서 도 3에 도시된 마이크로모듈의 측면도를 도시한다.
도 7은 본 발명의 실시예에 따라서 도 3 및 5에 도시된 마이크로모듈을 포함하는 조립체의 측면도를 도시한다.
도 8은 본 발명의 실시예에 따라서 다른 마이크로모듈을 갖는 다른 조립체 실시예의 측면도를 도시한다.
도 9는 본 발명의 실시예에 따라서 다른 마이크로모듈 실시예의 측면도를 도시한다.
도면들에서, 동일한 도면 번호는 동일한 요소를 지칭하며, 일부 요소들은 반복하여 설명되지 않을 수 있다. 도면들에서는 예시적인 치수들이 도시된다. 본 발명의 실시예들은 이러한 예시적인 치수들로 한정되지 않는다.
도 2는 본 발명의 실시예에 따른 베이스 기판의 평면도를 도시한다.
도 3은 본 발명의 실시예에 따른 마이크로모듈 실시예의 평면도를 도시한다.
도 4는 본 발명의 실시예에 따라서 형성되고 있는 마이크로모듈 실시예의 측면도를 도시한다.
도 5는 본 발명의 실시예에 따라서 도 3에 도시된 마이크로모듈의 측면도를 도시한다.
도 6은 본 발명의 다른 실시예에 따라서 도 3에 도시된 마이크로모듈의 측면도를 도시한다.
도 7은 본 발명의 실시예에 따라서 도 3 및 5에 도시된 마이크로모듈을 포함하는 조립체의 측면도를 도시한다.
도 8은 본 발명의 실시예에 따라서 다른 마이크로모듈을 갖는 다른 조립체 실시예의 측면도를 도시한다.
도 9는 본 발명의 실시예에 따라서 다른 마이크로모듈 실시예의 측면도를 도시한다.
도면들에서, 동일한 도면 번호는 동일한 요소를 지칭하며, 일부 요소들은 반복하여 설명되지 않을 수 있다. 도면들에서는 예시적인 치수들이 도시된다. 본 발명의 실시예들은 이러한 예시적인 치수들로 한정되지 않는다.
본 발명은 첨부한 도면들을 참조하여 아래에서 더욱 완벽히 설명될 것이며, 첨부한 도면들에서 본 발명의 예시적인 실시예들이 도시된다. 그러나, 본 발명은 다른 형태로 구체화될 수 있으며, 본 명세서에서 설명되는 실시예들로 한정되는 것으로 간주되어서는 안 된다. 차라리, 이러한 실시예들은 본 개시가 더욱 완전하고 완벽해지고, 본 기술분야의 당업자들에게 본 발명의 범위를 충분히 전달하기 위해 제공되는 것이다. 도면들에서, 층들 및 영역들의 두께는 명확함을 위해 과장될 수 있다. 동일한 참조 번호들은 본 명세서 전체에 걸쳐 동일한 요소를 지칭하기 위해 사용된다. 이러한 요소들은 다른 실시예들에서 다른 상호관계 및 다른 위치를 가질 수 있다.
어느 한 층이 다른 층 또는 기판 "상에" 위치하는 것으로 언급될 때, 상기 어느 한 층은 상기 다른 층 또는 기판의 바로 위에 위치할 수도 있고, 또는 이들 사이에 중간층들이 존재할 수도 있다는 것을 이해하여야할 것이다. 예컨대, 층, 영역, 또는 기판과 같은 어느 한 요소가 다른 요소 "상에", "에 연결되어", "에 전기적으로 연결되어", "에 결합되어", 또는 "에 전기적으로 결합되어" 있는 것으로 언급될 때, 상기 어느 한 요소는 상기 다른 요소의 바로 위에 위치하거나, 상기 다른 요소에 직접 연결되거나, 상기 다른 요소에 직접 결합될 수도 있으며, 또는 이들 사이에 하나 이상의 중간 요소들이 존재할 수도 있다. 이와 반대로, 어느 한 요소가 다른 요소 또는 층 "의 바로 위에", "에 직접 연결되어" 또는 "에 직접 결합되어" 있다고 언급될 때는, 이들 사이에 중간 요소들 또는 층들이 존재하지 않는다. 본 명세서에서 사용되는 용어 "및/또는"은 하나 이상의 관련하여 나열된 항목들의 임의의 조합들 및 모든 조합들을 포함한다.
본 명세서에서 사용되는 용어들은 오직 본 발명을 예시하기 위한 목적으로만 사용되며, 본 발명의 의미 또는 범위를 한정하는 것으로 간주되어서는 안 된다. 본 명세서 사용되는 단수 형태는 문맥에서 명확하게 특별한 경우를 나타내지 않는 한 복수의 형태를 포함한다. 또한, 본 명세서에서 사용되는 "포함한다" 및/또는 "포함하는"과 같은 표현들은 언급되는 형상들, 숫자들, 단계들, 행위들, 동작들, 부재들, 요소들 및/또는 이들의 그룹을 정의하는 것이 아니며, 하나 이상의 다른 형상들, 숫자들, 단계들, 행위들, 동작들, 부재들, 요소들 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지 않는다. 예컨대, "위쪽에", "위에", "상부에", "아래쪽에", "아래에", "밑에", "하부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바에 따라 어느 한 요소 또는 특징이 다른 요소(들) 또는 특징(들)에 대해 갖는 관계를 용이하게 설명하기 위해 본 명세서에서 사용될 수 있다. 이러한 공간적으로 상대적인 용어들은 도면들에서 표시된 방향 외에도 사용 중이거나 동작 중인 장치(예컨대, 광결합기, 패키지)의 다른 방향들을 포함하는 것으로 의도된다. 예를 들면, 도면들에 도시된 장치가 뒤집히는 경우, 다른 요소들 또는 특징들 "밑에" 또는 "아래에" 또는 "아래쪽에" 위치하는 것으로 설명된 요소들은 상기 다른 요소들 또는 특징들 "위쪽에" 또는 "위에" 위치할 것이다. 따라서, 예시적인 용어 "위에"는 윗방향과 아랫방향 모두를 포함할 수 있다.
본 명세서에서 사용되는, 예컨대, "제 1", "제 2" 등과 같은 용어들은 다양한 부재들, 부품들, 영역들, 층들 및/또는 일부분들을 설명하는데 사용된다. 그러나, 상기 부재들, 부품들, 영역들, 층들, 및/또는 일부분들은 이러한 용어들에 의해 정의되지 않아야 한다는 것은 명백하다. 이러한 용어들은 오로지 어느 한 부재, 부품, 영역, 층, 또는 일부분을 다른 부재, 부품, 영역, 층, 또는 일부분과 구별하기 위한 목적으로만 사용된다. 따라서, 제 1 부재, 부품, 영역, 층, 또는 일부분으로 설명되더라도, 이는 본 발명의 범위를 벗어남 없이 제 2 부재, 부품, 영역, 층, 또는 일부분으로 언급될 수도 있다.
본 발명의 일부 실시예들은 WLCSP(wafer level chip scale package, 웨이퍼 레벨 칩 스케일 패키지) 도전성 범프들(예컨대, 솔더 볼들), 회로 배선들, 및 박막 자기 인덕터를 가지는 베이스-실리콘 기판, 및 상기 베이스-실리콘 기판과 조립되는 별도의 실리콘 다이 상에 구현되는 DC/DC 컨버터를 사용하는 3D(3차원) 마이크로모듈을 설계하는 방법을 포함한다. 또한, 본 발명의 일부 실시예들은 높은 스위칭 주파수 DC/DC 벅 컨버터를 설계하는 방법에 관한 것이다. 본 발명의 다른 실시예들은 제조된 박막 자기 인덕터를 포함하는 베이스 실리콘 기판을 마이크로모듈 안으로 집적하는 방법이 관한 것이다. 본 발명의 또 다른 실시예들은 플립 칩(flip chip) 조립 공정을 포함하는 방법들에 관한 것이다. 조립 공정은 DC/DC 컨버터에 사용되는 컨트롤러 다이를, 인덕터를 갖는 베이스 실리콘 기판과 집적하는 것을 포함할 수 있다. 또한, 상기 방법은 WLCSP 솔더 볼들 또는 그밖에 유사한 것들을 베이스 실리콘 기판 캐리어에 붙이는 단계를 포함할 수 있다.
본 발명의 일부 실시예들은 공간이 제한된 휴대용 어플리케이션들을 위해 집적된 박막 자기 인덕터를 이용하여 매우 얇은 폼팩터(form factor)의 높은 스위칭 주파수 DC-DC 벅 컨버터를 구성하는 것을 포함한다.
본 발명의 실시예들은 기존의 단일-칩 및 마이크로모듈 해결책들보다 뛰어난 많은 장점들을 갖는다. 첫째로, 본 발명의 실시예들에 따른 마이크로모듈들은 (예컨대, 종래 마이크로모듈들에 비해 50% 더 작은 면적 또는 풋프린트(footprint); 및 종래 마이크로모듈들에 비해 50% 더 낮은 높이를 갖는다든지) 종래 마이크로모듈들보다 작아질 수 있다. 둘째로, 상기 마이크로모듈들은 (예컨대, 더 낮은 기판 및 조립 비용으로 인하여) 종래 싱글-칩 해결책들 및 마이크로모듈들보다 적은 비용으로 제조될 수 있다. 셋째로, 본 발명의 일부 실시예들은 EMI(electromagnetic interference, 전자기 간섭) 차폐 속성들을 제공할 수 있다(즉, 전류가 도는 폐회로가 작아질수록, 차폐되기 쉬워진다).
본 발명은, 예컨대, 부스트 컨버터, 벅 컨버터, 벅-부스트 컨버터 등과 같은, 본 기술분야에 공지된 임의의 타입의 스위칭 모드 파워 서플라이(SMPS, switched mode power supply)와 함께 사용될 수 있다. 보편성을 잃지 않으면서, 본 발명의 실시예들은 도 1에 도시된 예시적인 벅 컨버터 토폴로지와 함께 설명될 것이다. 예시적인 벅 컨버터는, 공통 그라운드(G)를 기준으로 입력 전압(VIN)을 받기 위한 입력 포트(Vi), 공통 그라운드(G)를 기준으로 출력 전압(VOUT)을 제공하기 위한 출력 포트(Vo), 상기 입력 전압을 필터링하기 위해 상기 입력 포트(VIN)와 병렬로 결합된 입력 커패시터(CIN), 및 출력 리플 전류를 필터링하기 위해 상기 출력 포트(VOUT)와 병렬로 결합된 출력 커패시터(COUT)를 포함한다. 상기 벅 컨버터의 출력 전압(VOUT)은 입력 전압(VIN)보다 낮다. 상기 예시적인 벅 컨버터는, 스위칭 노드(switched node)(SW), 스위칭 노드(SW)와 출력 포트(Vo) 사이에 결합된 출력 인덕터(LOUT), 노드(SW)와 입력 포트(Vi) 사이에 결합된 제 1 스위치(S1), 노드(SW)와 그라운드(G) 사이에 결합된 제 2 스위치(S2), 및 스위치들(S1 및 S2)의 ON/OFF 상태를 제어하는 컨트롤러를 더 포함한다. 상기 컨트롤러는 어느 한 스위치가 OFF 상태일 때 다른 스위치가 ON 상태가 되도록 스위치들(S1 및 S2)의 각각을 OFF 상태와 ON 상태 사이에서 주기적으로 스위칭한다. 제 1 스위치(S1)가 ON으로 스위칭되면, 전압과 전력을 인덕터(LOUT)에 커플링시키며, 상기 인덕터(LOUT)는 에너지의 일부를 저장하고 에너지의 일부를 출력 포트(Vo)로 통과시킨다. 제 1 스위치(S1)가 OFF 상태가 되면, 제 2 스위치(S2)는 ON으로 스위칭되고, 출력 인덕터(LOUT)는 출력 포트(Vo)로의 방전 경로인 제 2 스위치(S2)를 이용하여 저장된 에너지의 일부 또는 전부를 출력 포트(Vo)로 방전한다. 상기 컨트롤러는 SMPS 기술분야에 공지된 다양한 아날로그 및 디지털 회로들을 포함할 수 있으며, 이들의 자세한 내용은 본 발명의 일부를 형성하지 않는다. 상기 컨트롤러는, (1) 상기 입력 포트로부터 동작 전력을 받고, (2) 목표 값에 대한 출력 전압(VOUT)을 감시하며, (3) 출력 전압(VOUT)을 상기 목표 값에 가깝게 유지하기 위해 제 1 스위치(S1)의 ON 및 OFF 상태의 상대적인 시간을 끊임없이 조절한다. 다른 컨버터 토폴로지들은 스위칭 노드(SW) 주변의 인덕터 및 스위치들의 상대적인 위치에 있어서 상기 벅 토폴로지와 상이하다. 예를 들면, 부스트 토폴로지의 경우, 인덕터는 입력 노드와 스위칭 노드 사이에 결합되고, 제 1 스위치는 스위칭 노드와 공통 그라운드 사이에 결합되고, 제 2 스위치는 스위칭 노드와 출력 포트 사이에 결합된다. (또한, 일반적으로 정류기로써 구현된다.)
본 발명에 따른 제 1 세트의 실시예들에서, 스위치들(S1 및 S2) 및 상기 컨트롤러는 반도체 다이 상에 구현되며, 인덕터(LOUT)는 (다른 반도체 또는 실리콘 다이를 포함할 수 있는) 별도의 소자 기판(component substrate) 상에 구현되며, 상기 스위치/컨트롤러 다이 및 상기 소자 기판은 함께 조립된다. 복수의 선택적인 구성 신호들(C1, C2, ...)은 상기 반도체 다이에 제공될 수 있다. 이러한 구성 신호들은 개별적인 제어 신호들, 또는 호스트 프로세서로부터의 많은 구성 신호들을 제공할 수 있는 직렬 통신 버스를 제공할 수 있다. 상기 구성 신호들은 상기 출력 전압을 위한 목표 값을 설정할 수 있다. 본 발명에 따른 다른 세트의 실시예들에서, 커패시터들(CIN 및 COUT) 중 적어도 하나는 상기 인덕터와 함께 상기 소자 기판 상에 구현되며, 바람직하게는 상기 기판의 상기 인덕터가 위치하는 표면의 반대쪽 표면 상에 구현된다. 추가 실시예에서, 커패시터들(CIN 및 COUT)은 모두 상기 인덕터의 기판 상에 구현된다. 본 발명에 따른 다른 세트의 실시예들에서, 커패시터들(CIN 및 COUT) 중 적어도 하나는 (다른 반도체 다이를 포함할 수 있는) 제 2 소자 기판 상에 구현되고, 상기 제 1 소자 기판과 조립되며, 바람직하게는 컨트롤러 반도체 다이가 실장되는 표면의 반대쪽 표면 상에서 조립된다. 추가 실시예에서, 커패시터들(CIN 및 COUT)은 모두 제 2 소자 기판 상에 구현된다. 스위치들(S1 및 S2)의 각각은 임의의 타입의 트랜지스터를 포함할 수 있으며, 또한, 스위치(S2)는, 예컨대, p-n 다이오드 또는 쇼트키 배리어 정류기와 같은, 임의의 타입의 정류 소자를 더 포함할 수 있다. (예컨대, 5W 미만의) 저전력 (예컨대, 3.5V 미만의) 저전압 어플리케이션들의 경우, 스위치(S1)는 PMOS 트랜지스터를 포함할 수 있고, 스위치(S2)는 NMOS 트랜지스터를 포함할 수 있으며, 이는 상기 스위치들의 단자들에 낮은 전압 강하들을 제공한다. 또한, 이것은 적은 전력이 전압 강하에 의해 소모되기 때문에 더 높은 전력 변환 효율을 제공한다. 상기 NMOS 및 PMOS 트랜지스터들은 상기 컨트롤러와 함께 종래 CMOS 기술로 구현될 수 있다.
도 2는 인덕터를 포함하는 소자 기판(18)의 평면도를 도시한다. 소자 기판(18)은 베이스 반도체 또는 실리콘 기판(12), 및 기판(12)의 제 1 표면 상에 형성된 구리 코일들(10)을 갖는 박막 자기 인덕터(40)를 포함한다. 코일(10)은 수평 평면 내에 놓인 코일형 트레이스(coiled trace)를 포함할 수 있다. 또한, 박막 자기 물질(14)이 구리 코일들(10)의 일부분들 아래에 그리고 위에 배치되는 것으로 도시된다. 물질(14)은 자유 공간(free space)보다 상당히 큰 투자율(magnetic permeability)을 가지며, 통상적으로 10배 이상으로 크다. 대조적으로, 반도체 다이 및 배선 기판들을 제조하는데 사용되는 반도체들, 유전체 층들 및 대부분의 금속들은 자유 공간과 동일하거나 이보다 약간 더 큰 투자율을 갖는다. 유전체 층은 전기적 절연을 위해 물질(14)과 코일들(10) 사이에 배치될 수 있다. 또한, 기판(12)은 도전성 연결 패드들(30)을 반도체 다이의 대응하는 연결 패드들(도 3 내지 5에 도시됨)에 전기적으로 결합하는 도전성 연결 범프들을 수용하기 위해 제 1 표면 상에 배치된 제 1 세트의 도전성 연결 패드들(30)을 포함한다. 또한, 기판(12)은 도전성 연결 패드들(32)을 시스템 기판의 대응하는 연결 패드들에 전기적으로 결합할 수 있는 WLCSP 도전성 연결 범프들(도 3 내지 5에 도시됨)을 수용하기 위해 제 1 표면에 배치된 제 2 세트의 도전성 연결 패드들(32)을 포함한다. 연결 패드들(32)은 예시적인 구현예에서 이들이 대응하는 도 1에 도시된 전력 컨버터의 신호들을 나타내기 위해, 상징적인 표기들(Vi, Vo, G, C1, 및 C2)로 각각 표시된다. 상기 컨트롤러 다이에 결합하기 위한 연결 패드들(30)의 대부분은 상기 도면에 도시된 바와 같이 각기의 도전성 트레이스들을 통해 대응하는 연결 패드들(32)에 결합된다. 연결 패드들(30) 중 하나는 상기 컨트롤러 다이 상에서 상기 인덕터를 스위치들(S1 및 S2)에 결합하기 위한 것이며, 신호표기(SW)로 표시된다.
통상적인 실시예들에서, 소자 기판(18)은 웨이퍼 형태로 제공될 수 있다. 소자 기판(18)의 인덕터 및 연결 패드들은 표준 반도체 공정 기술을 사용하여 형성될 수 있다. 이것은 제조비용을 현저하게 낮춘다. 상기 인덕터는 본 기술분야의 당업자에 의해 Brunet 등의 미국 공개 특허 출원 제2005-0233593호에 개시된 방법들을 이용하여 과도한 실험 없이 형성될 수 있다.
도 3은 소자 기판(18) 상에 실장된 컨트롤러 다이(20)(또는 컨트롤러 IC)를 포함하는 마이크로모듈(100)의 평면도를 도시한다. 마이크로모듈(100)은 특히 DC/DC 컨버터에 적합하다. 도시된 바와 같이, 제 1 세트의 도전성 범프들(26)(점선으로 도시됨)은 앞에서 설명된 제 1 세트의 패드들(30)을 통해 컨트롤러 다이(20)를 소자 기판(18)에 전기적으로 결합시킬 수 있다. 제 2 세트의 도전성 범프들(22)은 기판(12) 상의 도전성 연결 패드들(32) 상에 배치될 수 있으며, 컨트롤러 다이(20)를 둘러쌀 수 있다. 제 1 및 제 2 세트의 도전성 범프들(22, 26)은 솔더, 구리, 은 및/또는 금과 같은 임의의 적절한 도전성 물질을 포함할 수 있다.
도 4는 소자 기판(18)과 조립되고 있는 (상술된 컨트롤러 다이(20) 및 제 1 세트의 도전성 범프들(26)을 포함하는) 미리 범핑된(pre-bumped) 컨트롤러 다이(28)를 도시한다. 범핑된(bumped) 컨트롤러 다이(28)는 각기의 연결 패드들(30)과 접촉하는 도전성 연결 범프들(26)의 노출된 단부들을 이용하여 소자 기판(18)에 플립 칩 부착될 수 있다. 또한, 도 4는 소자 기판(18)과 조립되고 있고 각기의 연결 패드들(32) 상에 배치되는 제 2 세트의 연결 범프들(22)을 도시한다. 도시된 바와 같이, 제 2 세트의 도전성 범프들(22)은 범핑된 컨트롤러 다이(28)보다 높이가 높다. 제 2 세트의 도전성 범프들(22)은 Sn-Ag-Cu WLCSP-타입 솔더 범프들 또는 다른 솔더 합금들을 포함할 수 있으며, 이들은 웨이퍼 형태인 베이스 실리콘 기판(12)에 도포될 수 있다. 이 경우, 형성된 마이크로모듈들은 단일 웨이퍼 상에 평행하게 조립될 수 있으며, 이 후, 쏘우(saw) 또는 다른 절단 장치를 이용하여 개별 유닛들로 싱귤레이션(singulation)된다. 범프들(22)은 범핑된 컨트롤러 다이(28)가 소자 기판(18)과 조립되기 전에, 또는 후에, 소자 기판(18)과 조립될 수 있다.
도 5는 조립 동작들 후에, 도 3에 도시된 마이크로모듈(100)의 측면도를 도시한다. 도면에서, 제 2 세트의 도전성 연결 범프들(22)이 다이(20)보다 높이 올라온다는 것을 볼 수 있다. 이것은 마이크로모듈(100)이 (예컨대, 다이(00) 및 소자 기판(18)을 싸는 몰딩 물질체 없이) 칩-스케일 패키지처럼 시스템 기판에 플립 칩 실장될 수 있게 하며, 마이크로모듈(100)은 종래 단일 칩 해결책 또는 종래 패키징된 해결책에 비해 현저하게 적은 공간을 차지한다. 단일-칩 해결책과는 달리, 다이(20)가 도 2 및 도 3에서 "SW"로 표기된 연결 패드(30)에서 상기 인덕터와 직접 연결되기 때문에, 상기 인덕터의 코일들 아래에서 또는 위에서 지나가는 도전성 와이어가 필요하지 않다.
플립-칩 조립 공정을 용이하게 하기 위해, 연결 범프들(26)이 연결 범프들(22)의 솔더보다 높은 녹는점을 갖는 솔더를 포함하거나, 연결 범프들(26)이 초음파로 본딩되는 금 범프들과 같은, 초음파로 본딩되는 범프들을 포함할 수 있다. 이것은 (플립-칩 실장 후에) 리플로우 공정 동안 마이크로모듈(100)이 시스템 기판에 본딩될 때 소자 기판(18) 상의 다이(20)의 위치가 변하는 것을 방지한다. 부식 및 산화를 최소화하기 위해, 언더필(underfill) 물질체가 다이(20)의 하나 이상의 면들 둘레에, 그리고 코일들(10) 및 자기 물질(14)의 노출된 부분들 상에 배치되어, 시스템 기판에 조립되기 전에, 이러한 부품들 및 상기 연결 패드들이 부식되고, 산화되고, 기계적으로 손상 입는 것을 최소화할 수 있다.
도 7은 범프들(26)이 더 가까이 배치된다는 점을 제외하고는 도 3 및 도 5에 도시된 것과 유사한 구성을 갖는 마이크로모듈(100') 실시예를 포함하는 전기 조립체(즉, 시스템)를 도시한다. 마이크로모듈(100')은 PC 보드(130) 또는 다른 회로 기판 상에 실장된다. 컨트롤러 다이(20)는 선택적으로 솔더체(solder body)(124)와 같은 도전성 접착제를 사용하여 PC 보드(130)에 부착된다. 컨트롤러 다이(20)는 PC 보드(130)와 실리콘 기판(12) 사이에 배치되고, 각기의 연결 범프들(26)에 전기적으로 결합되는 도전성 영역(24)을 갖는다. 또한, 컨트롤러 다이(20)는 인덕터(40)의 적어도 일부분과 중첩하며, 그에 따라, 공간-절약 구성을 제공한다. 본 실시예는, 소자 기판(18)이 (1) 베이스 반도체 기판(12)과 인덕터(40) 사이에 배치되는 절연층(13), (2) 코일(10)의 금속 트레이스들과 자기 물질(14) 사이에, 그리고 연결 패드들(30, 32)과 기판(10) 사이에 배치되는 복수의 유전체 물질(15)의 층들, 및 (3) 패드들(30, 32)의 일부를 서로 결합하는 전기 트레이스들 및 인덕터(40) 위에 배치되는 상부 패시베이션 층(16)을 더 포함할 수 있다는 것을 도시한다. 또한, 본 실시예는 소자 기판(18)의 높이가 약 280㎛ 정도일 수 있고, 다이(20)와 연결 구조물들(26, 124)의 결합 높이가 약 220㎛ 정도일 수 있고, 마이크로모듈(100')의 전체 실장 높이가 약 500㎛(0.5㎜) 정도일 수 있다는 것을 도시한다.
위의 마이크로모듈 실시예들에서, (도 1에 도시된) 커패시터들(CIN 및 COUT)은 상기 소자 기판과 집적되지 않는다. 이러한 커패시터들은 PC 보드(130)(시스템 기판) 상에 배치된 표면 실장 부품들로서 제공되거나, 입력 서플라이 및 부하의 연결 커패시턴스(interconnect capacitance)에 의해 고유하게 제공될 수 있다. 도 8은 커패시터들이 마이크로모듈(200)의 소자 기판(18') 안으로 집적된다는 점을 제외하고는 도 7에 도시된 것과 유사한 전기 조립체(즉, 시스템)를 도시하며, 이는 시스템 기판(130) 상에 실장된 마이크로모듈(200)을 포함한다. 더욱 구체적으로, 소자 기판(18')은 위에서 설명된 기판(18)의 구성요소들을 포함하고, 그 외에 (1) (도 1에 도시된) 커패시터들(COUT 및 CIN)로서, 베이스 실리콘 기판(12)의 상면 아래에 각각 형성된 커패시터들(234A 및 234B), (2) 베이스 실리콘 기판(12)의 상부 표면 위의 인덕터(40), (3) 소자 기판(18')의 전방 및 후방 표면들을 관통하여 형성되고, 출력 포트(Vo) 및 입력 포트(Vi)로서, 연결 패드들(32)에 전기적으로 각각 결합된 비아들(236A 및 238B), 및 (4) 비아들(236A 및 236B)을 커패시터들(234A 및 234B)에 각각 전기적으로 결합하는 전기 트레이스들(238A 및 238B)을 더 포함한다.
커패시터들(234A 및 234B)의 각각은 병렬로 결합된 트렌치 "MOS"(금속-산화물-반도체) 커패시터들의 뱅크(bank)를 포함할 수 있으며, 상기 반도체 기판은 상기 트렌치 MOS 커패시터들의 그라운드 전극으로서 기능한다. 소자 기판(18')은 다음의 방법으로 제조될 수 있다. (일반적으로 입방 센티미터 당 1x1018 도펀트 원자로 또는 그 이상으로 도핑된) 도핑된 n-형 실리콘 웨이퍼로 시작하며, 산화 단계를 이용하여, 상기 웨이퍼의 상부 표면 상에 산화물 층을 생성할 수 있다. 그 후, 상기 산화물 층은 (기판(12)을 제공할) 상기 웨이퍼의 상부 표면에 트렌치들을 식각하기 위한 마스크로서 포토리소그래피로 패터닝된다. 상기 트렌치들은 상기 웨이퍼의 상면으로부터 50 내지 100㎛의 깊이로 이방성 식각(예컨대, 불소계 가스, 및 브로민화 수소 또는 산소와 같은 측벽 패시베이팅 가스를 이용한 플라즈마 식각)에 의해 형성된다. 상기 트렌치들은 수용성-기반의 식각제로 세정되고, 드라이(dry) 산소 환경에서 900℃ 이상의 온도로 상기 웨이퍼를 가열함으로써 상기 트렌치들 내에 박막 산화물 층이 성장된다. 그 후, 상기 산화물-코팅된 트렌치들은 도전성 물질로 매립된다. 인-시튜 도핑된 폴리실리콘 물질이 상기 트렌치들을 매립하는데 사용될 수 있다. 상기 트렌치들의 폭은 증착된 폴리실리콘이 상기 트렌치들의 바닥에 도달할 수 있도록, (예컨대, 폭-대-높이의 비율이 4 내지 5 정도로) 상대적으로 넓게 제조될 수 있다. 증착 후에, 상기 폴리실리콘은 전기적 전도성을 향상시키기 위해 어닐링될 수 있다. 매립된 트렌치들의 일부는 비아들(236A 및 236B)(이들은 상기 커패시터들의 원위(distal) 면들에 도시됨)을 제공하는데 사용될 수 있다. 상기 폴리실리콘의 어닐링 후에, 폴리실리콘의 덮개 층(blanket layer)이 상기 웨이퍼의 상부 표면 상에 잔존하며, 이들은 화학적 식각에 의해 상기 산화물 층과 동일 높이가 되거나, 상기 산화물 층 사이에 약간 삽입되도록 제거될 수 있다. 커패시터들(234A 및 234B)의 상부("양의") 전극들은 상기 웨이퍼의 상부 표면 상에 금속 층을 증착하고 상기 층을 금속 실리사이드 공정으로 처리하고, 선택적으로 다른 금속 층을 증착하고, 상기 금속 층(들)을 패턴 식각함으로써 형성될 수 있다. 이러한 단계들은 커패시터들의 그라운드 단자들과 비아들(236) 사이의 후면(backside) 트레이스들(238A 및 238B)을 제외한 상기 커패시터들을 형성하며, 상기 후면 트레이스들은 인덕터(40)가 형성된 후에 형성되며, 이에 대해서는 아래에서 설명한다. 폴리실리콘 물질이 상기 트렌치들 내에 매립되는 도전성 물질로서 예시되었지만, 일부 금속들은 실리콘 이산화물 상에 전극 없이 전기 도금될 수 있으며, 상기 트렌치들을 매립하고 상기 웨이퍼 상에 상부 금속 층을 제공하기 위해 이러한 물질이 전기 도금될 수 있는 것을 이해할 수 있을 것이다.
그 후, 유전체 층(13)은 상기 웨이퍼의 상부 표면 위에 형성될 수 있으며, 인덕터(40)는 본 기술분야의 당업자에 의해 Brunet 등의 미국 공개 특허 출원 제2005-0233593호에 개시된 방법들을 이용하여 과도한 실험 없이 상기 상부 표면에 형성될 수 있다. 이러한 단계들은 도전성 라이저들(risers)(237) 및 연결 패드들(30 및 32)을 형성하는 단계를 포함한다. 이러한 요소들의 형성에서, 비아들(236A 및 236B)의 중심 위의 산화물 층(13)의 일부분들은 식각되어 제거되며, 금속 라이저들(237A 및 237B)은 비아들(236A 및 236B)의 트렌치들 내에 증착된 도전성 물질의 단부들에서 증착될 수 있다. 이러한 라이저는 그라운드 전위를 받는 연결 패드들(32)에 전기적으로 결합된다. 상기 커패시터들의 양의 전극들(17)을 입력 및 출력 전압들을 받는 연결 패드들(32)에 전기적으로 결합하기 위해 추가적인 금속 라이저들이 사용될 수 있다. 인덕터(40)가 형성된 후에, 상기 기판의 하부 표면은 상기 하부 표면이 상기 트렌치들의 바닥에 근접하도록 랩핑(lapping)된다. 그 후, 비아들(236A 및 236B)의 위에 놓인 상기 하부 표면들의 일부분들은 식각되어, 상기 비아 트렌치들 내의 도전성 물질(예컨대, 폴리실리콘)을 노출시킨다. 트레이스들(238A 및 238B)은 상기 웨이퍼의 하부 표면 위에 금속 층을 증착시키고, 상기 금속을 실리사이드 공정으로 처리하고, 선택적으로 상기 실리사이드 위로 추가 금속을 증착하고, 상기 금속 층(들)을 패턴 식각함으로써 형성될 수 있다. 트레이스들(238A 및 238B)은 커패시터들(234A 및 234B)의 트렌치들 주위에 배치된 반도체 물질에 전기적으로 결합된다. 전기적 절연층(19)은 패터닝된 금속 층 위에 스핀 코팅되고, 경화될 수 있다. 따라서, 상기 커패시터들은 적절한 15개의 처리 단계들을 이용하여 기판 안으로 집적될 수 있다.
위의 실시예가 입력 및 출력 커패시터들 모두가 소자 기판(18')과 집적될 수 있다고 예시하였지만, 필요하다면, 상기 커패시터들 중 오직 하나만 집적될 수 있다고 이해하여야 할 것이다. 본 실시예는 소자 기판(18')의 높이가 약 180㎛ 정도일 수 있고, 다이(20)와 배선 구조물들(26, 124)의 결합 높이가 약 220㎛ 정도일 수 있고, 마이크로모듈(200)의 전체 실장 높이가 약 400㎛(0.4㎜) 정도일 수 있다는 것을 도시한다.
도 9는 본 발명의 일 실시예에 따른 다른 마이크로모듈(300)을 도시한다. 본 실시예에서, 소자 기판(18'')은 컨트롤러 다이(20)의 평면 치수들과 실질적으로 동일한 평면 치수들을 가지고, 다이(20)는 소자 기판(18'')의 상면 상에 적층되며, 상기 시스템 기판으로의 전기적 연결들은 다이(20)의 반대쪽 표면에서 이루어진다. 소자 기판(18'')은 위에서 설명된 소자 기판(18')과 유사하지만, (1) 비아(236A)가 그라운드 대신에 입력 전압 또는 출력 전압을 제공하고(비아(236B)는 여전히 그라운드 전위를 제공함), (2) 연결 패드들(30)이 기판(18'')의 하부 표면에 배치되고, 연결 비아들(236A 및 236B)을 반도체 다이(20)의 각기의 전극들(24)로 연결하며, (3) 트레이스(238A)는 생략될 수 있고, 트레이스(238B)는 커패시터 뱅크(234A)를 덮도록 연장될 수 있으며, (4) 커패시터(234A)의 전극(17)은 라이저(237A)를 덮도록 왼쪽으로 연장되고, (5) 라이저(237C)가 비아(236A)의 트렌치들의 도전성 물질(예컨대, 폴리실리콘)과 접촉하도록 추가되며, (6) 유전체 층(15)은 더 얇고 상기 인덕터를 덮으며, (7) 패시베이션 층(16)은 생략될 수 있고, (8) 라이저들(237)은 더 큰 높이를 갖고, (9) 더 작은 연결 범프들(322)이 사용될 수 있기 때문에, 패드들(32)은 더 작게 만들어질 수 있다는 차이점이 있다. 연결 범프들(322)이 다이(20)의 높이로 커져야만 하는 것이 아니기 때문에, 이들은 연결 범프들(22)보다 작게 만들어질 수 있다. 컨트롤러 다이(20)는, 직접 금속 본딩에 의해 기판(18'')의 각기의 패드들(30)에 전기적으로 결합되는 다이의 도전성 영역들(24)에 의하여, 시스템 기판(130)에 전기적으로 결합되는 입력들 및 출력들을 가질 수 있으며, 여기서 패드들(30)은 각기의 비아들(236)에 전기적으로 결합되고, 다시 이들은 각기의 라이저들(237)에 전기적으로 결합되고, 다시 이들은 각기의 패드들(32)에 전기적으로 결합되고, 다시 이들은 시스템 기판(130)의 각기의 패드들(132)에 전기적으로 결합된다. 컨트롤러 다이(20)는 기판(18'')의 각기의 패드들(30)에 결합됨으로써 상기 인덕터의 단자들에 결합된 도전성 영역들(24) 중 일부의 도전성 영역들을 가질 수 있으며, 여기서, 상기 패드들은 각기의 비아들(236)에 전기적으로 결합되고, 다시 이들은 각기의 라이저들(237)에 전기적으로 결합되고, 다시 이들은 코일(10)의 각기의 단부들에 전기적으로 결합된다. 소자 기판(18'')은 위의 변화들을 고려한 일부의 변경들과 함께 기판(18')을 제조하기 위한 위의 공정 흐름을 사용하여 제조될 수 있다. 이러한 변화들은 대체로, 패드들(30)을 위한 본드 금속(bond metal)의 증착을 포함한, 실리콘 기판(10)의 후면에 위치한 층들의 처리 공정의 변화를 포함한다.
본 실시예는 소자 기판(18'')의 높이가 약 200㎛ 정도일 수 있고, 다이(20)의 높이가 약 50㎛ 정도일 수 있고, 마이크로모듈(300)의 전체 실장 높이가 약 250㎛(0.25㎜) 정도일 수 있다는 것을 도시한다. 다이(20)와 소자 기판(18'') 사이의 직접 금속 본딩 대신에, 솔더 연결 범프들이 사용될 수 있고, 이는 패키지의 두께를 약 300㎛ 정도로 증가시킬 수 있다.
마이크로모듈들(100, 100' 및 200)은 박막 인덕터(40)를 갖는 소자 기판(18, 18')과 반도체 다이(20)를, 다이(20)가 인덕터(40) 위에 배치되도록, 함께 조립하는 단계, 및 상기 소자 기판 상에 배치되고 범핑된 다이의 하나 이상의 측부들에 인접하게 배치된 복수의 연결 패드들(32) 상에 복수의 도전성 연결 범프들(22)을 조립하는 단계에 의해 만들어질 수 있다. 도전성 연결 범프들(26)은 상기 소자 기판과 상기 반도체 다이를 함께 조립하기 전에 상기 반도체 다이 상에 또는 소자 기판(18, 18')의 패드들(30) 상에 배치될 수 있다. 도전성 연결 범프들(22)은 상기 소자 기판 및 다이를 함께 조립하기 전에, 또는 후에, 상기 소자 기판의 도전성 연결 패드들(32) 상에 배치될 수 있다. 둘 이상의 소자 기판들이 공통 기판 또는 공통 웨이퍼 상에 함께 제공될 수 있으며, 이들이 각기의 반도체 다이들과 조립된 후에 싱귤레이션(예컨대, 분리) 될 수 있다.
마이크로모듈(300)은 박막 인덕터(40)를 갖는 소자 기판(18'')과 반도체 다이(20)를, 상기 반도체 다이가 상기 소자 기판의 제 1 표면 위에 배치되도록, 함께 조립하는 단계, 및 상기 소자 기판의 제 2 표면 상에 배치된 복수의 연결 패드들(32) 상에 복수의 도전성 연결 범프들(322)을 조립하는 단계에 의해 만들어질 수 있다.
본 명세서에서 개시되고 청구되는 방법들 중 임의의 동작의 수행이 다른 동작의 완결 후라고 서술되지 않는 경우라면, 상기 동작들은 다양한 동작들의 동시 수행 및 인터리브 수행(interleaved performance)을 포함하여 서로에 대하여 임의의 시간 배열(예컨대, 시간 순서)로 수행될 수 있다는 것을 이해하여야 한다. (예컨대, 인터리브 수행은 둘 이상의 동작들의 일부분들이 혼합된 방식으로 수행되는 경우에 일어날 수 있다.) 따라서, 본 명세서의 방법 청구항들이 동작들의 세트들을 기술하지만, 상기 방법 청구항들은 청구항 언어로 나열된 동작들의 순서로 한정되지 않으며, (예컨대, 어느 한 동작이 다른 동작에 선행하거나 후행한다고 명백히 기술함으로써) 상기 청구항 언어에 의해 다르게 명시되지 않는 한, 동작들의 동시 및 인터리브 수행 및 위에 명시적으로 설명되지 않은 다른 가능한 순서들을 포함하여, 위의 모든 가능한 순서들 모두를 포함하는 것으로 이해되어야 한다.
하나 이상의 실시예들의 임의의 하나 이상의 특징들은 본 발명의 범위를 벗어남 없이 임의의 다른 실시예의 하나 이상의 특징들과 결합될 수 있다.
"하나(a 또는 an)" 또는 "상기(the)"와 같은 기재는 구체적으로 반대로 명시하지 않는 한 "하나 또는 그 이상"을 의미하는 것으로 의도된다.
위의 설명은 예시적이며 한정을 위한 것이 아니다. 본 발명의 다양한 변형들은 본 개시를 검토함으로써 본 기술분야의 당업자들에게 자명할 것이다. 따라서, 본 발명의 범위는 위의 설명을 참조로 결정되어서는 안 되며, 첨부된 청구항들을 참조하여 이들의 전체 범위 또는 등가물들을 포함하도록 결정되어야만 한다.
Claims (31)
- 박막 인덕터를 포함하는 소자 기판; 및
상기 소자 기판 상에, 그리고 상기 박막 인덕터 위에 배치되는 범핑된(bumped) 반도체 다이를 포함하고,
상기 범핑된 반도체 다이는 도전성 연결 범프에 의해 상기 박막 인덕터의 단자에 결합되는 도전성 영역을 포함하는 마이크로모듈. - 제 1 항에 있어서,
상기 범핑된 반도체 다이는 상기 소자 기판의 제 1 영역 상에 배치되고,
상기 마이크로모듈은 상기 소자 기판 상에, 그리고 상기 제 1 영역 주변에 배치된 복수의 연결 패드들을 더 포함하는 것을 특징으로 하는 마이크로모듈. - 제 1 항에 있어서,
상기 소자 기판은 실리콘을 포함하는 것을 특징으로 하는 마이크로모듈. - 제 1 항에 있어서,
상기 반도체 다이는 상기 인덕터를 통해 흐르는 전류의 흐름을 제어하는 컨트롤러 다이를 포함하는 것을 특징으로 하는 마이크로모듈. - 삭제
- 박막 인덕터를 포함하는 소자 기판; 및
상기 소자 기판 상에, 그리고 상기 박막 인덕터 위에 배치되는 범핑된(bumped) 반도체 다이를 포함하고,
상기 박막 인덕터는 코일형 전기 트레이스(coiled electrical trace) 및 상기 코일형 전기 트레이스의 적어도 일부분에 인접하게 배치되는 자기 물질의 층을 포함하며,
상기 자기 물질의 투자율은 자유 공간의 투자율보다 10배를 초과하여 큰 것을 특징으로 하는 마이크로모듈. - 제 1 항에 있어서,
상기 박막 인덕터는 상기 소자 기판의 제 1 표면에 배치되고,
상기 범핑된 반도체 다이는 상기 소자 기판의 상기 제 1 표면에 실장되고,
상기 소자 기판은 상기 소자 기판의 제 2 표면의 적어도 일부분 상에 배치된 적어도 하나의 단자를 갖는 적어도 하나의 커패시터를 더 포함하는 것을 특징으로 하는 마이크로모듈. - 제 7 항에 있어서,
상기 소자 기판은 도핑된 반도체 기판을 더 포함하고,
상기 적어도 하나의 커패시터는 상기 소자 기판의 상기 제 2 표면에 형성된 적어도 하나의 트렌치 커패시터를 포함하는 것을 특징으로 하는 마이크로모듈. - 제 7 항에 있어서,
상기 소자 기판은 상기 제 1 및 제 2 표면들 사이에 배치된 비아(via)를 더 포함하고,
상기 적어도 하나의 커패시터의 적어도 하나의 단자는 상기 비아에 전기적으로 결합되는 것을 특징으로 하는 마이크로모듈. - 제 1 항에 있어서,
상기 소자 기판은,
제 1 영역을 갖는 제 1 표면;
상기 제 1 영역에 배치되고, 상기 범핑된 반도체 다이가 부착되는 복수의 제 1 연결 패드들;
상기 소자 기판의 제 1 표면 상에, 그리고 상기 제 1 영역 둘레에 배치되는 복수의 제 2 연결 패드들; 및
상기 복수의 제 1 연결 패드들 중 하나를 상기 복수의 제 2 연결 패드들 중 하나에 전기적으로 결합하는 적어도 하나의 전기 트레이스를 포함하는 것을 특징으로 하는 마이크로모듈. - 시스템 기판; 및
상기 시스템 기판에 실장된 청구항 제 2 항의 마이크로모듈을 포함하고,
상기 범핑된 반도체 다이는 상기 소자 기판과 상기 시스템 기판 사이에 배치되는 것을 특징으로 하는 전기 조립체. - 제 11 항에 있어서,
상기 범핑된 반도체 다이의 표면은 상기 시스템 기판의 도전성 패드에 전기적으로 결합되는 것을 특징으로 하는 전기 조립체. - 제 1 표면, 제 2 표면, 박막 인덕터 및 상기 제 1 및 제 2 표면들 사이에서 연장되는 복수의 비아들을 포함하는 소자 기판;
상기 소자 기판의 상기 제 1 표면 상에 배치되고, 적어도 2개는 각각의 비아들에 전기적으로 결합되는 복수의 제 1 연결 패드들;
상기 소자 기판의 상기 제 2 표면 상에 배치되고, 적어도 2개는 각각의 비아들에 전기적으로 결합되는 복수의 제 2 연결 패드들; 및
상기 소자 기판의 상기 제 1 표면 상에 배치되고, 상기 복수의 제 1 연결 패드들에 전기적으로 결합되는 반도체 다이를 포함하고,
상기 반도체 다이는 상기 박막 인덕터의 단자에 결합되는 도전성 영역을 포함하는 마이크로모듈. - 제 13 항에 있어서,
상기 인덕터는 상기 소자 기판의 상기 제 2 표면에 배치되는 것을 특징으로 하는 마이크로모듈. - 제 13 항에 있어서,
상기 소자 기판은 실리콘을 포함하는 것을 특징으로 하는 마이크로모듈. - 제 13 항에 있어서,
상기 반도체 다이는 상기 인덕터를 통해 흐르는 전류의 흐름을 제어하는 컨트롤러 다이를 포함하는 것을 특징으로 하는 마이크로모듈. - 삭제
- 제 13 항에 있어서,
상기 박막 인덕터는 코일형 전기 트레이스(coiled electrical trace) 및 상기 코일형 전기 트레이스의 적어도 일부분에 인접하게 배치되는 자기 물질의 층을 포함하며,
상기 자기 물질의 투자율은 자유 공간의 투자율보다 10배를 초과하여 큰 것을 특징으로 하는 마이크로모듈. - 제 13 항에 있어서,
상기 박막 인덕터는 상기 소자 기판의 상기 제 2 표면에 배치되고,
상기 소자 기판은 상기 소자 기판의 상기 제 1 표면의 적어도 일부분 상에 배치되는 단자를 갖는 커패시터를 더 포함하는 것을 특징으로 하는 마이크로모듈. - 제 19 항에 있어서,
상기 소자 기판은 도핑된 반도체 기판을 더 포함하고,
상기 커패시터는 상기 소자 기판의 상기 제 1 표면에 형성된 적어도 하나의 트렌치 커패시터를 포함하는 것을 특징으로 하는 마이크로모듈. - 제 19 항에 있어서,
상기 커패시터의 상기 단자는 상기 반도체 다이와 마주보고, 상기 반도체 다이에 전기적으로 결합되는 것을 특징으로 하는 마이크로모듈. - 시스템 기판; 및
상기 시스템 기판에 실장된 청구항 제 13 항의 마이크로모듈을 포함하고,
상기 소자 기판은 상기 반도체 다이와 상기 시스템 기판 사이에 배치되는 것을 특징으로 하는 전기 조립체. - 박막 인덕터를 포함하는 소자 기판과 반도체 다이를, 상기 반도체 다이가 상기 박막 인덕터 위에 배치되도록, 함께 조립하는 단계; 및
복수의 도전성 연결 범프들을, 상기 소자 기판 상에 배치되고, 조립된 상기 반도체 다이의 하나 이상의 측부들에 인접하게 배치된 복수의 연결 패드들 상에 조립하는 단계를 포함하는 마이크로모듈 제조 방법. - 박막 인덕터를 포함하는 소자 기판과 반도체 다이를, 상기 반도체 다이가 소자 기판의 제 1 표면 위에 배치되도록, 함께 조립하는 단계; 및
상기 소자 기판의 제 2 표면 상에 배치되는 복수의 연결 패드들 상에 복수의 도전성 연결 범프들을 조립하는 단계를 포함하는 마이크로모듈 제조 방법. - 제 6 항에 있어서,
상기 범핑된 반도체 다이는 상기 소자 기판의 제 1 영역 상에 배치되고,
상기 마이크로모듈은 상기 소자 기판 상에, 그리고 상기 제 1 영역 주변에 배치된 복수의 연결 패드들을 더 포함하는 것을 특징으로 하는 마이크로모듈. - 제 6 항에 있어서,
상기 소자 기판은 실리콘을 포함하는 것을 특징으로 하는 마이크로모듈. - 제 6 항에 있어서,
상기 반도체 다이는 상기 인덕터를 통해 흐르는 전류의 흐름을 제어하는 컨트롤러 다이를 포함하는 것을 특징으로 하는 마이크로모듈. - 제 6 항에 있어서,
상기 박막 인덕터는 상기 소자 기판의 제 1 표면에 배치되고,
상기 범핑된 반도체 다이는 상기 소자 기판의 상기 제 1 표면에 실장되고,
상기 소자 기판은 상기 소자 기판의 제 2 표면의 적어도 일부분 상에 배치된 적어도 하나의 단자를 갖는 적어도 하나의 커패시터를 더 포함하는 것을 특징으로 하는 마이크로모듈. - 제 28 항에 있어서,
상기 소자 기판은 도핑된 반도체 기판을 더 포함하고,
상기 적어도 하나의 커패시터는 상기 소자 기판의 상기 제 2 표면에 형성된 적어도 하나의 트렌치 커패시터를 포함하는 것을 특징으로 하는 마이크로모듈. - 제 28 항에 있어서,
상기 소자 기판은 상기 제 1 및 제 2 표면들 사이에 배치된 비아(via)를 더 포함하고,
상기 적어도 하나의 커패시터의 적어도 하나의 단자는 상기 비아에 전기적으로 결합되는 것을 특징으로 하는 마이크로모듈. - 제 6 항에 있어서,
상기 소자 기판은,
제 1 영역을 갖는 제 1 표면;
상기 제 1 영역에 배치되고, 상기 범핑된 반도체 다이가 부착되는 복수의 제 1 연결 패드들;
상기 소자 기판의 제 1 표면 상에, 그리고 상기 제 1 영역 둘레에 배치되는 복수의 제 2 연결 패드들; 및
상기 복수의 제 1 연결 패드들 중 하나를 상기 복수의 제 2 연결 패드들 중 하나에 전기적으로 결합하는 적어도 하나의 전기 트레이스를 포함하는 것을 특징으로 하는 마이크로모듈.
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