JP3629337B2 - インダクタを有するフリップ・チップ半導体素子の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、一般的に電子素子の製造方法に関し、更に特定すれば集積インダクタ（ｉｎｔｅｇｒａｔｅｄ ｉｎｄｕｃｔｏｒ）を有するフリップ・チップ半導体素子に関するものである。
【０００２】
【従来の技術】
携帯用通信分野の市場拡大に伴って、多くの製品がＲＦ即ち無線周波数範囲で動作するようになっている。これら高周波数範囲で動作する集積回路は、インピーダンス・マッチング、容量マッチング、フィルタリング、および同調のために、インダクタやコンデンサを含む受動素子を必要とする。受動素子に加えて、従来のワイヤ・ボンド型半導体チップに対して高周波数特性の改善を図るために、フリップ・チップ・バンプが用いられている。
【０００３】
フリップ・チップ・バンプおよびインダクタのための集積方式は、チタン・タングステンおよび銅を含むシード層（ｓｅｅｄ ｌａｙｅｒ）を基板上にスパッタリングし、第１フォトレジスト・パターンを用いてシード層上にインダクタを規定し、シード層の露出部分上に銅を電気鍍金してインダクタを形成する工程を必要とする。第１フォトレジストの除去後、第２フォトレジスト・パターンを用いて、インダクタを被覆し、シード層上にフリップ・チップ・バンプを規定する。続いて、シード層の露出部分上に銅を電気鍍金して、フリップ・チップ・バンプの銅間柱部分（ｃｏｐｐｅｒ ｓｔｕｄ ｐｏｒｔｉｏｎ）を形成する。フリップ・チップ・バンプの銅上に鉛を電気鍍金し、リード上に錫を電気鍍金し、最後に第２フォトレジスト・パターンを除去する。
【０００４】
インダクタとフリップ・チップ・バンプとのシード層による短絡をなくすためには、インダクタを規定するのに用いられないシード層の部分、あるいはフリップ・チップ・バンプを除去しなければならない。この除去プロセスが、製造上の重大問題を集積方式に引き起こすのである。
【０００５】
ＭａｃＤｅｒｍｉｔ Ｍｅｔｅｘ ＦＡ／Ｍｅｔｅｘ ＦＢのような商業的に入手可能なエッチング剤を用いてシード層の露出されたスパッタ銅（ｓｐｕｔｔｅｒｅｄ ｃｕｐｐｅｒ）をエッチングする場合、Ｍｅｔｅｘ ＦＡ／Ｍｅｔｅｘ ＦＢの電気鍍金銅とスパッタ銅に対するエッチング選択性が約５：１であるために、電気鍍金銅のインダクタがより強く（ａｇｇｒｅｓｓｉｖｅ）エッチングされることになる。電気鍍金銅のインダクタが強くエッチングされると、そのインダクタンスが変化し、集積回路の高周波数特性（ｈｉｇｈ ｆｒｅｑｕｅｎｃｙ ｐｅｒｆｏｒｍａｎｃｅ）に悪影響を与えることになる。エッチング選択性を改良するためには、ペルオキソ二硫酸アンモニウム（ａｍｍｏｎｉｕｍ ｐｅｒｏｘｙｄｉｓｕｌｆａｔｅ）を用いて、スパッタ銅のエッチング速度を高めつつ、電気鍍金銅のエッチング速度を低下させる。しかしながら、ペルオキソ二硫酸アンモニウムも、錫を強くエッチングするためフリップ・チップ・バンプを劣化させることになる。基板上に半導体素子を接合するためには、フリップ・チップ・バンプの銅間柱を覆う鉛錫キャップ（ｌｅａｄ ｔｉｎ ｃａｐ）が必要となる。
【０００６】
鉛および錫の鍍金に先だってスッパタ銅のシード層をエッチングすることによって、フリップ・チップ・バンプの錫キャップをエッチングするというペルオキソ二硫酸アンモニウムの問題は解消する。
【０００７】
【発明が解決しようとする課題】
しかしながら、スパッタ銅シード層をエッチングするのに先だって、第２フォトレジスト・パターンを最初に除去しなければならない。加えて、エッチングの後に、第２層に正確に整合させて第３フォトレジスト・パターンを展開（ｄｅｖｅｌｏｐ）しなければならない。第３フォトレジスト層の整合許容度が極端に小さいことは、フリップ・チップ・バンプの適正な製造には非常に重大である。結果的に、整合プロセスは非常に難しくなり、余分なフォトレジスト工程のために製造プロセス・サイクル・タイムが増大することになる。
【０００８】
したがって、集積インダクタを有するフリップ・チップ半導体素子を製造することが必要とされている。かかる製造方法は、インダクタまたはフリップ・チップ・バンプを大きく劣化させてはならず、更にプロセス・サイクル・タイムの大幅な増大を招いてもいけない。
【０００９】
【課題を解決するための手段】
本発明のフリップ・チップ半導体素子製造方法は、半導体基板上に、フリップ・チップ・バンプとインダクタとを同時に製造する。製造プロセスは２回の電気鍍金工程を含む。第１工程では、シード層上に銅を電気鍍金して、インダクタとフリップ・チップ・バンプの第１部分を形成する。第２工程では、既に電気鍍金されている銅上に銅を電気鍍金して、フリップ・チップ・バンプの第２部分を形成する。
【００１０】
【発明の実施の形態】
まず図１を参照する。半導体基板１０は、シリコン、砒化ガリウム、燐化インディウム、またはその他の基板である。好適実施例では、半導体基板１０は、半導体素子または回路（図示せず）、少なくとも１層の相互接続部（図示せず）、およびこの相互接続部を覆う誘電体層（図示せず）とから成り、これらすべては、従来の製造技法を用いて半導体基板１０内に予め作成されている。後に作成される本発明の受動素子およびフリップ・チップ・バンプは、半導体回路および相互接続部に、誘電体層（図示せず）内のビア（図示せず）を通じて、電気的に結合されることになる。しかしながら、他の実施例では、半導体基板、即ち、基板１０を絶縁基板とし、その上にフリップ・チップ・バンプやインダクタのような受動素子を作成することも可能である。
【００１１】
シード層１３を基板１０上にスパッタリングによって形成する。いくつかのシード層の組成が当技術では既知であるが、本発明のシード層１３は、約２，０００オングストロームのチタン・タングステン１１と、１０，０００オングストロームまでの銅１２とを含み、これらは現場でスパッタリングされ、導電層１１，１２間の適正な電気的結合を保証する。スパッタ・チタン・タングステン（ｓｐｕｔｔｅｒｅｄ ｔｉｔａｎｉｕｍ ｔｕｎｇｓｔｅｎ）１１およびスパッタ銅（ｓｐｕｔｔｅｒｅｄ ｃｏｐｐｅｒ）１２の堆積条件は、当技術では従来から知られている。
【００１２】
次にシード層１３のある領域を物質１４で覆い、少なくとも１つのインダクタ１７およびフリップ・チップ・バンプ構造１６の輪郭をシード層１３上に形成する。窒化物、酸化物、およびポリイミドのような誘電体を用いることができるが、除去が容易なために、フォトレジストを物質１４に用いるのが好ましい。フォトレジスト１４は、従来の処理技法を用いて、スピン・コーティングによってシード層１３上に形成され、露出され、現像されてフォトレジスト・パターン１５となる。フォトレジスト・パターン１５は、シード層１３上にインダクタ１７とフリップ・チップ・バンプ構造１６とを規定する。インダクタ１７の各セグメントの幅は、所望のインダクタンス値によって異なる。フォトレジスト・パターン１５は、接地面、抵抗、およびその他の受動素子をシード層１３上に規定することも可能である。
【００１３】
フォトレジスト・パターン１５は、シード層１３の一領域を覆うが、フォトレジスト・パターン１５によって覆われていないシード層１３の異なる領域上に、導電層１８を鍍金する。従来から用いられている鍍金プロセスは、電解質鍍金（ｅｌｅｃｔｒｏｌｙｓｉｓ ｐｌａｔｉｎｇ）または電気鍍金（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）である。その卓越した導電特性の結果として、銅を導電層１８に用いることが好ましく、その厚さを約５ないし１０ミクロンとする。銅１８はインダクタ１７とフリップ・チップ・バンプ構造１６とを形成する。図１に描かれているように、フォトレジスト１４を電気鍍金銅１８よりも厚くすることにより、インダクタ１７とフリップ・チップ・バンプ構造１６とが、電気鍍金銅１８によって短絡しないことを保証する。
【００１４】
引き続き図２を参照する。従来の剥離プロセス（ｓｔｒｉｐｐｉｎｇ ｐｒｏｃｅｓｓ）によってフォトレジスト１４をシード層１３から除去し、スパッタ銅１２の電気鍍金銅によって覆われていない領域をエッチングで除去する。シード層１３の上側部分、即ち、銅１８によって鍍金されていないスパッタ銅１２を除去して、シード層１３に起因するインダクタ１７とフリップ・チップ・バンプ構造１６との電気的短絡を根絶する。他の実施例ではスパッタ・チタン・タングステン１１もこの工程でエッチングによって除去することができるが、好適実施例では、この工程でチタン・タングステン１１の除去は行わない。チタン・タングステン１１は基板１０上に残留し、後続の電気鍍金プロセスに必要とされる適切な電気的結合およびバイアスを与える。この工程でチタン・タングステン１１を除去すると、後続の電気鍍金プロセスのために付加的なシード層を堆積しなければならない。しかしながら、後続の電気鍍金プロセスを、恐らくはより遅い異なるプロセスと代えれば、この工程でチタン・タングステン１１を除去することも可能である。
【００１５】
シード層１３の上側層１２、即ち、スパッタ銅１２の除去は、電気鍍金銅１８よりもスパッタ銅１２を選択的にエッチングすることによって行うことが好ましい。このようにすれば、スパッタ銅よりも速い速度で電気鍍金銅をエッチングするＭｅｔｅｘ ＦＡ／Ｍｅｔｅｘ ＦＢのような商業的に入手可能なエッチング剤を用いる場合と比較して、電気鍍金銅のインダクタ１７のインダクタンス値が、有害な方向に変化することはない。１９９５年４月２５日にＬｙｔｌｅ， ｅｔ． ａｌ．，に発行された米国特許第５，４０９，５６７号で論じられているように、ペルオキソ二硫酸アンモニウムは、電気鍍金銅よりもスパッタ銅を選択的にエッチングするために用いるものである。米国特許第５，４０９，５６７号の内容は本願でも使用可能である。
【００１６】
次に図３に移る。物質１９を用いて、部分１６即ちフリップ・チップ・バンプ構造１６上に、フリップ・チップ・バンプ２４，２６，２７を規定する。当技術では既知のように、フリップ・チップ・バンプ構造１６上には、複数のフリップ・チップ・バンプ、または単一のフリップ・チップ・バンプを作成可能である。フリップ・チップ・バンプ２４，２６，２７を、直径約２００ミクロンまでエッチングする。先に述べたように、その除去の容易性のために、物質１９は、フォトレジスト・パターン２０を形成するフォトレジストとすることが好ましい。インダクタ１７およびスパッタ・チタン・タングステン１１の露出領域には、フォトレジスト・パターン２０によるマスクを施す。
【００１７】
電気鍍金銅１８の露出部分上に導電性物質２１を電気鍍金することによって、フリップ・チップ・バンプ２４，２６，２７の部分２１を作成する。部分２１は、好ましくは銅から成り、フォトレジスト・パターン２０よりも厚く即ち高くなるように鍍金される。部分２１の高さは約１５ミクロンである。電気鍍金銅１８上に銅２１を電気鍍金した後、フリップ・チップ・バンプ２４，２６，２７の部分２２を銅２１上に鍍金し、フリップ・チップ・バンプ２４，２６，２７の部分２３を部分２２上に鍍金する。当技術では一般的に使用されているが、部分２２および２３はそれぞれ鉛および錫である。あるいは、部分２２，２３を、アンチモニ、銀等を含むいずれかのはんだ可能な物質とすることも可能である。鉛２２および錫２３によって、フリップ・チップ・バンプ２４，２６，２７の形成が完了する。部分２２，２３を結合した高さは約５０ミクロンであり、鉛対錫の比率は、２：３または９：１である。
【００１８】
図４において、フリップ・チップ半導体素子２８の処理は完了する。従来の剥離プロセスを用いてフォトレジスト１９を除去し、過酸化水素（ｈｙｄｒｏｇｅｎ ｐｅｒｏｘｉｄｅ）においてエッチングすることによってチタン・タングステン１１の露出領域を除去する。シード層１３のチタン・タングステン１１を図２の段階で完全に除去する場合、別の実施例において説明したように、物質１９を、酸化物、窒化物、またはポリイミドのような誘電体とすることができる。なぜなら、後にこれを除去して、シード層１３の残りの部分をエッチングする必要がないからである。
【００１９】
フリップ・チップ・バンプ２４，２６，２７は、フリップ・チップ・バンプ構造１６によって共に短絡されたままとなっている。先に述べたように、別の実施例は、各フリップ・チップ・バンプに、単一フリップ・チップ・バンプ構造を用いる。後にリフロー・プロセスの間、フリップ・チップ・バンプ２４，２６，２７を整形することができる。フリップ・チップ半導体素子、即ち、電子素子２８を完成させるために、パシベーション層（図示せず）でインダクタ１７を被覆し保護するが、フリップ・チップ・バンプ２４，２６，２７は、リードフレーム、基板、またはダイへの電気的接触のために、露出したままとしておく。
【００２０】
以上のように、本発明によれば、従来技術の欠点を克服した集積インダクタを有するフリップ・チップ半導体素子を製造する改良された方法が提供されたことは明白である。本発明は、シード層除去プロセスの間、インダクタの劣化をなくし、プロセス全体のサイクル・タイムを大幅に増大させることはない。本発明は、同時にインダクタおよびフリップ・チップ・バンプを半導体ダイ上に作成する改良された方法を提供するものである。
【図面の簡単な説明】
【図１】集積インダクタを有するフリップ・チップ半導体素子の一連の製造工程を示す断面図。
【図２】集積インダクタを有するフリップ・チップ半導体素子の一連の製造工程を示す断面図。
【図３】集積インダクタを有するフリップ・チップ半導体素子の一連の製造工程を示す断面図。
【図４】集積インダクタを有するフリップ・チップ半導体素子の一連の製造工程を示す断面図。
【符号の説明】
１０ 半導体基板
１１ チタン・タングステン
１２ 銅
１３ シード層
１４ 物質
１５ フォトレジスト・パターン
１６ フリップ・チップ・バンプ構造
１７ インダクタ
１８ 導電層
１９ 物質
２４，２６，２７ フリップ・チップ・バンプ
２８ フリップ・チップ半導体素子

Claims (9)

  1. 電子素子の製造方法であって：
    基板（１０）を用意する段階；
    前記基板（１０）上にシード層（１３）を形成する段階；
    前記シード層（１３）の第１領域を第１物質（１４）でマスクすることによって、前記シード層（１３）上にインダクタ（１７）およびフリップ・チップ・バンプ（２６）の輪郭を形成する段階；
    前記第１物質（１４）によってマスクされていない前記シード層（１３）上に第１導電層（１８）を設け、前記インダクタ（１７）および前記フリップ・チップ・バンプ（２６）の第１部分を形成する段階；
    前記インダクタ（１７）を第２物質（１９）でマスクすることによって、前記フリップ・チップ・バンプ（２６）の第１部分上に、前記フリップ・チップ・バンプ（２６）の第２部分の輪郭を形成する段階；
    および前記フリップ・チップ・バンプ（２４）の第１部分上に第２導電層（２１）を設け、前記フリップ・チップ・バンプ（２４）の第２部分を形成する段階；から成ることを特徴とする方法。
  2. 第２導電層（２１）の上に第３導電層（２２）を形成することからなる請求項１に記載の方法。
  3. 第３導電層（２２）として鉛を形成することからなる請求項２に記載の方法。
  4. 第３導電層（２２）の上に第４導電層（２３）を形成することからなる請求項３に記載の方法。
  5. 第４導電層（２２）として錫を形成することからなる請求項４に記載の方法。
  6. フリップ・チップ・バンプをリフローすることからなる請求項１に記載の方法。
  7. フリップ・チップ・バンプの第 １ 部分上にフリップ・チップ・バンプ（２４）の第２部分の輪郭を形成する以前に、シード層（１３）から第 １物質（１４）を除去することからなる請求項１に記載の方法。
  8. シード層（１３）としてチタン・タングステンと銅を形成することからなる請求項１に記載の方法。
  9. 第１物質（１４）と第２物質（１９）とが窒化物、酸化物、ポリイミド、及びフォトレジストのうちからなる請求項１に記載の方法。
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