KR20060096653A

KR20060096653A - 커패시터 내장형 인쇄회로기판 및 그 제조방법

Info

Publication number: KR20060096653A
Application number: KR1020050017333A
Authority: KR
Inventors: 안진용; 황철성; 김성근; 류창섭; 조석현; 전호식
Original assignee: 삼성전기주식회사
Priority date: 2005-03-02
Filing date: 2005-03-02
Publication date: 2006-09-13
Also published as: JP2006245588A; EP1699275A2; US7564116B2; EP1699275A3; US20060196691A1; CN100531529C; US20080110667A1; JP4332533B2; KR100867038B1; CN1829420A; US7378326B2

Abstract

본 발명은 커패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것으로, 외층에 하부전극 및 회로 패턴을 포함하는 제1회로층이 형성되는 양면 동박적층판; 상기 동박적층판의 제1회로층 상에 원자층 증착법으로 알루미나 막을 증착하여 형성되는 유전체층; 상기 유전체층 상에 형성되며, 상부전극 및 회로 패턴을 포함하는 제2회로층; 상기 제2회로층 상에 적층되는 단면 동박적층판; 상기 단면 동박적층판의 소정부위에 가공되는 블라인드 비아홀 및 도통홀; 및 상기 블라인드 비아홀 및 도통홀에 도금되는 도금층을 포함하는 커패시터 내장형 인쇄회로기판을 제공한다.

커패시터 내장형 인쇄회로기판, 원자층 증착법, 알루미나, 유전체층

Description

커패시터 내장형 인쇄회로기판 및 그 제조방법 {Printed circuit board with embedded capacitors, and manufacturing process thereof}

도 1은 인쇄회로기판 동박의 표면 조도 측정 사진이다.

도 2는 본 발명에 따른 원자층 증착법을 이용하여 동박 표면에 형성되는 알루미나 박막의 모식도이다.

도 3은 본 발명에 따른 알루미나 박막의 주파수에 따른 온도 특성 변화를 나타낸 그래프이다.

도 4는 본 발명의 원자층 증착법에 따라 동박적층판 상에 알루미나 막을 증착하는 원리를 나타낸 모식도이다.

도 5는 본 발명의 방법에 따라 동박적층판의 동박 상에 증착된 Al₂O₃ 박막의 인가 전압에 따른 전하 축적 용량을 나타낸 그래프이다.

도 6은 본 발명의 방법에 따라 동박적층판의 동박 상에 증착된 Al₂O₃ 박막의 인가 전압에 따른 유전 손실 계수를 나타낸 그래프이다.

도 7은 본 발명의 방법에 따라 동박적층판의 동박 상에 증착된 Al₂O₃ 박막의 인가 전압에 따른 누설 전류 특성을 나타낸 그래프이다.

도 8a 내지 8i는 본 발명의 바람직한 실시태양에 따른 커패시터 내장형 인쇄회로기판의 제조공정과정을 설명하기 위한 공정단면도이다.

※ 도면의 주요 부분에 대한 부호의 설명 ※

101 : 수지층 102a∼102d : 상부전극

103 : 회로 패턴 104a∼104c : 절연재

105a, 105b : 유전체층 106 : 금속층

106a∼106d : 하부전극 107∼107d : 드라이 필름 패턴

108a+109a, 108b+109b : 단면 동박적층판

110 : 도통홀 111 : 블라인드 비아 홀

112∼116 : 집적회로 칩 117 : 회로 패턴

118 : 와이어 본딩

본 발명은 커패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다. 보다 구체적으로는 높은 정전용량을 갖는 세라믹 재료를 사용하여 원자층 증착법(atomic layer deposition; ALD)으로 유전층을 형성함으로써 디커플링 칩 커패시터의 정전용량에 상응하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그 제조방법에 관한 것이다.

현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 커패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 수동소자를 내장한 인쇄회로기판이 개발되고 있다.

이러한 수동소자 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 등의 수동소자를 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다. 다시 말하면, 수동소자 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부에 수동소자, 예를 들어, 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 수동소자인 커패시터가 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "내장형 커패시터"라고 하며, 이러한 기판을 커패시터 내장형 인쇄회로기판(Embedded Capacitor PCB)이라고 한다. 이러한 커패시터 내장형 인쇄회로기판의 가장 중요한 특징은 커패시터가 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.

한편, 현재까지의 커패시터 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류될 수 있으며, 이하 상세히 설명한다.

첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방법이 있다. 이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하 고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 내장형 커패시터를 제조하게 된다.

둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 커패시터(embedded discrete type capacitor)를 구현하는 방법으로서, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다(미국 특허 제6,349,456호 참조). 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.

셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법으로서, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다(미국 특허 제5,079,069호, 제5,261,153호 및 제5,800,575호 참조). 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진, 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 전원 분산형 디커플링 커패시터(Power distributed decoupling capacitor)를 구현하고 있다.

전술한 3가지 기술별로 각각 여러 공정이 개발되고 있고, 각각의 공정에 따라 구현 방법에 차이가 있지만, 현재의 커패시터 내장형 인쇄회로기판 시장은 크게 형성되어 있지 않다. 따라서 전 세계적으로 이들 기술에 대한 표준화는 아직 이루어지지 않고 있으며, 상용화에 사용될 정도의 공정 기술은 아직 개발 중에 있는 실 정이다.

상기에 서술한 종래기술에 따른 내장형 커패시터는 커패시터가 기판의 내부로 삽입되어져 있기 때문에 칩 커패시터가 차지하던 면적을 줄일 수 있어 칩의 실장밀도를 높일 수 있을 뿐만 아니라 표면에 칩 커패시터를 실장(SMT)할 필요가 없다는 장점이 있다. 또한, 종래기술에 따르면 고주파에서 소자간의 접속거리가 길어 전기적 기생성분을 유발시켜 제품의 전기적인 성능을 저하시키고 납땜 등을 통한 접속 수가 많아짐에 따라 제품의 신뢰성에도 문제를 일으켰으나 내장형 커패시터를 사용하면 소자간의 접속길이가 짧아져 전기적 기생성분을 줄이게 되어 전기적 성능의 향상을 기대할 수 있도록 하는 효과가 있다.

그러나, 종래기술에 따른 커패시터 내장형 인쇄회로기판의 내장형 커패시터에 사용되는 재료는 중합체 재료이거나 또는 감광성 수지에 세라믹이 충진된 형태이어서 인쇄회로기판 공법에 적용하기에는 적합하지만 칩 커패시터의 역할을 대처하기에는 유전 용량값이 너무 부족하다는 문제점이 있었다.

고용량의 커패시터를 구현하기 위해서는 유전체의 유전상수가 높아야 하며, 유전체 두께가 얇으면 얇을수록, 그리고 표면적이 넓을수록 높은 용량을 갖는 커패시터를 얻을 수 있다.

예를 들어, 3M사에게 특허 허여된 미국 특허 제6,274,224호에는 전원전극과 접지전극으로 사용되는 동박 사이에 BaTiO₃ 세라믹 분말과 열경화성 플라스틱인 에폭시 혹은 폴리이미드(Polyimide)로 혼합한 합성물(Composite) 형태의 0.5∼10㎛ 두께로 이루어진 후막형(Thick Film Type) 유전체층을 형성하여 된 내장형 커패시터가 개시되어 있다. 상기 특허에 따른 내장형 커패시터는 동박의 표면조도가 10∼300nm이며, 유전체층의 단위 면적당 정전용량 값이 10㎋/in²이고 접착강도가 3lb/inch 이상인 특성을 갖는다.

이처럼 종래기술의 내장형 커패시터값의 단위 면적당 정전용량 값은 약 0.5∼1㎋/in² 또는 10㎋/in²를 갖게 되는데, 이는 일반적으로 사용되고 있는 디커플링용 개별 칩 커패시터의 100㎋/in²과 비교해서 상당히 낮은 수치로 높은 정전용량을 갖는 내장형 커패시터 기술 구현에 많은 한계가 있다는 문제점이 있다.

한편, 종래기술의 내장형 커패시터 구현시 사용되는 고유전체 물질 및 공정 조건 등을 하기 표 1에 간략하게 정리하여 나타내었다.

유전체 물질	유전층 박막두께 (㎛)	유전층 박막형성 온도(℃)	유전 용량 값 (nF/in²)	내장형 커패시터 형성방법
Ta₂O₅	0.3	500	425	Si 기판(50㎛) 위에 음극산화법을 통하여 Ta₂O₅를 0.3㎛ 제작한 후, 상부전극(Cr/Cu)을 형성하고 빌드업 방법으로 다층 PCB 제작
BaTiO₃	10	350	650	동박(70㎛) 위에 졸-겔 공법으로 세라믹 박막을 BaTiO₃를 0.5㎛ 제작하고 350℃에서 열처리하여 상부전극(Ni/Cu)을 제작
SrTiO₃	0.6	>500	300	FR4 기판 위에 하부전극(0.2㎛)을 형성하고, 그 위에 스퍼터링법을 이용하여 SrTiO₃를 0.3㎛ 증착하고, 상부전극(0.5㎛)을 형성하여 제작
(Ba, Sr)TiO₃	0.1	260	2400	Si 기판 위에 스퍼터링을 이용하여 260℃에서 100㎚의 유전체막을 형성하고, 상하부 전극으로 Pt 형성하여 제작
세라믹 필름 (Dk=400)	3	실온	2580	FR4 기판 위에 에어로졸 증착법을 이용하여 유전체 박막을 형성
BaTiO₃	25	900	15-700	동박 위에 스크린인쇄법으로 세라믹 페이스트를 형성하고, 질소 분위기에서 900℃로 소결하고, 상부전극은 전도성 페이스트를 이용하여 형성하여 제작
(Pb, Zr)TiO₃	0.2	650	1290-1935	동박 위에 졸-겔 공법으로 (Pb, Zr)TiO₃를 성막하여 질소 분위기에서 650℃로 결정화하고, 상하부 전극은 Cu/Ni를 형성하여 제작

상기 표 1에 나타낸 바와 같이, 고유전율을 갖는 유전체 세라믹을 사용하는 경우, 고온의 결정화과정이 필수적으로 요구되어 이러한 고온의 공정온도에서는 수지 기판의 변형이 발생되기 때문에 실질적으로 인쇄회로기판에 적용하기 어렵고, 또한 상대적으로 저온 조건에서 성막이 가능한 경우에는 인쇄회로기판과 같은 대면적에의 적용이 어려운 단점이 있다.

따라서, 종래 커패시터 내장형 인쇄회로기판의 시트 타입 내장형 커패시터에 비하여 유전용량 값이 우수할 뿐 아니라, 비교적 저온의 공정온도에서 대면적에의 성막이 가능한 커패시터 내장형 인쇄회로기판의 제조기술이 시급히 요구되고 있는 실정이다.

본 발명은 상술한 종래기술의 문제를 해결하기 위한 것으로서, 그 목적은 세라믹 물질과 고분자 또는 수지의 복합재료가 아닌 유전체 세라믹을 사용하여 단원자층을 제어하는 화학반응을 통해서 내장형 커패시터를 제작함으로써 큰 유전용량 값의 구현이 가능한 커패시터 내장형 인쇄회로기판 및 그 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 수지 기판의 변형이 없는 저온에서 대면적에 유전체 물질의 성막이 가능한 커패시터 내장형 인쇄회로기판 및 그 제조방법을 제공하는데 있다.

상기 목적 및 기타 목적을 달성하기 위한 본 발명에 따른 커패시터 내장형 인쇄회로기판의 제조방법은:

(a) 양면 동박적층판의 외층에 하부전극 및 회로 패턴을 포함하는 제1회로층을 형성하는 단계;

(b) 상기 제1회로층 상에 원자층 증착법(atomic layer deposition; ALD)으로 알루미나(Al₂O₃) 막을 증착하여 유전체층을 형성하는 단계;

(c) 상기 유전체층 상에 상부전극 및 회로 패턴을 포함하는 제2회로층을 형성하는 단계;

(d) 상기 제2회로층 상에 단면 동박적층판을 적층하는 단계;

(e) 상기 단면 동박적층판의 소정 부위에 블라인드 비아홀(Blind via-hole; BVH) 및 도통홀(Through hole; TH)을 가공하는 단계; 및

(f) 상기 블라인드 비아홀 및 도통홀을 도금하여 층간을 연결하는 단계;

를 포함하는 것을 특징으로 한다.

상기 목적 및 기타 목적을 달성하기 위한 본 발명에 따른 커패시터 내장형 인쇄회로기판은:

(a) 외층에 하부전극 및 회로 패턴을 포함하는 제1회로층이 형성되는 양면 동박적층판;

(b) 상기 동박적층판의 제1회로층 상에 원자층 증착법으로 알루미나 막을 증착하여 형성되는 유전체층;

(c) 상기 유전체층 상에 형성되며, 상부전극 및 회로 패턴을 포함하는 제2회로층;

(d) 상기 제2회로층 상에 적층되는 단면 동박적층판;

(e) 상기 단면 동박적층판의 소정부위에 가공되는 블라인드 비아홀 및 도통홀; 및

(f) 상기 블라인드 비아홀 및 도통홀에 도금되는 도금층;

을 포함하는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 좀 더 구체적으로 살펴보면 다음과 같다.

전술한 바와 같이, 본 발명은 내장형 커패시터 구현시 사용되는 유전체층 재료 및 이의 성막 과정을 개선한 커패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.

종래기술의 경우에는 내장형 커패시터의 유전층 재료로서 에폭시와 고유전율을 갖는 필러(High Dk filler)로 구성된 복합재료를 사용하여 유전체층을 형성하나, 본 발명에서는 유전체 세라믹 재료를 직접 사용하여 원자층 증착법(Atomic layer deposition; ALD)을 통해서 유전체층을 형성한다.

일반적으로 유전체 세라믹의 경우, 결정형성을 위하여 상당히 고온(>500℃)의 공정온도가 필수적으로 수반되어야 하기 때문에 반도체 기판과 달리 수지 기판으로 이루어진 인쇄회로기판 상에서는 이러한 유전체 세라믹을 이용한 성막이 불가능하다.

또한, 통상적인 인쇄회로기판의 경우, 디라미네이션(Delamination)을 방지하기 위하여 도 1에 나타낸 바와 같이, 표면에 조도(Ra)(>0.4㎛)를 갖는 동박적층판(Copper clad laminate; CCL)이 사용되고 있는 바, 이러한 인쇄회로기판 표면의 단차 특성을 극복하기 위해서는 표면에 형성되는 막의 두께가 두꺼워야 하며, 이에 따라 유전용량 값이 저하되는 문제점이 있다.

특히, 신호 정합용 커패시터의 응용으로 사용하기 위해서는 온도특성인 COG값이 -55℃∼125℃ 온도 영역에서 ±30ppm/℃의 정전용량 변화율을 가져야 한다.

그러나, 현재, 후막형 타입의 내장형 커패시터의 경우, 유전체 재료로 사용되는 에폭시와 세라믹 필러의 재료 특성상 ±15%의 높은 온도특성 공차(tolerance) 를 가지고 있어 COG를 만족시키지 못하고 있다.

한편, 반도체 공정에서 널리 이용되는 원자층 증착법은 원료 물질의 극단적인 표면 반응을 이용하여 열분해 온도 이하에서 공정이 진행되어 단차 피복성이 우수하고 공정온도가 상대적으로 비교적 낮은 장점이 있다. 또한, 원자층 증착법은 단원자층을 제어하는 공정이므로 두께 편차가 적어(<±1%) 높은 정전용량 공차를 갖는다.

이러한 배경하에서, 본 출원인은 고 유전율을 갖는 유전체 세라믹 중에서도 알루미나(Al₂O₃)로 특정하고 원자층 증착법을 이용하여 유전체층을 형성함으로써 원료 물질의 극단적인 표면 반응을 이용하여 기존의 통상의 유전체 세라믹에 요구되는 고온의 공정조건이 아닌 저온의 공정온도(25∼250℃)에서도 알루미나의 고 유전율 특성을 발현시킬 수 있어 실질적으로 기판의 변형이 없는 온도범위에서 고 정전용량 특성을 가질 뿐 아니라 우수한 단차 피복성을 갖는 내장형 커패시터의 유전체층을 대면적으로 형성할 수 있다는 사실을 발견하게 된 것이다.

즉, 하부전극이 형성된 동박적층판 상에 원자층 증착법을 통해서 고 유전 물질인 알루미나 막을 수십 내지 수천 Å의 두께로 성막함으로써 수백 내지 수천 nF/inch² 이상의 정전용량 값을 갖는 유전체층을 형성하고, 이어서 상부전극을 형성한 후 인쇄기판공정에서 직접 적층하는 빌드업 공정을 진행할 수 있다는 장점이 있다.

이와 관련하여, 도 2에 본 발명의 방법에 따라 원자층 증착법을 통해서 인쇄 회로기판의 동박층의 표면 조도에 따라 우수한 단차 피복율로 형성된 알루미나 증착막의 모식도를 나타내었다. 상술한 바와 같이 원자층 증착법을 통해서 우수한 단차 피복율로 알루미나 막을 증착시킴으로써 알루미나 막 증착전의 동박층 표면 조도(약 0.3∼0.5㎛)가 알루미나 막 증착 후에도 변함 없이 막의 조도가 약 0.3∼0.5㎛로 유지되어 넓은 표면적을 확보할 수 있어 동일 두께의 유전체층 형성시에도 상대적으로 고 정전용량을 얻을 수 있는 장점이 있다.

본 발명에 따르면, 상기 약 0.3∼0.5㎛의 표면 조도(Ra)를 갖는 동박적층판에 화학적 에칭 등을 통하여 약 1∼5㎛의 조도(Ra)를 더욱 부여함으로써 표면적을 더욱 넓혀 보다 높은 정전 용량값을 얻을 수 있다.

한편, 보고된 문헌에 의하면, 도 3에 나타낸 바와 같이, Si 기판 상에 원자층 증착법으로 증착한 Al₂O₃ 박막의 COG를 조사한 결과, 1MHz에서 측정한 값이 41ppm/℃를, 100KHz에서 측정된 값이 100ppm/℃를 나타낸다. 이 보고는 사용 주파수가 높아짐에 따라 COG 값은 감소함을 보이고 있는 바, 이는 신호 정합용 커패시터의 응용분야를 고주파 영역에서 사용한다면 충분히 적용 가능함을 시사한다.

이러한 원자층 증착법을 이용한 알루미나 박막의 특성은 본 발명의 방법에 따라 형성되는 내장형 커패시터의 응용을 디커플링 커패시터(Decoupling capacitor) 뿐만 아니라 신호 정합용 커패시터(Signal matching capacitor)의 응용도 가능하게 한다.

이외에도, 본 발명의 큰 개선점 중 하나는 대면적(405×510)에의 유전체층 성막이 가능하다는 것이다. 즉, 단원자층의 제어가 가능하고 가스의 화학적 반응을 이용하는 원자층 증착법을 적용함으로써 인쇄회로기판 공정에서 사용하는 패널 크기(Panel size)에의 유전체층 성막이 충분히 가능하다.

또한, 본 발명에서는 알루미나 원료 물질로서 트리메틸 알루미늄(Trimethyl aluminum; TMA, Al(CH₃)₃) 가스를 사용하여 동박적층판의 양면에서 TMA의 화학반응을 통해서 반응시켜 동시에 양면 증착이 가능하므로 고 생산성으로 인쇄회로기판 공정의 빌드업이 진행 가능한 이점이 있다.

보다 구체적으로는, 상기 알루미나 막은 트리메틸알루미늄을 소스 가스로 하고 기판 온도를 25∼250℃, 바람직하게는 100∼200℃, 가장 바람직하게는 120∼150℃로 유지하여 원자층 증착방법으로 증착하여 형성된다. 이때, 상기 기판 온도가 25℃ 미만인 경우에는 알루미나 막의 유전체로서의 특성이 충분히 발현되지 않아 목적하는 고 유전용량 값을 달성할 수 없는 단점이 있고, 250℃를 초과하는 경우에는 수지 기판의 변형이 일어날 수 있으며 고 유전용량 값 달성을 위한 효율 대비 경제적인 면에서 불리하여 바람직하지 않다.

또한, 상기 알루미나 증착막은 (ⅰ) 트리메틸알루미늄과, (ⅱ) H₂O, H₂O 플라즈마, O₂ 플라즈마 또는 O₃와 같은 산화제의 소스 가스를 순서대로 유입하여 원자층 증착법으로 반복하여 소정의 두께를 갖도록 형성된다. 여기서, 상기 각 소스 가스 유입 중간에는 퍼징(purging)을 위하여 Ar과 같은 통상의 불활성 기체가 유입된다.

상술한 바에 따라 형성되는 알루미나 막의 두께는 50 내지 5000Å, 바람직하게는 100 내지 750Å인 것이 고 유전용량 값을 달성하기 위한 효율 대비 경제적인 면에서 적합하다.

한편, 이와 같이 기판 전체에 증착되어 형성되는 알루미나 막은 필요에 따라 하부전극 상에서 커패시터로 적용되는 일부분에만 형성되도록 소정부위를 통상의 에칭액 또는 드라이 에칭을 통해서 에칭하여 제거함으로써 접합 신뢰성을 향상시킬 수 있다.

여기서, 상기 에칭과정은 습식(wet) 또는 건식(dry) 에칭공정으로 진행될 수 있다. 상기 습식 공정은 통상의 인쇄회로기판 공정에서 수행되는 바와 같이 소정의 패턴으로 드라이 필름을 입히고, 노광 및 현상과정을 통해서 에칭하고 싶은 부분만 오픈한 후 알루미나 에칭액으로 에칭하여 수행된다. 또한, 상기 건식 공정은 이온빔 또는 플라즈마를 이용하여 알루미나를 깍아내어 수행된다. 특히, 상기 건식 공정은 주로 RIE라는 장비를 사용하여 습식을 사용하지 않고 진공압에서 진행할 수 있는 이점이 있다.

상술한 본 발명의 원자층 증착법에 따라 동박적층판 상에 알루미나 막을 증착하는 원리를 도 4에 모식적으로 나타내었는 바, 이를 참조하여 알루미나 막의 증착원리를 모식적으로 설명하면 다음과 같다.

(1) 도입된 Al(CH₃)₃ 가스는 인쇄회로기판 위에 전체적으로 아래와 같은 화학반응으로 화학 흡착된다.

Al(CH₃)₃ + Cu₂(OH) → Al(CH₃)₂ + Cu₂O + CH₄ ------ (1)

(2) 퍼징 가스, 예를 들어, Ar 가스의 퍼지(Purge)에 의해 Al 전구체의 한층 원자만 기판에 남는다.

(3) 산화제, 예를 들어, O₃ 가스의 도입을 통해서 전구체와 O₃ 가스가 화학반응되어 생성된 Al₂O₃가 기판 위에 아래와 같은 화학 반응을 통하여 화학 흡착된다.

2Al(CH₃)₂ + O₃ → Al₂O₃ + 2C₂H₆ ------- (2)

(4) Ar 가스의 퍼지에 의해 불필요한 2C₂H₆를 제거하고 기판 위에 한층의 Al₂O₃만 형성하게 된다.

(5) 사이클: 반복 적용하여 원하는 두께를 형성한다.

참고를 위하여, 본 발명의 방법에 따라 실제 동박적층판 상에 원자층 증착법을 이용하여 Al₂O₃ 박막을 형성하고 상부 전극으로서 Pt를 증착한 후 전기적 특성을 측정하여 그 결과를 도 5 내지 도 7에 각각 나타내었다.

도 5는 동박적층판의 동박 상에 증착된 Al₂O₃ 박막의 인가 전압에 따른 전하 축적 용량을 나타낸 그래프이고, 도 6은 동박적층판의 동박 상에 증착된 Al₂O₃ 박막의 인가 전압에 따른 유전 손실 계수를 나타낸 그래프이며, 그리고 도 7은 동박적층판의 동박 상에 증착된 Al₂O₃ 박막의 인가 전압에 따른 누설 전류 특성을 나타낸 그래프이다.

도 5 및 도 6에서 확인할 수 있는 바와 같이, 동박 위에 형성된 Al₂O₃ 박막의 정전용량은 인가 전압에 따라 큰 차이 없이 균일한 모습을 보이며, 손실 계수 또한 통상의 스퍼터링법 또는 졸-겔공법을 이용한 경우(>0.1)에 비하여 낮은 값을 가지며, 인가 전압에 따라 일정한 모습을 나타낸다. 이때 측정한 Al₂O₃ 박막의 유전율은 약 7 정도로 벌크 Al₂O₃의 유전율과 흡사한 결과를 나타낸다. 또한, 도 7을 참조하면, 절연파괴전압(break down voltage)은 약 ±20∼30V 정도로 약 4∼5MV/cm의 높은 전기장이 가해졌을 때 절연 파괴가 발생하는 것을 관찰할 수 있다. 이와 같은 특성은 동박적층판 상에 원자층 증착공정을 이용하여 유전막을 형성했을 때, Cu 전극의 심각한 변형이나 Cu 전극 계면층의 열화 없이 유전막이 성공적으로 증착되었음을 의미한다. 또한, 측정한 Al₂O₃ 박막의 유전율이 벌크 Al₂O₃의 유전율과 흡사한 것은 표면이 거친 Cu 기판의 표면에 균일하게 박막이 형성되었음을 의미한다.

이상의 실험 결과는 Cu 전극 위에 알루미나 유전막을 형성하는 방법으로서 원자층 증착공정을 이용하는 것이 매우 큰 장점을 가짐을 보여 주며, 원자층 증착공정을 이용한 커패시터 내장형 인쇄회로기판 제작의 높은 적용 가능성을 보여 주고 있다.

한편, 본 발명에 따르면, 이러한 유전체층 형성단계 전에 구리층의 산화를 방지하기 위하여, 선택적인 과정으로서, Pt, Ir, Au, Ru, Ni, Al, W, Mo, Ta 및 Ti로 이루어진 군으로부터 선택된 적어도 하나의 금속, 또는 이들의 전도성 산화물 또는 전도성 질화물로 된 산화방지층이 더 형성될 수 있으며, 그 두께는 10∼500㎚인 것이 전형적이다.

이와 같이 형성되는 본 발명의 유전체층 상에는 예를 들어, 다음과 같은 방법 중 어느 하나에 따라 하부전극에 대향하여 위치되는 상부전극이 형성될 수 있다.

첫째로, 상기 유전체층에 유전체층과 금속층과의 접착력 및 계면특성을 향상시키기 위하여 무전해 도금(electroless plating) 방법으로 Ni, Cr, Mo 또는 이들이 조합된 금속 시드층(seed layer)을 얇게(예를 들어, 100Å∼5000Å) 형성한 후, 상기 금속 시드층에 전해 도금 방법으로 동도금층(예를 들어, 10㎛∼30㎛)을 형성하여 금속층을 형성한다. 이어서, 상기 금속층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성한다.

둘째로, 상기 유전체층에 스크린인쇄(screen printer) 또는 잉크젯 방법으로 전도성 나노 금속으로서 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 전도성 페이스트를 도포한 후, 소정의 온도에서 건조하여 금속층(예를 들어, 10∼50㎛)을 형성한다. 이어서, 상기 건조된 페이스트를 마스크 방법으로 패터닝하여 상부전극 및 회로 패턴을 형성한다. 이 방법은 상술한 첫 번째 방법에 비해 노광, 에칭 및 현상 등의 공정 없이 수행할 수 있어 공정 시간이 단축되고 비용을 절감할 수 있는 이점이 있다.

셋째로, 상기 유전체층에 스퍼터링(sputtering) 또는 증착(evaporation) 방법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 금속 시드층(예를 들어, 100Å∼ 5000Å)을 형성한 후, 상기 금속 시드층에 전해 도금 방법으로 동도금층(예를 들어, 10㎛∼30㎛)을 형성하여 유전체층과 금속층과의 접착력을 향상시킨다. 이어서, 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성한다.

넷째로, 상기 유전체층에 원자층 증착법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 금속층(예를 들어, 100Å∼5000Å)을 형성한 후, 상기 금속층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성한다. 특히, 이 방법을 사용하는 경우, 이전 공정에서 단차 피복율 특성이 우수한 원자층 증착법을 통해서 형성된 알루미나 박막의 정전 용량 값과 접합 강도를 보다 향상시킬 수 있는 이점이 있다.

다섯째로, 상기 유전체층에 스퍼터링(sputtering) 또는 증착(evaporation) 방법으로 ITO 또는 RuO₂ 산화금속 시드층(예를 들어, 100Å∼5000Å)을 형성한 후, 상기 산화금속 시드층에 전해 도금 방법으로 동도금층(예를 들어, 10㎛∼30㎛)을 형성한다. 이로써, 도금액 침투 등을 방지하여 유전체층과 금속층과의 접합력을 향상시킨다. 이어서, 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성한다.

이하, 도 8a 내지 8i를 참조하여 본 발명의 바람직한 실시태양에 따른 커패시터 내장형 인쇄회로기판의 제조방법을 설명한다.

먼저, 동박 사이가 유전체 수지(dielectric resin)(101)로 구성된 양면 동박 적층판의 외층에 드라이 필름(photo resist dry film)을 적층한 후, 이를 노광 및 현상하고 상기 동박의 소정 부위(F)를 에칭하여 커패시터의 하부전극(102a∼102d) 및 회로 패턴(103)을 포함하는 제1회로층을 형성한다(도 8a 참조).

이때, 상기 제1회로층 형성단계 전에 동박적층판의 외층에는 화학적 에칭 등을 통하여 약 1∼5㎛의 조도(Ra)를 더욱 부여함으로써 표면적을 넓혀 정전 용량값을 향상시킬 수 있다. 상기 조도 형성은 소프트 에칭(soft etching), 블랙 산화(black oxide), 브라운 산화(brown oxide), ABC(Acid base chemical), 세라믹 천(ceramic buff) 및 Z-스크러빙(Z-scrubbing) 처리 중 어느 하나를 사용하여 수행되거나 또는 이들을 조합하여 수행될 수 있다.

다음, 상기 에칭부위(F)에 절연재(104a∼104c)를 충진시키고 평탄화시킨다(도 8b 참조). 여기서, 상기 절연재(104a∼104c) 충진 및 평탄화는 진공인쇄법으로 수행될 수 있다. 즉, 예를 들어, 실크로된 마스크를 이용하여 상기 에칭부위(F)를 진공챔버 내에서 스크린법으로 충진하고 세라믹 버퍼로 평탄화한다.

이어서, 상기 제1회로층 상에 원자층 증착법으로 알루미나 막을 증착하여 유전체층(105a, 105b)을 형성한다(도 8c 참조).

여기서, 선택적인 과정으로서, 상기 유전체층(105a, 105b) 형성단계 전에 상기 제1회로층 상에 Pt, Ir, Au, Ru, Ni, Al, W, Mo, Ta 및 Ti로 이루어진 군으로부터 선택된 적어도 하나의 금속, 또는 이들의 전도성 산화물 또는 전도성 질화물로 된 산화방지층을 더 형성하여 구리층(102a∼102d, 103)의 산화를 방지할 수 있다.

한편, 상기 유전체층(105a, 105b)은 트리메틸알루미늄(trimethyl aluminum; TMA)을 소스 가스로 하고 기판 온도를 25∼250℃, 바람직하게는 100∼200℃, 가장 바람직하게는 120∼150℃로 유지하여 원자층 증착방법으로 알루미나 막을 증착하여 형성된다. 이때, 상기 기판 온도가 25℃ 미만인 경우에는 알루미나 막의 유전체로서의 특성이 발현되지 않는 단점이 있고, 250℃를 초과하는 경우에는 수지 기판의 변형이 일어날 수 있으며 효율 대비 경제적인 면에서 불리하여 바람직하지 않다.

상기 유전체층(105a, 105b)은 또한 (ⅰ) 트리메틸알루미늄과, (ⅱ) H₂O, H₂O 플라즈마, O₂ 플라즈마 또는 O₃와 같은 산화제의 소스 가스를 순서대로 유입하여 원자층 증착법으로 반복하여 소정의 두께를 갖도록 형성된다. 여기서, 상기 각 소스 가스 유입 중간에는 퍼징(purging)을 위하여 Ar과 같은 통상의 불활성 기체가 유입된다.

상술한 바에 따라 형성되는 유전체층(105a, 105b)의 두께는 50 내지 5000Å, 바람직하게는 100 내지 750Å인 것이 고 유전용량 값을 달성하기 위한 효율 대비 경제적인 면에서 적합하다.

여기서, 본 발명에 따른 커패시터의 유전체 물질로서 형성되는 알루미나 막(105a, 105b)은 필요에 따라 상기 하부전극(102a∼102d) 상의 일부분에만 형성되도록 소정부위가 에칭되어 제거될 수 있다.

상기 에칭과정은 습식(wet) 또는 건식(dry) 에칭공정으로 진행될 수 있다. 상기 습식 공정은 통상의 인쇄회로기판 공정에서 수행되는 바와 같이 소정의 패턴으로 드라이 필름을 입히고, 노광 및 현상과정을 통해서 에칭하고 싶은 부분만 오 픈한 후 알루미나 에칭액으로 에칭하여 수행된다. 또한, 상기 건식 공정은 이온빔 또는 플라즈마를 이용하여 알루미나를 깍아내어 수행된다. 특히, 상기 건식 공정은 주로 RIE라는 장비를 사용하여 습식을 사용하지 않고 진공압에서 진행할 수 있는 이점이 있다.

한편, 이렇게 형성된 알루미나 막 에칭부위에는 상기 제1회로층에서 상술한 바에 따라 절연재가 진공인쇄법으로 충진되어 평탄화된다.

다음, 상기 유전체층(105a, 105b) 상에 금속층(106)을 형성한 다음(도 8d 참조), 상기 유전체층(105a, 105b)을 사이에 두고 하부전극(102a∼102d)과 대향하여 상부전극이 형성되도록 상기 금속층(106) 상에 소정의 드라이 필름 패턴(107a∼107d)을 형성한 후(도 8e 참조), 노광 및 현상을 통해서 에칭하여 하부전극(102a∼102d)에 대향하는 상부전극(106a∼106d), 및 회로 패턴(도시되지 않음)을 포함하는 제2회로층을 형성한다(도 8f 참조).

여기서, 상기 상부전극(106a∼106d) 및 회로 패턴을 포함하는 제2회로층의 형성방법은 특별히 한정되는 것은 아니나, 바람직하게는 다음의 5가지 중 어느 하나의 방법에 따라 수행될 수 있다.

첫째로, 상기 유전체층에 유전체층과 금속층과의 접착력 및 계면특성을 향상시키기 위하여 무전해 도금(electroless plating) 방법으로 Ni, Cr, Mo 또는 이들이 조합된 금속 시드층(seed layer)을 얇게 형성한 후, 상기 금속 시드층에 전해 도금 방법으로 동도금층을 형성하여 금속층을 형성한다. 이어서, 상기 금속층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전 극 및 회로 패턴을 형성한다.

둘째로, 상기 유전체층에 스크린인쇄(screen printer) 또는 잉크젯 방법으로 전도성 나노 금속으로서 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 전도성 페이스트를 도포한 후, 소정의 온도에서 건조하여 금속층을 형성한다. 이어서, 상기 건조된 페이스트를 마스크 방법으로 패터닝하여 상부전극 및 회로 패턴을 형성한다.

셋째로, 상기 유전체층에 스퍼터링(sputtering) 또는 증착(evaporation) 방법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 금속 시드층을 형성한 후, 상기 금속 시드층에 전해 도금 방법으로 동도금층을 형성하여 유전체층과 금속층과의 접착력을 향상시킨다. 이어서, 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성한다.

넷째로, 상기 유전체층에 원자층 증착법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 금속층을 형성한 후, 상기 금속층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성한다.

다섯째로, 상기 유전체층에 스퍼터링(sputtering) 또는 증착(evaporation) 방법으로 ITO 또는 RuO₂ 산화금속 시드층을 형성한 후, 상기 산화금속 시드층에 전해 도금 방법으로 동도금층을 형성한다. 이로써, 도금액 침투 등을 방지하여 유전체층과 금속층과의 접합력을 향상시킨다. 이어서, 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성한다.

다음으로, 상기 상부전극(106a∼106d)이 형성된 커패시터 층 상부에 빌드-업(Build-up) 공정을 이용하여 단면 동박적층판, 예를 들어, 수지 코팅된 동박(Resin Coated Copper; RCC)(108a+109a, 108b+109b)을 적층한다(도 8g 참조).

이어서, 상기 단면 동박적층판(108a+109a, 108b+109b)을 레이저 드릴(Laser drill)을 이용하여 블라인드 비아홀(111)을 형성하고 기계식 드릴(Mechanical drill)을 사용하여 도통홀(110)을 형성한 후 무전해 도금을 하여 상기 비아홀(111) 및 도통홀(110)에 도금한다. 이때, 비아홀(111)은 상부전극(106a∼106d) 층과 연결되며, 상기 도통홀(110)은 하부전극(102a∼102d) 층과 각각 연결된다(도 8h 참조).

마지막으로, 상기 단면 동박적층판(108a+109a, 108b+109b)에 회로 패턴(117)을 형성한 후, 서로 다른 동작 전압을 가진 여러 가지 집적회로 칩(IC Chip)(112∼116)이 상기 분할된 상부전극(106a∼106d)과 하부전극(102a∼102d)에 따라 접지 전극(102a∼102d)에 공통으로 연결된 전원 분산형 디커플링 커패시터(제2, 3, 4 커패시터)와 단독으로 연결된 신호 정합용 커패시터(제1커패시터)를 내장한 형태의 커패시터 내장형 다층 인쇄회로 기판이 형성된다(도 8i 참조). 여기서, 도면부호 118은 상기 집적회로(112∼116)와 상기 커패시터들을 연결하는 와이어 본딩을 나타낸다.

이와 같이, 상술한 바에 따라 형성된 커패시터 내장형 인쇄회로기판의 유전체층이 형성된 층은 신호 정합용 커패시터 또는 집적회로 칩을 위한 디커플링 커패시터 역할을 한다.

전술한 바와 같이, 본 발명에 따르면, 고 유전율을 갖는 유전체 세라믹 중에서도 알루미나로 특정하고 원자층 증착법을 이용하여 유전체층을 형성함으로써 원료 물질의 극단적인 표면 반응을 이용하여 기존의 통상의 유전체 세라믹에 요구되는 고온의 공정조건이 아닌 저온의 공정온도(25∼250℃)에서도 알루미나의 고 유전율 특성을 발현시킬 수 있어 실질적으로 기판의 변형이 없는 온도범위에서 수백 내지 수천 nF/inch² 이상의 고 정전용량 특성을 가질 뿐 아니라 우수한 단차 피복성을 갖는 내장형 커패시터의 유전체층을 대면적으로 형성할 수 있다.

또한, 인쇄회로기판 동박층의 표면조도에 기인하여 넓은 표면적을 확보할 수 있어 고 정전용량 값과 함께 기판의 동일 면적 당 보다 높은 정전용량을 갖는 내장형 커패시터를 구현할 수 있다.

나아가, 하부전극이 형성된 동박적층판 상에 원자층 증착법을 통해서 고 유전 물질인 알루미나 막을 수십 내지 수천 Å의 두께로 성막함으로써 고 정전용량 값을 갖는 유전체층을 형성하고, 이어서 상부전극을 형성한 후 인쇄기판공정에서 직접 적층하는 빌드업 공정을 진행할 수 있는 장점이 있다.

이상 본 발명을 바람직한 실시태양을 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 커패시터 내장형 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

전술한 바와 같이, 본 발명은 종래기술에 따른 시트 타입 내장형 커패시터의 복합재료가 아닌 알루미나 유전체 세라믹을 증착하여 커패시터를 제작함으로써 큰 유전용량 값을 발현시킬 수 있다. 또한, 수지 기판인 인쇄회로기판의 변형이 없는 저온에서 유전체층의 성막이 가능하며, 단원자층을 제어하는 화학반응법을 이용함으로써 대면적(405×510)으로의 성막이 가능한 이점이 있다.

아울러, 인쇄회로기판 공정에 접합한 양면 동시 증착이 가능하며, 이는 리드타임(Lead time) 단축과 비용절감 및 생산성을 향상시키는 결과로 초래된다. 뿐만 아니라, 본 발명에 따라 원자층 증착법을 이용하여 형성되는 알루미나 유전체 박막은 균일성이 좋아 커패시터의 응용 분야에 디커플링용의 적용뿐만 아니라 온도특성(COG)이 매우 중요한 신호 정합용에도 적용 가능하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims

(a) 양면 동박적층판의 외층에 하부전극 및 회로 패턴을 포함하는 제1회로층을 형성하는 단계;

(b) 상기 제1회로층 상에 원자층 증착법(atomic layer deposition; ALD)으로 알루미나(Al₂O₃) 막을 증착하여 유전체층을 형성하는 단계;

(c) 상기 유전체층 상에 상부전극 및 회로 패턴을 포함하는 제2회로층을 형성하는 단계;

(d) 상기 제2회로층 상에 단면 동박적층판을 적층하는 단계;

(e) 상기 단면 동박적층판의 소정 부위에 블라인드 비아홀(Blind via-hole; BVH) 및 도통홀(Through hole; TH)을 가공하는 단계; 및

(f) 상기 블라인드 비아홀 및 도통홀을 도금하여 층간을 연결하는 단계;

를 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 방법은 상기 제1회로층 형성단계 전에 양면 동박적층판의 외층에 1∼5㎛의 조도(Ra)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제2항에 있어서, 상기 조도 형성단계는 소프트 에칭(soft etching), 블랙 산 화(black oxide), 브라운 산화(brown oxide), ABC(Acid base chemical), 세라믹 천(ceramic buff) 및 Z-스크러빙(Z-scrubbing) 처리 중 어느 하나 또는 이들을 조합하여 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 제1회로층 형성단계는:

(ⅰ) 양면 동박적층판의 외층에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 하부전극 및 회로 패턴을 형성하는 단계; 및

(ⅱ) 상기 에칭부위에 절연재를 충진시키고 평탄화시키는 단계;

를 포함하여 이루어지는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 방법은 상기 유전체층 형성단계 전에 상기 제1회로층에 Pt, Ir, Au, Ru, Ni, Al, W, Mo, Ta 및 Ti로 이루어진 군으로부터 선택된 적어도 하나의 금속, 또는 이들의 전도성 산화물 또는 전도성 질화물로 된 산화방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 유전체층 형성단계는 트리메틸알루미늄(trimethyl aluminum; TMA)을 소스 가스로 하고 기판 온도를 25∼250℃로 유지하여 원자층 증착법으로 알루미나 막을 증착하여 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제6항에 있어서, 상기 기판 온도가 100∼200℃로 유지되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제7항에 있어서, 상기 기판 온도가 120∼150℃로 유지되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 유전체층 형성단계는 (ⅰ) 트리메틸알루미늄과, (ⅱ) H₂O, H₂O 플라즈마, O₂ 플라즈마 또는 O₃ 산화제의 소스 가스를 순서대로 유입하여 원자층 증착법으로 반복하여 소정의 두께를 갖는 알루미나 막을 증착하여 수행되며, 여기서, 상기 각 소스 가스 유입 중간에 퍼징(purging)을 위한 불활성 기체를 유입시키는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 유전체층 형성단계는:

(ⅰ) 상기 증착된 알루미나 막의 소정부위를 에칭하여 상기 하부전극 상의 일부분을 제외한 나머지 부분의 알루미나 막을 제거하는 단계; 및

(ⅱ) 상기 에칭부위에 절연재를 충진시키고 평탄화시키는 단계;

를 더 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방 법.
제10항에 있어서, 상기 에칭은 (ⅰ) 상기 알루미나 막 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 수행되거나, 또는 (ⅱ) 이온빔 또는 플라즈마를 이용하여 에칭하여 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제4항 또는 제10항에 있어서, 상기 절연재 충진 및 평탄화는 진공인쇄법으로 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 유전체층은 50 내지 5000Å의 두께로 형성되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 제2회로층 형성단계는:

(ⅰ) 상기 유전체층에 무전해 도금(electroless plating) 방법으로 Ni, Cr, Mo 또는 이들이 조합된 금속 시드층(seed layer)을 형성하는 단계;

(ⅱ) 상기 금속 시드층에 전해 도금 방법으로 동도금층을 형성하는 단계; 및

(ⅲ) 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성하는 단계;

를 포함하여 이루어지는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 의 제조방법.
제1항에 있어서, 상기 제2회로층 형성단계는:

(ⅰ) 상기 유전체층에 스크린인쇄(screen printer) 또는 잉크젯 방법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 전도성 페이스트를 도포하는 단계;

(ⅱ) 상기 페이스트를 건조하는 단계; 및

(ⅲ) 상기 건조된 페이스트를 마스크 방법으로 패터닝하여 상부전극 및 회로 패턴을 형성하는 단계;

를 포함하여 이루어지는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 제2회로층 형성단계는:

(ⅰ) 상기 유전체층에 스퍼터링(sputtering) 또는 증착(evaporation) 방법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 금속 시드층을 형성하는 단계;

(ⅱ) 상기 금속 시드층에 전해 도금 방법으로 동도금층을 형성하는 단계; 및

(ⅲ) 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성하는 단계;

를 포함하여 이루어지는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 제2회로층 형성단계는:

(ⅰ) 상기 유전체층에 원자층 증착법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 금속층을 형성하는 단계; 및

(ⅱ) 상기 금속층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성하는 단계;

를 포함하여 이루어지는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 제2회로층 형성단계는:

(ⅰ) 상기 유전체층에 스퍼터링(sputtering) 또는 증착(evaporation) 방법으로 ITO 또는 RuO₂ 산화금속 시드층을 형성하는 단계;

(ⅱ) 상기 산화금속 시드층에 전해 도금 방법으로 동도금층을 형성하는 단계; 및

(ⅲ) 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성한 후, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성하는 단계;

를 포함하여 이루어지는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
제1항에 있어서, 상기 단면 동박적층판은 빌드업(Build up) 공정을 이용하여 적층되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
(a) 외층에 하부전극 및 회로 패턴을 포함하는 제1회로층이 형성되는 양면 동박적층판;

(b) 상기 동박적층판의 제1회로층 상에 원자층 증착법으로 알루미나 막을 증착하여 형성되는 유전체층;

(c) 상기 유전체층 상에 형성되며, 상부전극 및 회로 패턴을 포함하는 제2회로층;

(d) 상기 제2회로층 상에 적층되는 단면 동박적층판;

(e) 상기 단면 동박적층판의 소정부위에 가공되는 블라인드 비아홀 및 도통홀; 및

(f) 상기 블라인드 비아홀 및 도통홀에 도금되는 도금층;

을 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 제1회로층은 하부전극, 회로패턴, 및 상기 하부전극과 회로패턴 사이에 위치하는 에칭부위에 충진되어 평탄화되는 절연재를 포함하여 이루어지는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 유전체층은 트리메틸알루미늄(trimethyl aluminum; TMA)을 소스 가스로 하고 기판 온도를 25∼250℃로 유지하여 원자층 증착법으로 알 루미나 막을 증착하여 되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 알루미나 막은 상기 제1회로층 상의 전체 부위에 형성되거나 또는 소정부위가 에칭되어 상기 제1회로층 중 하부전극 상의 일부분에만 형성되며, 상기 알루미나 막이 하부전극 상의 일부분에만 형성되는 경우에는 상기 유전체층이 상기 알루미나 막 에칭부위에 충진되어 평탄화되는 절연재를 더 포함하여 이루어지는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 유전체층의 두께는 50 내지 5000Å인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 제2회로층은 상기 유전체층에 무전해 도금 방법으로 Ni, Cr, Mo 또는 이들이 조합된 금속 시드층을 형성하고, 상기 금속 시드층에 전해 도금 방법으로 동도금층을 형성한 다음, 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성하고, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성하여 되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 제2회로층은 상기 유전체층에 스크린인쇄 또는 잉크젯 방법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 전도성 페이스트를 도포하고 건조한 다음, 상기 건조된 페이스트를 마스크 방법으로 패터닝하여 상부전극 및 회 로 패턴을 형성하여 되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 제2회로층은 상기 유전체층에 스퍼터링 또는 증착 방법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 금속 시드층을 형성하고, 상기 금속 시드층에 전해 도금 방법으로 동도금층을 형성한 다음, 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성하고, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성하여 되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 제2회로층은 상기 유전체층에 원자층 증착법으로 Ru, Cu, Ni, Cr, Mo 또는 이들이 조합된 금속층을 형성한 다음, 상기 금속층 상에 소정의 드라이 필름 패턴을 형성하고, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성하여 되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 제2회로층은 상기 유전체층에 스퍼터링 또는 증착 방법으로 ITO 또는 RuO₂ 산화금속 시드층을 형성하고, 상기 산화금속 시드층에 전해 도금 방법으로 동도금층을 형성한 다음, 상기 동도금층 상에 소정의 드라이 필름 패턴을 형성하고, 노광 및 현상을 통해서 에칭하여 상부전극 및 회로 패턴을 형성하여 되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 동박적층판의 외층에는 1∼5㎛의 조도(Ra)가 더 형성되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 제1회로층 상에는 Pt, Ir, Au, Ru, Ni, Al, W, Mo, Ta 및 Ti로 이루어진 군으로부터 선택된 적어도 하나의 금속, 또는 이들의 전도성 산화물 또는 전도성 질화물로 된 산화방지층이 더 형성되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제20항에 있어서, 상기 유전체층이 형성된 층은 신호 정합용 커패시터 또는 집적회로 칩을 위한 디커플링 커패시터 역할을 하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.