KR101078665B1 - 초박형 인쇄회로기판 및 제조방법 - Google Patents

초박형 인쇄회로기판 및 제조방법 Download PDF

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Abstract

절연 기재층 상에 폴리이미드층의 패턴들을 형성하고, 폴리이미드층 패턴들 사이를 채우는 제1회로 패턴들을 형성한 후, 폴리이미드층 패턴 및 제1회로 패턴들 상을 덮는 층간절연층을 적층하고, 층간절연층 상에 도금 및 식각 과정으로 제2회로 패턴들을 형성한다. 제2회로 패턴들 중 일부를 노출하는 솔더 마스크(solder mask)를 형성하는 초박형 인쇄회로기판 제조방법 및 이에 따른 인쇄회로기판 구조를 제시한다.

Description

초박형 인쇄회로기판 및 제조방법{Ultra thin PCB and manufacturing method for the same}
본 발명은 인쇄회로기판(PCB) 기술에 관한 것으로, 특히, 초박형 인쇄회로기판 및 제조방법에 관한 것이다.
전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 특히, 휴대폰이나 휴대 컴퓨터 등과 같은 휴대 단말 기기의 두께를 줄이기 위해, 이에 탑재되는 부품의 두께 감소가 크게 요구되고 있다. 부품의 소형화를 위해서 부품 패키지(package)의 두께를 감소시키는 요구가 증대되고 있고, 이에 따라, 소자들이 실장되는 인쇄회로기판(PCB)의 전체 두께 또한 얇게 요구되고 있다. 즉, 경박 다기능화 되어 가고 있는 전자 제품에서 PCB의 전제 두께는 중요한 역할을 한다. 4층 배선 구조를 가지는 PCB 제품의 경우 현재 대략 0.190㎛ 두께(T)의 PCB 제품이 요구되고 있으나, 점차 더 얇은 0.130㎛ 내지 0.100㎛ 두께의 PCB 개발이 요구되고 있다.
PCB의 전체 두께가 매우 얇은 초박형 다층 기판은 제조할 경우, 회로 패턴을 형성한 후 프리프레그(prepreg)층에 회로 패턴을 매립하는 매립 방식에, 층간 또는 패턴들 간의 오정렬 문제가 심각해 질 수 있다. 마주보는 두 층의 회로 패턴들이 프리프레그층에 매립될 때, 가해지는 압력이나 프리프레그층 내에 유발된 전단력에 의해서, 마주보는 두 회로 패턴들의 상대적인 위치가 틀어져 오정렬될 수 있다. 또한 동일 배선층 내에서의 이웃하는 두 회로 패턴 간의 상대적 위치 정렬이 특어져 상호 이격 간격이 확보되지 못할 수 있다. PCB 두께가 상대적으로 두꺼울 경우에 이러한 오정렬 마진(margin)이 확보될 수 있지만, 0.130㎛ 이하 두께(T)의 초박형 PCB의 경우 오정렬 마진의 확보가 어려워, 서로 다른 층들의 회로 패턴들 간의 오정렬 또는 동일 층 내의 이격된 두 회로 패턴들 간의 오정렬에 의해 패턴들 간의 신호 간섭이 유발되어 전기적 신뢰성을 확보하기가 어렵다. 따라서, 보다 얇은 PCB 제품을 구현하기 위해서는, 서로 다른 층의 회로 패턴들 또는 상호 이격된 회로 패턴들의 상호 정렬을 보다 정교하게 확보하면서도, 배선층들 간 또는 회로 패턴들 간의 절연 특성을 확보할 수 있는 기술 개발이 요구된다.
본 발명은 회로 패턴들 간의 정렬 정확보를 확보할 수 있는 초박형 인쇄회로기판(PCB) 제조방법 및 이에 따른 PCB 구조를 제시하고자 한다.
본 발명의 일 관점은, 절연 기재층 상에 폴리이미드층의 패턴들을 형성하는 단계; 상기 폴리이미드층 패턴들 사이를 채우는 제1회로 패턴들을 형성하는 단계; 상기 폴리이미드층 패턴 및 제1회로 패턴들 상을 덮는 층간절연층을 적층하는 단계; 상기 층간절연층 상에 도금 및 식각 과정으로 제2회로 패턴들을 형성하는 단계; 및 상기 제2회로 패턴들 중 일부를 노출하는 솔더 마스크(solder mask)를 형성하는 단계를 포함하는 초박형 인쇄회로기판 제조방법을 제시한다.
상기 절연 기재층은 에폭시 기판을 포함할 수 있다.
상기 폴리이미드층의 패턴들은 상기 절연 기재층의 상면 및 하면 상에 형성되어 상기 제1회로 패턴들이 상기 절연 기재층의 상면 및 하면에 위치하게 할 수 있다.
상기 폴리이미드층의 패턴들을 형성하는 단계는 상기 절연 기재층 상에 필름(film) 형태의 폴리이미층을 라미네이트(laminate)하는 단계; 및 상기 폴리이미드층을 노광 및 현상하여 상기 폴리이미드층 패턴을 형성하는 단계를 포함할 수 있다.
상기 폴리이미드층을 라미네이트하는 단계 이전에 상기 절연 기재층을 관통하는 관통홀을 형성하는 단계를 더 포함할 수 있다.
상기 관통홀을 형성한 후 상기 제1회로 패턴들을 형성하기 위해 상기 폴리이미드층의 패턴들 사이를 채우고 상기 관통홀의 측벽을 덮는 도금층을 도금하는 단계; 및 상기 폴리이미드층 패턴의 상측 표면이 노출되게 상기 도금층을 에치 백하여 상기 제1회로 패턴들 및 상기 관통홀 측벽의 연결 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제1회로 패턴을 형성하는 단계는 상기 폴리이미드층의 패턴들 사이를 채우는 도금층을 도금하는 단계; 및 상기 폴리이미드층 패턴의 상측 표면이 노출되게 상기 도금층을 평탄화하는 단계를 포함할 수 있다.
상기 평탄화 단계는 상기 도금층을 그라인딩(grinding)하거나 습식 또는 건식 에치백(etch back)하는 단계를 포함할 수 있다.
상기 층간절연층을 적층하는 단계는 동박(Cu foil)이 부착된 프리프레그(prepreg) 기판을 상기 제1회로 패턴들을 덮게 가열 압착하는 단계를 포함할 수 있다.
본 발명의 다른 일 관점은, 절연 기재층 상에 형성된 폴리이미드층의 패턴들; 상기 폴리이미드층 패턴들 사이를 채우는 제1회로 패턴들; 상기 폴리이미드층 패턴 및 제1회로 패턴 상을 덮는 층간절연층; 상기 층간절연층 상에 도금 및 식각 과정으로 형성된 제2회로 패턴들; 및 상기 제2회로 패턴들 중 일부를 노출하는 솔더 마스크(solder mask)를 포함하는 초박형 인쇄회로기판을 제시한다.
본 발명의 다른 일 관점은, 절연 기재층에 관통홀을 형성하는 단계; 상기 절연 기재층 상에 상기 절연 기재층의 표면 일부 및 상기 관통홀을 노출하는 폴리이미드층의 패턴들을 형성하는 단계; 상기 폴리이미드층 패턴들 사이를 채우는 제1회로 패턴들 및 상기 관통홀의 측벽에 부착되는 연결 패턴을 형성하는 단계; 상기 폴리이미드층 패턴 및 제1회로 패턴들 상을 덮고 상기 연결 패턴이 형성된 상기 관통홀을 채우는 층간절연층을 적층하는 단계; 상기 층간절연층에 상기 제1회로 패턴들을 노출하는 비아홀(via hole)들을 형성하는 단계; 상기 층간절연층 상에 상기 비아홀들을 채우는 제1도금층을 형성하는 단계; 상기 제1도금층을 선택적으로 식각하여 상기 비아홀을 채우는 비아들 및 상기 제2회로 패턴들 형성하는 단계; 및 상기 제2회로 패턴들 중 일부를 노출하는 솔더 마스크(solder mask)를 형성하는 단계를 포함하는 초박형 인쇄회로기판 제조방법을 제시한다.
상기 제1회로 패턴 및 상기 연결 패턴을 형성하는 단계는 상기 폴리이미드층의 패턴들 사이를 채우고 상기 관통홀의 측벽을 덮는 제2도금층을 도금하는 단계; 및 상기 폴리이미드층 패턴의 상측 표면이 노출되게 상기 제2도금층을 평탄화하는 단계를 포함할 수 있다.
상기 평탄화 단계는 상기 제2도금층을 그라인딩(grinding)하거나 습식 또는 건식 에치백(etch back)하는 단계를 포함할 수 있다.
상기 층간절연층을 적층하는 단계는 동박(Cu foil)이 부착된 프리프레그(prepreg) 기판을 상기 제1회로 패턴들을 덮고 상기 관통홀을 채우게 가열 압착하는 단계를 포함할 수 있다.
상기 비아들 및 상기 제2회로 패턴들 형성하는 단계는 상기 제1도금층 상에 드라이 필름(dry film)을 라미네이트하는 단계; 상기 드라이 필름을 노광 및 현상하여 드라이 필름 패턴을 형성하는 단계; 및 상기 드라이 필름 패턴에 의해 노출된 상기 제1도금층 부분을 선택적으로 식각 제거하는 단계를 포함할 수 있다.
본 발명의 다른 일 관점은, 관통홀을 가지는 절연 기재층; 상기 절연 기재층 상에 상기 절연 기재층의 표면 일부 및 상기 관통홀을 노출하는 폴리이미드층의 패턴들; 상기 폴리이미드층 패턴들 사이를 채우는 제1회로 패턴들; 상기 관통홀의 측벽에 부착되는 연결 패턴; 상기 폴리이미드층 패턴 및 제1회로 패턴들 상을 덮고 상기 연결 패턴이 형성된 상기 관통홀을 채우며 상기 제1회로 패턴들의 일부 표면을 노출하는 비아홀을 가지는 층간절연층; 상기 비아홀들을 채우는 비아들 및 상기 층간절연층 상의 제2회로 패턴들; 및 상기 제2회로 패턴들 중 일부를 노출하는 솔더 마스크(solder mask)를 포함하는 초박형 인쇄회로기판을 제시한다.
상기 폴리이미드층의 패턴들은 상기 절연 기재층의 상면 및 하면 상에 형성되어 상기 제1회로 패턴들 및 상기 제2회로 패턴들이 상기 절연 기재층의 상면 및 하면 상에 위치하게 할 수 있다.
본 발명에 따르면 전체 두께가 0.130㎛ 이하의 초박형 인쇄회로기판(PCB)를 제공할 수 있다. 또한, 회로 패턴들 간의 정렬 정확보를 확보할 수 있는 초박형 인쇄회로기판(PCB) 제조방법 및 이에 따른 PCB 구조를 제시할 수 있다.
도 1 내지 도 8은 본 발명의 제1실시예에 따른 초박형 PCB 및 제조방법을 보여주는 도면들이다.
도 9 내지 도 23은 본 발명의 제2실시예에 따른 초박형 PCB 및 제조방법을 보여주는 도면들이다.
본 발명은 변성 폴리이미드(PI: polyimide) 또는 감광성 PI를 이용하여 회로 패턴의 이미지(image)를 음각으로 형성한 후, 구리(Cu) 도금으로 회로 패턴을 형성하는 방법을 제시한다. PI층은 회로 패턴의 주위에 회로 패턴들 사이를 채우게 잔존하여, 회로 패턴들을 고정 및 절연시키는 절연층으로 사용된다. 따라서, 배선 회로 패턴의 매립이 불필요하며, 회로 패턴을 절연층 내에 매립할 때 유발되는 회로 패턴들의 정렬 틀어짐이 근원적으로 억제된다. 따라서, 회로 패턴들 간의 오정렬의 발생을 억제하여 신호 간섭을 근원적으로 해소하여 신뢰성을 제고할 수 있다. 또한, PI층의 두께에 의존하여 회로 패턴의 층 두께가 구현되므로, PI층의 두께 조절에 의한 회로 패턴의 두께에 대한 미세한 조정이 가능하다. 따라서, 회로 패턴의 두께를 보다 얇으면서도 PCB 전체에 걸쳐 균일한 두께가 유지되도록 할 수 있다. 이에 따라, 4층 이상의 배선층을 구비하는 작고 가벼우며 또한 0.130㎛ 또는 0.100㎛의 매우 얇은 초박형 인쇄회로기판(PCB)을 구현할 수 있다.
도 1 내지 도 8은 본 발명의 제1실시예에 따른 PCB 및 제조방법을 보여준다.
도 1을 참조하면, 절연 기재층(100)으로 판형 에폭시(epoxy) 필름 또는 기판을 도입한다. 절연 기재층(100)은 단단한(rigid) 기판이거나 플렉시블(flexible) 기판 형태로 도입될 수 있다. PCB 전체 두께가 0.130㎛ 또는 0.100㎛와 같이 초박형인 점을 고려하여, 절연 기재층(100)은 30㎛ 또는 그 이하의 두께 예컨대 대략 20㎛의 얇은 두께로 도입될 수 있다.
절연 기재층(100) 상에 변성 폴리이미드(PI)층(200)을 형성한다. 이때, 변성 PI층(200)은 감광성 PI층으로 필름 형태로 도입되며, 필름 형태의 PI층(200)을 절연 기재층(100) 표면에 라미네이트(laminate)하여 부착할 수 있다. 이러한 PI층(200)은 감광성 절연체로서 노광 과정에 의해서 이미지 전사가 가능하며, 이미지 노광 후 현상으로 패터닝이 가능하다. 또한, 절연체로서 회로 패턴들 사이를 절연하는 절연층으로 사용될 수 있다. PI층(200)은 대략 10㎛ 또는 그 이하의 두께의 필름으로 라미네이트될 수 있으며, 형성하고자 하는 제1회로 패턴의 두께를 고려하여 필름의 두께는 결정된다. PI층(200)이 필름 형태로 도입되므로, 전체 필름 두께는 보다 균일한 두께 분포를 가질 수 있고, 이에 따라, PI층(200)의 두께에 의존하여 그 두께가 결정되는 제1회로 패턴은 PCB 전체에 걸쳐 보다 균일한 두께를 가질 수 있다.
PI층(200)은 다층 PCB 구조 또는 다층 빌트 업(build up) PCB 구조를 위해, 절연 기재층(100)의 상면 및 하면에 라미네이트될 수 있다. 즉, 상면 PI층(201) 및 하면 PI층(203)이 라미네이트될 수 있다.
도 2를 참조하면, 노광 과정으로 제1회로 패턴이 형성될 공간의 이미지를 PI층(200)에 전사하고, 노광 후 현상하여, 폴리이미드층 패턴(210)을 형성한다. PI층 패턴(210)들 사이의 오픈(open) 부분(212)은 후속 과정에서 도금층이 채워져 제1회로 패턴의 형상을 부여하게 되므로, PI층 패턴(210)은 제1회로 패턴을 위한 몰드(mold) 또는 형틀(template)로 이용된다.
도 3을 참조하면, PI층 패턴(210)들 사이의 오픈 부분(212)을 채우게 제1도금층(300)을 형성한다. 제1도금층(300)은 구리 도금 과정으로 형성될 수 있으며, 오픈 부분(212)이 완전히 채워지게, 채워지는 부분이 PI층 패턴(210) 위로 올라올 때까지 오버(over) 도금할 수 있다. PI층 패턴(210)이 절연 기재층(100)의 상면 및 하면 상에 형성되므로, 제1도금층(300) 또는 상면 제1도금층(301) 및 하면 제1도금층(303)으로 절연 기재층(100) 양면에 형성된다.
도 4를 참조하면, 폴리이미드층 패턴(210)의 상측 표면이 노출되게 제1도금층(300)을 평탄화하여, 제1회로 패턴(310)을 형성한다. 평탄화 과정은 PI층(210)을 몰드로 이용하여 제1회로 패턴(310)을 패터닝하는 과정으로, 습식 식각이나 스퍼터링(sputtering)과 같은 건식 에치 백(etch back) 과정으로 수행될 수 있다. 또는 제1도금층(300)을 그라인딩(grinding)과 같은 연마 과정으로 연마할 수 있다. 평탄화 과정은 PI층 패턴(210)의 상측 표면에서 종료되므로, 패터닝되는 제1회로 패턴(310)의 두께는 PI층 패턴(210)의 두께에 의존한다. PI층(310) 패턴이 PI층 필름으부터 형성되어 균일한 두께 분포를 가지므로, 제1회로 패턴(310) 또한 상당히 균일한 두께로 정밀한 두께 분포를 가진다. 이에 따라, 설계 시 설정된 제1회로 패턴(310)의 두께에 정밀하게 부합되는 두께를 제1회로 패턴(310)은 구현할 수 있다. 또한, 제1회로 패턴(310)의 두께가 10㎛ 또는 그 이하의 수 ㎛ 두께로 얇아지더라도, PI층 패턴(210)이 노광 및 현상에 의해서 높은 정밀도를 가지며 패터닝되므로, 제1회로 패턴(310)은 매우 정교하고 미세한 패턴으로 형성될 수 있다. 이에 따라, 보다 얇은 두께의 PCB 구조를 구현할 수 있다. 제1회로 패턴(310)은 절연 기재층(100)의 양면에 각각 상면 제1회로 패턴(311) 및 하면 제1회로 패턴(313)으로 형성되어, 2층 회로 배선 구조가 구현될 수 있다.
도 5를 참조하면, 제1회로 패턴(310)을 절연하는 층간 절연층으로서 절연층(400)을 상면의 상면 층간절연층(401) 및 하면의 하면 층간절연층(403)으로 형성한다. 층간절연층(400)은 프리프레그(prepreg) 기판을 가열 가압으로 부착하여 형성할 수 있다. 프리프레그 기판의 표면에는 동박(Cu foil: 500)이 구비되어 함께 부착될 수도 있다. 결과적인 층간절연층(400)은 대략 20㎛ 두께나 그 이하의 10㎛ 두께의 얇은 두께로 형성될 수 있다.
도 6을 참조하면, 층간절연층(400) 상에 제2도금층을 구리 도금으로 형성하고, 이미지(image) 전사 및 선택적 식각으로 패터닝하여 제2회로 패턴(510)을 형성한다. 이러한 제2회로 패턴((510)을 형성하는 과정은 SAP 과정을 채용하여 수행할 수 있다. 제2회로 패턴(510)은 상면의 상면 제2회로 패턴(511) 및 하면의 제2회로 패턴(513)으로 형성되어, 전체적으로 4층의 배선 구조를 가지는 PCB 구조가 구현될 수 있다.
도 7을 참조하면, 제2회로 패턴(510)들 중 일부를 덮어 보호하고, 외부 회로나 또는 반도체 칩과 연결될 제2회로 패턴(510)의 다른 부분을 노출하는 솔더 마스크(solder mask: 600)를 형성한다. 솔더 마스크(600)는 회로 보호를 위해서 솔더 레지스트(solder resist)로 형성된다.
도 8을 참조하면, 솔더 마스크(600)에 의해서 노출된 제2회로 패턴(510) 부분 상에 솔더 볼(soder ball)과 같은 연결 부분을 위한 연결 패드층(700)을 형성한다. 연결 패드층(700)은 니켈/금(Ni/Au) 합금층이나 금(Au)층을 도금하여 형성할 수 있다.
상술한 바와 같은 본 발명의 제1실시예에 따른 PCB는 제1회로 패턴(310)이 절연층에 함침되어 매립되는 것이 아니라, PI층 패턴(210)이 형성된 결과물에 도금되어 PI층 패턴(210) 사이를 채우게 형성된다. 따라서, 매립 또는 함침 시 유발되는 전단력에 의한 제1회로 패턴(310)의 위치 이탈 또는 정렬 틀어짐이 유효하게 억제될 수 있다. 따라서, PCB 기판의 얇아짐에 따라 점차 심각해지는 패턴 오정렬에 의한 신호 간섭 현상 및 이에 따른 신뢰성 저하를 방지할 수 있다. 또한, 제1회로 패턴(310)의 두께는 PI층(200)의 두께에 의해 결정되므로, PI층의 두께가 필름 형태로 매우 정교하고 균일하게 제어될 수 있어, 제1회로 패턴(310)의 두께 또한 매우 균일하고 정밀한 수치로 구현될 수 있다. 이에 따라, 초박형 PCB 구조가 구현될 수 있다.
도 9 내지 도 23은 본 발명의 제2실시예에 따른 PCB 및 제조방법을 보여주는 도면들이다.
도 9를 참조하면, 절연 기재층(1100)으로 판형 에폭시(epoxy) 필름 또는 기판을 도입한다.
도 10을 참조하면, 절연 기재층(1100)을 관통하는 관통홀(1101)을 기계적인 드릴(drill) 과정과 같은 드릴 공정으로 형성한다. 이러한 관통홀(1101)은 기재층(1100) 상면 및 하면 상에 각기 형성될 회로 패턴들을 연결시키기 위해서 도입될 수 있다.
도 11을 참조하면, 절연 기재층(1100) 상에 변성 폴리이미드(PI)층(1200)을 상명 PI층(1201) 및 하면 PI층(1203)으로 필름 라미네이트로 부착한다.
도 12를 참조하면, PI층(1200)을 노광 및 현상하여 PI층 패턴(1210)을 형성한다. PI층 패턴(1210)은 절연 기재층(1100)의 표면 일부를 노출하는 오픈 부분(1212)를 제공하고, 또한, 관통홀(1101)을 노출하게 패터닝되어 형성된다.
도 13을 참조하면, PI층 패턴(1210)들 사이의 오픈 부분(1212)을 채우고, 또한, 관통홀(1101)의 측벽(1102) 상을 덮게 연장되게 제1도금층(1300)을 형성한다. 제1도금층(1300)은 구리 도금 과정으로 형성될 수 있다. 도금 후 제1도금층(1300) 표면을 플래시 에칭(flash etching)으로 미세하게 식각할 수 있다.
도 14를 참조하면, 폴리이미드층 패턴(1210)의 상측 표면이 노출되게 제1도금층(1300)을 평탄화하여, 제1회로 패턴(1310)을 형성한다. 이때, 제1회로 패턴(1310)은 절연 기재층(1100)의 양면에 각각 상면 제1회로 패턴(1311) 및 하면 제1회로 패턴(1313)으로 형성되어, 2층 회로 배선 구조가 구현될 수 있으며, 이들은 관통홀(1101) 측벽(1102) 상에 잔존하게 되는 연결 패턴(1320)에 의해서 전기적으로 연결될 수 있다. 연결 패턴(1320)은 절연 기재층(1100) 상면 및 하면 상의 제1회로 패턴(1310)들을 상호 연결시키기 위해서 형성된다. 연결 패턴(1320)의 두께를 보다 신뢰성있게 확보하기 위해서, 평탄화 과정은 등방성인 습식 식각 보다는 이방성 식각인 건식 식각으로 수행되거나 또는 연마 과정으로 수행될 수 있다.
도 15를 참조하면, 제1회로 패턴(1310)을 절연하는 층간 절연층으로서 절연층(1400)을 상하 양면 상에 형성한다. 층간절연층(1400)은 프리프레그(prepreg) 기판을 절연 기재층(1100)의 양면 상에 도입하고, 상호 압착되게 가열 가압하여 형성할 수 있다. 이때, 프리프레그의 절연 물질은 관통홀(1101)을 채우게 흘러들어 관통홀(1101)을 채우는 부분(1410)이 구현된다. 프리프레그 기판의 표면에는 동박(Cu foil: 1500)이 구비되어 함께 부착될 수도 있다. 결과적인 층간절연층(1400)은 대략 20㎛ 두께나 그 이하의 10㎛ 두께의 얇은 두께로 형성될 수 있다.
도 16을 참조하면, 동박(1500) 부분을 완전히 제거하는 습식 식각을 수행할 수 있다.
도 17을 참조하면, 층간절연층(1400)에 제1회로 패턴(1310)의 표면을 노출하는 비아홀(via hole: 1415)들을 형성한다. 이때, 선택적 식각이 사용될 수 있으나, 레이저 드릴(laser drill) 과정으로 층간절연층(1400) 부분을 제거하여 관통하는 비아홀(1415)을 형성한다.
도 18을 참조하면, 층간절연층(1400) 상에 제2도금층(1500)을 구리 도금으로 형성한다. 제2도금층(1500)은 비아홀(1415)을 채우게 형성된다.
도 19를 참조하면, 제2도금층(1500) 상에 제2도금층(1500)의 선택적 식각을 위한 마스크층으로 드라이 필름(dry film: 1550)을 라미네이트한다.
도 20을 참조하면, 드라이 필름(1550)을 이미지 전사를 위한 노광을 수행하고, 이후에 현상하여 드라이 필름 패턴(1551)을 형성한다.
도 21을 참조하면, 드라이 필름 패턴(1551)을 식각 마스크로 이용하는 습식 식각 또는 건식 식각을 수행하여, 노출된 제2도금층(1500) 부분을 선택적으로 식각 제거한다. 이에 따라, 제2도금층(1500)이 제2회로 패턴(1510)으로 패터닝된다. 이때, 비아홀(1415)를 채우는 부분은 전기적 연결을 위한 비아(1501)으로 잔존하게 된다. 이후에, 드라이 필름 패턴(1551)을 스트립(strip) 제거한다. 제2회로 패턴(1510)은 상면의 상면 제2회로 패턴(1511) 및 하면 제2회로 패턴(1513)의 2층 구조로 형성된다.
도 22를 참조하면, 제2회로 패턴(1510)들 중 일부를 덮어 보호하고, 외부 회로나 또는 반도체 칩과 연결될 제2회로 패턴(1510)의 다른 부분을 노출하는 솔더 마스크(solder mask: 1600)를 형성한다.
도 23을 참조하면, 솔더 마스크(1600)에 의해서 노출된 제2회로 패턴(1510) 부분 상에 솔더 볼(soder ball)과 같은 연결 부분을 위한 연결 패드층(1700)을 형성한다. 연결 패드층(1700)은 금(Au)층을 도금하여 형성할 수 있다.
상술한 바와 같은 본 발명의 제2실시예에 따른 PCB는 상면 제1회로 패턴(1311)과 하면 제1회로 패턴(1313)이 연결 패턴(1320) 연결되고, 비아(1501)에 의해 제1회로 패턴(1310)과 제2회로 패턴(1510)이 전기적으로 연결되는 4층 배선층 구조의 PCB가 구현될 수 있다. 제1회로 패턴(1310)이 절연층에 함침되어 매립되는 것이 아니라, PI층 패턴(1210)이 형성된 결과물에 도금되어 PI층 패턴(1210) 사이를 채우게 형성된다. 따라서, 매립 또는 함침 시 유발되는 전단력에 의한 제1회로 패턴(1310)의 위치 이탈 또는 정렬 틀어짐이 유효하게 억제될 수 있다. 따라서, PCB 기판의 얇아짐에 따라 점차 심각해지는 패턴 오정렬에 의한 신호 간섭 현상 및 이에 따른 신뢰성 저하를 방지할 수 있다. 또한, 제1회로 패턴(1310)의 두께는 PI층(1200)의 두께에 의해 결정되므로, PI층의 두께가 필름 형태로 매우 정교하고 균일하게 제어될 수 있어, 제1회로 패턴(1310)의 두께 또한 매우 균일하고 정밀한 수치로 구현될 수 있다. 이에 따라, 초박형 PCB 구조가 구현될 수 있다.
100, 1100: 절연 기재층, 1101: 관통홀,
210, 1210: PI층 패턴, 310, 1310: 제1회로 패턴,
1320: 연결 패턴, 400, 1400: 층간절연층,
510, 1510: 제2회로 패턴, 1501: 연결 비아,
1600: 솔더 마스크.

Claims (20)

  1. 절연 기재층 상에 폴리이미드층의 패턴들을 형성하는 단계;
    상기 폴리이미드층 패턴들 사이를 채우는 제1회로 패턴들을 형성하는 단계;
    상기 폴리이미드층 패턴 및 제1회로 패턴들 상을 덮는 층간절연층을 적층하는 단계;
    상기 층간절연층 상에 도금 및 식각 과정으로 제2회로 패턴들을 형성하는 단계; 및
    상기 제2회로 패턴들 중 일부를 노출하는 솔더 마스크(solder mask)를 형성하는 단계를 포함하는 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 절연 기재층은
    에폭시 기판을 포함하는 인쇄회로기판 제조방법.
  3. 제1항에 있어서,
    상기 폴리이미드층의 패턴들은
    상기 절연 기재층의 상면 및 하면 상에 형성되어 상기 제1회로 패턴들이 상기 절연 기재층의 상면 및 하면에 위치하게 하는 인쇄회로기판 제조방법.
  4. 제1항에 있어서,
    상기 폴리이미드층의 패턴들을 형성하는 단계는
    상기 절연 기재층 상에 필름(film) 형태의 폴리이미층을 라미네이트(laminate)하는 단계; 및
    상기 폴리이미드층을 노광 및 현상하여 상기 폴리이미드층 패턴을 형성하는 단계를 포함하는 인쇄회로기판 제조방법.
  5. 제4항에 있어서,
    상기 폴리이미드층을 라미네이트하는 단계 이전에
    상기 절연 기재층을 관통하는 관통홀을 형성하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  6. 제5항에 있어서,
    상기 관통홀을 형성한 후 상기 제1회로 패턴들을 형성하기 위해 상기 폴리이미드층의 패턴들 사이를 채우고 상기 관통홀의 측벽을 덮는 도금층을 도금하는 단계; 및
    상기 폴리이미드층 패턴의 상측 표면이 노출되게 상기 도금층을 에치 백하여 상기 제1회로 패턴들 및 상기 관통홀 측벽의 연결 패턴을 형성하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  7. 제1항에 있어서,
    상기 제1회로 패턴을 형성하는 단계는
    상기 폴리이미드층의 패턴들 사이를 채우는 도금층을 도금하는 단계; 및
    상기 폴리이미드층 패턴의 상측 표면이 노출되게 상기 도금층을 평탄화하는 단계를 포함하는 인쇄회로기판 제조방법.
  8. 제7항에 있어서,
    상기 평탄화 단계는
    상기 도금층을 그라인딩(grinding)하거나 습식 또는 건식 에치백(etch back)하는 단계를 포함하는 인쇄회로기판 제조방법.
  9. 제1항에 있어서,
    상기 층간절연층을 적층하는 단계는
    동박(Cu foil)이 부착된 프리프레그(prepreg) 기판을 상기 제1회로 패턴들을 덮게 가열 압착하는 단계를 포함하는 인쇄회로기판 제조방법.
  10. 절연 기재층 상에 형성된 폴리이미드층의 패턴들;
    상기 폴리이미드층 패턴들 사이를 채우는 제1회로 패턴들;
    상기 폴리이미드층 패턴 및 제1회로 패턴 상을 덮는 층간절연층;
    상기 층간절연층 상에 도금 및 식각 과정으로 형성된 제2회로 패턴들; 및
    상기 제2회로 패턴들 중 일부를 노출하는 솔더 마스크(solder mask)를 포함하는 인쇄회로기판.
  11. 제10항에 있어서,
    상기 폴리이미드층의 패턴들은
    상기 절연 기재층의 상면 및 하면 상에 형성되어 상기 제1회로 패턴들이 상기 절연 기재층의 상면 및 하면에 위치하는 인쇄회로기판.
  12. 절연 기재층에 관통홀을 형성하는 단계;
    상기 절연 기재층 상에 상기 절연 기재층의 표면 일부 및 상기 관통홀을 노출하는 폴리이미드층의 패턴들을 형성하는 단계;
    상기 폴리이미드층 패턴들 사이를 채우는 제1회로 패턴들 및 상기 관통홀의 측벽에 부착되는 연결 패턴을 형성하는 단계;
    상기 폴리이미드층 패턴 및 제1회로 패턴들 상을 덮고 상기 연결 패턴이 형성된 상기 관통홀을 채우는 층간절연층을 적층하는 단계;
    상기 층간절연층에 상기 제1회로 패턴들을 노출하는 비아홀(via hole)들을 형성하는 단계;
    상기 층간절연층 상에 상기 비아홀들을 채우는 제1도금층을 형성하는 단계;
    상기 제1도금층을 선택적으로 식각하여 상기 비아홀을 채우는 비아들 및 제2회로 패턴들 형성하는 단계; 및
    상기 제2회로 패턴들 중 일부를 노출하는 솔더 마스크(solder mask)를 형성하는 단계를 포함하는 인쇄회로기판 제조방법.
  13. 제12항에 있어서,
    상기 폴리이미드층의 패턴들은
    상기 절연 기재층의 상면 및 하면 상에 형성되어 상기 제1회로 패턴들이 상기 절연 기재층의 상면 및 하면에 위치하게 하는 인쇄회로기판 제조방법.
  14. 제12항에 있어서,
    상기 폴리이미드층의 패턴들을 형성하는 단계는
    상기 절연 기재층 상에 필름(film) 형태의 폴리이미층을 라미네이트(laminate)하는 단계;
    상기 폴리이미드층을 노광 및 현상하여 상기 폴리이미드층 패턴을 형성하는 단계를 포함하는 인쇄회로기판 제조방법.
  15. 제12항에 있어서,
    상기 제1회로 패턴 및 상기 연결 패턴을 형성하는 단계는
    상기 폴리이미드층의 패턴들 사이를 채우고 상기 관통홀의 측벽을 덮는 제2도금층을 도금하는 단계; 및
    상기 폴리이미드층 패턴의 상측 표면이 노출되게 상기 제2도금층을 평탄화하는 단계를 포함하는 인쇄회로기판 제조방법.
  16. 제15항에 있어서,
    상기 평탄화 단계는
    상기 제2도금층을 그라인딩(grinding)하거나 습식 또는 건식 에치백(etch back)하는 단계를 포함하는 인쇄회로기판 제조방법.
  17. 제12항에 있어서,
    상기 층간절연층을 적층하는 단계는
    동박(Cu foil)이 부착된 프리프레그(prepreg) 기판을 상기 제1회로 패턴들을 덮고 상기 관통홀을 채우게 가열 압착하는 단계를 포함하는 인쇄회로기판 제조방법.
  18. 제12항에 있어서,
    상기 비아들 및 상기 제2회로 패턴들 형성하는 단계는
    상기 제1도금층 상에 드라이 필름(dry film)을 라미네이트하는 단계;
    상기 드라이 필름을 노광 및 현상하여 드라이 필름 패턴을 형성하는 단계; 및
    상기 드라이 필름 패턴에 의해 노출된 상기 제1도금층 부분을 선택적으로 식각 제거하는 단계를 포함하는 인쇄회로기판 제조방법.
  19. 관통홀을 가지는 절연 기재층;
    상기 절연 기재층 상에 상기 절연 기재층의 표면 일부 및 상기 관통홀을 노출하는 폴리이미드층의 패턴들;
    상기 폴리이미드층 패턴들 사이를 채우는 제1회로 패턴들;
    상기 관통홀의 측벽에 부착되는 연결 패턴;
    상기 폴리이미드층 패턴 및 제1회로 패턴들 상을 덮고 상기 연결 패턴이 형성된 상기 관통홀을 채우며 상기 제1회로 패턴들의 일부 표면을 노출하는 비아홀을 가지는 층간절연층;
    상기 비아홀들을 채우는 비아들 및 상기 층간절연층 상의 제2회로 패턴들; 및
    상기 제2회로 패턴들 중 일부를 노출하는 솔더 마스크(solder mask)를 포함하는 인쇄회로기판.
  20. 제19항에 있어서,
    상기 폴리이미드층의 패턴들은
    상기 절연 기재층의 상면 및 하면 상에 형성되어 상기 제1회로 패턴들 및 상기 제2회로 패턴들이 상기 절연 기재층의 상면 및 하면 상에 위치하게 하는 인쇄회로기판.
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