KR101049389B1 - 다층 프린트 배선판 및 그 제조 방법 - Google Patents

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미치마사 다카하시
유키노부 미카도
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이비덴 가부시키가이샤
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Abstract

반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 도체 회로 사이가 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, 반도체 소자를 수용하기 위한 오목부를 둘러싼 수지 절연층에, 혹은 오목부의 내벽면에 전자 차폐층을 형성하고, 그 오목부 내에 반도체 소자를 내장하도록 구성한다.

Description

다층 프린트 배선판 및 그 제조 방법{MULTILAYER PRINTED WIRING PLATE, AND METHOD FOR FABRICATING THE SAME}
본 발명은, IC 등의 전자 부품 (반도체 소자) 이 내장된 다층 프린트 배선판에 관한 것으로, 더욱 상세하게는, 반도체 소자의 패드와 다층 프린트 배선판의 도체 회로의 전기적 접속성이나 접속 신뢰성을 확보하는 다층 프린트 배선판과 그 제조 방법에 관한 것이다.
반도체 소자를 내장하는 다층 프린트 배선판으로서는, 예를 들어, 일본 공개특허공보 2001-339165호, 또는 일본 공개특허공보 2002-050874호에 개시된 것이 있다. 이들의 문헌에 개시된 다층 프린트 배선판은, 반도체 소자 매립용의 오목부가 형성된 기판과, 그 기판의 오목부 내에 매립된 반도체 소자와, 그 반도체 소자를 피복하도록 기판 상에 형성된 절연층과, 절연층의 표면에 형성된 도체 회로와, 그 도체 회로와 반도체 소자의 패드를 전기적으로 접속하도록 절연층에 형성한 비아홀로 구성되어 있다.
이와 같은 종래의 다층 프린트 배선판에 있어서는, 그 최외층의 표면에 외부 접속 단자 (예를 들어, PGA, BGA 등) 가 형성되고, 기판에 내장된 반도체 소자는, 이들의 외부 접속 단자를 통하여 외부와의 전기적인 접속을 실시하도록 되어 있다.
그러나, 상기 서술한 바와 같은 종래 기술에 있어서는, 반도체 소자가 매립된 기판에 있어서, 전기 특성이 불안정해지는 경우도 있었다. 특히, 매립된 반도체 소자의 근방에 배치 형성된 도체 회로에 있어서, 전기 특성이 불안정해지는 경우가 있고, 그 결과, 신호 지연 등의 문제가 발생하거나 하는 경우가 있다. 즉, 수지 기판에 대해, 반도체 소자를 내장하기 위한 오목부를 형성한 경우에는, 반도체 소자 자체 혹은 반도체 소자가 내장된 주변의 도체 회로에서 전자 (電磁) 간섭의 영향을 받는 경우가 있고, 신호 배선에 있어서의 신호 전달이 불안정해져, 그 결과, 신호 지연이나 오작동 등을 일으켜, 기판으로서의 기능이 확보되지 않는 경우가 있었다.
그러한 문제의 일례로서는, 오프 신호시에 외부로부터의 노이즈에 의해 잘못된 온 (ON) 신호로 인식되어, 오작동을 일으키는 등의 영향을 받는 경우도 있었다. 또, 반도체 소자에 있어서도, 노이즈의 영향에 의해 오프 신호시에 잘못된 온 신호로 인식되어, 그 결과로서, 오동작을 일으키는 등의 영향을 받는 경우도 있었다.
그래서, 본 발명의 목적은, 종래 기술이 안고 있는 상기 문제점을 해결하여, 반도체 소자를 내장하는 기판의 전기적 접속성이나 접속 신뢰성이 확보되는 다층 프린트 배선판과 그 제조 방법에 대해 제안하는 것에 있다.
본 발명자들은, 상기 목적을 실현하기 위해 예의 연구를 거듭한 결과, 이하와 같은 내용을 요지 구성으로 하는 본 발명을 완성하였다.
즉, 본 발명은,
반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에 전자 (電磁) 차폐층이 형성되어 있는 다층 프린트 배선판을 제공한다.
상기 전자 차폐층은, 반도체 소자를 둘러싸는 측면 금속층과 하부 금속층으로 형성하는 것이 바람직하다.
또, 상기 차폐층은, 측면 금속층 또는 하부 금속층 중 어느 일방으로 형성할 수도 있다.
본 발명에 있어서, 상기 오목부의 저면에 하부 금속층을 형성하고, 반도체 소자가 하부 금속층 상에 탑재되어 있는 것이 바람직하다.
본 발명에 있어서, 상기 전자 차폐층은, 오목부의 외측에 위치하는 수지 절연층에 형성된 측면 금속층이어도 된다.
또, 상기 전자 차폐층은, 오목부의 외측에 위치하는 수지 절연층에 형성된 복수의 주상 (柱狀; 원기둥, 타원기둥, 다각기둥 등) 의 측면 금속층으로 형성되고, 각 측면 금속층은 서로 연결된 구성으로 할 수 있다.
또, 상기 전자 차폐층은, 오목부의 저면에 위치하거나 또는 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층으로 형성할 수 있다.
또, 상기 전자 차폐층은, 오목부의 외측에 위치하는 수지 절연층에 형성되고, 또한 서로 연결된 복수의 주상의 측면 금속층과, 오목부의 저면에 위치하거나 또는 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층으로 이루어지고, 상기 주상의 측면 금속층과 상기 하부 금속층이 연결된 구성으로 할 수 있다.
또, 상기 하부 금속층은, 상기 복수의 주상의 측면 금속층에 연결되어 전자 차폐층으로서 기능하도록 구성할 수 있다.
또, 상기 하부 금속층은, 상기 복수의 비관통공의 내벽에 금속이 피복되어 이루어지는 측면 금속층, 또는 비관통공 내에 금속이 충전되어 이루어지는 측면 금속층에 연결되어 전자 차폐층으로서 기능하도록 구성할 수 있다.
또, 상기 전자 차폐층은, 상기 오목부의 내벽에 형성된 금속층으로 형성할 수 있다.
본 발명에 있어서, 상기 오목부는, 그 측면이 저면에서부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성할 수 있다.
또한, 본 발명에 있어서, 상기 오목부에 수용, 고정된 반도체 소자의 패드 상에 주상 전극 또는 중개층을 형성하고, 그 주상 전극 또는 중개층을 통하여 상기 패드와 비아홀을 전기적으로 접속할 수 있다.
또, 본원 발명은,
반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되고, 그 전자 차폐층은, 복수의 비관통공의 내벽 표면에 금속이 피복되어 이루어지는 형태의 측면 금속층, 또는 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태의 측면 금속층, 혹은 금속으로 이루어지는 복수의 주상체 형태의 측면 금속층으로 형성되어 있는 다층 프린트 배선판이다.
상기 측면 금속층은, 복수의 비관통공 내에 도전성 금속이 충전된 것인 것이 바람직하다. 도전성 금속으로서는, 도금, 페이스트 등을 사용할 수 있다.
상기 주상체는, 원기둥, 타원기둥 및 다각기둥에서 선택되는 적어도 1 개의 형상인 것이 바람직하다.
상기 전자 차폐층은, 상기 오목부의 저면에 위치하거나 또는 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것이 바람직하다.
상기 측면 금속층은, 복수의 비관통공의 내벽 표면에 금속이 피복되어 이루어지는 형태, 또는 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태, 혹은 금속으로 이루어지는 복수의 주상체 형태이며, 그들의 적어도 일부분이 서로 연결되어 있는 것이 바람직하다.
상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것이 바람직하다.
상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것이 바람직하다.
또, 본원 발명은,
반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 반도체 소자에 접속되는 비아홀은, 도전성 재료로 충전된 필드 (filled) 비아의 형태로 형성되고, 상기 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되어 있는 다층 프린트 배선판이다.
또, 본 발명은,
반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
상기 반도체 소자는, 상기 수지 절연층에 형성된 오목부 내에 내장되고, 상기 다른 수지 절연층은 섬유 기재를 함유하고, 또한 그 수지 절연층에는 반도체 소자에 접속되는 비아홀이 형성되고, 상기 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판이다.
상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는 것이 바람직하다.
상기 전자 차폐층은, 측면 금속층으로 이루어지고, 그 측면 금속층은, 복수의 비관통공의 내벽에 금속이 피복된 형태, 혹은 복수의 비관통공 내에 금속이 충전된 형태, 혹은 복수의 금속의 주상체 형태인 것이 바람직하다.
상기 측면 금속층은, 비관통공의 내벽이 도전성 금속으로 피복되거나, 혹은 비관통공 내에 도전성 금속이 충전된 형태인 것이 바람직하다.
상기 측면 금속층은, 복수의 비관통공의 내벽에 금속이 피복되어 이루어지는 형태, 또는 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태, 혹은 복수의 금속의 주상체 형태로 형성되고, 적어도 그 일부분이 서로 연결되어 있는 것이 바람직하다.
상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인 것이 바람직하다.
상기 전자 차폐층은, 상기 오목부의 저면에 위치하거나 또는 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것이 바람직하다.
상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것이 바람직하다.
또, 본원 발명은,
반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서,
상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되고, 그 전자 차폐층은, 반도체 소자의 하부에 배치된 하부 금속층으로 이루어지고, 그 하부 금속층은, 상기 오목부 저면의 면적보다 넓은 면적인 다층 프린트 배선판이다.
상기 하부 금속층은, 압연 구리박으로 형성되는 것이 바람직하다.
상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는 것이 바람직하다.
상기 전자 차폐층은, 측면 금속층으로 이루어지고, 그 측면 금속층은, 복수의 비관통공의 내벽이 금속으로 피복되어 이루어지는 형태, 혹은 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태, 혹은 복수의 금속의 주상체 형태 중 적어도 1 개의 형태로 형성되는 것이 바람직하다.
상기 측면 금속층은, 복수의 비관통공의 내벽이 금속으로 피복되어 이루어지는 형태 혹은 복수의 비관통공 내에 도전성 금속이 충전되어 이루어지는 형태인 것이 바람직하다.
상기 도전성 금속으로서는, 도금, 페이스트 등을 사용할 수 있다.
상기 측면 금속층은, 복수의 비관통공의 내벽이 금속으로 피복되어 이루어지는 형태, 혹은 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태, 혹은 복수의 금속의 주상체 형태로 형성되고, 적어도 일부분이 서로 연결되어 있는 것이 바람직하다.
상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인 것이 바람직하다.
상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것이 바람직하다.
또, 본 발명은,
반도체 소자가 수용되어 이루어지는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판을 제조함에 있어서, 적어도 이하의 공정,
수지 절연층의 일면에 적어도 도체 회로와 금속층을 형성함과 함께, 그 타면에 적어도 도체 회로와 상기 금속층에 대향하는 위치에 도체 회로 비형성 영역을 형성하고, 추가로 상기 타면의 도체 회로와 상기 일면의 도체 회로를 전기적으로 접속하는 비아홀 및 상기 타면의 도체 회로 비형성 영역의 외측에 있어서 수지 절연층을 관통하고 상기 일면의 금속층에 도달하는 비아홀을 도금에 의해 형성하여 제 1 절연성 수지 기재를 형성하는 공정,
수지 절연층의 일면에 구리박이 부착되어 이루어지는 제 2 절연성 수지 기재를, 그 수지면을 상기 제 1 절연성 수지 기재에 압착하여 일체화시키는 공정,
상기 제 2 절연성 수지 기재에 도체 회로를 형성함과 함께, 그 도체 회로와 전기적으로 접속하는 비아홀을 형성하는 공정,
상기 제 1 절연성 수지 기재의 도체 회로 비형성 영역에, 수지 절연층 표면으로부터 오목부를 형성하는 공정,
반도체 소자를 상기 오목부 내에 수용하고, 접착제를 이용하여 접착시키는 공정,
상기 반도체 소자를 피복하여 다른 수지 절연층을 형성하고, 비아홀을 형성하는 공정을 포함한 다층 프린트 배선판의 제조 방법을 제공한다.
또한, 본 발명은,
반도체 소자가 수용되어 이루어지는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판을 제조함에 있어서, 적어도 이하의 공정,
수지 절연층의 일면에 적어도 도체 회로와 금속층을 형성함과 함께, 그 타면에 적어도 도체 회로와 상기 금속층에 대향하는 위치에 도체 회로 비형성 영역을 형성하고, 추가로 상기 타면의 도체 회로와 상기 일면의 도체 회로를 전기적으로 접속하는 비아홀을 도금에 의해 형성하여 제 1 절연성 수지 기재를 형성하는 공정,
수지 절연층의 일면에 구리박이 부착되어 이루어지는 제 2 절연성 수지 기재를, 그 수지면을 상기 제 1 절연성 수지 기재에 압착하여 일체화시키는 공정,
상기 제 2 절연성 수지 기재의 일면에 도체 회로를 형성함과 함께, 그 도체 회로와 상기 제 1 절연성 수지 기재에 형성한 비아홀을 전기적으로 접속하는 비아홀을 도금에 의해 형성하는 공정,
상기 제 1 절연성 수지 기재의 도체 회로 비형성 영역에, 오목부를 형성하는 공정,
상기 오목부를 피복하는 금속층을 도금에 의해 형성하는 공정,
반도체 소자를 상기 오목부 내에 수용하고, 접착제를 이용하여 상기 오목부의 금속층에 고정시키는 공정,
상기 반도체 소자를 피복하여 다른 수지 절연층을 형성하고, 전기적으로 접속하는 비아홀을 도금에 의해 형성하는 공정을 포함한 다층 프린트 배선판의 제조 방법을 제공한다.
본 발명에 의하면, 수지 기판의 수지 절연층에 형성된 오목부에 반도체 소자를 수용하고, 그 오목부 주위에 전자 차폐층을 형성시킴으로써, 오목부에 내장된 반도체 소자를 차폐할 수 있기 때문에, 신호 지연이나 오작동 등의 문제 발생을 줄일 수 있다.
또, 본 발명에 의하면, 오목부의 저면에 금속층을 형성함으로써, 오목부 깊이의 균일화가 용이해진다. 특히, 오목부가 단면 직사각형인 경우에는, 4개 모서리 부근에서의 오목부의 깊이도 균일화되기 쉬워진다. 그 때문에, 오목부에 반도체 소자를 수용할 때에는, 반도체 소자가 경사지는 것이 적어진다. 그로써, 수용된 반도체 소자의 패드에 접속되는 비아홀을 수지 절연층에 형성할 때에도, 원하는 비아홀 형상으로 할 수 있다. 또한, 금속층은 수지 절연층 내에 형성되어 있으므로, 열응력이나 외부 응력 등의 영향에 의해 휘어짐이 발생하는 것이 적어지고, 그 결과, 예를 들어, 반도체 소자의 접속 패드와 비아홀 등의 도체 회로의 접속 불량이 일어나기 어려워지기 때문에, 전기 접속성이나 접속 신뢰성이 저하되기 어려워진다.
도 1(a) ∼ 도 1(c) 는 본 발명에 관련된 다층 프린트 배선판에 있어서의 전자 차폐층의 실시형태를 나타내는 개략도.
도 2 는 본 발명에 관련된 다층 프린트 배선판의 반도체 소자가 수용, 매립되는 오목부의 테이퍼 형상을 설명하기 위한 개략적 단면도.
도 3 은 본 발명에 관련된 다층 프린트 배선판에 있어서의 반도체 소자의 패드 상에 형성되는 주상 전극을 나타내는 개략적 단면도.
도 4 는 본 발명에 관련된 다층 프린트 배선판에 있어서의 반도체 소자의 패드 상에 형성되는 중개층을 나타내는 개략적 단면도.
도 5(a) ∼ 도 5(g) 는 본 발명의 실시예 1-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 6(a) ∼ 도 6(d) 는 본 발명의 실시예 1-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 7(a) ∼ 도 7(d) 는 본 발명의 실시예 1-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 8(a) ∼ 도 8(g) 는 본 발명의 실시예 3-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 9(a) ∼ 도 9(e) 는 본 발명의 실시예 3-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 10(a) ∼ 도 10(d) 는, 본 발명의 실시예 3-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도이다.
본 발명의 다층 프린트 배선판의 일 실시형태는, 반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, 상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 수용되고, 그 오목부의 주위에 전자 차폐층이 형성되어 있는 것을 특징으로 한다.
본 발명의 실시형태에 있어서, 반도체 소자를 수용하는 「오목부의 주위」란, 오목부 측면의 외측에 위치하는 수지 절연층, 오목부의 저면에 접하거나 또는 오목부 저면의 바로 아래에 위치하는 수지 절연층, 오목부의 개구 둘레 가장자리에 위치하는 수지 절연층 혹은 오목부의 내벽 (저면＋측면) 을 의미한다.
또, 「전자 차폐층」이란, 기판 내에서 전기 신호를 전달하는 도체 회로 (비아홀을 포함한다) 와의 전기적인 접속을 갖지 않는, 전기적으로 고립된 금속층으로서, 반도체 소자가, 다른 반도체 소자의 기동에 따라, 오작동 등을 일으키는 것을 억제하는 등의 반도체 소자를 보호하는 차폐 효과를 갖는 것을 의미한다. 또, 경우에 따라서는, 오목부 내에 수용된 반도체 소자의 차폐성을 확보시킬 수 있는 것이면, 전자 차폐층이 전기 접속성을 갖고 있어도 된다. 본원에 있어서의 차폐층은, 반도체 소자의 주위에, 측면 금속층 또는 하부 금속층, 혹은 측면 금속층과 하부 금속층으로 이루어지는 것이 바람직하다.
본 발명의 실시형태에 있어서, 전자 차폐층은, 그 하나의 형태로서, 반도체 소자를 내장하는 오목부의 외측에 위치하는 수지 절연층 내의 측면 금속층이다.
상기 측면 금속층으로서는, 복수의 비관통공의 내벽 표면에 금속을 피복시키거나, 또는 복수의 비관통공 내에 금속을 충전시킴으로써 형성할 수 있다.
또, 상기 측면 금속층으로서, 오목부의 외측에 위치하는 수지 절연층에 형성된 금속으로 이루어지는 복수의 주상체로서 형성할 수 있다.
상기 비관통공의 형성 방법의 일례로서, 오목부의 외측에 위치하는 절연층에, 레이저, 포토 에칭 등에 의해, 개구를 형성하고, 그 개구 내를 도금 등의 금속으로 피복하는 것이나, 도금, 페이스트 등의 도전성 재료에 의해, 개구 내를 충전시킴으로써 형성시킬 수 있는 것이다. 그러한 금속으로서는, 1 종류 혹은 복수의 금속을 사용할 수 있다.
상기 서술한 주상체의 형성 방법의 일례로서, 미리 금속 등을 원하는 형상 (원기둥, 다각형의 기둥체) 으로 형성한 금속체를 오목부의 외측에 위치하는 절연층에 박거나 혹은 그 금속체를 미리 배열시킨 후에, 오목부의 외측에 위치하는 절연층을 형성하거나 하는 등으로 형성시킬 수 있다.
상기 전자 차폐층은, 복수의 비관통공에 금속을 피복시킨 형태, 또는 복수의 비관통공 내에 금속을 충전시킨 형태, 혹은 주상체의 형태로 형성된 각 측면 금속층의 적어도 일부를 서로 연결시킨 구성으로 해도 되고, 연결되어 있어도 되고, 부분적으로 연결되어 있지 않아도 된다.
또, 복수의 비관통공에 금속을 피복시킨 형태, 또는 복수의 비관통공 내에 금속을 충전시킨 형태, 혹은 주상체의 형태로 형성된 각 측면 금속층은, 개개로 떨어져 존재하고 있어도 된다. 또, 필요하면, 상기 각 형태의 측면 금속층을 혼재시킨 것을 전자 차폐층으로서 구성해도 된다.
반도체 소자의 오목부 외측의 절연층에 측면 금속층을 형성시킴으로써, 차폐 효과를 얻을 수 있다. 상기 각 측면 금속층은, 전기적인 접속을 갖게 해도 되고, 전기적인 접속을 갖게 하지 않아도 된다.
단, 복수의 비관통공의 내벽에 금속을 피복시킨 형태, 또는 복수의 비관통공 내에 금속을 충전시킨 형태, 혹은 주상체의 형태로 형성된 측면 금속층은, 기판 내에서 전자 회로를 구성하는 도체 회로나, 그들의 도체 회로가 전기적으로 접속되어 있는 비아홀에는 전기적으로 접속되어 있지 않은 것이어도 되고, 전기적으로 접속되어 있는 것이어도 된다.
이하, 설명하는 편의상, 상기 형태의 측면 금속층을, 「차폐 비아 (shield-via)」라고 한다. 이 차폐 비아에 의해, 오목부 내에 내장된 반도체 소자의 측면을 둘러싸는 전자 차폐 영역을 형성할 수 있기 때문에, 전자 간섭의 영향을 억제할 수 있다.
상기 차폐 비아는, 예를 들어, 기판 상방으로부터 보았을 경우에, 오목부의 개구 가장자리에 평행한 방향을 따라 직선적으로 배열시킨다. 혹은, 오목부의 개구 가장자리에 평행한 방향에 대해 지그재그로 배열 (지그재그 배열) 시키거나 함으로써, 전자 차폐층을 형성한다.
또, 상기 차폐 비아는, 주상인 것이 바람직하다. 이 경우, 「주상」이란, 원기둥 형상 (횡단면이 타원형인 형상도 포함한다) 이나 다각기둥 형상 (횡단면이 삼각형, 정사각형, 직사각형, 5 각형, 6 각형, 8 각형 등인 형상도 포함한다), 그 밖의 불규칙한 횡단면을 갖는 가늘고 긴 통형상을 의미한다. 특히, 횡단면이 원형 (타원을 포함한다) 으로서, 기판의 두께 방향으로 가늘고 긴 통형상의 형태로 형성하는 것이 바람직하다. 왜냐하면, 단면 원형이고 가늘고 긴 통형상인 도체층은, 도체층의 동심원상의 영역까지도 차폐할 수 있는 영역으로 할 수 있기 때문에, 반도체 소자의 두께 방향뿐만 아니라, 폭방향에 대한 균등한 전자 차폐 영역을 확보할 수 있기 때문이다. 즉, 기판의 두께 방향뿐만 아니라, 폭방향에 대한 차폐 효과도 쉽게 얻어지기 때문이다. 또, 차폐 비아에 대해, 열 등의 응력이 가해졌다고 해도, 응력이 집중되는 포인트가 없어지기 쉬워져, 그 비아의 근방에서 크랙 등의 문제가 발생하기 어려워지기 때문이다.
또, 상기 차폐 비아는, 비관통공에 금속을 피복시킨 형태나, 비관통공 내에 금속을 충전시킨 형태여도, 주상체의 형태와 동일한 효과를 얻을 수 있다.
또한, 상기 복수의 차폐 비아는, 서로 연결된 형태로, 또한 반도체 소자를 내장하는 오목부의 측면을 둘러싸도록 배치시킴으로써, 기판의 폭방향에 대한 차폐 효과를 보다 높일 수 있다.
상기 차폐 비아의 연결은, 도 1(a) 에 나타내는 바와 같이, 오목부의 개구 둘레 가장자리에 평행한 방향을 따라 직선적으로 배열된 상태로 연결시켜도 된다. 또, 도 1(b) 에 나타내는 바와 같이, 오목부의 개구 둘레 가장자리에 평행한 방향에 대해 지그재그로 배열된 상태 (지그재그 배열) 로 연결시켜도 된다.
즉, 오목부의 개구 둘레 가장자리를 따라 배치된 복수의 차폐 비아에 의해 전자 차폐층을 형성하려면, 연속하여 차폐 비아를 연결함으로써, 1 장의 금속 판인 것같이 형성해도 된다. 그렇지 않으면, 차폐 비아를 교대로 위치를 어긋나게 하면서 배열 (지그재그 배열) 시켜, 1 장의 금속판인 것같이 형성해도 된다. 이들 중 어느 형태여도, 반도체 소자의 주위를 둘러싸도록, 전기적 접속을 갖지 않는 금속층을 형성시킴으로써 전자 차폐층을 형성할 수 있기 때문에, 오목부에 내장된 반도체 소자의 측면 방향의 전자 차폐 효과를 얻을 수 있다.
상기 차폐 비아의 연결은, 모든 차폐 비아를 연결시킨 연속적인 연결 구조여도 되고, 부분적으로 연결시킨 부분적인 연결 구조여도 된다. 어느 쪽의 형태로 해도, 반도체 소자가 매립된 오목부 주위에 전자 차폐층을 형성하지 않은 실장 기판과 비교하여, 반도체 소자 측면 방향의 전자 차폐 효과가 얻어지기 때문이다.
본 발명의 실시형태에 있어서, 전자 차폐층의 다른 형태로서는, 반도체 소자를 내장하는 오목부의 저면에 위치하는 수지 절연층 내에 형성된 하부 금속층 혹은 오목부 저면의 바로 아래에 위치하는 수지 절연층 내에 형성된 하부 금속층의 형태가 바람직하다. 이들의 금속층은 시트상인 것이 보다 바람직하다.
이와 같은 시트상의 전자 차폐층은, 반도체 소자가 내장된 오목부의 저면과 동등한 사이즈, 혹은 저면의 면적보다 약간 큰 사이즈 혹은 면적을 가지며 형성되는 것이 바람직하다. 이로써 반도체 소자의 저면 방향의 전자 차폐 효과가 얻어진다.
이 시트상의 차폐층은, 오목부 측면의 외측에 형성된 전자 차폐층, 즉, 차폐 비아에 접속되는 것이 바람직하다 (도 1(a), 및 도 1(b) 참조).
그로써, 반도체 소자의 측면 방향 및 저면 방향의 전자 차폐 효과를 얻을 수 있다. 그 결과, 전자 간섭의 영향을 보다 효과적으로 억제할 수 있고, 오작동 등의 문제의 발생을 억제할 수 있다.
또한, 상기 서술한 바와 같은 비관통공에 도전성 재료를 충전시켜 이루어지는 차폐 비아 형태의 전자 차폐층이나, 시트상의 전자 차폐층 이외에도, 기판에 형성하는 경우가 있는 관통공 내에 도전성 재료를 충전시켜 이루어지는 형태나, 금속판을 개재시켜 이루어지는 형태 등으로 형성시켜도 된다.
또, 본 발명의 실시형태에 있어서, 전자 차폐층의 또 다른 형태로서는, 도 1(c) 에 나타내는 바와 같이, 반도체 소자를 내장하는 오목부의 적어도 내벽에 형성된 금속층의 형태로 할 수 있다. 즉, 오목부의 저면과 측면을 덮는 금속층, 혹은 오목부의 저면과 측면을 덮는 금속층에 더하여, 오목부 측면의 상단으로부터 개구 둘레 가장자리를 따라 연이어 형성된 금속층의 형태를 이루는 전자 차폐층은, 오목부 내에 내장되는 반도체 소자의 패키지 수지층의 외측 표면 (접속 패드가 형성되어 있는 상면을 제외한다) 의 전체를 둘러싸고 있으므로, 반도체 소자의 측면 방향 및 저면 방향의 전자 차폐 효과를 동시에 얻을 수 있다.
상기 전자 차폐층의 형성에 사용되는 금속으로서는, 니켈, 구리, 크롬 중 어느 1 종류, 혹은 2 종류 이상이 배합되어 있는 금속을 사용하는 것이 바람직하다.
이들 금속의 일례로서는, 구리, 구리-크롬 합금, 구리-니켈 합금, 니켈, 니켈-크롬 합금, 크롬 등을 들 수 있는데, 이들 이외의 금속을 이용해도 된다.
상기 금속층의 두께는, 5㎛ ∼ 20㎛ 가 바람직하다. 그 이유는, 두께가 5㎛ 미만에서는, 차폐층으로서의 효과를 상쇄시켜 버리는 경우가 있기 때문이다. 한편, 두께가 20㎛ 초과에서는, 차폐층의 효과를 향상시킬 수 없는 경우가 있기 때문이다.
이들 금속층의 형성 방법으로서는, 무전해 도금, 전해 도금, 스퍼터링, 증착 등이 바람직하다. 그 이유로서는, 막두께가 균일한 금속막을 형성하는 것이 용이하기 때문에, 전자파 차폐 효과를 보다 얻기 쉬워지기 때문이다.
이들의 방법에 의해 형성된 차폐층은, 단층 혹은 2 층 이상의 복수층으로 형성해도 된다. 복수층으로 형성하는 경우에는, 동일 방법에 의한 형성이어도, 상이한 방법에 의한 형성이어도, 어느 쪽이어도 된다. 차폐층으로서 형성하는 금속층의 종류, 두께 등에 따라 적절히 실시할 수 있는 것이다. 이들에 의해, 전자파 차폐 효과를 극적으로 저하시키는 것은 아니다.
본 발명의 실시형태에 있어서, 반도체 소자를 내장하는 오목부의 저면에 금속층을 형성하고, 이 금속층을 개재하여 반도체 소자가 내장되는 것이 바람직하다. 그 이유는, 오목부의 깊이를 균일하게 하는 것이 가능해지고, 그로 인해 반도체 소자가 오목부 내에 경사진 상태로 수용, 내장되는 경우가 없어지기 때문이다. 그 때문에, 반도체 소자를 수용하는 기판이 수지제여도, 반도체 소자의 접속 패드에 접속되는 비아홀을 수지 절연층에 형성할 때에도, 원하는 비아홀 형상으로 할 수 있음과 함께, 금속층은 수지 절연층 내에 형성되어 있으므로, 열응력이나 외부 응력 등의 영향에 의해 휘어짐이 발생하는 경우가 적어진다. 그 결과, 반도체 소자의 접속 패드와, 그것에 접속된 비아홀을 포함한 도체 회로의 전기적 접속성이나 접속 신뢰성을 확보하기 쉬워지기 때문이다.
또, 하부 금속층으로서는, 평탄한 표면을 갖는 것이어도 된다. 그로 인해, 오목부 형상의 유지성이나 접착제의 접착성이 확보되기 쉬워진다. 필요에 따라, 하부 금속층에는 조화면 (粗化面) 을 형성해도 된다. 이들의 조화면에 의해, 하부 금속층과 접착제가 밀착되므로, 접착성을 확보하기 쉬워지는 경우가 있다.
또, 하부 금속층은, 구리로 형성되는 것이 바람직하다. 에칭 등에 의한 가공성이 양호한 것 등이다. 그 중에서도 압연 구리박을 이용하여 형성되는 것이 바람직하다. 하부 금속층의 평탄성이 확보되기 쉬워지고, 하부 금속층 상에 탑재되는 반도체 소자와의 수납성이나 반도체 소자와의 표층의 평탄성을 확보하기 쉬워지기 때문이다.
더욱 상세하게 설명하면, 반도체 소자를 수용하는 오목부가 형성되는 수지 기판은, 주로 유리 에폭시 수지 등에 유리 천 등의 섬유 기재인 보강재가 포함되어 있는 수지 재료로 형성되어 있다. 그러므로, 오목 가공 등에 의해 오목부를 형성한 경우에는, 그 오목부의 저면에서는 위치에 따라 불규칙한 요철이 형성된다.
그 결과, 오목부의 깊이가 불균일해지기 쉽다. 특히, 단면을 거의 직사각형으로 형성한 오목부의 4개 모서리 부근에서는, 다른 부분에 비해 오목부의 깊이가 얕아지기 쉽다. 그러므로, 본 발명과 같이, 오목부의 저면에 금속층을 형성함으로써, 오목부 깊이의 균일화가 용이해진다. 특히, 오목부가 단면 직사각형인 경우에는, 4개 모서리 부근에서의 오목부의 깊이도 균일화되기 쉬워진다.
따라서, 오목부에 반도체 소자를 수용할 때에는, 반도체 소자가 경사지는 경우가 적어지는 것이다. 그러므로, 수용된 반도체 소자의 패드에 접속되는 비아홀을 수지 절연층에 형성할 때에도, 원하는 비아홀 형상으로 할 수 있다. 또한, 금속층은 수지 절연층 내에 수납되도록 형성되어 있으므로, 열응력이나 외부 응력 등의 영향에 의해 휘어짐이 발생하는 경우가 적어진다. 그 결과, 예를 들어, 반도체 소자의 접속 패드와 비아홀 등의 도체 회로의 접속 불량이 일어나기 어려워지기 때문에, 전기 접속성이나 접속 신뢰성이 저하되기 어려워지는 것이다.
또, 반도체 소자와 금속층 사이에 형성되는 접착제층은, 두께를 균일하게 하는 것이 용이해지므로, 반도체 소자의 밀착성을 균등하게 하고, 히트 사이클 등의 신뢰성 시험을 실시해도, 장기간에 걸친 밀착성이 확보되기 쉬워지는 것이다.
또한, 상기 하부 금속층은, 오목부 저면의 면적보다 큰 면적으로 하고, 오목부 측면의 외측에 형성할 수도 있다. 따라서, 이와 같이 형성된 하부 금속층은, 기판에 내장된 반도체 소자의 저면 방향의 차폐 효과를 발휘할 수 있다. 또, 측면 금속인 차폐 비아 형태의 전자 차폐층과 함께 형성하는 것이 바람직하다. 필요에 따라, 하부 금속층에 측면 금속층을 접속시켜도 된다. 그로 인해, 전자 차폐층으로서의 효과를 확보하기 쉬워진다.
상기 하부 금속층은, 레이저 처리에 의해 노출되어도 된다. 이로써, 오목부의 두께가 균일해지기 쉬워지기 때문이다.
상기 오목부 내의 하부 금속층의 표층은, 샤이니(shiny)면인 것이 바람직하다. 샤이니면이면, 하부 금속층과 반도체 소자의 밀착성이 확보되기 쉬워지고, 반도체 소자와 다른 수지 절연층에 형성된 비아홀의 접속성과 신뢰성이 확보되기 쉽기 때문이다. 또, 하부 금속층과 반도체 소자 사이에 형성되는 접착제층의 두께를 균일하게 하는 것이 용이해지고, 반도체 소자의 밀착이 균일해지는 등의 밀착성이나 전기 접속성이 확보되기 쉽다.
또, 접착제층이, 반도체 소자의 저면 및 측면의 저부 둘레 가장자리에 접촉되어 있는 것이 바람직하다. 접착제층이 반도체 소자의 저면 및 측면의 저부 둘레 가장자리에 접촉하고 있음으로써, 반도체 소자의 밀착성이 확보되기 쉽기 때문이다.
또, 반도체 소자를 수용하기 위한 오목부는, 그 측면이, 도 2 에 나타내는 바와 같이, 테이퍼 형상으로 형성되어도 된다. 그 이유는, 오목부 내에 수용된 반도체 소자는, 측면 방향의 응력 (예를 들어, 열 응력이나 외부 응력 등) 을 받았다고 해도, 그 응력을 테이퍼의 상부인 수지 재료로 완화할 수 있기 때문이다. 또, 오목부 내로의 반도체 소자의 삽입이 용이해지기 때문이다.
오목부의 테이퍼 형상은, 측면과 저면이 이루는 각도 중 작은 쪽의 각도가 약 60 도 이상이고, 약 90 도 미만인 것이 바람직하다. 테이퍼의 상부인 수지 재료로 완화할 수 있기 때문이다. 또, 오목부 내로의 반도체 소자의 삽입이 용이해지기 때문이다.
또, 오목부의 벽면과 반도체 소자의 측면으로 구성되는 간극에 수지층이 충전되는 것이 바람직하다. 수지가 충전됨으로써, 반도체 소자가 안정되기 때문에, 반도체 소자의 접속성이나 신뢰성이 확보되기 쉬워지기 때문이다.
또한, 오목부의 벽면과 반도체 소자의 측면으로 구성되는 간극에 수지층이 충전되고, 또한, 수지 절연층과 일체화되어 있어도 된다.
이로써, 비아홀이 형성되는 다른 수지 절연층과, 오목부의 벽면과 반도체 소자의 측면으로 구성되는 간극에 충전되는 수지 절연층이 동일 재료이면, 재료간에 있어서의 열팽창 계수의 차이 등에서 기인하는 열응력의 발생을 억제할 수 있고, 반도체의 단부에 있어서의 크랙 등의 문제가 억제되어 내구성이 확보된다. 그 결과, 반도체 소자의 접속성이나 신뢰성이 확보되기 쉬워지기 때문이다.
또, 본 발명의 실시형태에 있어서, 반도체 소자의 패드 상에, 도 3 또는 도 4 에 나타내는 바와 같은, 주상 전극 또는 중개층을 형성하는 것이 바람직하다. 반도체 소자의 패드와 비아홀의 전기적인 접속을 용이하게 실시할 수 있기 때문이다.
반도체 소자의 패드는, 일반적으로 알루미늄 등으로 제조되고 있는데, 특히, 패드 상에 어떠한 금속층 등을 형성하지 않은 알루미늄 패드 상태에서는, 이하와 같은 문제를 일으키는 경우가 있었다. 포토 에칭 (노광, 현상을 거치는 공정) 에 의해 층간 절연층에 비아홀을 형성시킨 경우에는, 노광, 현상 후에 패드의 표층에 수지가 남기 쉬워진다. 또, 그것에 추가하여, 현상액 등의 부착이나 후공정의 약액 (예를 들어, 도금액, 산, 알칼리 등의 용액) 에 의해 패드의 변색을 일으키는 경우가 있었다. 그 때문에, 그 반도체 소자의 패드와 비아홀의 전기적 접속성이나 접속 신뢰성이 확보되기 어려운 경우가 있었다.
한편, 레이저에 의해 비아홀을 형성하는 경우에는, 알루미늄제 패드를 소손 (燒損) 시킬 위험이 있다. 또, 소손시키지 않는 조건에서 레이저 조사를 실시하면, 패드 상에 수지 잔재가 발생하는 경우가 있다. 또, 후공정 (예를 들어, 산이나 산화제 혹은 에칭액에 침지 공정, 여러 가지의 어닐 공정 등을 가리킨다) 을 거치면, 반도체 소자의 패드 변색이나 용해가 발생하는 경우도 있었다. 이들에 의해, 반도체 소자의 패드 주변에서의 전기적 접속성이나 접속 신뢰성이 확보되기 어려워지는 것이다.
또한, 반도체 소자의 패드는, 직경 40㎛ 정도로 만들어지고, 비아홀은 그것보다 큰 직경으로 만들어지고 있기 때문에, 위치 어긋남 등이 일어나기 쉬워져, 패드와 비아홀의 미접속 등 문제가 발생하기 쉬워진다. 그 때문에, 그 반도체 소자의 패드와 비아홀의 전기적 접속성이나 접속 신뢰성이 확보되기 어려워지는 경우가 있다.
이것에 대해, 반도체 소자의 패드 상에, 구리 등으로 이루어지는 중개층을 형성함으로써, 비아홀 형성의 문제가 해소되어 용제의 사용이 가능지므로, 패드 상의 수지 잔재를 방지할 수 있음과 함께, 후공정을 거쳐도 패드의 변색이나 용해가 발생되지 않는다. 이로써, 패드와 비아홀의 전기적인 접속성이나 접속 신뢰성이 저하되기 어려워진다. 또한, 반도체 소자의 다이패드보다 큰 직경의 중개층을 개재시킴으로써, 패드와 비아홀을 확실하게 접속시킬 수 있다.
또한, 중개층을 형성함으로써, 반도체 소자를 프린트 배선판에 매립, 수용, 수용하기 전, 혹은 수용 후에라도 반도체 소자의 동작 확인이나 전기 검사를 용이하게 실시할 수 있다. 그 이유는, 반도체 소자의 패드보다 큰 중개층이 형성되어 있으므로, 검사용 프로브 핀이 접촉되기 쉬워지기 때문이다. 그로 인해, 미리 제품의 여부를 판정할 수 있어, 생산성이나 비용면에서도 향상시킬 수 있다. 또, 프로브에 의한 패드의 손실이나 흠집 등도 발생하기 어려워진다. 따라서, 반도체 소자의 패드 상에 트랜지션을 형성함으로써, 프린트 배선판에 반도체 소자를 바람직하게 매립, 수용할 수 있다.
본 발명에 사용되는, 반도체 소자를 수용하는 수지 절연층으로서는, 유리 천 에폭시 수지 기재, 페놀 수지 기재, 유리 천 비스말레이미드트리아진 수지 기재, 유리 천 폴리페닐렌에테르 수지 기재, 아라미드 부직포-에폭시 수지 기재, 아라미드 부직포-폴리이미드 수지 기재 등에서 선택되는 경질인 적층 기재 등을 사용할 수 있다. 이것 이외에도, 일반적으로 프린트 배선판에서 사용되는 것을 사용할 수 있다. 예를 들어, 양면 또는 편면 동장 적층판이나, 금속막을 갖지 않는 수지판, 수지 필름, 혹은 그들의 복합 재료도 사용할 수 있다.
상기 수지 기재는, 그 두께가, 20 ∼ 350㎛ 의 범위가 바람직하다. 그 이유는, 두께가 그러한 범위 내이면, 층간 절연층의 절연성 확보가 용이함과 함께, 층간 접속성을 얻는 것이 용이해지기 때문이다.
두께가 20㎛ 미만에서는, 층간 절연층의 절연성 확보가 곤란해지기 쉬운 경우가 있다. 한편, 두께가 350㎛ 를 초과하면, 층간에서의 접속성을 얻을 수 없는 경우가 있기 때문이다.
본 발명에 있어서, 도체 회로, 반도체 소자를 수용시키는 금속층, 및 전자파 차폐를 형성하는 금속층으로서는, 구리박이 사용되는 것이 바람직하다. 그 이유는, 주로, 외형 가공이 우수하고, 전기 특성도 우수하기 때문이다.
상기 도체 회로를 형성하기 위한 구리박은, 그 두께가 5 ∼ 20㎛ 인 범위인 것이 바람직하다. 그 이유는, 구리박의 두께가 그러한 범위 내이면, 후술하는 바와 같은 레이저 가공을 이용하여, 절연성 수지 기재에 비아홀 형성용의 개구를 형성할 때에, 개구 둘레 가장자리의 구리박의 변형이 적어져, 도체 회로의 형성이 용이해지기 때문이다. 또, 에칭에 의해, 미세한 선폭의 도체 회로 패턴을 형성하는 것이 용이해지기 때문이다. 구리박의 두께가 5㎛ 미만에서는, 후술하는 바와 같은 레이저 가공을 이용하여, 절연성 수지 기재에 비아홀 형성용의 개구를 형성할 때에, 개구 둘레 가장자리의 구리박이 변형될 우려가 있다. 혹은, 도체 회로를 형성하기 어려워지는 경우가 있기 때문이다. 한편, 구리박의 두께가 20㎛ 초과에서는, 에칭에 의해, 미세한 선폭의 도체 회로 패턴을 형성하기 어려워지는 경우가 있기 때문이다.
본 발명에서 사용하는 구리박은, 하프 에칭 처리에 의해, 그 두께를 조정한 것이어도 된다. 이 경우에는, 수지 절연층에 부착한 구리박의 두께는, 상기의 수치보다 큰 것을 이용하고, 에칭 후의 구리박의 두께가 5 ∼ 20㎛ 가 되도록 조정하는 것이 바람직하다.
또한, 양면 동장 적층판의 경우에는, 구리박 두께가 상기의 범위 내인데, 양면에서 두께가 상이해도 된다. 그로 인해, 강도를 확보하거나 하여 후공정을 저해하지 않도록 할 수 있다.
또, 상기 오목부의 저면에 형성되는 금속층으로서의 구리박의 두께는, 5 ∼ 20㎛ 가 바람직하다. 그 이유는, 구리박의 두께가 그러한 범위 내이면, 캐비티의 외형 가공을 실시하는 경우에, 그 구리박을 관통해 버릴 우려가 적어지므로, 오목부의 저면에 대한 금속층의 형성을 방해할 수 있는 경우가 적어진다. 또, 에칭에 의한 금속층의 가공 형성이 용이해지기 때문이다.
상기 오목부의 저면에 형성되는 금속층으로서는, 구리 이외에도, 니켈, 철, 코발트 등의 금속을 이용해도 된다.
또, 전자 차폐층을 형성하는 시트상의 금속층으로서의 구리박의 두께는, 5 ∼ 20㎛ 가 바람직하다. 그 이유는, 구리박의 두께가 그러한 범위 내에 있으면, 차폐 효과가 확보되기 쉬워지기 때문이다.
또한, 상기 절연성 수지 기재 및 구리박으로서는, 특히, 에폭시 수지를 유리 클로스에 침투시켜 B 스테이지로 한 프리프레그와 구리박을 적층하여 가열 프레스 함으로써 얻어지는 편면 혹은 양면 동장 적층판을 사용하는 것이 바람직하다. 그 이유는, 구리박이 에칭된 후의 취급 중에, 배선 패턴이나 비아홀의 위치가 어긋나는 경우가 없고, 위치 정밀도가 우수하기 때문이다.
본 발명에 있어서, 반도체 소자를 수용하기 위해 수지 절연층에 형성하는 오목부는, 오목 가공, 펀칭, 레이저 가공 등에 의해 형성할 수 있다. 특히, 레이저 가공에 의해 형성되는 것이 바람직하다. 그로 인해, 다른 가공과 비교하여, 균일한 깊이의 오목부가 형성되기 쉬워진다.
상기 오목부를 레이저 가공에 의해 형성하는 경우에는, 레이저 조사에 의한 가열에 의해 금속층 (구리박) 의 표면에 산화막이 형성되어 밀착성을 향상시킬 수 있는 경우도 있다. 또, 레이저 가공은, 오목부를 테이퍼 형상으로 가공하기 쉽다.
또, 오목 가공에 의해 오목부를 형성하는 경우에는, 오목부의 저면에 형성된 금속층이 스토퍼의 역할을 하므로, 오목부의 깊이를 균일하게 할 수 있다.
상기 오목부의 깊이는, 수용되는 반도체 소자 자체의 두께 및 그 반도체 소자의 접속 패드 상에 형성되는 경우가 있는 주상 전극 혹은 중개층의 두께, 접착제층의 두께 등에 따라 정해진다. 그리고, 오목부의 저부에는 금속층이 형성되므로, 반도체 소자와 수지 절연층 사이에 형성되는 접착제층의 두께를 균일하게 하는 것이 용이해진다. 그 결과로서, 반도체 소자를 수용했을 때에, 반도체 소자의 경사 등을 줄일 수 있는 것이다.
또, 반도체 소자와 수지 절연층의 밀착성을 균일하게 유지할 수 있으므로, 히트 사이클 등의 신뢰성 시험을 실시해도, 장기간에 걸쳐 밀착성이 저하되기 어려워진다.
또, 반도체 소자를 수용하기 위한 오목부는, 그 측면을 저면에서부터 상방 을 향함에 따라 끝이 넓어지는 테이퍼를 갖는 형상으로 형성되는 것이 바람직하다. 그러한 형상으로 함으로써, 오목부 내에 수용된 반도체 소자는, 측면 방향의 응력 (예를 들어, 열 응력이나 외부 응력 등) 을 받아도, 그 응력을 완화할 수 있다. 또한, 반도체 소자를 고착시키기 위해 반도체 소자의 저면에 형성된 접착제가, 모세관 현상에 의해 오목부의 측면을 따라 유동되는 경우가 적어지므로, 반도체 소자의 오목부 저부에 대한 밀착성이 저하되기 어려워진다.
본 발명에 있어서, 테이퍼의 각도는, 도 2 에 나타내는 바와 같이, 측면과 저면이 이루는 외각으로 정의되고, 그 테이퍼의 각도는, 60 도 이상, 90 도 미만인 것이 바람직하고, 60 도 ∼ 85 도의 범위가 보다 바람직하다. 그 이유는, 테이퍼 각도가 그러한 범위 내이면, 반도체 소자의 측면에 있어서의 응력에 의해 이동을 억제하는 것이 상쇄되는 경우가 적어지므로, 신뢰성 시험을 실시한 경우에, 비아홀의 접속 문제가 일어나기 어려워지기 때문이다. 테이퍼 각도가 60 도 미만에서는, 반도체 소자의 측면에 있어서의 응력에 의해 이동을 억제하는 것이 상쇄되는 경우도 있고, 그로 인해, 신뢰성 시험을 실시하면, 비아홀의 접속 문제가 조기에 야기되거나 하는 경우가 있기 때문이다.
본 발명에 있어서, 반도체 소자를 수용하는 절연 수지층의 일 실시형태로서는, 상기 서술한 바와 같은 절연성 수지 기재를 2 장 사용하는, 즉, 일방의 표면에 반도체 소자 수용용 오목부의 저면 사이즈보다 큰 사이즈의 금속층이 형성된 제 1 절연성 수지 기재와, 그 제 1 절연성 수지 기재의 금속층이 형성된 측의 표면에 제 2 절연성 수지 기재를 적층하고, 제 1 절연성 수지 기재의 타방의 표면에 대해 레이저 조사를 실시하여, 금속층에 도달하는 반도체 소자 수용용 오목부 및 그 오목부 측면의 외측에 차폐 비아 형성용의 복수의 비관통공을 형성함으로써, 그 오목부의 저면 및 비관통공의 저면으로부터 금속층이 노출되도록 한 후, 비관통공에 금속 도금을 충전함으로써, 전자 차폐층으로서의 차폐 비아를 오목부 측면의 외측에 형성하여 이루어지는 반도체 수용용 기판을 형성한다.
또, 다른 실시형태로서는, 일방의 표면에 반도체 소자 수용용 오목부 저면의 사이즈보다 큰 사이즈의 금속층이 형성되어 이루어지는 제 1 절연성 수지와, 금속층에 대응하는 영역에 반도체 소자의 사이즈에 거의 상당하는 크기의 개구가 형성되어 이루어지는 제 2 절연성 수지 기재를 적층하고, 개구의 일방이 막힌 형태의 반도체 소자 수용용 오목부를 형성한 후, 제 1 절연성 수지 기재의 타방의 표면에 대해 레이저 조사를 실시하여, 금속층에 도달하는 복수의 비관통공을 형성함으로써, 그 비관통공의 저면으로부터 금속층이 노출되도록 한 후, 비관통공에 금속 도금을 충전함으로써, 전자 차폐층으로서의 차폐 비아를 오목부 측면의 외측에 형성하여 이루어지는 반도체 수용용 기판을 형성해도 된다.
또 다른 실시형태로서는, 일방의 표면에 반도체 소자 수용용 오목부 저면의 사이즈보다 큰 사이즈의 금속층이 형성된 제 1 절연성 수지 기재와, 그 제 1 절연성 수지 기재의 금속층이 형성된 측의 표면에 제 2 절연성 수지 기재를 적층하고, 제 1 절연성 수지 기재의 타방의 표면에 대해 레이저 조사를 실시하여, 금속층에 도달하는 반도체 소자 수용용 오목부를 형성함으로써, 그 오목부의 저면으로부터 금속층이 노출되도록 한 후, 그 오목부의 내벽면 전체에 도금, 혹은 스퍼터링에 의해 금속 피복층을 형성함으로써 전자 차폐층을 형성하여 이루어지는 반도체 수용용 기판을 형성한다.
이와 같은 실시형태에서는, 제 1 절연성 수지 기재 및 제 2 절연성 수지 기재의 두께는, 20 ∼ 350㎛ 인 것이 바람직하다. 그 이유는, 두께가 그러한 범위 내에서는, 층간 절연층의 절연성의 확보 및 층간 접속을 실시하는 비아홀의 형성이 용이해져, 전기 접속성의 저하를 초래하는 경우가 적어지기 때문이다.
또, 각각의 절연성 수지 기재로서는, 단층으로 이루어지는 수지 기재를 이용해도 되고, 복수층에 다층화된 수지 기재를 이용해도 된다.
상기 반도체 수용 기판의 오목부 내에 반도체 소자를 매립하여 수용시킨 후, 반도체 수용용 기판의 편면 혹은 양면에 층간 수지 절연층을 형성하고, 이어서 그 층간 수지 절연층에, 반도체 소자와의 전기적 접속을 이루는 비아홀을 포함한 도체 회로를 형성한 후, 추가로 다른 층간 수지 절연층과 도체 회로를 교대로 적층시킴으로써, 본 발명에 관련된 다층 프린트 배선판을 제조할 수 있다.
상기 반도체 수용 기판의 오목부 내에 매립하는 반도체 소자로서는, 그 접속 패드 상에 미리 주상 전극이 형성된 반도체 소자, 혹은 접속 패드를 피복하는 중개층이 형성된 반도체 소자 중 어느 것으로도 사용할 수 있고, 이들의 반도체 소자는, 주상 전극 혹은 중개층을 개재하여 층간 수지 절연층에 형성된 비아홀에 전기적으로 접속된다.
이하, (1) 주상 전극을 갖는 반도체 소자 및 (2) 중개층을 갖는 반도체 소자의 제조 방법에 대해 설명한다.
(1) 주상 전극을 갖는 반도체 소자의 제조 방법
본 발명에서 사용하는 주상 전극을 갖는 반도체 소자란, 주상 전극 혹은 재배선을 갖는 반도체 소자를 의미한다.
도 3 에 나타내는 바와 같이, 웨이퍼 상태의 반도체 소자 (1, 실리콘 기판) 상에 알루미늄 등으로 이루어지는 접속 패드 (2) 를 형성하고, 그 상면에 있어서 접속 패드 (2) 의 중앙부를 제거한 부분에 보호막 (3, 패시베이션막) 을 형성한 것을 준비한다. 이 상태에서는, 접속 패드 (2) 의 표면은, 보호막 (3) 에 피복되어 있지 않은 중앙부에서 노출되어 있다.
이어서, 반도체 소자 (1) 상면 전체에 하지 금속층 (4) 을 형성한다. 하지 금속층으로서는, 크롬, 구리, 니켈 등을 사용할 수 있다.
이어서, 하지 금속층 (4) 의 상면에 액상 레지스트로 이루어지는 도금 레지스트층을 형성하고, 도금 레지스트층의 반도체 소자의 접속 패드에 대응하는 부분에 개구부를 형성한다.
이어서, 하지 금속층 (4) 을 도금 전류로로서 전해 도금을 실시함으로써, 도금 레지스트층의 개구부 내의 하지 금속층의 상면에 주상 전극 (5) 을 형성한다. 그 후, 도금 레지스트층을 박리하고, 그리고, 주상 전극 (5) 을 마스크로 하여 하지 금속층의 불필요한 부분을 에칭하여 제거하면, 주상 전극 하에만 하지 금속층 (4) 이 잔존된다.
또한, 반도체 소자 (1) 의 상면측에 에폭시 수지나 폴리이미드 등으로 이루어지는 밀봉막 (6) 을 형성한다. 이 상태에 있어서, 주상 전극 (5) 의 상면이 밀봉막 (6) 에 의해 덮여진 경우에는, 표면을 적절히 연마함으로써, 주상 전극 (5) 의 상면을 노출시킨다. 이어서, 다이싱 공정을 거치면, 개개의 반도체 칩 (주상 전극을 갖는 반도체 소자) 이 얻어진다.
(2) 중개층을 갖는 반도체 소자의 제조 방법
본 발명에 있어서 사용되는 중개층이란, 반도체 소자의 패드 상에 형성되는 비아홀과의 전기적인 접속을 실시하기 위한 개재층을 의미한다.
도 4 에 나타내는 바와 같이, 내장하는 반도체 소자 (10) 의 전체면에 증착, 스퍼터링 등을 실시하고, 전체면에 도전성의 금속층 (12, 제 1 박막층) 을 형성시킨다. 그 금속으로서는, 주석, 크롬, 티탄, 니켈, 아연, 코발트, 금, 구리 등이 좋다. 두께로서는, 0.001 ∼ 2.0㎛ 사이에서 형성시키는 것이 좋다. 그 이유는, 금속층의 두께가 그러한 범위 내이면, 전체면에 균일한 막두께의 금속층을 형성하는 것이 용이해져, 막두께의 편차가 적어지기 때문이다.
상기 제 1 박막층 (12) 에 의해, 접속 패드 (14) 가 피복되고, 중개층 (20) 과 반도체 소자의 접속 패드 (14) 의 계면 밀착성을 높일 수 있다. 또, 이들의 금속으로 반도체 소자 (10) 의 접속 패드 (14) 를 피복함으로써, 계면으로의 습분 침입을 막아, 패드의 용해, 부식을 방지하여, 신뢰성을 저하시키기 어렵게 할 수 있다.
제 1 박막층 (12) 의 금속으로서는, 크롬, 니켈, 티탄 중 어느 하나의 금속을 사용하는 것이 바람직하다. 그 이유는, 접속 패드 (14) 와 금속층 (12) 의 밀착성이 좋고, 또, 계면으로의 습분 침입을 방지하기 쉽기 때문이다.
제 1 박막층 (12) 상에, 스퍼터, 증착, 또는 무전해 도금에 의해 제 2 박막층 (17) 을 형성시킨다. 그 금속으로서는 니켈, 구리, 금, 은 등이 있다. 전기 특성, 경제성, 혹은 후공정에서 형성되는 두께형성층이 주로 구리로 형성되므로, 제 2 박막층 (17) 도 구리를 이용하여 형성하는 것이 바람직하다.
여기에서 제 2 박막층 (17) 을 형성하는 이유는, 제 1 박막층 (12) 만으로는, 후술하는 두께형성층을 형성하기 위한 전해 도금용의 리드를 얻는 것이 어렵기 때문이다. 제 2 박막층 (17) 은, 두께를 갖는 리드로서 사용된다.
제 2 박막층 (17) 의 두께는, 0.01 ∼ 5.0㎛ 의 범위가 바람직하다. 그 이유는, 두께가 그러한 범위 내에서는, 리드로서의 역할을 할 수 있음과 함께, 에칭시, 하층인 제 1 박막층이 보다 많이 깎여 간극이 생기는 경우가 적어지므로, 습분이 침입하기 어려워져, 신뢰성의 저하를 초래하는 경우가 없기 때문이다.
상기 제 2 박막층 (17) 상에, 무전해 혹은 전해 도금에 의해 두께를 형성시킨다. 형성되는 금속의 종류로서는 니켈, 구리, 금, 은, 아연, 철 등이 있다. 전기 특성, 경제성, 중개층으로서의 강도나 구조 상의 내성, 혹은 후공정에서 형성되는 빌드업 배선층의 도체층은 주로 구리로 형성되므로, 전해 구리 도금에 의해 형성하는 것이 바람직하다.
두께가 형성된 전해 구리 도금층 (18) 의 두께는, 1 ∼ 20㎛ 의 범위가 바람직하다. 그 이유는, 두께가 그러한 범위 내에서는, 상층의 비아홀과의 접속 신뢰성이 저하되는 경우가 적어지기 때문이다. 또, 에칭시에 언더컷이 발생되는 경우가 적어지고, 형성되는 중개층과 비아홀의 계면에 간극이 발생하는 경우가 적어진다.
그 후, 에칭 레지스트를 형성하고, 노광, 현상하여 중개층 이외의 부분의 금속을 노출시켜 에칭을 실시하고, 반도체 소자의 패드 상에 제 1 박막층 (12), 제 2 박막층 (17), 두께형성층 (18) 으로 이루어지는 중개층 (20) 을 형성시킨다.
상기 중개층의 제조 방법 이외에도, 기판의 오목부 내에 반도체 소자를 내장시킨 후, 중개층을 형성해도 되고, 반도체 소자 및 코어 기판 상에 형성한 금속막 상에 드라이 필름 레지스트를 형성하고 중개층에 해당하는 부분을 제거시켜, 전해 도금에 의해 두께를 형성한 후, 레지스트를 박리하여 에칭액에 의해, 동일하게 반도체 소자의 다이패드 상에 중개층을 형성시킬 수도 있다.
이어서, 본 발명에 관련된 다층 프린트 배선판을 제조하는 방법의 일례에 대해 구체적으로 설명한다.
A. 반도체 소자 수용용 기판의 제작
본 발명에 관련된 다층 프린트 배선판을 제조함에 있어서, 그것을 구성하는 반도체 소자 수용용 기판으로서는, 절연성 수지 기재의 편면 혹은 양면에 구리박이 부착되어 이루어지는 제 1 절연성 수지 기재와 제 2 절연성 수지 기재를 적층한 형태의 것을 사용한다.
(1) 상기 제 1 절연성 수지 기재는, 예를 들어, 양면 동장 적층판으로 형성할 수 있고, 이와 같은 양면 동장 적층판의 일방의 표면에 레이저 조사를 실시하여, 일방의 구리박 및 수지 절연층을 관통하고 타방의 구리박의 이면에 도달하는 비아홀 형성용 개구 및 차폐 비아 형성용 개구를 형성한다.
이 때, 차폐 비아 형성용 개구는, 후술하는 바와 같은 반도체 소자 수용용 오목부의 형성 영역 외측에 형성되고, 인접하는 개구끼리 연결된 형태로 형성된다.
상기 레이저 조사는, 펄스 발진형 탄산 가스 레이저 가공 장치를 이용하여 실시되고, 그 가공 조건은, 펄스 에너지가 0.5 ∼ 100mJ, 펄스 폭이 1 ∼ 100㎲, 펄스 간격이 0.5ms 이상, 주파수 2000 ∼ 3000Hz, 쇼트 수가 1 ∼ 5 의 범위 내인 것이 바람직하다.
이와 같은 가공 조건 하에서 형성될 수 있는 개구 직경은, 20 ∼ 250㎛ 인 것이 바람직하다. 그 이유는, 구경이 그러한 범위 내에서는, 비아홀 형성이 기술적으로 용이해져, 전기 접속성의 저하를 초래하는 경우가 적어지기 때문이다. 또, 도금에 의한 충전이 용이해지므로, 전기 접속성의 저하를 초래하는 경우가 적어져, 배선의 고밀도화가 용이해지기 때문이다. 구경이 20㎛ 미만에서는, 비아홀 형성이 기술적으로 곤란해지는 경우가 있어, 전기 접속성이 확보되기 어려워지는 경우가 있다. 한편, 구경이 250㎛ 를 초과하면, 도금에서의 충전성에 어려움이 있는 경우가 있고, 전기 접속성이 확보되지 않는 경우가 있고, 배선의 고밀도화를 저해하는 경우도 있기 때문이다.
또한, 레이저 조사에 의해 동장 적층판에 비아홀 형성용 개구 및 차폐 비아 형성용 개구를 형성시키려면, 구리박과 절연성 수지 기재에 동시에 개구를 형성하는 레이저 조사를 실시하는 다이렉트 레이저법과, 비아홀 형성용 개구에 해당하는 구리박 부분을 에칭에 의해 미리 제거한 후에, 절연성 수지 기재에 빔 조사를 실시하는 컨포멀법이 있고, 그 어느 쪽을 이용해도 된다.
(2) 상기 공정에서 형성된 개구 내에 잔류하는 수지 잔재를 제거하기 위해서, 데스미어 처리를 실시하는 것이 바람직하다.
이 데스미어 처리는, 산 혹은 산화제 (예를 들어, 크롬산, 과망간산) 의 약액 처리 등의 습식 처리나, 산소 플라즈마 방전 처리, 코로나 방전 처리, 자외선 레이저 처리 또는 엑시머 레이저 처리 등의 건식 처리에 의해 실시된다.
이들의 데스미어 처리를 선택하는 방법은, 절연성 수지 기재의 종류나, 두께, 개구 직경, 레이저 조건 등에 의해 잔류가 예상되는 스미어량에 따라 선택된다.
(3) 상기 데스미어 처리한 기판의 비아홀 형성용 개구 및 측면 금속층인 차폐 비아 형성용 개구에 대해, 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하고, 비아홀 형성용 개구 및 차폐 비아 형성용 개구 내에 전해 구리 도금을 완전히 충전하여, 비아홀 (필드 비아) 및 차폐 비아가 형성된다.
또한, 경우에 따라서는 전해 구리 도금 처리 후, 기판의 개구 상부로 융기된 전해 구리 도금을, 벨트 샌더 연마, 버프 연마, 에칭 등에 의해 제거하여 평탄화해도 된다.
(4) 상기 제 1 절연성 수지 기재의 양면에 레지스트층을 형성하고, 노광·현상 공정을 거쳐, 레지스트 비형성 부분에 대해, 염화 제 2 구리 등으로 이루어지는 에칭액에 의해, 에칭 처리를 실시한다. 그 후, 레지스트를 박리함으로써, 제 1 절연성 수지 기재의 일방의 표면에는, 비아홀 랜드를 포함한 도체 회로, 위치 맞춤용의 위치 결정 마크 등이 형성되고, 타방의 표면에는, 반도체 소자에 관련된 사이즈를 갖는 금속층, 비아홀 랜드를 포함한 도체 회로, 위치 맞춤용의 위치 결정 마크 등이 형성된다.
또한, 복수의 차폐 비아는 서로 연결된 형태로 형성되고, 그들의 일단은, 제 1 절연성 수지 기재의 일방의 표면에 노출되어 있고, 타방은 금속층 표면에 접속되어, 전자 차폐층을 형성하고 있다.
(5) 상기 제 1 절연성 수지 기재의 금속층이 형성된 측의 표면에 제 2 절연 성 수지 기재를 적층한다.
예를 들어, 접착제층인 프리프레그에 구리박을 중첩시킨 것으로 제 2 절연성 수지 기재를 형성하고, 그것을 제 1 절연성 수지 기재의 편면에 열압착에 의해 적층하여 이루어지는 적층체를 형성한다.
(6) 상기 적층체를 구성하는 제 1 절연성 수지 기재의 금속층을 형성한 면에, 상기 (1) 과 동일하게 레이저 조사를 실시하여, 제 2 절연성 수지 기재의 구리박 표면을 관통함과 함께 수지층을 통과하고, 제 1 절연성 수지 기재에 형성된 비아홀 랜드를 포함한 도체 회로에 도달하는 비아홀 형성용 개구를 형성한다.
이 비아홀 형성용 개구의 가공 조건은, 펄스 에너지가 0.5 ∼ 100mJ, 펄스폭이 1 ∼ 100㎲, 펄스 간격이 0.5ms 이상, 주파수 2000 ∼ 3000Hz, 쇼트 수가 1 ∼ 10 의 범위 내인 것이 바람직하다.
또, 상기 가공 조건 하에서 형성될 수 있는 비아홀 형성용 개구의 구경은, 20 ∼ 250㎛ 인 것이 바람직하다. 그 이유는, 구경이 그러한 범위 내에서는, 비아홀 형성이 기술적으로 용이해져, 전기 접속성의 저하를 초래하는 경우가 적어지기 때문이다. 또, 도금에 의한 충전이 용이해지므로, 전기 접속성의 저하를 초래하는 경우가 적어져, 배선의 고밀도화가 용이해지기 때문이다.
(7) 상기 (6) 의 공정에서 형성된 비아홀 형성용 개구 내에 잔류하는 수지 잔재를 제거하기 위해, 상기 (2) 와 동일하게 데스미어 처리를 실시한다.
(8) 이어서, 상기 제 1 절연성 수지 기재의 표면을 보호 필름에 의해 피복한 상태에서, 상기 데스미어 처리한 기판의 구리박면에 대해, 그 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하고, 개구 내에 전해 구리 도금을 완전하게 충전하여, 필드 비아를 형성한다.
또한, 경우에 따라서는 전해 구리 도금 처리 후, 기판의 비아홀 형성용 개구의 상부로 융기된 전해 구리 도금을, 벨트 샌더 연마, 버프 연마, 에칭 등에 의해 제거하여 평탄화해도 된다.
또, 무전해 도금을 거쳐, 전해 도금을 형성해도 된다. 이 경우에는, 무전해 도금막은, 구리, 니켈, 은 등의 금속을 이용해도 된다.
(9) 상기 전해 구리 도금막 상에 레지스트층을 형성한다. 레지스트층은 도포여도 되고 미리 필름 형상으로 한 것을 부착하는 어떠한 방법이어도 된다. 이 레지스트 상에 미리 회로가 묘화된 마스크를 탑재하고, 노광, 현상 처리하여 에칭 레지스트층을 형성하고, 에칭 레지스트 비형성 부분의 금속층을 에칭하여, 비아홀 랜드를 포함한 도체 회로를 형성하고, 그 후, 상기 (8) 의 공정에서 부착한 보호 필름을 박리시킨다.
이 에칭액으로서는, 황산-과산화수소, 과황산염, 염화 제 2 구리, 염화 제 2 철의 수용액에서 선택되는 적어도 1 종의 수용액이 바람직하다.
상기 구리박을 에칭하여 도체 회로를 형성하는 전처리로서, 미세 패턴을 형성하기 쉽게 하기 위해, 미리, 구리박의 표면 전체면을 에칭하여 두께를 조정해도 된다.
상기 도체 회로의 일부로서의 비아홀 랜드는, 그 내경이 비아홀 구경과 거의 동일하거나, 그 외경을 비아홀 직경보다 크게 형성하고, 랜드 직경을 50 ∼ 350㎛ 의 범위로 형성하는 것이 바람직하다. 그 이유는, 랜드 직경이 그러한 범위 내에서는, 비아홀과 랜드의 접속이 저해되는 경우가 적어짐과 함께, 고밀도화를 저해하는 경우도 적어지기 때문이다.
(10) 이어서, 제 1 절연성 수지 기재의 금속층을 형성한 면과 반대측의 표면 영역 (반도체 소자 수용 영역) 에, 예를 들어, 레이저 가공에 의해 수지층을 관통하여 금속층 표면에 도달하는 개구를 형성하고, 그 개구로부터 금속층 표면이 노출되는 오목부를 형성하여, 반도체 소자 수용용 기판으로 한다. 필요에 따라, 레지스트 형성 공정, 에칭 처리 공정을 거쳐, 금속층이 노출되는 오목부를 형성할 수도 있다.
예를 들어, 상기 제 1 절연성 수지 기재와 제 2 절연성 수지 기재의 적층체에, 펄스 발진형 탄산 가스 레이저 가공 장치를 사용한 레이저 조사에 의해, 제 1 절연성 수지 기재의 표면으로부터 수지층을 관통하고 금속층 표면에 도달하는 개구를 형성하여 반도체 소자를 수용 또는 내장시키는 오목부를 형성한다.
상기 반도체 소자를 수용하는 오목부의 가공 조건은, 펄스 에너지가 0.5 ∼ 100mJ, 펄스폭이 1 ∼ 100㎲, 펄스 간격이 0.5ms 이상, 주파수 2000 ∼ 3000Hz, 쇼트 수가 1 ∼ 10 의 범위 내인 것이 바람직하다.
이와 같은 레이저 가공에 의해, 반도체 소자를 내장시키는 오목부가 형성되고, 그 오목부의 저면에는, 금속층 (이 경우에는, 구리박을 가리킨다) 이 노출된다.
B. 반도체 소자의 수용, 매립
(11) 상기 A. 의 (1) ∼ (10) 의 공정에 의해 얻어진 반도체 소자 수용용 기판에, 반도체 소자를 매립한다.
이 매립되는 반도체 소자로서는, 상기 서술한 바와 같이, 접속 패드 상에 미리 주상 전극이 형성된 반도체 소자, 혹은 접속 패드를 피복하는 중개층이 형성된 반도체 소자 중 어느 것이나 사용할 수 있는데, 여기에서는 후자를 사용하는 경우에 대해 설명한다.
이 중개층은, 반도체 소자의 패드와 프린트 배선판의 비아홀을 포함하는 도체 회로를 직접적으로 접속시키기 위해 형성된 중개층으로서, 다이패드 상에, 박막층을 형성하고, 그 박막층 상에 추가로 두께형성층을 형성함으로써 형성되고, 적어도 2 층 이상의 금속층으로 형성하는 것이 바람직하다.
또, 이 중개층은, 반도체 소자의 다이패드보다 큰 사이즈로 형성되는 것이 바람직하다. 그러한 사이즈로 함으로써, 다이패드와의 위치 맞춤이 용이해져, 그 결과, 다이패드와의 전기적 접속성이 향상됨과 함께, 다이패드에 손상을 주지 않고 레이저 조사나 포토 에칭에 의한 비아홀 가공이 가능해진다. 그 때문에, 반도체 소자의 프린트 배선판으로의 매립, 수용, 수용이나 전기적인 접속을 확실하게 실시할 수 있다.
또, 중개층 상에는, 직접, 프린트 배선판의 도체 회로를 이루는 금속층을 형성하는 것이 가능해진다.
또, 중개층은, 상기 서술한 바와 같은 제조 방법 이외에도, 반도체 소자의 접속 패드측의 전체 표면 또는 반도체 소자를 매립한 반도체 소자 수용용 기판 상에 형성된 금속막 상에, 드라이 필름으로 이루어지는 레지스트를 형성하고, 중개층에 해당하는 부분을 제거시킨 후, 전해 도금에 의해 두께를 형성하고, 그 후, 레지스트를 박리하여 에칭액에 의해, 동일하게 반도체 소자의 접속 패드 상에 중개층을 형성시킬 수도 있다.
(12) 반도체 소자를 수용, 내장한 기판 상에, 절연 수지층을 형성한 후, 상기 A. 의 (1) ∼ (4) 와 동일한 처리를 실시함으로써, 내장된 반도체 소자의 접속 패드 상에 형성된 중개층에 전기적으로 접속되는 비아홀, 반도체 소자 수용용 기판에 형성된 비아홀을 포함하는 도체 회로에 전기적으로 접속되는 비아홀, 및 외측의 도체 회로를 형성할 수 있다. 또한, 절연 수지층과 구리박을 적층시키고, 상기 A. 의 (1) ∼ (4) 와 동일한 처리를 반복하여 실시함으로써, 더욱 다층화된 프린트 배선판을 얻을 수 있다.
상기 서술한 방법은, 절연 수지층의 적층을 순서대로 적층함으로써 절연 수지층의 다층화를 실시하였는데, 필요에 따라, 절연 수지층이 1 단위의 회로 기판을 2 층 이상으로 적층하여, 일괄적으로 가열 압착함으로써, 절연 수지층의 다층화를 실시하는 다층 프린트 배선판으로 해도 된다.
(13) 이어서, 가장 외측인 회로 기판의 표면에 솔더 레지스트층을 각각 형성한다. 이 경우, 회로 기판의 외표면 전체에 솔더 레지스트 조성물을 도포하고, 그 도막을 건조시킨 후, 이 도막에, 땜납 패드의 개구부를 묘화한 포토 마스크 필름을 탑재하고 노광, 현상 처리함으로써, 도체 회로의 비아홀 바로 위에 위치하는 도전성 패드 부분을 노출시킨 땜납 패드 개구를 각각 형성한다. 이 경우, 솔더 레지스트층을 드라이 필름화한 것을 부착하고, 노광·현상 혹은 레이저 가공에 의해 개구를 형성시켜도 된다.
상기 마스크층의 비형성부로부터 노출된 땜납 패드 상에, 니켈-금 등의 내식층을 형성한다. 이 때, 니켈층의 두께는, 1 ∼ 7㎛ 가 바람직하고, 금층의 두께는 0.01 ∼ 0.1㎛ 가 바람직하다.
이것 이외에도, 니켈-팔라듐-금, 금 (단층), 은 (단층) 등을 형성해도 된다. 내식층을 형성한 후에, 마스크층을 박리한다. 이로써, 내식층이 형성된 땜납 패드와 내식층이 형성되어 있지 않은 땜납 패드가 혼재하는 프린트 배선판이 된다.
(14) 상기 (13) 의 공정에서 얻어진 솔더 레지스트의 개구로부터 비아홀 바로 위에 노출된 땜납 패드 부분에, 땜납체를 공급하고, 이 땜납체의 용융·고화에 의해 땜납 범프를 형성하고, 혹은 도전성 볼 또는 도전성 핀을 도전성 접착제 혹은 땜납층을 이용하여 패드부에 접합하여, 다층 회로 기판이 형성된다.
상기 땜납체 및 땜납층의 공급 방법으로서는, 땜납 전사법이나 인쇄법을 사용할 수 있다.
여기에서, 땜납 전사법은, 프리프레그에 땜납박을 부착하고, 이 땜납박을 개구 부분에 상당하는 지점만을 남기고 에칭함으로써, 땜납 패턴을 형성하여 땜납 캐리어 필름으로 하고, 이 땜납 캐리어 필름을, 기판의 솔더 레지스트 개구 부분에 플럭스를 도포한 후, 땜납 패턴이 패드에 접촉하도록 적층하고, 이것을 가열하여 전사하는 방법이다.
한편, 인쇄법은, 패드에 상당하는 지점에 개구를 형성한 인쇄 마스크 (메탈 마스크) 를 기판에 탑재하고, 땜납 페이스트를 인쇄하여 가열 처리하는 방법이다. 이와 같은 땜납 범프를 형성하는 땜납으로서는, Sn/Ag 땜납, Sn/In 땜납, Sn/Zn 땜납, Sn/Bi 땜납 등을 사용할 수 있고, 그들의 융점은, 적층되는 각 회로 기판간을 접속하는 도전성 범프의 융점보다 낮은 것이 바람직하다.
(실시예 1-1)
(1) 기재의 준비
먼저, 반도체 소자 수용용 기판을 구성하는 프린트 기판을 제작한다. 이 프린트 기판은, 제 1 절연성 기재 (30) 와 제 2 절연성 기재 (40) 로 이루어지고, 그들의 기재를 적층하여 형성한다. 프린트 기판 재질의 일례로서는, 에폭시 계 수지를 유리 클로스에 침투시켜 B 스테이지로 한 프리프레그와, 구리박을 적층하여 가열 프레스함으로써 얻어지는 편면 또는 양면 동장 적층판을 출발 재료로서 사용한다.
상기 제 1 절연성 기재 (30) 로서, 두께가 60㎛ 인 수지 절연층 (32) 의 양면에, 두께가 15㎛ 인 구리박 (34) 을 부착하여 이루어지는 양면 동장 적층판을 사용한다. 이 적층판의 구리박 (34) 이 15㎛ 보다 두꺼운 것을 사용하고, 에칭 처리에 의해, 구리박의 두께를 15㎛ 로 조정해도 된다 (도 5(a) 참조).
(2) 비아홀 및 차폐 비아 형성용 개구의 형성
상기 제 1 절연성 기재 (30) 의 일방의 구리박 표면에, 탄산 가스 레이저 조사를 실시하여, 구리박 (34) 및 수지 절연층 (32) 을 관통하고 타방의 구리박 표면에 도달하는 비아홀 형성용 개구 (36) 및 차폐 비아 형성용 개구 (37) 를 형성하였다 (도 5(b) 참조).
이 때, 차폐 비아 형성용 개구 (37, 비관통공) 는, 후술하는 바와 같은 반도체 소자 수용용 오목부 형성 영역의 외측에 형성되고, 인접하는 개구끼리 서로 직렬로 연결된 형태로 형성된다.
또한 그 개구 내를 과망간산의 약액 처리에 의해 데스미어 처리하였다.
이 실시예에 있어서는, 비아홀 형성용의 개구 (36) 및 차폐 비아 형성용 개구 (37) 의 형성에는, 히타치 비아사 제조의 고(高)피크 단(短)펄스 발진형 탄산 가스 레이저 가공기를 사용하고, 기재 두께 60㎛ 의 유리 천 에폭시 수지 기재에, 구리박에 다이렉트로, 이하와 같은 조사 조건에서, 레이저빔을 조사하여 100 홀/초의 스피드로, 직경 75㎛ 의 비아홀 형성용 개구 (36) 및 차폐 비아 형성용 개구 (37) 를 형성하였다.
(조사 조건)
펄스 에너지：0.5 ∼ 100mJ
펄스 폭：1 ∼ 100㎲
펄스 간격：0.7ms
주파수：2000Hz
(3) 전해 구리 도금막의 형성
데스미어 처리를 끝낸 제 1 절연성 기재 (30) 의 비아홀 형성용 개구 (36) 및 차폐 비아 형성용 개구 (37) 를 형성한 구리박면에, 이하와 같은 도금 조건에서, 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하였다.
〔전해 도금액〕
황산 2.24㏖/ℓ
황산 구리 0.26㏖/ℓ
첨가제 A (반응 촉진제) 11.0㎖/ℓ
첨가제 B (반응 억제제) 10.0㎖/ℓ
〔전해 도금 조건〕
전류 밀도 1A/dm2
시간 65 분
온도 22±2℃
이와 같은 도금 처리에 의해, 첨가제 A 에 의해 개구 내의 전해 구리 도금막의 형성이 촉진되고, 반대로 첨가제 B 에 의해 주로 구리박 부분에 부착되어, 도금막의 형성이 억제된다. 또, 개구 내가 전해 구리 도금으로 충전되고, 구리박과 거의 동일한 높이가 되면, 첨가제 B 가 부착되므로, 구리박 부분과 동일하게 도금막의 형성이 억제된다. 이로써, 개구 내에 완전하게 전해 구리 도금이 충전됨과 함께, 개구로부터 노출된 전해 구리 도금과 구리박이 거의 평탄하게 형성되었다 (도 5(c) 참조).
또, 구리박 및 전해 도금막으로 이루어지는 도체층을 에칭에 의해, 두께를 조정해도 된다. 경우에 따라서는 벨트 샌더 연마 및 버프 연마의 물리적 방법에 의해 도체층의 두께를 조정해도 된다.
(4) 도체 회로 (필드 비아를 포함한다), 차폐 비아 및 금속층의 형성
상기 (3) 의 공정을 거친 제 1 절연성 기재 (30) 의 구리박 (34) 및 구리 도금막 상에, 감광성 드라이 필름을 이용하여 에칭 레지스트층 (도시를 생략) 을 형성하였다. 즉, 제 1 절연성 기재 (30) 양면의 구리박면에 에칭 레지스트층을 형성하였다. 그 레지스트층의 두께는, 15 ∼ 20㎛ 의 범위이며, 랜드를 포함하는 도체 회로 및 반도체 소자의 사이즈에 관련한 사이즈의 금속층이 묘화된 마스크를 이용하여 노광·현상을 거치고, 구리박 상에 레지스트 비형성부를 형성하였다.
이어서, 레지스트 비형성부에, 과산화수소수/황산으로 이루어지는 에칭액에 의해 에칭을 실시하여, 비형성부에 해당하는 구리 도금막 및 구리박을 제거한다.
그 후, 레지스트를 알칼리액에 의해 박리함으로써, 필드 비아 (39) 의 랜드를 포함하는 도체 회로 (41), 금속층 (42), 차폐 비아 (47) 가 형성된다. 필요에 따라, 더미 패턴이나, 얼라인먼트 마크, 제품 인식 기호 등을 형성할 수 있다.
또한, 이 공정에 있어서는, 복수의 차폐 비아 (47) 는, 도 1(a) 에 나타나는 바와 같은 직렬로 연결된 형태가 되고, 금속층 (42) 의 표면에 접속되어, 전자 차폐층을 형성한다.
이로써, 제 1 절연성 기재 (30) 의 표면과 이면에 도체 회로 (41) 가 형성됨과 함께, 이들의 도체 회로 (41) 를 전기적으로 접속하는 필드 비아 (39) 가 형성되고, 또한, 반도체 소자에 접촉하는 금속층 (42) 이 형성되고, 그리고 금속층 (42) 의 표면에 접속되어 전자 차폐층을 구성하는 차폐 비아 (47) 가 형성되어 이루어지는 회로 기판이 얻어진다.
또한, 이 회로 기판에 형성되는 금속층 (42) 은, 제 1 절연성 기재의 이면에 형성되고, 반도체 소자를 수용하는 오목부를 형성하는 영역에 상당하는 회로 기판 표면의 구리박 부분은 에칭에 의해 제거된다 (도 5(d) 참조).
(5) 제 1 절연성 기재와 제 2 절연성 기재의 적층
상기 제 1 절연성 기재 (30) 에 적층되는 제 2 절연성 기재 (40) 로서는, 두께가 60㎛ 인 수지 절연층 (43) 의 편면에, 두께가 15㎛ 인 구리박 (44) 이 부착되어 이루어지는 편면 동장 적층판을 사용한다.
이와 같은 제 2 절연성 기재 (40) 는, 구리박이 형성되어 있지 않은 측의 표면이 제 1 절연성 기재 (30) 의 금속층 (42) 이 형성된 표면에 접촉된 상태에서 적층된다. 제 1 절연성 기재 (30) 와 제 2 절연성 기재 (40) 의 적층은, 이하와 같은 조건에서 양자를 열압착함으로써 이루어진다 (도 5(e) 참조).
(압착 조건)
온도：150 ∼ 180℃
프레스 압력：100 ∼ 200kgf/㎠
압착 시간：5 ∼ 10분
또한, 이 실시예에서는, 제 1 절연성 기재 (30) 및 제 2 절연성 기재 (40) 를 단층으로 형성시켰는데, 2 층 이상의 복수층으로 형성해도 된다.
(6) 비아홀 형성용 개구의 형성
상기 제 2 절연성 기재 (40) 의 구리박 형성면에 대해, 탄산 가스 레이저 조사를 실시하여, 구리박 (44) 을 관통함과 함께, 수지 절연층 (43) 을 통과하고, 상기 제 1 절연성 기재 (30) 에 형성된 필드 비아 (39) 의 비아 랜드를 포함하는 도체 회로 (41) 표면에 도달하는 비아홀 형성용 개구 (46) 를 형성하였다 (도 5(f) 참조). 또한, 그들 개구 내를 과망간산의 약액 처리에 의해 데스미어 처리하였다.
이 실시예에 있어서, 제 2 절연성 기재 (40) 에 비아홀 형성용의 개구 (46) 를 형성하는 데에는, 히타치 비아사 제조의 고피크 단펄스 발진형 탄산 가스 레이저 가공기를 사용하였다. 제 2 절연성 기재 (40) 의 기재 두께 60㎛ 의 유리 천 에폭시 수지 기재 (43) 에 부착된 구리박 (44) 에 다이렉트로, 이하와 같은 조사 조건에서, 레이저빔을 조사하여 100 홀/초의 스피드로, 직경 75㎛ 의 비아홀 형성용의 개구 (46) 를 형성하였다.
(조사 조건)
펄스 에너지：0.5 ∼ 100mJ
펄스 폭：1 ∼ 100㎲
펄스 간격：0.7ms
주파수：2000Hz
(7) 전해 구리 도금막의 형성
상기 제 1 절연성 기재 (30) 의 표면을 보호 필름 (48) 을 부착하여 피복한 후, 개구 내의 데스미어 처리를 끝낸 제 2 절연성 기재 (40) 의 구리박면에, 이하와 같은 조성의 전해 도금액 용액을 이용하여, 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하였다.
〔전해 도금액〕
황산 2.24㏖/ℓ
황산 구리 0.26㏖/ℓ
첨가제 A (반응 촉진제) 11.0㎖/ℓ
첨가제 B (반응 억제제) 10.0㎖/ℓ
〔전해 도금 조건〕
전류 밀도 1A/dm2
시간 65 분
온도 22±2℃
이와 같은 도금 처리에 있어서는, 첨가제 A 에 의해 개구 내의 전해 구리 도금막의 형성이 촉진되고, 반대로 첨가제 B 에 의해 주로 구리박 부분에 부착되어 도금막의 형성이 억제된다. 또, 개구 내가 전해 구리 도금으로 충전되어, 구리박과 거의 동일한 높이가 되면, 첨가제 B 가 부착되므로, 구리박 부분과 동일하게 도금막의 형성이 억제된다. 이로써, 개구 내에 완전하게 전해 구리 도금이 충전됨과 함께, 개구로부터 노출된 전해 구리 도금과 구리박이 거의 평탄하게 형성되었다.
또, 구리박, 전해 도금막으로 이루어지는 도체층을 에칭에 의해, 두께를 조정해도 된다. 경우에 따라서는 벨트 샌더 연마 및 버프 연마의 물리적 방법에 의해 도체층의 두께를 조정해도 된다.
(8) 도체 회로 및 필드 비아의 형성
상기 (7) 의 공정을 거친 제 2 절연성 기재 (40) 의 구리박 (44) 및 구리 도금 상에, 감광성 드라이 필름을 이용하여 에칭 레지스트층 (도시를 생략) 을 형성하였다. 이 레지스트층의 두께는, 15 ∼ 20㎛ 의 범위이며, 필드 비아의 랜드를 포함하는 도체 회로가 묘화된 마스크를 이용하여, 노광·현상을 거치고, 구리박 상에 레지스트 비형성부를 형성하였다.
이어서, 레지스트 비형성부에, 과산화수소수/황산으로 이루어지는 에칭액에 의해 에칭을 실시하여, 비형성부에 해당하는 구리 도금막 및 구리박을 제거한다.
그 후, 레지스트를 알칼리액에 의해 박리하고, 추가로 상기 (7) 의 공정에서 제 1 절연성 기재 (30) 의 표면에 부착된 보호 필름 (48) 을 박리시킴으로써, 제 2 절연성 기재 (40) 의 편면에 도체 회로 (50) 가 형성됨과 함께, 이들의 도체 회로를 제 1 절연성 기재 (30) 에 형성된 필드 비아 (39) 의 랜드 (41) 에 전기적으로 접속하는 필드 비아 (52) 가 형성된다 (도 5(g) 참조). 필요에 따라, 더미 패턴이나, 얼라인먼트 마크, 제품 인식 기호 등을 형성할 수도 있다.
(9) 반도체 소자 수용용 오목부의 형성
상기 (4) 의 공정에서, 에칭에 의해 구리박 부분이 제거되어 있는 수지 부분에, 탄산 가스 레이저 조사를 실시하여, 수지층을 관통하고 금속층 표면에 도달하는 개구를 형성하고, 그 개구 내에 금속층이 노출되도록 하여, 그 개구의 측면과 금속층 표면 (저면) 에 의해 반도체 소자 (55) 를 내장하기 위한 오목부 (54) 가 형성된다 (도 6(a) 참조).
이 실시예에 있어서, 제 1 절연성 기재 (30) 에 반도체 소자 수용용의 오목부 (54) 를 형성하는 데에는, 히타치 비아사 제조의 고피크 단펄스 발진형 탄산 가스 레이저 가공기를 사용하였다. 제 1 절연성 기재 표면의 구리박이 제거된 영역에 대해, 기재 두께 60㎛ 인 유리 천 에폭시 수지 기재에, 이하와 같은 조사 조건에서 레이저빔을 조사하여, 수용해야 할 반도체 소자의 사이즈보다 약간 큰 사이즈로, 깊이가 약 100㎛ 인 반도체 소자 수용용의 오목부 (54) 를 형성하였다.
(조사 조건)
펄스 에너지：0.5 ∼ 100mJ
펄스 폭：1 ∼ 100㎲
펄스 간격：0.7ms
주파수：2000Hz
또한, 레이저 가공에 의해 형성된 반도체 소자 수용용의 오목부 (54) 는, 그 저면에 금속층 (42) 이 노출된 상태가 되고, 오목부 (54) 의 깊이는 거의 균일하고, 4개 모서리의 형상도 원호상으로 되어 있지 않았다.
(10) 주상 전극을 갖는 반도체 소자의 수용
상기 (1) ∼ (9) 의 공정에 따라 제작된 반도체 소자 수용용 기판의 오목부 (54) 에 수용, 내장되는 반도체 소자 (55) 로서는, 이하의 (a) ∼ (d) 의 공정에 의해 제작된 주상 전극을 갖는 반도체 소자를 사용하였다.
(a) 실리콘 기판의 준비
웨이퍼 상태의 실리콘 기판 (반도체 기판) 상에 접속 패드가 형성되고, 그 상면에 있어서 접속 패드의 중앙부를 제거한 부분에 보호막 (패시베이션막) 이 형성되고, 접속 패드의 중앙부가 보호막에 형성된 개구부를 통하여 노출된 것을 준비한다.
(b) 하지 금속층의 형성
실리콘 기판의 상면 전체에, 스퍼터링에 의해, 두께가 2㎛ 인 구리로 이루어지는 하지 금속층을 형성한다.
(c) 주상 전극의 형성
이어서, 하지 금속층의 상면에 아크릴계 수지 등의 감광성 수지로 이루어지는 드라이 필름 레지스트를 라미네이트하여, 두께가 110㎛ 인 도금 레지스트층을 형성한다. 형성해야 할 주상 전극의 높이를 100㎛ 정도로 설정하였다.
이어서, 도금 레지스트층의 패드에 대응하는 부분에 개구를 묘화한 마스크를 이용하여, 노광·현상을 거치고, 레지스트에 개구부가 형성된다.
또한, 하지 금속층에 도금 전류로로서 전해 구리 도금을 실시함으로써, 도금 레지스트층의 개구부 내의 하지 구리층 상면에 구리로 이루어지는 주상 전극을 형성한다.
마지막으로, 도금 레지스트층을 박리하고, 주상 전극을 마스크로 하여 하지 금속층의 불필요한 부분을 에칭하여 제거하면, 주상 전극 하에만 하지 금속층이 잔존된다.
(d) 밀봉막의 형성
상기 (c) 에서 얻어진 실리콘 기판의 상면측에 에폭시 수지나 폴리이미드 등으로 이루어지는 절연 수지인 밀봉막을 형성한다. 이 상태에 있어서, 주상 전극의 상면이 밀봉막에 의해 덮인 경우에는, 표면을 적절히 연마함으로써, 주상 전극의 상면을 노출시킨다.
이어서, 다이싱 공정에 의해, 개개의 반도체 칩 (반도체 장치) 이 얻어진다. 이 때, 주상 전극을 갖는 반도체 소자의 두께는 100㎛ 로 형성하였다.
상기 (a) ∼ (d) 의 공정에 의해 제작한 반도체 소자 (55) 의 하면측에, 열경화형의 접착제, 그 일례로서 에폭시 수지의 일부를 아크릴화한 열경화형 수지로 이루어지는 접착제를 실시하여, 두께가 30 ∼ 50㎛ 인 접착제층 (56) 을 형성하였다.
그 후, 반도체 소자 수용용 기판의 오목부 (54) 에 수용한 후, 100 ∼ 200 도 사이에서 열처리를 실시하고, 접착제층 (56) 을 경화시켰다. 이로써, 반도체 소자 (55) 가 내장된 기판 (60) 이 얻어졌다 (도 6(b) 참조).
이 때, 반도체 소자의 주상 전극 (58) 의 선단과 기판의 상면은 거의 동일면상이 되었다. 즉, 반도체 소자 (55) 에는 경사는 없었다.
(11) 적층 공정
상기 (10) 에서 얻어진 기판 (60) 상에 프리프레그 등의 접착재층 (62) 을 사이에 두고, 그 위에 두께가 60㎛ 인 수지 절연층 (64) 의 편면에, 두께가 15㎛ 인 구리박 (66) 이 부착되어 이루어지는 편면 동장 적층판을 적층하고 (도 6(c) 참조), 이하와 같은 조건에서, 화살표 방향으로 가열 프레스를 실시하여 다층화하였다 (도 6(d) 참조).
(프레스 조건)
온도：80 ∼ 250℃
압력：1.0 ∼ 5.0kgf/㎠
프레스 시간：10 ∼ 60 분
(12) 비아홀 형성용 개구의 형성
상기 (6) 의 공정과 동일하게 하여, 구리박 (66) 을 관통함과 함께, 수지 절연층 (64) 을 통과하고, 반도체 소자 수용용 기판을 이루는 제 1 절연성 기재에 형성된 비아 랜드를 포함하는 도체 회로 (41), 및 반도체 소자 상의 패드 상에 형성된 주상 전극 (58) 에 각각 도달하는 비아홀 형성용 개구 (70 및 72) 를 형성하였다 (도 7(a) 참조). 이 때의 레이저 조사 조건은, 상기 (6) 의 공정과 동일하였다. 또한, 그들 개구 내를 과망간산의 약액 처리에 의해 데스미어 처리하였다.
(13) 전해 구리 도금막의 형성
개구 내의 데스미어 처리를 끝낸 구리박면에, 이하와 같은 조성을 갖는 전해 구리 도금 용액을 이용하고, 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하였다.
〔전해 도금액〕
황산 2.24㏖/ℓ
황산 구리 0.26㏖/ℓ
첨가제 A (반응 촉진제) 10.0㎖/ℓ
첨가제 B (반응 억제제) 10.0㎖/ℓ
〔전해 도금 조건〕
전류 밀도 1A/dm2
시간 65 분
온도 22±2℃
이와 같은 도금 처리에 있어서는, 첨가제 A 에 의해 개구 내의 전해 구리 도금막의 형성이 촉진되고, 반대로 첨가제 B 에 의해 주로 구리박 부분에 부착되어, 도금막의 형성이 억제된다. 또, 개구 내가 전해 구리 도금으로 충전되고, 구리박과 거의 동일한 높이가 되면, 첨가제 B 가 부착되므로, 구리박 부분과 동일하게 도금막의 형성이 억제된다. 이로써, 개구 내에 완전히 전해 구리 도금이 충전됨과 함께, 개구로부터 노출된 전해 구리 도금과 구리박이 거의 평탄하게 형성되었다.
또, 구리박, 전해 도금막으로 이루어지는 도체층을 에칭에 의해, 두께를 조정해도 된다. 경우에 따라서는 벨트 샌더 연마 및 버프 연마의 물리적 방법에 의해 도체층의 두께를 조정해도 된다.
이로써, 개구 내에 전해 구리 도금을 완전히 충전하고, 도체 회로가 접속되는 비아홀과 반도체 소자의 호스트와 접속되는 비아홀이 형성된다.
(14) 도체 회로의 형성
상기 (13) 의 공정을 거친 구리박 및 구리 도금 상에, 감광성 드라이 필름을 이용하여 에칭 레지스트층을 형성하였다. 이 레지스트층의 두께는, 15 ∼ 20㎛ 의 범위이며, 필드 비아의 랜드를 포함하는 도체 회로가 묘화된 마스크를 이용하여, 노광·현상을 거치고, 구리박 상에 레지스트 비형성부를 형성하였다.
이어서, 레지스트 비형성부에, 과산화수소수/황산으로 이루어지는 에칭액에 의해, 에칭을 실시하여, 비형성부에 해당하는 구리 도금막 및 구리박을 제거한다.
그 후, 레지스트를 알칼리액에 의해 박리함으로써, 반도체 소자 수용용 기판을 피복하여 형성한 수지 절연층 (64) 상에 도체 회로 (74) 가 형성됨과 함께, 이 도체 회로 (74) 를 반도체 소자 내장 기판 (60) 에 형성된 필드 비아의 랜드 (41) 에 전기적으로 접속하는 필드 비아 (76) 나, 반도체 소자 (55) 의 패드 상에 형성된 주상 전극 (58) 에 전기적으로 접속되는 필드 비아 (78) 가 각각 형성된다. 또한, 필요에 따라, 더미 패턴이나, 얼라인먼트 마크, 제품 인식 기호 등을 형성할 수도 있다.
또한, 필요에 따라, 상기 (11) ∼ (14) 의 공정을 반복함으로써, 보다 다층화된 프린트 배선판을 얻을 수 있다.
또한, 이와 같은 적층화에 있어서, 비아홀의 방향이 동일 방향이 되도록 적층해도 되거나, 반대 방향이 되도록 적층해도 된다. 또, 이들 이외의 조합에 의해 다층화해도 된다.
(15) 솔더 레지스트층의 형성
상기 (1) ∼ (14) 의 공정에 의해 얻어진 다층화 기판의 최상층 및 최하층에 위치하는 회로 기판의 표면에, 솔더 레지스트층 (80) 을 형성하였다. 필름화된 솔더 레지스트를 부착하거나, 혹은 미리 점도가 조정된 바니시에 의해 도포함으로써 기판 상에, 솔더 레지스트층 (80) 을 20 ∼ 30㎛ 의 두께로 형성한다.
이어서, 70℃ 에서 20 분간, 100℃ 에서 30 분간의 건조 처리를 실시한 후, 크롬층에 의해 솔더 레지스트 개구부의 원 패턴 (마스크 패턴) 이 묘화된 두께 5mm 의 소다 라임 유리 기판을, 크롬층이 형성된 측을 솔더 레지스트층에 밀착시켜 1000mJ/㎠ 의 자외선으로 노광하고, DMTG 현상 처리하였다. 또한, 120℃ 에서 1 시간, 150℃ 에서 3 시간의 조건으로 가열 처리하고, 패드 부분에 대응한 개구 (82) 를 갖는 (개구 직경 200㎛) 솔더 레지스트층 (80, 두께 20㎛) 을 형성한다.
또한, 다층화 기판의 최상층 및 최하층에 위치하는 회로 기판의 표면에, 솔더 레지스트층을 형성하기 전에, 필요에 따라, 조화(粗化)층을 형성할 수도 있다.
이 경우에는, 솔더 레지스트층 상에 감광성 수지로 이루어지는 드라이 필름 상태가 된 마스크층을 형성한다. 필름화된 마스크층을 부착하거나, 혹은 미리 점도가 조정된 바니시에 의해 도포함으로써 솔더 레지스트층 상에, 마스크층을 10 ∼ 20㎛ 의 두께로 형성하였다.
이어서, 80℃ 에서 30 분간의 건조 처리를 실시한 후, 크롬층에 의해 마스크층의 형성 패턴 (마스크 패턴) 이 묘화된 두께 5mm 의 소다 라임 유리 기판을, 크롬층이 형성된 측을 솔더 레지스트층에 밀착시켜 800mJ/㎠ 의 자외선으로 노광하고 DMTG 현상 처리하였다. 또한, 120℃ 에서 1 시간의 조건에서 가열 처리하여, 솔더 레지스트층 (두께 20㎛) 을 형성하였다.
(16) 내식층의 형성
다음으로, 솔더 레지스트층 (80) 을 형성한 기판을, 염화 니켈 30g/ℓ, 하이포아인산 나트륨 10g/ℓ, 시트르산 나트륨 10g/ℓ 로 이루어지는 pH=5 의 무전해 니켈 도금액에 20 분간 침지하여, 개구부에 두께 5㎛ 의 니켈 도금층을 형성하였다.
또한, 그 기판을, 시안화 금 칼륨 2g/ℓ, 염화 암모늄 75g/ℓ, 시트르산 나트륨 50g/ℓ, 하이포아인산 나트륨 10g/ℓ 로 이루어지는 무전해 금 도금액에 93℃ 의 조건에서 23 초간 침지하고, 니켈 도금층 상에 두께 0.03㎛ 의 금 도금층을 형성하여, 니켈 도금층과 금 도금층으로 이루어지는 피복 금속층 (도시를 생략) 을 형성하였다.
(17) 땜납층의 형성
그리고, 최상층의 다층 회로 기판을 덮는 솔더 레지스트층 (80) 의 개구 (82) 로부터 노출되는 땜납 패드에 대해, 융점이 약 183℃ 인 Sn/Pb 땜납 혹은 Sn/Ag/Cu 로 이루어지는 땜납 페이스트를 인쇄하고, 183℃ 에서 리플로우함으로써, 땜납층 (84) 을 형성하였다.
(실시예 1-2)
이하의 (a) ∼ (c) 의 공정에서 제작한, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(a) 접속 패드 및 배선 패턴 상에 보호막이 형성된 반도체 소자 상에 스퍼터링에 의해, 전체면에 걸쳐, 두께가 0.1㎛ 의 크롬 박막과, 그 위에 두께가 0.5㎛ 인 구리 박막층의 2 층을 진공 챔버 내에서 연속하여 형성시킨다.
(b) 그 후, 드라이 필름을 사용한 레지스트층을 박막층 상에 형성시킨다. 중개층을 형성하는 부분이 묘화된 마스크를 그 레지스트층 상에 탑재하고, 노광, 현상을 거쳐, 레지스트 비형성부를 형성시킨다. 전해 구리 도금을 실시하여 레지스트 비형성부에, 두께가 9㎛ 인 두께형성층 (전해 구리 도금막) 을 형성한다.
(c) 도금 레지스트를 알칼리 용액 등으로 제거한 후, 도금 레지스트 하의 금속막을 에칭액에 의해 제거함으로써, 반도체 소자의 패드 상에 중개층을 형성한다.
이로써, 세로 5mm×가로 5mm, 두께가 100㎛ 인 반도체 소자를 얻을 수 있었다.
(실시예 1-3)
차폐 비아를, 도 1(c) 에 나타낸 바와 같은 지그재그 배열로 형성한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 1-4)
차폐 비아를, 도 1(c) 에 나타낸 바와 같은 지그재그 배열로 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 2-1)
실시예 1-1 의 상기 (9) 의 공정에 있어서, 이하와 같은 레이저 조사 조건에 의해, 반도체 소자 수용용의 오목부의 측면에 85 도의 테이퍼를 형성한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(조사 조건)
펄스 에너지：95mJ
펄스 폭：90㎲
펄스 간격：0.7ms
주파수：2000Hz
(실시예 2-2)
실시예 1-1 의 상기 (9) 의 공정에 있어서, 이하와 같은 레이저 조사 조건에 의해, 반도체 소자 수용용 오목부의 측면에 85 도의 테이퍼를 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(조사 조건)
펄스 에너지：80mJ
펄스 폭：100㎲
펄스 간격：0.7ms
주파수：2000Hz
(실시예 2-3)
차폐 비아를, 도 1(c) 에 나타낸 바와 같은 지그재그 배열로 형성한 것 이외에는, 실시예 2-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 2-4)
차폐 비아를, 도 1(c) 에 나타낸 바와 같은 지그재그 배열 (지그재그 배열) 로 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 2-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 3-1)
(1) 차폐 비아를 형성하지 않은 것 이외에는, 실시예 1-1 의 (1) ∼ (9) 의 공정과 동일한 처리를 실시하여, 제 1 절연성 기재 (30) 에 반도체 소자 수용용의 오목부 (54) 가 형성된 기판을 제작하였다 (도 8(a) ∼ 도 9(a) 참조).
(2) 상기 기판의 양면에 대해, 두께 15㎛ 의 드라이 필름 레지스트를 라미네이트하여 레지스트층 (49) 을 형성하고, 제 1 절연성 기재 (30) 에 형성된 오목부 (54) 및 그 개구 주연부가 노출된 레지스트 비형성부를 형성하였다.
(3) 상기 레지스트 비형성부의 표면에, 팔라듐 촉매를 부여함으로써, 오목부 (54) 의 내벽면 및 그 개구 주연부의 표면에 촉매핵을 부착시켰다.
(4) 이어서, 상기 공정에서 촉매를 부여한 기판을, 이하와 같은 조성을 갖는 무전해 구리 도금 수용액 내에 침지하고, 오목부 (54) 의 내벽면 및 그 개구 주연부의 표면에, 두께 0.5 ∼ 3.0㎛ 의 무전해 구리 도금막 (57a) 을 형성하였다.
(무전해 구리 도금액)
황산 구리：0.03㏖/ℓ
EDTA：0.200㏖/ℓ
HCHO：0.18g/l
NaOH：0.100㏖/ℓ
α,α'-비피리딜：100mg/l
폴리에틸렌글리콜：0.10g/l
(도금 조건)
34℃ 의 액온에서 40 분
(5) 이어서, 이하와 같은 조성을 갖는 전해 구리 도금 수용액 및 도금 조건에서 전해 구리 도금을 실시하여, 레지스트 비형성부에, 전해 구리 도금막 (57b) 을 형성하였다.
(전해 구리 도금액)
황산：2.24㏖/ℓ
황산 구리：0.26㏖/ℓ
첨가제：19.5㎖/ℓ
(아트텍 재팬사 제조, 상품명：카파라시드 GL)
(전해 도금 조건)
전류 밀도：1A/dm2
시간：35±5 분
온도：22±2℃
(6) 그 후, 알칼리에 의해 도금 레지스트 (49) 를 박리 제거함으로써, 오목부의 내벽면 (저면 및 측면) 및 오목부의 개구 주연부에 무전해 구리 도금막 (57a) 과 전해 구리 도금막 (57b) 으로 이루어지는 차폐용 금속층 (57) 이 형성된다 (도 9(b) 참조).
또한, 오목부의 저면에 노출되는 평탄한 표면을 갖는 금속층 (42) 의 표면은, 무전해 구리 도금막 (57a) 에 의해 피복되고, 그 무전해 구리 도금막 (57a) 상에 전해 구리 도금막 (57b) 이 형성되어 차폐용 금속층 (57) 을 형성하고 있다.
(7) 또한, 실시예 1-1 의 (10) ∼ (17) 의 공정과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다 (도 9(c) ∼ 도 10(d) 참조).
(실시예 3-2)
중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 3-3)
차폐용 금속층을 니켈에 의해 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 3-4)
차폐용 금속층을 은에 의해 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 4-1)
상기 (9) 의 공정에 있어서, 이하와 같은 레이저 조사 조건에 의해, 반도체 소자 수용용 오목부의 측면에 85 도의 테이퍼를 형성한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 4-2)
상기 (9) 의 공정에 있어서, 이하와 같은 레이저 조사 조건에 의해, 반도체 소자 수용용 오목부 (42) 의 측면에 85 도의 테이퍼를 형성하고, 또한 중개층을 갖는 반도체 소자 (55) 를 오목부 (42) 에 매립한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 4-3)
차폐용 금속층을 니켈로 형성하고, 또한 중개층을 갖는 반도체 소자 (55) 를 오목부 (42) 에 매립한 것 이외에는, 실시예 4-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(실시예 4-4)
차폐용 금속층을 은으로 형성하고, 또한 중개층을 갖는 반도체 소자 (55) 를 오목부 (42) 에 매립한 것 이외에는, 실시예 4-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.
(비교예 1-1)
제 1 절연성 수지 기재에 형성하는 오목부를 오목 가공에 의해 형성하고, 그 오목부의 저면이 제 2 절연성 수지 기재에 도달하지 않는 형태로 하는 것, 오목부의 저부에 표면이 평탄한 금속층을 형성하지 않는 것, 또한 차폐 비아를 형성하지 않는 것 이외에는, 실시예 1-1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.
(비교예 1-2)
제 1 절연성 수지 기재에 형성하는 오목부를 오목 가공에 의해 형성하고, 그 오목부의 저면이 제 2 절연성 수지 기재에 도달하지 않는 형태로 하는 것, 오목부의 저부에 표면이 평탄한 금속층을 형성하지 않는 것, 또한 차폐 비아를 형성하지 않는 것 이외에는, 실시예 1-2 와 동일하게 하여 다층 프린트 배선판을 제조하였다.
상기 각 실시예 1-1 ∼ 실시예 4-4 및 비교예 1-1 ∼ 비교예 1-2 에 따라 제조된 다층 프린트 배선판에 대해, 이하의 항목 A ∼ C 에 대한 평가 시험을 실시하였다. 각 평가 시험의 결과는, 표 1 에 나타낸다.
A. 구동 시험
반도체 소자를 구동시켜, 1GHz 하에 있어서의 신호선의 파형을 측정하였다. 구동시키고 나서, 최초 20 분간에 있어서의 파형 흐트러짐의 유무를 확인하였다. 이 신호선의 파형이 흐트러지는 것이, 반도체 소자에서 오작동이 발생하는 것을 의미하는 것이며, 본 시험은 반도체 소자의 오작동을 확인하는 시험이라고 할 수 있다.
이 시험 결과는, 파형 흐트러짐의 유무에 따라 다음과 같이 평가되었다.
20 분간 파형 흐트러짐 없음：○
15분 이후에 파형 흐트러짐을 확인：△
15분 이전에 파형 흐트러짐을 확인：×
B. 신뢰성 시험Ⅰ
이하와 같은 시험 조건에서의 고온 고습 바이어스 시험을 실시하고, 시험 종료 후, 2 시간 방치시킨 후에 도통 시험을 실시하여, 반도체 소자 오작동의 유무를 평가하였다.
(시험 조건)
온도：85℃
습도：85%RH
인화 전압：5.5V
시험 시간：500 시간, 1000 시간, 1500 시간
C. 신뢰성 시험 Ⅱ
130℃／3 분 ⇔ -55℃／3 분을 1 사이클로 한 사이클 시험을 2000 사이클까지 실시하고, 1000 사이클 이후 200 사이클마다, 시험 종료 후, 2 시간 방치시킨 후에, 도통 시험을 실시하여, 저항 변화율 (신뢰성 시험을 실시하기 전에 측정한 저항값을 초기치로 하고, 그 변화를 100 분율로 산출하였다) 이 20% 를 초과한 회로의 유무를 측정하고, 20% 를 초과한 사이클 수를 비교하였다.
Figure 112011014774133-pat00001
상기 각 평가 시험의 결과로부터, 상기 각 실시예에서는, 비교예와 비교하여 전기 접속성이나 접속 신뢰성이 확보된다는 것이 확인되었다.
이상 설명한 바와 같이, 본 발명에 관련된 다층 프린트 배선판은, 반도체 소자를 수용하는 오목부를 기판에 형성하고, 그 오목부를 둘러싼 수지 절연층에 전자 차폐층을 형성한 것이며, 오목부에 내장된 반도체 소자를 전자파로부터 효과적으로 차폐할 수 있기 때문에, 신호 지연이나 오작동 등의 문제 발생을 줄일 수 있는 반도체 소자 실장 기판에 적용할 수 있다.

Claims (32)

  1. 반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판으로서,
    상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에, 복수의 비관통공의 내벽이 금속으로 피복된 형태, 복수의 비관통공 내에 금속이 충전된 형태, 복수의 금속의 주상체 형태에서 선택되는 적어도 1 개의 형태로 형성된 측면 금속층이, 전자 차폐층으로서 형성되어 있고,
    상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  2. 제 1 항에 있어서,
    상기 측면 금속층은, 적어도 그 일부분이 서로 연결되어 있는, 다층 프린트 배선판.
  3. 제 1 항에 있어서,
    상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인, 다층 프린트 배선판.
  4. 제 1 항에 있어서,
    상기 전자 차폐층은, 상기 오목부의 저면에 위치하는 수지 절연층에 형성된 하부 금속층, 또는 상기 오목부 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것을 특징으로 하는 다층 프린트 배선판.
  5. 제 4 항에 있어서,
    상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것을 특징으로 하는 다층 프린트 배선판.
  6. 반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판으로서,
    상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 반도체 소자에 접속되는 비아홀은, 도전성 재료가 충전되어 이루어지는 필드 비아의 형태로 형성되고, 상기 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되어 있고,
    상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  7. 제 6 항에 있어서,
    상기 필드 비아의 표면은 평탄한, 다층 프린트 배선판.
  8. 제 6 항에 있어서,
    상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는, 다층 프린트 배선판.
  9. 제 6 항에 있어서,
    상기 전자 차폐층은, 복수의 비관통공의 내벽 표면이 금속에 의해 피복된 형태, 복수의 비관통공 내에 금속이 충전된 형태, 복수의 주상체 형태에서 선택되는 적어도 1 개의 형태로 형성된 측면 금속층인, 다층 프린트 배선판.
  10. 제 9 항에 있어서,
    상기 측면 금속층은, 적어도 그 일부분이 서로 연결되어 있는, 다층 프린트 배선판.
  11. 제 9 항에 있어서,
    상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인, 다층 프린트 배선판.
  12. 제 8 항에 있어서,
    상기 전자 차폐층은, 상기 오목부의 저면에 위치하는 하부 금속층, 또는 상기 오목부 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것을 특징으로 하는 다층 프린트 배선판.
  13. 제 8 항에 있어서,
    상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것을 특징으로 하는 다층 프린트 배선판.
  14. 반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판으로서,
    상기 반도체 소자는, 상기 수지 절연층에 형성된 오목부 내에 내장되고, 상기 다른 수지 절연층은 섬유 기재를 함유하고, 또한 반도체 소자에 접속되는 비아홀이 형성되고, 상기 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되어 있고,
    상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  15. 제 14 항에 있어서,
    상기 비아홀은, 도전성 재료가 충전되어 이루어지는 필드 비아의 형태로 형성되고, 또한 그 필드 비아의 표면은 평탄한, 다층 프린트 배선판.
  16. 제 14 항에 있어서,
    상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는, 다층 프린트 배선판.
  17. 제 14 항에 있어서,
    상기 전자 차폐층은, 복수의 비관통공의 내벽 표면이 금속에 의해 피복된 형태, 복수의 비관통공 내에 금속이 충전된 형태, 복수의 주상체 형태에서 선택되는 적어도 1 개의 형태로 형성된 측면 금속층인, 다층 프린트 배선판.
  18. 제 17 항에 있어서,
    상기 측면 금속층은, 적어도 그 일부분이 서로 연결되어 있는, 다층 프린트 배선판.
  19. 제 17 항에 있어서,
    상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인, 다층 프린트 배선판.
  20. 제 14 항에 있어서,
    상기 전자 차폐층은, 상기 오목부의 저면에 위치하는 수지 절연층에 형성된 하부 금속층, 또는 상기 오목부 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것을 특징으로 하는 다층 프린트 배선판.
  21. 제 16 항에 있어서,
    상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것을 특징으로 하는 다층 프린트 배선판.
  22. 반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판으로서,
    상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되고, 전자 차폐층으로서 반도체 소자의 하부에 하부 금속층이 배치되고, 그 하부 금속층은, 상기 오목부 저면의 면적보다 큰 면적이고,
    상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.
  23. 제 22 항에 있어서,
    상기 비아홀은, 도전성 재료가 충전되어 이루어지는 필드 비아의 형태로 형성되고, 또한 그 필드 비아의 표면은 평탄한, 다층 프린트 배선판.
  24. 제 22 항에 있어서,
    상기 하부 금속층은, 압연 구리박으로 형성되어 있는, 다층 프린트 배선판.
  25. 제 22 항에 있어서,
    상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는, 다층 프린트 배선판.
  26. 제 22 항에 있어서,
    상기 전자 차폐층은, 복수의 비관통공의 내벽 표면이 금속에 의해 피복된 형태, 복수의 비관통공 내에 금속이 충전된 형태, 복수의 주상체 형태에서 선택되는 적어도 1 개의 형태로 형성된 측면 금속층인, 다층 프린트 배선판.
  27. 제 26 항에 있어서,
    상기 측면 금속층은, 적어도 그 일부분이 서로 연결되어 있는, 다층 프린트 배선판.
  28. 제 26 항에 있어서,
    상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인, 다층 프린트 배선판.
  29. 제 22 항에 있어서,
    상기 전자 차폐층은, 상기 오목부의 저면에 위치하는 수지 절연층에 형성된 하부 금속층, 또는 상기 오목부 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것을 특징으로 하는 다층 프린트 배선판.
  30. 제 25 항에 있어서,
    상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것을 특징으로 하는 다층 프린트 배선판.
  31. 반도체 소자가 수용되어 이루어지는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판을 제조하는 방법으로서,
    수지 절연층의 일면에 적어도 도체 회로와, 금속층을 형성함과 함께, 그 타면에 적어도 도체 회로와, 상기 금속층에 대향하는 위치에 도체 회로 비형성 영역을 형성하고, 추가로 상기 타면의 도체 회로와 상기 일면의 도체 회로를 전기적으로 접속하는 비아홀 및 상기 타면의 도체 회로 비형성 영역의 외측에 있어서 수지 절연층을 관통하고 상기 일면의 금속층에 도달하는 비아홀을 도금에 의해 형성하여 제 1 절연성 수지 기재를 형성하는 공정,
    수지 절연층의 일면에 구리박이 부착되어 이루어지는 제 2 절연성 수지 기재를, 그 수지면을 상기 제 1 절연성 수지 기재에 압착하여 일체화시키는 공정,
    상기 제 2 절연성 수지 기재에 도체 회로를 형성함과 함께, 그 도체 회로와 전기적으로 접속하는 비아홀을 형성하는 공정,
    상기 제 1 절연성 수지 기재의 도체 회로 비형성 영역에, 수지 절연층 표면으로부터 오목부를 형성하는 공정으로서, 상기 오목부가, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지도록 형성되는, 오목부를 형성하는 공정,
    반도체 소자를 상기 오목부 내에 수용하고, 접착제를 이용하여 접착시키는 공정,
    상기 반도체 소자를 피복하여 다른 수지 절연층을 형성하고, 비아홀을 형성하는 공정을 적어도 포함한, 다층 프린트 배선판의 제조 방법.
  32. 반도체 소자가 수용되어 이루어지는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판을 제조하는 방법으로서,
    수지 절연층의 일면에 적어도 도체 회로와, 금속층을 형성함과 함께, 그 타면에 적어도 도체 회로와, 상기 금속층에 대향하는 위치에 도체 회로 비형성 영역을 형성하고, 추가로 상기 타면의 도체 회로와 상기 일면의 도체 회로를 전기적으로 접속하는 비아홀을 도금에 의해 형성하여 제 1 절연성 수지 기재를 형성하는 공정,
    수지 절연층의 일면에 구리박이 부착되어 이루어지는 제 2 절연성 수지 기재를, 그 수지면을 상기 제 1 절연성 수지 기재에 압착하여 일체화하는 공정,
    상기 제 2 절연성 수지 기재의 일면에 도체 회로를 형성함과 함께, 그 도체 회로와 상기 제 1 절연성 수지 기재에 형성된 비아홀을 전기적으로 접속하는 비아홀을 도금에 의해 형성하는 공정,
    상기 제 1 절연성 수지 기재의 도체 회로 비형성 영역에 오목부를 형성하는 공정으로서, 상기 오목부가, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지도록 형성되는, 오목부를 형성하는 공정,
    상기 오목부를 피복하는 금속층을 도금에 의해 형성하는 공정,
    반도체 소자를 상기 오목부 내에 수용하고, 접착제를 이용하여 상기 오목부의 금속층에 고정시키는 공정,
    상기 반도체 소자를 피복하여 다른 수지 절연층을 형성하고, 전기적으로 접속하는 비아홀을 도금에 의해 형성하는 공정을 적어도 포함한, 다층 프린트 배선판의 제조 방법.

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