CN103904048B - 内置式芯片封装结构 - Google Patents

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Abstract

本发明是有关于一种内置式芯片封装结构，包括核心层、芯片、第一线路层及第二线路层。核心层包括相对的第一表面、第二表面及贯通于第一表面及第二表面的芯片容置槽。芯片设置于芯片容置槽，芯片包括主动表面及凸出部，部份的主动表面位于凸出部。第一线路层设置于第一表面且电性连接于核心层及芯片。第一线路层包括通孔，凸出部位于通孔内，位于凸出部上的主动表面外露以接收外部信号。第二线路层设置于第二表面且电性连接于核心层。本发明提供的技术方案可有效地降低芯片封装结构的整体高度并具有电磁屏蔽功能，设置的散热柱可增加芯片的散热效率。

Description

内置式芯片封装结构
技术领域
本发明涉及一种芯片封装结构，特别是涉及一种内置式芯片封装结构。
背景技术
一般而言，线路基板主要是由多层经过图案化的线路层(patterned circuitlayer)以及介电层(dielectric layer)交替叠合所构成。其中，图案化线路层是由铜箔层(copper foil)经过光刻与刻蚀制造过程定义形成，而介电层配置于图案化线路层之间，用以隔离图案化线路层。此外，相叠的图案化线路层之间是通过贯穿介电层的镀通孔(Plating Through Hole,PTH)或导电孔道(conductive via)而彼此电性连接。最后，在线路基板的表面配置芯片，并借由内部线路的电路设计而达到信号传递的目的。然而，随着市场的需求，芯片封装结构朝向轻薄短小且携带方便的方向设计，芯片所能配置在线路基板的空间受到限制。
此外，由于目前芯片的组装方式通常是通过焊接以设置于电路板上。若遇到电磁干扰(Electro-Magnetic Interference，EMI)的话，通常会加上法拉第笼(Faraday cage)，以屏蔽电磁干扰。法拉第笼的原理是借由一个导电的遮断物(例如金属盖)将电的干扰没有伤害性地反射或传送到接地。然而，包围在芯片外围的法拉第笼也同时增加了配置芯片封装结构所需的空间及重量，不利于芯片封装结构的薄型化及轻量化。
有鉴于上述现有的芯片封装结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的内置式芯片封装结构，能够改进一般现有的芯片封装结构，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的芯片封装结构存在的缺陷，而提供一种新型的内置式芯片封装结构，所要解决的技术问题是其可降低芯片封装结构的整体高度并具有电磁屏蔽功能，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种内置式芯片封装结构，其中包括核心层、芯片、第一线路层及第二线路层。核心层包括相对的第一表面及第二表面、贯通于第一表面及第二表面的芯片容置槽。芯片设置于芯片容置槽，芯片包括主动表面及凸出部，部份的主动表面位于凸出部。第一线路层设置于第一表面且电性连接于核心层及芯片。第一线路层包括通孔，凸出部位于通孔内，位于凸出部上的主动表面外露以接收外部信号。第二线路层设置于第二表面且电性连接于核心层，第一线路层包括介电层与图案化金属层,通孔在第一表面的投影的尺寸实质上符合凸出部在第一表面的投影的尺寸。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的内置式芯片封装结构，其中上述的核心层、第一线路层及第二线路层分别包括多个导电柱，核心层的所述导电柱环设于芯片容置槽，第一线路层的所述导电柱环设于通孔，核心层、第一线路层及第二线路层的所述导电柱的位置相互对应，以提供芯片电磁屏蔽。
前述的内置式芯片封装结构，其中上述的核心层、第一线路层及第二线路层的所述导电柱分别贯穿核心层、第一线路层及第二线路层且彼此相互连接。
前述的内置式芯片封装结构，其中上述的核心层、第一线路层及第二线路层分别包括环状导电元件，核心层的环状导电元件包围芯片容置槽，第一线路层的环状导电元件包围通孔，核心层、第一线路层及第二线路层的所述环状导电元件的位置相互对应，以提供芯片电磁屏蔽。
前述的内置式芯片封装结构，其中上述的核心层、第一线路层及第二线路层的所述环状导电元件分别贯穿核心层、第一线路层及第二线路层且彼此相互连接。
前述的内置式芯片封装结构，其中上述的芯片更包括相对于主动表面的背面，第二线路层包括贯穿第二线路层的多个散热柱，所述散热柱的位置对应于芯片的位置以连接至芯片的背面。
前述的内置式芯片封装结构，其中上述的芯片为3D感测芯片。
前述的内置式芯片封装结构，其中上述的主动表面包括相互平行的第一平面及第二平面，第一平面位于凸出部上，且第二平面位于凸出部的周围。
前述的内置式芯片封装结构，其中上述的芯片更包括多个电极，所述电极配置于主动表面的第二平面，且第一线路层电性连接于所述电极。
基于上述，本发明的内置式芯片封装结构借由在核心层上设置芯片容置槽并在第一线路层上设置通孔，以供芯片内置于核心层与第一线路层内，而降低了整体厚度。并且，本发明的内置式芯片封装结构可通过将芯片的凸出部上的主动表面外露于第一线路层的通孔，以接收外部信号。此外，相较于现有习知的包围在芯片外围的电磁屏蔽罩(例如法拉第笼)，本发明的内置式芯片封装结构借由在核心层、第一线路层及第二线路层设置环绕于芯片的导电柱或是环形导电元件以提供芯片的电磁屏蔽的功能，可降低内置式芯片封装结构的体积。另外，本发明的内置式芯片封装结构在第二线路层设置连接至芯片的背面的散热柱，使芯片的产热可经散热柱离开，以增加芯片的散热效率。
综上所述，本发明内置式芯片封装结构可降低芯片封装结构的整体高度并具有电磁屏蔽功能，设置的散热柱可增加芯片的散热效率。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A是依照本发明的一个实施例的一种内置式芯片封装结构的剖面示意图。
图1B是图1A的内置式芯片封装结构的俯视示意图。
图2A至图2M是图1A的内置式芯片封装结构的制造过程示意图。
图3A是依照本发明的另一个实施例的一种内置式芯片封装结构的剖面示意图。
图3B是图3A的内置式芯片封装结构的俯视示意图。
【主要元件符号说明】
100、200：内置式芯片封装结构 110、210：核心层
112：第一表面 114：第二表面
116、216：芯片容置槽 118：导电柱
120、220：芯片 122：主动表面
122a：第一平面 122b：第二平面
124：凸出部 126：背面
128：电极 130、230：第一线路层
132、232：通孔 134：导电柱
136：孔洞 138：样板树脂
140、240：第二线路层 142：导电柱
144：散热柱 150：粘着层
160：保护层 218、234、242：环状导电元件
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的内置式芯片封装结构的具体实施方式、结构、特征及其功效，详细说明如后。
图1A是依照本发明的一个实施例的一种内置式芯片封装结构的剖面示意图。请参阅图1A，本实施例的内置式芯片封装结构100包括核心层110、芯片120、第一线路层130及第二线路层140。
核心层110包括相对的第一表面112、第二表面114及贯通于第一表面112及第二表面114的芯片容置槽116。芯片120设置于芯片容置槽116。在本实施例中，芯片120包括主动表面122、凸出部124、相对于主动表面122的背面126及多个电极128。主动表面122包括相互平行的第一平面122a及第二平面122b，部分的主动表面122(也就是第一平面122a)位于凸出部124上，且第二平面122b位于凸出部124的周围。这些电极128配置于主动表面122的第二平面122b。
第一线路层130设置于核心层110的第一表面112且电性连接于核心层110及芯片120的这些电极128。第一线路层130包括通孔132。在本实施例中，通孔132在第一表面112的投影的尺寸实质上符合凸出部124在第一表面112的投影的尺寸。凸出部124位于通孔132内，位于凸出部124上的主动表面122(也就是第一平面122a)外露于通孔132以接收外部信号。第二线路层140设置于核心层110的第二表面114且电性连接于核心层110。
在本实施例中，芯片120为3D感测芯片，可用以感测电压或是光线，但芯片120的种类不以此为限制。此外，为避免芯片120被电磁干扰而影响效能。图1B是图1A的内置式芯片封装结构的俯视示意图。在图1B中，为了能清楚表示导电柱118相对于芯片120的位置，省略第一线路层130上的其他接垫。请同时参阅图1A及图1B，在本实施例中，核心层110、第一线路层130及第二线路层140分别包括多个导电柱118、134、142。核心层110的这些导电柱118环设于芯片容置槽116，第一线路层130的这些导电柱134环设于通孔132，核心层110、第一线路层130及第二线路层140的这些导电柱118、134、142的位置相互对应(环置于芯片120)，以提供芯片120电磁屏蔽的功能。
如图1A所示，核心层110、第一线路层130及第二线路层140的这些导电柱118、134、142分别贯穿核心层110、第一线路层130及第二线路层140且彼此相互连接。在本实施例中，导电柱118、134、142的材质可为金属，但不以此为限制。
相较于现有习知的法拉第笼占用较大的空间及具有较大的重量，本实施例的内置式芯片封装结构100通过核心层110、第一线路层130及第二线路层140的这些导电柱118、134、142将芯片120环绕而降低芯片120受到电磁干扰的程度，由于导电柱118、134、142直接埋置于核心层110、第一线路层130及第二线路层140内，因此，不会增加内置式芯片封装结构100的厚度，而有助于内置式芯片封装结构100的薄型化。
此外，随着芯片120的内部线路的积集度(integration)不断地攀升，芯片120在运作时所产生的热能也不断增加。为了使芯片201能够维持正常运作，必须对芯片120进行散热，以避免温度过高造成效能下降或损坏。请回到图1A，在本实施例中，第二线路层140包括贯穿第二线路层140的多个散热柱144，这些散热柱144在第二线路层140中的位置对应于芯片120的位置以连接至芯片120的背面126。在本实施例中，散热柱144的材质可为金属，借由直接与芯片120的背面126接触而将芯片120的产热以传导的方式带离芯片120，当然，散热柱144的材质不以此为限制。
此处提供内置式芯片封装结构100的其中一种制造方式。图2A至图2M是图1A的内置式芯片封装结构的制造过程的示意图。首先，提供核心层110(如图2A所示)，核心层110包括第一表面112及第二表面114。接着，在核心层110上制作多个贯孔(如图2B所示)。再来，沉积导电材料至这些贯孔内以在核心层110中形成多个导电柱118(如图2C所示)，在本实施例中，导电柱118的材料可为金属，但不以此为限制。接着，刻蚀核心层110的第一表面112与第二表面114的金属层以形成图案化金属层(如图2D所示)。然后，移除部分的核心层110，以形成贯通于第一表面112及第二表面114的芯片容置槽116(如图2E与2F所示)。
接着，将芯片120设置于芯片容置槽116内(如图2G所示)，其中芯片120包括主动表面122、凸出于核心层110的凸出部124、背面126及多个电极128。主动表面122包括相互平行的第一平面122a及第二平面122b，部份的主动表面122(也就是第一平面122a)位于凸出部124，且第二平面122b位于凸出部124的周围。这些电极128配置于主动表面122的第二平面122b。在图2G中，将核心层110的第二表面114以及芯片120的背面126放置于粘着层150上，并在主动表面122位于凸出部124上的第一平面122a上预贴或涂布保护层160，以保护芯片120之后经过湿制造过程时的酸碱侵蚀。在本实施例中，保护层160可为离形膜(releasefilm)，但保护层160的种类不以此为限制。
再来，将第一线路层130设置于核心层110的第一表面112上(如图2H与图2I所示)，第一线路层130包括未贯穿第一线路层130的孔洞136，孔洞136内设有样板树脂138(template resin)，凸出部124伸入此孔洞136且保护层160接触样板树脂138。接着，移除核心层110的第二表面114的粘着层150并将第二线路层140设置于核心层110的第二表面114(如图2J所示)。由于核心层110若仅在第一表面112配置第一线路层130，而第二表面114未配置有线路层，可能会发生翘曲的情形，使得芯片120上的电极128可能会与第一线路层130脱离，而使芯片120无法正常运作，在本实施例中，在核心层110的第二表面114也配置第二线路层140以降低发生翘曲的机率。
再来，在第一线路层130与第二线路层140中制作多个导电柱134、142，且在第二线路层140中制作多个散热柱144(如图2K所示)。第一线路层130及第二线路层140的导电柱134、142的位置对应于核心层110的导电柱118的位置，这些导电柱118、134、142以环绕于芯片120的方式设置。这些散热柱144在第二线路层140中的位置对应于芯片120的位置以连接至芯片120的背面126。
最后，移除对应芯片120的第一平面122a的第一线路层130以及保护层160，以使芯片120的第一平面122a外露于第一线路层130的通孔132(如图2L与图2M所示)。在本实施例中，先将第一线路层130对应芯片120的第一平面122a的区域以激光的方式加工去除，再将保护层160自第一平面122a上吸起以形成最后结构。在本实施例中，借由保护层160的设置，在移除芯片120的主动表面122上方的局部第一线路层130时可确保不会损伤到芯片120的主动表面122。
相较于现有习知的芯片封装结构将芯片焊接于线路基板上，本实施例的内置式芯片封装结构100将芯片120埋设于核心层110与第一线路层130的内部，除了可降低厚度之外，也可增加第一线路层130的表面布局面积。
图3A是依照本发明的另一个实施例的一种内置式芯片封装结构的剖面示意图。图3B是图3A的内置式芯片封装结构的俯视示意图。请参阅图3A及图3B，图3B的内置式芯片封装结构200与图1B的内置式芯片封装结构100的主要差异在于，图3B的内置式芯片封装结构200的核心层210、第一线路层230及第二线路层240分别包括环状导电元件218、234、242，核心层210的环状导电元件218包围芯片容置槽216，第一线路层230的环状导电元件234包围通孔232，核心层210、第一线路层230及第二线路层240的这些环状导电元件218、234、242的位置相互对应，以包围芯片220，而提供芯片220电磁屏蔽的功能。在本实施例中，核心层210、第一线路层230及第二线路层240的这些环状导电元件218、234、242分别贯穿核心层210、第一线路层230及第二线路层240且彼此相互连接。
也就是说，在图1B中，内置式芯片封装结构100是通过配置于芯片120周围的导电柱118、134、142来对芯片120提供电磁屏蔽的效果。而在本实施例中，内置式芯片封装结构200是通过环绕芯片220的环状导电元件218、234、242来达到电磁屏蔽的效果。当然，用以提供芯片220的电磁屏蔽的形式并不以上述为限制。
综上所述，本发明的内置式芯片封装结构借由在核心层上设置芯片容置槽并在第一线路层上设置通孔，以供芯片可内置于核心层与第一线路层内，而降低了整体厚度。并且，本发明的内置式芯片封装结构可通过将芯片的凸出部上的主动表面外露于第一线路层的通孔，以接收外部信号。此外，相较于现有习知的包围在芯片外围的电磁屏蔽罩(法拉第笼)，本发明的内置式芯片封装结构借由在核心层、第一线路层及第二线路层设置环绕于芯片的导电柱或是环形导电元件以提供芯片电磁屏蔽的功能，可降低内置式芯片封装结构的体积。另外，本发明的内置式芯片封装结构在第二线路层设置连接至芯片的背面的散热柱，使芯片的产热可经散热柱离开，以增加芯片的散热效率。
以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (9)

1.一种内置式芯片封装结构，其特征在于包括：
核心层，包括相对的第一表面及第二表面、贯通于该第一表面及该第二表面的芯片容置槽；
芯片，设置于该芯片容置槽，该芯片包括主动表面及凸出部，部分的该主动表面位于该凸出部；
第一线路层，设置于该第一表面且电性连接于该核心层及该芯片，该第一线路层包括通孔，该凸出部位于该通孔内，位于该凸出部上的该主动表面外露以接收外部信号；以及
第二线路层，设置于该第二表面且电性连接于该核心层，该第一线路层包括介电层与图案化金属层,该通孔在该第一表面的投影的尺寸实质上符合该凸出部在该第一表面的投影的尺寸。
2.根据权利要求1所述的内置式芯片封装结构，其特征在于其中该核心层、该第一线路层及该第二线路层分别包括多个导电柱，该核心层的所述导电柱环设于该芯片容置槽，该第一线路层的所述导电柱环设于该通孔，该核心层、该第一线路层及该第二线路层的所述导电柱的位置相互对应，以提供该芯片电磁屏蔽。
3.根据权利要求2所述的内置式芯片封装结构，其特征在于其中该核心层、该第一线路层及该第二线路层的所述导电柱分别贯穿该核心层、该第一线路层及该第二线路层且彼此相互连接。
4.根据权利要求1所述的内置式芯片封装结构，其特征在于其中该核心层、该第一线路层及该第二线路层分别包括环状导电元件，该核心层的该环状导电元件包围该芯片容置槽，该第一线路层的该环状导电元件包围该通孔，该核心层、该第一线路层及该第二线路层的所述环状导电元件的位置相互对应，以提供该芯片电磁屏蔽。
5.根据权利要求4所述的内置式芯片封装结构，其特征在于其中该核心层、该第一线路层及该第二线路层的所述环状导电元件分别贯穿该核心层、该第一线路层及该第二线路层且彼此相互连接。
6.根据权利要求1所述的内置式芯片封装结构，其特征在于其中该芯片更包括相对于该主动表面的背面，该第二线路层包括贯穿该第二线路层的多个散热柱，所述散热柱的位置对应于该芯片的位置以连接至该芯片的该背面。
7.根据权利要求1、2或4所述的内置式芯片封装结构，其特征在于其中该芯片为3D感测芯片。
8.根据权利要求1所述的内置式芯片封装结构，其特征在于其中 该主动表面包括相互平行的第一平面及第二平面，该第一平面位于该凸出部上，且该第二平面位于该凸出部的周围。
9.根据权利要求8所述的内置式芯片封装结构，其特征在于其中该芯片更包括多个电极，所述电极配置于该主动表面的该第二平面，且该第一线路层电性连接于所述电极。
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