JP2016509373A - 基板内結合インダクタ構造 - Google Patents

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Abstract

いくつかの新規の特徴は、第１のインダクタ巻線と、第２のインダクタ巻線と、基板とを含む基板内インダクタ構造に関する。第１のインダクタ巻線は導電性材料を含む。第２のインダクタ巻線は導電性材料を含む。基板は、横方向において第１のインダクタ巻線と第２のインダクタ巻線との間に位置する。基板は、第１のインダクタ巻線と第２のインダクタ巻線の構造上の結合を実現するように構成される。いくつかの実装形態では、第１のインダクタ巻線は、横方向において第２のインダクタ巻線と同一平面内に位置する。いくつかの実装形態では、第１のインダクタ巻線は第１のらせん形状を有し、第２のインダクタ巻線は第２のらせん形状を有する。いくつかの実装形態では、第１のインダクタ巻線および第２のインダクタ巻線は、細長い円形形状を有する。いくつかの実装形態では、基板はシリコン基板である。

Description

本出願は、参照により本明細書に明確に組み込まれる、２０１３年２月１３日に出願された「Ｉｎ Ｓｕｂｓｔｒａｔｅ Ｃｏｕｐｌｉｎｇ Ｉｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅ」と題する米国仮出願第６１／７６４，３１０号の優先権を主張する。
様々な特徴は、基板内結合インダクタ構造に関する。
離散結合インダクタは従来、はしご型構造を使用して実現されている。図１に示すように、はしご型結合インダクタ構造１０２は、複数のインダクタ巻線１０６ａ〜１０６ｄを有するコア１０４を備える。しかし、そのようなはしご型構造１０２は、カスタムコア１０４および巻線（たとえば、コイル）を必要とする。市販のインダクタと比較して、はしご型構造１０２はかなり高価である。さらに、インダクタを半導体デバイス内に配置する際、インダクタが占有する面積が最小になることが望ましい。
したがって、ダイパッケージ内で可能な最小の面積を占める、効率的で費用効果の高い結合インダクタ構造／構成が必要である。そのようなインダクタ構造ができるだけ薄型であると理想的である。
様々な特徴は、基板内結合インダクタ構造に関する。
第１の例は、導電性材料を含む第１のインダクタ巻線を含む基板内インダクタ構造を提供する。基板内インダクタ構造は、導電性材料を含む第２のインダクタ巻線も含む。基板内インダクタ構造は、第１のインダクタ巻線と第２のインダクタ巻線との間に横方向に位置する基板も含む。基板は、第１のインダクタ巻線と第２のインダクタ巻線の構造上の結合を実現するように構成される。
一態様によれば、第１のインダクタ巻線は、横方向において第２のインダクタ巻線と同一平面内に位置する。
一態様によれば、第１のインダクタ巻線は第１のらせん形状を有し、第２のインダクタ巻線は第２のらせん形状を有する。
一態様によれば、第１のインダクタ巻線および第２のインダクタ巻線は、細長い円形形状を有する。
一態様によれば、第１のインダクタ巻線は、第１の端子と第２の端子とを有し、第２のインダクタ巻線は、第３の端子と第４の端子とを有する。
一態様によれば、第１のインダクタ巻線の厚さは０．２ミリメートル未満である。いくつかの実装形態では、基板はシリコン基板である。
一態様によれば、基板内インダクタ構造は、基板の上に第１の強磁性層をさらに含む。第１の強磁性層は、基板内インダクタ構造のための磁気遮蔽を実現するように構成される。いくつかの実装形態では、基板内インダクタ構造は、基板の下に第２の強磁性層をさらに含む。第２の強磁性層は、基板内インダクタ構造のための磁気遮蔽を実現するように構成される。
一態様によれば、インダクタ構造は、パッケージオンパッケージ（ＰｏＰ）構造上に集積される。いくつかの実装形態では、インダクタ構造は、パッケージ基板の表面上に集積される。いくつかの実装形態では、インダクタ構造は、パッケージ基板の内部に集積される。
一態様によれば、インダクタ構造は、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。
第２の例は、第１の誘導手段と、第２の誘導手段と、横方向において第１の誘導手段と第２の誘導手段との間に位置する基板とを含む。基板は、第１の誘導手段と第２の誘導手段の構造上の結合を実現するように構成される。
一態様によれば、第１の誘導手段は、横方向において第２の誘導手段と同一平面内に位置する。
一態様によれば、第１の誘導手段は第１のらせん形状を有し、第２の誘導手段は第２のらせん形状を有する。
一態様によれば、第１の誘導手段および第２の誘導手段は、細長い円形形状を有する。
一態様によれば、第１の誘導手段は、第１の端子と第２の端子とを有し、第２の誘導手段は、第３の端子と第４の端子とを有する。
一態様によれば、第１のインダクタ巻線の厚さは０．２ミリメートル未満である。いくつかの実装形態では、基板はシリコン基板である。
一態様によれば、装置は、基板の上に第１の強磁性層をさらに含む。第１の強磁性層は、装置のための磁気遮蔽を実現するように構成される。いくつかの実装形態では、装置は、基板の下に第２の強磁性層をさらに含む。第２の強磁性層は、装置のための磁気遮蔽を実現するように構成される。
一態様によれば、この装置は、パッケージオンパッケージ（ＰｏＰ）構造上に集積される。いくつかの実装形態では、この装置は、パッケージ基板の表面上に集積される。いくつかの実装形態では、この装置は、パッケージ基板の内部に集積される。
一態様によれば、この装置は、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。
第３の例は、基板内インダクタ構造を実現する方法を提供する。この方法では、導電性材料を含む第１のインダクタ巻線を設ける。この方法では、導電性材料を含む第２のインダクタ巻線を設ける。この方法では、第１のインダクタ巻線と第２のインダクタ巻線との間に横方向に基板を設ける。基板は、第１のインダクタ巻線と第２のインダクタ巻線との構造上の結合を実現するように構成される。
一態様によれば、この方法ではさらに、基板を薄くする。
一態様によれば、第１のインダクタを設けることは、横方向において第２のインダクタ巻線と同一平面内に位置する第１のインダクタ巻線を設けることを含む。
一態様によれば、第１のインダクタ巻線は第１のらせん形状を有し、第２のインダクタ巻線は第２のらせん形状を有する。
一態様によれば、第１のインダクタ巻線および第２のインダクタ巻線は、細長い円形形状を有する。
一態様によれば、第１のインダクタ巻線は、第１の端子と第２の端子とを含み、第２のインダクタ巻線は、第３の端子と第４の端子とを含む。いくつかの実装形態では、基板はシリコン基板である。
一態様によれば、この方法では、基板の上に第１の強磁性層をさらに設ける。第１の強磁性層は、基板内インダクタ構造のための磁気遮蔽を実現するように構成される。いくつかの実装形態では、この方法では、基板の下に第２の強磁性層をさらに設ける。第２の強磁性層は、基板内インダクタ構造のための磁気遮蔽を実現するように構成される。
一態様によれば、この方法ではさらに、インダクタ構造をパッケージオンパッケージ（ＰｏＰ）構造上に設ける。いくつかの実装形態では、
一態様によれば、この方法ではさらに、インダクタ構造をパッケージ基板の表面上に設ける。
一態様によれば、この方法ではさらに、インダクタ構造をパッケージ基板内に設ける。
一態様によれば、この方法ではさらに、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つにインダクタ構造を設ける。
様々な特徴、性質、および利点は、下記の詳細な説明を図面と併せ読めば明らかになるであろう。図中、同様の参照符号は、全体を通じて同じ部分を表す。
はしご型構造インダクタを示す図である。 基板の横結合インダクタ構造の斜視図である。 基板の横結合インダクタ構造の上面図および側面図である。 基板に横結合インダクタ構造を提供／製造するためのシーケンスを示す図である。 基板に横結合インダクタ構造を提供／製造するためのシーケンスを示す図である。 基板に横結合インダクタ構造を提供／製造するための別のシーケンスを示す図である。 基板に横結合インダクタ構造を提供／製造するための別のシーケンスを示す図である。 基板に横結合インダクタ構造を提供／製造するための流れ図である。 基板に横結合インダクタ構造を提供／製造するための別の流れ図である。 パッケージオンパッケージ（ＰｏＰ）構造上の横結合インダクタ構造を示す図である。 パッケージ基板上の少なくとも１つの横結合インダクタ構造を示す図である。 パッケージ基板に集積された少なくとも１つの横結合インダクタ構造を示す図である。 パッケージ基板に集積された別の横結合インダクタ構造を示す図である。 上述の集積回路、ダイ、ダイパッケージ、および／または基板のいずれかと統合され得る様々な電子デバイスを示す図である。
以下の説明では、本開示の様々な態様の完全な理解を提供するために具体的な詳細が与えられる。しかしながら、態様はこれらの具体的な詳細なしに実践され得ることが当業者によって理解されるであろう。たとえば、態様が不要な詳細で不明瞭になることを回避するために、回路はブロック図で示される場合がある。他の場合には、本開示の態様を不明瞭にしないために、よく知られている回路、構造、および技法は、詳細に示されない場合がある。
概要
いくつかの新規の特徴は、第１のインダクタ巻線と、第２のインダクタ巻線と、基板とを含む基板内インダクタ構造に関する。第１のインダクタ巻線は導電性材料を含む。第２のインダクタ巻線は導電性材料を含む。基板は、横方向において第１のインダクタ巻線と第２のインダクタ巻線との間に位置する。基板は、第１のインダクタ巻線と第２のインダクタ巻線の構造上の結合を実現するように構成される。いくつかの実装形態では、第１のインダクタ巻線は、横方向において第２のインダクタ巻線と同一平面内に位置する。いくつかの実装形態では、第１のインダクタ巻線は第１のらせん形状を有し、第２のインダクタ巻線は第２のらせん形状を有する。いくつかの実装形態では、第１のインダクタ巻線および第２のインダクタ巻線は、細長い円形形状を有する。いくつかの実装形態では、基板はシリコン基板である。
例示的な横結合インダクタ構造
図２〜図３は、横結合インダクタ構造の例を示す。いくつかの実装形態では、横結合インダクタ構造は、図１に示しかつ図１で説明したはしご型構造よりも優れておりならびに／あるいは改善された結合を有する小さい有効フットプリント／面積を占有するように設計／配置される。より具体的には、いくつかの実装形態は、図１に示すはしご型構造よりも薄くなるように設計／配置された横結合インダクタ構造を実現する。
より具体的には、図２は、基板の横結合インダクタ構造の斜視図であり、図３は、基板の横結合インダクタ構造の上面図および側面図である。いくつかの実装形態では、図２、図３の横結合／結合インダクタ構造（薄い基板ベースを含んでもよい）が、０．２ミリメートル（ｍｍ）以下（２００ミクロン（μｍ）以下）の厚さ（たとえば、高さ）を有することができる。いくつかの実装形態では、図２、図３の横結合／結合インダクタ構造（ベースとしての基板がなくてもよい）が、９０ミクロン（μｍ）以下の厚さ（たとえば、高さ）を有する。いくつかの実装形態では、インダクタ構造の厚さ（たとえば、高さ）が、インダクタ構造の巻線の厚さ（たとえば、高さ）である。
図２は、第１のインダクタ２０４と、第２のインダクタ２０６と、端子２０８〜２１４とを含む結合インダクタ構造（たとえば、横結合インダクタ構造２００）を示す。第１のインダクタ２０４は端子２０８〜２１０を含む。第２のインダクタ２０６は端子２１２〜２１４を含む。第１のインダクタ２０４（たとえば、第１のインダクタ巻線）と第２のインダクタ２０６（たとえば、第２のインダクタ巻線）は、横結合インダクタ構造２００の構造上の結合、安定性、および／または剛性を実現する基板（図示せず）を介して結合される。いくつかの実装形態では、基板は、第１のインダクタ２０４と第２のインダクタ２０６との間に位置し、第１のインダクタ２０４および第２のインダクタ２０６を保持し、２つのインダクタ２０４、２０６間の横エネルギー結合（たとえば、エネルギー伝達）を可能にする。図３は、横結合インダクタ構造２００の構造上の結合、安定性および／または剛性を基板がどのように実現し得るかをさらに示す。いくつかの実装形態では、インダクタ構造を部分的または完全に基板内に画定または製造することができるため、横結合インダクタ構造を基板内結合インダクタ構造と呼んでもよい。いくつかの実装形態では、基板はシリコン基板であってよい。しかしながら、様々な実装形態がそれぞれに異なる材料を基板に使用してもよい。
上記のように、図３は、基板内の横結合インダクタ構造（たとえば、基板内結合インダクタ構造）の上面図および側面図である。横結合インダクタ構造の側面図は、横結合インダクタ構造の上面図のＡＡ断面に沿った図である。
図３に示すように、横結合インダクタ構造２００は、基板２０２と、第１のインダクタ２０４と、第２のインダクタ２０６とを含む。基板２０２は、シリコン基板であってよい。第１のインダクタ２０４は第１のインダクタ巻線（たとえば、コイル）によって形成される。第２のインダクタ２０６は第２のインダクタ巻線（たとえば、コイル）によって形成される。第１および第２のインダクタ巻線は導電性材料（たとえば、銅などの金属）を有してよい。第１のインダクタ２０４の第１のインダクタ巻線は、第１のらせんの形状を有する。第２のインダクタ２０６の第２のインダクタ巻線は、第２のらせんの形状を有する。図３はまた、第１のインダクタ２０４および第２のインダクタ２０６が基板２０２内に集積されることを示す。図３は、第１のインダクタ２０４および第２のインダクタ２０６が基板２０２の一部を横切ることを示す。しかしながら、いくつかの実装形態では、第１のインダクタ２０４および／または第２のインダクタ２０６は基板２０２全体を横切ってもよい。様々な実装形態がそれぞれに異なる形状をインダクタの巻線に使用してよいことにも留意されたい。たとえば、いくつかの実装形態では、インダクタ巻線は細長い円形形状（たとえば、レーストラック形状）を有してよい。巻線の形状は、同心状、方形、矩形、卵形、または他の非円形形状であってもよい。
いくつかの実装形態では、第１のインダクタ２０４の第１のらせんと第２のインダクタ２０６の第２のらせんは、第１のインダクタ２０４と第２のインダクタ２０６との間に横結合が存在するように基板２０２に位置する。すなわち、第１のインダクタ２０４は、第２のインダクタ２０６において電流を誘導するように構成されてよい。いくつかの実装形態では、横結合は、同じ平面に沿った（たとえば、同じ層に沿って同一平面内に位置する）２つのインダクタ間のエネルギーの伝達を指す。いくつかの実装形態では、横結合インダクタ構造は、２つのインダクタ間のエネルギー伝達が主として（たとえば、エネルギー伝達の大部分が）または実質的に同じ平面に沿って生じるインダクタ構造である。横結合インダクタ構造は、小さいフットプリントを実現することに加えて、他の種類の結合インダクタ構造（たとえば、縦結合インダクタ構造）よりも優れた結合効率を実現し得る。インダクタおよび／または結合インダクタ構造の特性のいくつかには、有効インダクタンス、Ｑ値、および／またはインダクタ構造の結合の有効性が含まれる。インダクタおよび／またはインダクタ構造の有効性はそのＱ値によって定義される。Ｑ値は、インダクタの効率を規定する品質因子／値である。Ｑ値が高いほど、インダクタは、無損失のインダクタである理想のインダクタの挙動に近づく。したがって、一般的に言えば、より低いＱ値よりもより高いＱ値の方が好ましい。
いくつかの実装形態では、第１のインダクタ２０４は、インダクタ構造における一次インダクタであり、第２のインダクタ２０６はインダクタ構造における二次インダクタである。そのような構成では、第１のインダクタ２０４（一次インダクタ）は、第２のインダクタ２０６（二次インダクタ）における電圧／電流を含んでよい。代替として、いくつかの実装形態では、第１のインダクタ２０４は、インダクタ構造における二次インダクタであり、第２のインダクタ２０６はインダクタ構造における一次インダクタである。そのような構成では、第２のインダクタ２０６は、第１のインダクタ２０４における電圧／電流を含んでよい。
インダクタ２０４、２０６は１組のピン／端子（たとえば、入力端子および出力端子）も含む。具体的には、第１のインダクタ２０４は第１の入力端子２０８（たとえば、Ｖｘ１）と第１の出力端子２１０（たとえば、Ｖｏｕｔ１）とを有し、第２のインダクタ２０６は第２の入力端子２１４（たとえば、Ｖｘ２）と第２の出力端子２１２（たとえば、Ｖｏｕｔ２）とを有する。しかしながら、様々な実装形態がそれぞれに異なる入力端子位置および出力端子位置を使用してよいことに留意されたい。たとえば、いくつかの実装形態では、端子２０８は出力端子であってよく、端子２１０は入力端子であってよい。図３はまた、端子２０８〜２１４が基板２０２全体を横切ることを示す。しかしながら、いくつかの実装形態では、端子２０８〜２１４の１つまたは複数が基板２０２の一部を横切ってもよい。いくつかの実装形態では、端子２０８〜２１４は貫通基板ビア（ＴＳＶ）である。いくつかの実装形態では、第１のインダクタ２０４および第２のインダクタ２０６の巻線を、貫通基板ビア（ＴＳＶ）により形成することができる。
結合インダクタ構造２００は、１つまたは複数の強磁性層（図示せず）を含んでもよい。たとえば、第１の強磁性層は基板２０２上に位置してよく、第２の強磁性層は基板２０２の底部に位置してよい。第１および第２の強磁性層は、インダクタ２０４、２０６に電気的に結合されなくてよい。第１および第２の強磁性層は、金属近接（ファラデーケージ）に起因する損失を低減させるように構成されてよい。第１および第２の強磁性層は、第１および第２のインダクタ２０４、２０６の遮蔽を実現することもでき、それによって、いくつかの実装形態において結合インダクタ構造２００の有効インダクタンス、Ｑ値、および／または結合の有効性を向上させる助けになる。上述のように、インダクタの有効性はそのＱ値によって定義され得る。Ｑ値は、インダクタの効率を規定する品質因子／値である。Ｑ値が高いほど、インダクタは、無損失のインダクタである理想のインダクタの挙動に近づく。したがって、一般的に言えば、より低いＱ値よりもより高いＱ値の方が好ましい。いくつかの実装形態では、第１および第２の強磁性層を使用すると、結合インダクタ構造２００のＱ値を向上させ（たとえば、有効インダクタンスを増大させ）、磁気遮蔽を実現する助けになる。いくつかの実装形態では、磁気遮蔽がインダクタ２０４、２０６のうちの１つまたは複数によって生成される磁界を結合インダクタ構造２００内に維持し（たとえば、集中させ）、それによってインダクタ構造２００の有効インピーダンスを増大させる（たとえば、Ｑ値を向上させる）。
第１および第２の強磁性層は高透磁率（μ）および／または高Ｂ飽和状態を有してよい。いくつかの実装形態では、材料の透磁率は、材料が印加磁場に応答して得る磁化の程度を指す。いくつかの実装形態では、材料のＢ飽和状態は、磁界を増大させてももはや材料の磁化が増強されないようになる状態を指す。強磁性材料の一例は、シリコンスチール、マンガン亜鉛フェライト（ＭｎＺｎ）および／またはパーマロイであってよい。いくつかの実装形態では、第１および第２の強磁性層は磁気箔であってよい。図４Ａ、図４Ｂおよび図５Ａ、図５Ｂで、強磁性層の使用についてさらに説明する。
横結合インダクタ構造について説明したが、次に、横結合インダクタ構造を製造／提供するためのシーケンスおよび方法について以下に説明する。
横結合インダクタ構造を提供／製造するための例示的なシーケンス
図４Ａ、図４Ｂは、横結合インダクタ構造／基板内インダクタ構造を提供／製造するためのシーケンスを示す。図２、図３の横結合インダクタ構造２００を参照しながら、図４Ａ、図４Ｂのシーケンスについて説明する。しかしながら、図４Ａ、図４Ｂのシーケンスを、他の横結合インダクタ構造（たとえば、他の基板内結合インダクタ構造）に適用してもよい。
シーケンスは、基板４０２を有する図４Ａの段階１から始まる。基板４０２は、いくつかの実装形態ではシリコン基板であってよい。様々な実装形態はそれぞれに異なる基板を使用してよい。いくつかの実装形態では、基板４０２を薄くしてよい。
段階２において、いくつかのキャビティ（たとえば、キャビティ４０１、４０３、４０７、４０９、４１１、４１３）を基板４０２に形成する。様々な実装形態は、キャビティをそれぞれに異なって形成してもよい。キャビティを同時にまたは連続して形成することができる。いくつかの実装形態では、基板４０２にエッチング／孔開けすることにより、キャビティを形成する。いくつかの実装形態では、キャビティのエッチング／孔開けをレーザにより実行することができる。いくつかの実装形態では、エッチングが化学エッチングにより実行される。様々な実装形態は、基板４０２のそれぞれに異なる位置にキャビティを形成してもよい。段階２に示すように、キャビティは、基板４０２の一部を横切っても、基板４０２全体を横切ってもよい。
段階３において、キャビティ（たとえば、キャビティ４０１、４０３、４０７、４０９、４１１、４１３）に材料（たとえば、銅などの金属）を充填する。様々な実装形態は、キャビティをそれぞれに異なって充填してもよい。キャビティを同時におよび／または連続して充填することができる。いくつかの実装形態では、キャビティを充填することにより、基板４０２にインダクタおよび端子を形成する。たとえば、キャビティ４０１に金属（たとえば、銅）を充填することにより、第１のインダクタ４０４を形成する。同様に、キャビティ４０３に金属（たとえば、銅）を充填することにより、第２のインダクタ４０６を形成する。いくつかの実装形態では、第１のインダクタ４０４は図２、図３の第１のインダクタ２０４である。いくつかの実装形態では、第２のインダクタ４０６は図２、図３の第２のインダクタ２０６である。さらに、キャビティ４０７、４０９、４１１、４１３のそれぞれを充填することにより、端子４０８、４１０、４１２、４１４を形成する。いくつかの実装形態では、端子４０８、４１０、４１２、４１４は、図２、図３の端子２０８、２１０、２１２、２１４であってよい。
図４Ｂの段階４において、基板４０２の第１の側（たとえば上側／上部）を、強磁性材料を有する第１の層４２０で被覆する。いくつかの実装形態では、基板４０２の第１の側を強磁性材料で被覆することが、基板４０２に強磁性薄膜層（たとえば、層４２０）を堆積させることを含んでもよい。いくつかの実装形態では、強磁性材料が、高透磁率および高Ｂ飽和状態を有することができる。いくつかの実装形態では、強磁性層４２０が磁気遮蔽を実現し、インダクタ構造の有効性の向上を助ける。
段階５において、基板４０２の第２の側（たとえば下側／下部）を、強磁性材料を有する第２の層４２２で被覆する。いくつかの実装形態では、基板４０２の第２の側を強磁性材料で被覆することは、基板４０２に強磁性薄膜層（たとえば、層４２２）を堆積させることを含んでもよい。いくつかの実装形態では、強磁性材料が、高透磁率および高Ｂ飽和状態を有することができる。いくつかの実装形態では、強磁性層４２２が磁気遮蔽を実現し、インダクタ構造の有効性の向上を助ける。
段階６において、強磁性層４２０〜４２２の一部を除去（たとえば、エッチング）して、１つまたは複数の端子／ピン（たとえば、貫通基板ビア（ＴＳＶ）の形の端子４０８）を露出させる。段階６は、端子（たとえば、端子４０８〜４１４）の両側を露出させることを示す。しかしながら、いくつかの実装形態では、端子の一側のみが露出されてもよい。たとえば、いくつかの実装形態では、端子４０８の上側を露出させてもよく、端子４１０の下側を露出させてもよい。様々な実装形態は、端子の端部をそれぞれに異なって露出させてもよい。いくつかの実装形態では、段階６は、強磁性層を含むインダクタ構造４３０の一例を示す。
横結合インダクタ構造を提供／製造するための例示的なシーケンス
いくつかの実装形態では、結合インダクタ構造を薄くして、結合インダクタ構造の厚さ（たとえば、高さ）をさらに減少させることができる。図５Ａ、図５Ｂは、薄くされた横結合インダクタ構造／基板内インダクタ構造を提供／製造するためのシーケンスを示す。図２、図３の横結合インダクタ構造２００を参照しながら、図５Ａ、図５Ｂのシーケンスについて説明する。しかしながら、図５Ａ、図５Ｂのシーケンスを他の横結合インダクタ構造（たとえば、他の基板内結合インダクタ構造）に適用してもよい。
シーケンスは、基板５０２を有する図５Ａの段階１から始まる。いくつかの実装形態では、基板５０２はシリコン基板であってよい。様々な実装形態は、それぞれに異なる基板を使用してもよい。いくつかの実装形態では、基板５０２を薄くすることができる。
段階２において、いくつかのキャビティ（たとえば、キャビティ５０１、５０３、５０７、５０９、５１１、５１３）を基板５０２に形成する。様々な実装形態は、キャビティをそれぞれに異なって形成してもよい。キャビティを同時にまたは連続して形成することができる。いくつかの実装形態では、基板５０２にエッチング／孔開けすることにより、キャビティを形成する。いくつかの実装形態では、キャビティのエッチング／孔開けをレーザにより実行することができる。いくつかの実装形態では、エッチングが化学エッチングにより実行される。様々な実装形態は、基板５０２のそれぞれに異なる位置にキャビティを形成してもよい。段階２に示すように、キャビティは、基板５０２の一部を横切っても、基板５０２全体を横切ってもよい。
段階３において、キャビティ（たとえば、キャビティ５０１、５０３、５０７、５０９、５１１、５１３）に材料（たとえば、銅などの金属）を充填する。様々な実装形態は、キャビティをそれぞれに異なって充填してもよい。キャビティを同時におよび／または連続して充填することができる。いくつかの実装形態では、キャビティを充填することにより、基板５０２にインダクタおよび端子を形成する。たとえば、キャビティ５０１に金属（たとえば、銅）を充填することにより、第１のインダクタ５０４を形成する。同様に、キャビティ５０３に金属（たとえば、銅）を充填することにより、第２のインダクタ５０６を形成する。いくつかの実装形態では、第１のインダクタ５０４は図２、図３の第１のインダクタ２０４である。いくつかの実装形態では、第２のインダクタ５０６は図２、図３の第２のインダクタ２０６である。さらに、キャビティ５０７、５０９、５１１、５１３のそれぞれを充填することにより、端子５０８、５１０、５１２、５１４を形成する。いくつかの実装形態では、端子５０８、５１０、５１２、５１４は、図２、図３の端子２０８、２１０、２１２、２１４であってよい。
図５Ｂの段階４において、基板５０２の一部を除去する（たとえば、薄くする）。様々な実装形態は、基板５０２の一部をそれぞれに異なって除去してもよい。いくつかの実装形態では、上部または下部を除去する。いくつかの実装形態では、基板５０２の上部と下部との組合せを除去する。さらに、様々な実装形態は、基板５０２を除去する（たとえば、エッチング／薄くする）ためのそれぞれに異なる方法を使用してもよい。たとえば、いくつかの実装形態では、レーザを使用して基板５０２を薄くする。いくつかの実装形態では、化学的プロセスを使用して基板５０２を薄くしてもよい。いくつかの実装形態では、基板を薄くすることが、異なる段階で実行されてもよいことに注目されたい。たとえば、いくつかの実装形態では、基板を設ける段階１の後で、基板を薄くしてもよい。
段階５において、基板５０２の第１の側（たとえば、薄くした上側／上部）を、強磁性材料を有する第１の層５２０で被覆する。いくつかの実装形態では、基板５０２の第１の側を強磁性材料で被覆することが、基板５０２に強磁性薄膜層（たとえば、層５２０）を堆積させることを含んでもよい。いくつかの実装形態では、強磁性材料が、高透磁率および高Ｂ飽和状態を有することができる。いくつかの実装形態では、強磁性層５２０が磁気遮蔽を実現し、インダクタ構造の有効性の向上を助ける。
段階６において、基板５０２の第２の側（たとえば、薄くした下側／下部）を、強磁性材料を有する第２の層５２２で被覆する。いくつかの実装形態では、基板５０２の第２の側を強磁性材料で被覆することが、基板５０２に強磁性薄膜層（たとえば、層５２２）を堆積させることを含んでもよい。いくつかの実装形態では、強磁性材料が、高透磁率および高Ｂ飽和状態を有することができる。いくつかの実装形態では、強磁性層５２２が磁気遮蔽を実現し、インダクタ構造の有効性の向上を助ける。
段階７において、強磁性層５２０〜５２２の一部を除去（たとえば、エッチング）して、１つまたは複数の端子／ピン（たとえば、貫通基板ビア（ＴＳＶ）の形の端子５０８）を露出させる。段階７は、端子（たとえば、端子５０８〜５１４）の両側を露出させることを示す。しかしながら、いくつかの実装形態では、端子の一側のみが露出されてもよい。たとえば、いくつかの実装形態では、端子５０８の上側を露出させてもよく、端子５１０の下側を露出させてもよい。様々な実装形態は、端子の端部をそれぞれに異なって露出させてもよい。いくつかの実装形態では、段階７は、強磁性層を含むインダクタ構造５３０の一例を示す。
いくつかの実装形態では、図４Ａ、図４Ｂおよび図５Ａ、図５Ｂのインダクタ構造（薄い基板ベースを含んでもよい）が、０．２ミリメートル（ｍｍ）以下（２００ミクロン（μｍ）以下）の厚さ（たとえば、高さ）を有することができる。いくつかの実装形態では、図４Ａ、図４Ｂおよび図５Ａ、図５Ｂのインダクタ構造（ベースとしての基板がなくてもよい）が、９０ミクロン（μｍ）以下の厚さ（たとえば、高さ）を有する。いくつかの実装形態では、インダクタ構造の厚さ（たとえば、高さ）が、インダクタ構造の巻線の厚さ（たとえば、高さ）である。
横結合インダクタ構造を製造するためのシーケンスについて説明したが、以下で、横結合インダクタ構造を製造するための方法の概要について説明する。
横結合インダクタ構造を提供／製造するための例示的な方法
図６は、横結合インダクタ構造を提供／製造するための方法の流れ図である。いくつかの実装形態では、図６の方法を使用して図２および図３の横結合インダクタ構造２００ならびに／または図４Ｂおよび図５Ｂのインダクタ構造４３０および５３０を製造／提供する。
この方法では（６０５において）基板（たとえば、基板２０２）を設ける。基板は、いくつかの実装形態ではシリコン基板であってよい。様々な実装形態はそれぞれに異なる基板を使用してよい。いくつかの実装形態では、基板を設けるステップ（６０５において）が、基板供給装置から基板を受ける／設けるステップを含むことができる。
この方法では、いくつかのキャビティ（たとえば、キャビティ４０１、４０３、４０７、４０９、４１１、４１３）を基板に形成する（６１０において）。様々な実装形態は、キャビティをそれぞれに異なって形成してもよい。いくつかの実装形態では、キャビティを形成するステップ（６１０において）が、基板にエッチングおよび／または孔開けするステップを含む。いくつかの実装形態では、キャビティのエッチング／孔開けをレーザにより実行することができる。いくつかの実装形態では、エッチングが化学エッチングにより実行される。様々な実装形態は、基板のそれぞれの異なる位置にキャビティを形成してもよい。いくつかの実装形態では、形成される（６１０において）キャビティが、基板２０２の一部を横切っても、基板２０２全体を横切ってもよい。
この方法では、基板のキャビティ（たとえば、キャビティ４０１、４０３、４０７、４０９、４１１、４１３）に金属材料（たとえば、銅）を充填する（６１５において）。様々な実装形態は、キャビティをそれぞれに異なって充填してもよい。キャビティを同時におよび／または連続して充填することができる。いくつかの実装形態では、キャビティを充填するステップ（６１５において）により、基板にインダクタおよび端子を形成する。たとえば、図４Ａおよび図５Ａに戻り、いくつかの実装形態では、キャビティ４０１に金属（たとえば、銅）を充填するステップ（６１５において）により、第１のインダクタ４０４を形成する。同様に、キャビティ４０３に金属（たとえば、銅）を充填するステップにより、第２のインダクタ４０６を形成する。さらに、いくつかの実装形態では、キャビティ４０７、４０９、４１１、４１３のそれぞれを充填するステップ（６１５において）により、端子４０８、４１０、４１２、４１４を形成する。
この方法では、場合により、基板の一部を除去して（６２０において）、基板を薄くすることができる。いくつかの実装形態では、基板を設けた（６０５において）後、および／またはキャビティを基板に形成した（６１０において）ときに、基板を除去／薄くすることができる。様々な実装形態は、基板の一部をそれぞれに異なって除去してもよい。いくつかの実装形態では、上部または下部を除去する。いくつかの実装形態では、基板の上部と下部との組合せを除去する。さらに、様々な実装形態は、基板を除去する（たとえば、エッチング／薄くする）ためのそれぞれに異なる方法を使用してもよい。たとえば、いくつかの実装形態では、レーザを使用して基板を除去／薄くしてもよい。いくつかの実装形態では、化学エッチングプロセスを使用して基板を除去／薄くしてもよい。
この方法では、基板の第１の側（たとえば、薄くした上側／上部）を、強磁性材料を有する第１の層で被覆する（６２５において）。いくつかの実装形態では、基板の第１の側を強磁性材料で被覆するステップ（６２５において）が、基板に強磁性薄膜層を堆積させるステップを含んでもよい。いくつかの実装形態では、強磁性材料が、高透磁率および高Ｂ飽和状態を有することができる。いくつかの実装形態では、第１の強磁性層が磁気遮蔽を実現し、インダクタ構造の有効性の向上を助ける。
この方法では、基板の第２の側（たとえば、薄くした下側／下部）を、強磁性材料を有する第２の層で被覆する（６３０において）。いくつかの実装形態では、基板の第２の側を強磁性材料で被覆するステップ（６３０において）が、基板（たとえば、基板２０２、４０２、５０２）に強磁性薄膜層を堆積させるステップを含んでもよい。いくつかの実装形態では、強磁性材料が、高透磁率および高Ｂ飽和状態を有することができる。いくつかの実装形態では、第２の強磁性層が磁気遮蔽を実現し、インダクタ構造の有効性の向上を助ける。
この方法では、第１の強磁性層および第２の強磁性層の一部をさらに除去して（６３５において）、１つまたは複数の端子／ピン（たとえば、貫通基板ビア（ＴＳＶ）の形の端子５０８）を露出させる。いくつかの実装形態では、強磁性層の一部を除去するステップが、強磁性層の一部をエッチングするステップを含む。いくつかの実装形態では、端子（たとえば、端子５０８〜５１４）の両側を露出させる。しかしながら、いくつかの実装形態では、端子の一側のみを露出させてもよい。たとえば、いくつかの実装形態では、端子５０８の上側を露出させてもよく、端子５１０の下側を露出させてもよい。様々な実装形態は、端子の端部をそれぞれに異なって露出させてもよい。
結合インダクタ構造を提供／製造するための特定の方法について説明したが、以下で、結合インダクタ構造を提供／製造する一般的な方法について説明する。
横結合インダクタ構造を製造するための例示的な方法
図７は、横結合インダクタ構造を製造するための方法の流れ図である。いくつかの実装形態では、図７の方法を使用して、図２、図３の横結合インダクタ構造２００および／または図４Ｂ、図５Ｂのインダクタ構造４３０、５３０を製造／提供する。
この方法では、（７０５において）基板（たとえば、基板２０２）を設ける。基板は、いくつかの実装形態ではシリコン基板であってよい。様々な実装形態はそれぞれに異なる基板を使用してよい。いくつかの実装形態では、基板を設けるステップ（７０５において）が、基板供給装置から基板を受ける／設けるステップを含むことができる。
この方法では、基板に第１のインダクタ巻線および第２のインダクタ巻線を設ける（７１０において）。いくつかの実装形態では、基板が、第１のインダクタ巻線および第２のインダクタ巻線の構造上の結合を実現するように構成される。様々な実装形態は、第１のインダクタ巻線および第２のインダクタ巻線をそれぞれに異なって基板に設けてもよい。いくつかの実装形態では、第１のインダクタ巻線および第２のインダクタ巻線を設けるステップが、基板（たとえば、基板のキャビティ内）に金属層（たとえば、銅）を設けるステップを含む。
いくつかの実装形態では、第１のインダクタ巻線および第２のインダクタ巻線を設けるステップが、いくつかのキャビティ（たとえば、キャビティ４０１、４０３、４０７、４０９、４１１、４１３）を基板に形成するステップを含む。様々な実装形態は、キャビティをそれぞれに異なって形成してもよい。いくつかの実装形態では、キャビティを形成するステップが、基板にエッチングおよび／または孔開けするステップを含む。いくつかの実装形態では、キャビティのエッチング／孔開けをレーザにより実行することができる。いくつかの実装形態では、エッチングが化学エッチングにより実行される。様々な実装形態は、基板のそれぞれの異なる位置にキャビティを形成してもよい。いくつかの実装形態では、形成されるキャビティが、基板の一部を横切っても、基板全体を横切ってもよい。
いくつかの実装形態では、第１のインダクタ巻線および第２のインダクタ巻線を設けるステップが、基板のキャビティ（たとえば、キャビティ４０１、４０３、４０７、４０９、４１１、４１３）に金属材料（たとえば、銅）を充填するステップを含む。様々な実装形態は、キャビティをそれぞれに異なって充填してもよい。キャビティを同時におよび／または連続して充填することができる。いくつかの実装形態では、キャビティを充填するステップにより、基板にインダクタおよび端子を形成する。たとえば、図４Ａおよび図５Ａに戻り、キャビティ４０１に金属（たとえば、銅）を充填するステップにより、第１のインダクタ巻線４０４を形成する。同様に、キャビティ４０３に金属（たとえば、銅）を充填するステップにより、第２のインダクタ巻線４０６を形成する。さらに、いくつかの実装形態では、キャビティ４０７、４０９、４１１、４１３のそれぞれを充填するステップにより、端子４０８、４１０、４１２、４１４を形成する。
この方法では、基板に少なくとも１つの強磁性層を設ける（７１５において）。いくつかの実装形態では、少なくとも１つの強磁性層を設けるステップが、基板の第１の側（たとえば、薄くした上側／上部）を、強磁性材料を有する第１の層で被覆するステップを含む。いくつかの実装形態では、基板の第１の側を強磁性材料で被覆するステップが、基板に強磁性薄膜層を堆積させるステップを含んでもよい。いくつかの実装形態では、強磁性材料が、高透磁率および高Ｂ飽和状態を有することができる。いくつかの実装形態では、第１の強磁性層が磁気遮蔽を実現し、インダクタ構造の有効性の向上を助ける。
いくつかの実装形態では、少なくとも１つの強磁性層を設けるステップが、基板の第２の側（たとえば、薄くした下側／下部）を、強磁性材料を有する第２の層で被覆するステップも含む。いくつかの実装形態では、基板の第２の側を強磁性材料で被覆するステップが、基板に強磁性薄膜層を堆積させるステップを含んでもよい。いくつかの実装形態では、強磁性材料が、高透磁率および高Ｂ飽和状態を有することができる。いくつかの実装形態では、第２の強磁性層が磁気遮蔽を実現し、インダクタ構造の有効性の向上を助ける。
例示的なパッケージオンパッケージ上基板レス結合インダクタ構造
いくつかの実装形態では、１つまたは複数の結合インダクタ構造（たとえば、インダクタ構造２００、４３０、５３０）をパッケージオンパッケージ（ＰｏＰ）構造内の基板上に結合してよい。図８は、結合インダクタ構造を含むパッケージオンパッケージ（ＰｏＰ）構造８００の側面図を示す。図８に示すように、ＰｏＰ構造８００は、第１のパッケージ基板８０２と、第１の１組のはんだボール８０４と、第１のダイ８０６と、第２のパッケージ基板８０８と、第２の１組のはんだボール８１０と、第２の１組のダイ８１２と、第１のインダクタ構造８１４と、第２のインダクタ構造８１６とを備える。第１のインダクタ構造８１４および第２のインダクタ構造８１６は、図２、図３、図４Ｂ、図５Ｂのインダクタ構造２００、４３０および／または５３０であってよい。第１のダイ８０６は論理ダイであってよい。第２の１組のダイ８１２は、いくつかの実装形態ではスタッキングされたメモリダイであってよい。
ＰｏＰ構造８００の第１のパッケージは、第１のパッケージ基板８０２と、第１の１組のはんだボール８０４と、第１のダイ８０６とを含むことができる。ＰｏＰ構造８００の第１のパッケージは、第１のインダクタ構造８１４および第２のインダクタ構造８１６を含むこともできる。いくつかの実装形態では、第１のダイ８０６は、特定用途向け集積回路（ＡＳＩＣ）ダイであってよい。第１のインダクタ構造８１４を、第１のパッケージ基板８０２の上面に集積させることができる。図８に示すように、１つまたは複数のはんだボールを除去して、第１のインダクタ構造８１４を第１のパッケージ基板８０２の上面に配置することができる。
インダクタ構造を、パッケージ基板の下面に位置させてもよい。図８にさらに示すように、第２のインダクタ構造８１６が、第１のパッケージ基板８０２の下面に位置する。第１の１組のはんだボール８１０の１つまたは複数を除去して、第２のインダクタ構造８１６を第１のパッケージ基板８０２の下部に配置できるようにしてもよい。
例示的なパッケージ上結合インダクタ構造
いくつかの実装形態では、１つまたは複数の結合インダクタ構造（たとえば、インダクタ構造２００、４３０、５３０）を半導体パッケージ内の基板上に結合してよい。図９に示すように、ダイ／チップ９００はパッケージ基板９０２上に取り付けられてよい。図９は、パッケージ基板９０２の表面上の２つの結合インダクタ構造も示す。具体的には、図９は、パッケージ基板９０２上の第１のインダクタ構造９０４および第２のインダクタ構造９０６を示す。第１および第２のインダクタ構造９０４、９０６は、１組の配線（たとえば、トレース）を介してダイ９００に結合される。いくつかの実装形態では、第１および第２のインダクタ構造９０４、９０６は、図２、図３、図４Ｂ、および図５Ｂに示しかつ説明したインダクタ構造２００、４３０、５３０のうちの１つであってよい。
いくつかの実装形態では、インダクタ構造９０４、９０６のインダクタのうちの１つまたは複数はそれぞれに異なる電圧で動作してよい。いくつかの実装形態では、１つまたは複数の電圧調整器（ＥＶＲ）９０８〜９１０を使用してインダクタ構造９０４、９０６内のインダクタのうちの１つまたは複数に与えられ（たとえば、供給され）る電圧／電流を調整してよい。一例では、第１のＥＶＲ９０８を使用して第１のインダクタ構造９０４への電圧／電流を調整しならびに／あるいは第１のインダクタ構造９０４に電圧／電流を与えてよい。第１のＥＶＲ９０８は、第１のインダクタ構造９０４の１つまたは複数のインダクタに与えられる電圧／電流の位相を調整してもよい。同様に、第２のＥＶＲ９１０を使用して第２のインダクタ構造９０６への電圧／電流を調整しならびに／あるいは第２のインダクタ構造９０６に電圧／電流を与えてよい。第２のＥＶＲ９１０は、第１のインダクタ構造９０６の１つまたは複数のインダクタに与えられる電圧／電流の位相を調整してもよい。図９に示すように、第１および第２のＥＶＲ９０８、９１０はダイ９００上に位置する。しかしながら、いくつかの実装形態では、ＥＶＲ９０８、９１０は、ダイ９００に結合されるがダイ９００から物理的に分離されてよい。図９にさらに示すように、いくつかの実装形態では、第１および第２のＥＶＲ９０８、９１０の結合寸法は２ｍｍ ｘ ２ｍｍ以下であってよい。しかしながら、様々な実装形態はそれぞれに異なる寸法を有するＥＶＲ９０８、９１０を有してよい。
いくつかの実装形態では、ダイ９００とインダクタ構造９０４、９０６の一方または両方との間の間隔は２ｍｍ以下である。この間隔は、２つの構成要素間のエッジ間距離（たとえば、ダイのエッジと構造のエッジとの間の距離）として定義されてよい。いくつかの実装形態では、ダイ９００と構造（たとえば、インダクタ構造９０４）の外側エッジとの間の間隔は９ｍｍよりも大きく５ｍｍよりも小さい。しかし、様々な実装形態は、ダイ９００とインダクタ構造９０４、９０６のうちの１つまたは複数との間にそれぞれに異なる間隔を有してよい。
一部の例では、基板９０２が、パッケージオンパッケージ（ＰｏＰ）デバイスまたはカプセル化されたパッケージ基板（ＥＰＳ）（図１０、図１１を参照して以下でさらに説明する）の一部であってよい。したがって、インダクタ構造９０２、９０４の厚さ（たとえば、高さ）は、いくつかの実装形態ではダイ／チップ９００の厚さ以下（たとえば、０．２ｍｍ以下）に維持される。
例示的な結合インダクタ構造について説明したが、次に以下にそのような結合インダクタ構造を含むいくつかのパッケージ基板について説明する。
結合インダクタ構造を有する例示的なパッケージ基板
いくつかの実装形態では、１つまたは複数の結合インダクタ構造（たとえば、インダクタ構造２００、４３０、５３０）を半導体パッケージ内の基板（たとえば、パッケージ基板）内部に結合してよい。図１０および図１１は、いくつかの実装形態における基板内の結合インダクタ構造の例を示す。具体的には、図１０は、本開示の一態様による、ＩＣパッケージ１０００の概略断面図を示す。ＩＣパッケージ１０００は、限定はしないが、モバイルフォン、ラップトップコンピュータ、タブレットコンピュータ、パーソナルコンピュータなどの電子デバイス用のＩＣダイ１００２（たとえば、メモリ回路、処理回路、アプリケーションプロセッサなど）を含む。ＩＣパッケージ１０００、特にＩＣダイ１００２は、電子デバイスに関連付けられた電源供給ネットワーク（ＰＤＮ）（ＩＣパッケージ基板１０００の外部のＰＤＮの部分は示されていない）を介して電力管理集積回路（ＰＭＩＣ）（図示せず）から電力を供給され（たとえば、公称供給電圧および電流が与えられ）てよい。
ＩＣダイ１００２は、その下方の多層パッケージ基板１００４にフリップチップ形式で電気的に結合される。たとえば、１つまたは複数のはんだボール１００６がパッケージ基板１００４の第１の金属層１０２２内に位置する金属トレースにダイ１００２を電気的に結合してよい。他の態様によれば、ＩＣダイ１００２はパッケージ基板１００４にワイヤ結合されてよい。パッケージ基板１００４は、たとえば、４金属層積層基板であってよい。他の態様では、パッケージ基板１００４は、５個、６個、７個、８個、９個、または１０個の金属層を含む３つ以上の金属層を有してよい。
図示の４層パッケージ基板１００４は、第１の金属層１０２２（たとえば、第１の外側金属層）と、第２の金属層１０２４（たとえば、第１の内側金属層）と、第３の金属層１０２６（たとえば、第２の内側金属層）と、第４の金属層１０２８（たとえば、第２の外側金属層）とを含む。金属層１０２２、１０２４、１０２６、１０２８の各々は一般に、限定はしないがエポキシおよび／または樹脂などの１つまたは複数の誘電材料で構成され得る複数の絶縁層１０３２、１０３４、１０３６によって互いに分離される。特に、パッケージ基板１００４の中央の第１の絶縁層１０３４は、他の層よりも厚くてよく、パッケージ基板１００４に構造上の剛性も付与する。複数の金属垂直相互接続アクセス（ビア）１００８が、パッケージ基板１００４の複数の金属層１０２２、１０２４、１０２６、１０２８のトレースを必要に応じて互いに電気的に結合する。
パッケージ基板１００４は、キャパシタ、抵抗器、またはインダクタなどの埋め込み受動基板（ＥＰＳ）離散回路構成要素（ＤＣＣ）１０１０を収容するキャビティ１０３５（点線のボックスによって示されている）を含む。いくつかの実装形態では、ＥＰＳ離散回路構成要素は本明細書で説明する結合インダクタ構造（たとえば、図２および図３の結合インダクタ構造）である。ＤＣＣ１０１０がＤＣＣの概念的な表現であり、ＤＣＣ（たとえば、結合インダクタ構造）が基板内にどのように形成され結合されるかを必ずしも厳密に表すものではないことに留意されたい。むしろ、図１０および図１１におけるＤＣＣ１０１０は単に、基板内のＤＣＣのあり得る位置を示すものである。様々な実装形態は、それぞれに異なる構成および設計を使用してＤＣＣの電極を基板内のビアに結合してよい。たとえば、いくつかの実装形態では、ＤＣＣ用の（第１の導電層に結合された）第１の電極が左上のビアに結合されてよく、ＤＣＣ用の（第２の導電層に結合された）第２の電極が右上ビアに結合されてよい。
キャビティ１０３５は、第１の絶縁層１０３４の一部および内側金属層１０２４、１０２６のうちの１つまたは複数を占有するかまたは第１の絶縁層１０３４の一部および内側金属層１０２４、１０２６のうちの１つまたは複数内に位置してよい。図示の例では、ＤＣＣ１０１０は、たとえば、離散キャパシタ（たとえば、「減結合キャパシタ」）であってよい。一態様によれば、離散キャパシタ１０１０は、ＩＣパッケージ１０００に起因するインピーダンス（たとえば、パッケージ基板１００４に関連するトレース、ビア、金属線などによって引き起こされるインダクタンス）の誘導分のバランスを取ることによってＰＤＮの一連の周波数におけるインピーダンスを低減させるのを助ける。パッケージ基板１００４は、各々が別個のＥＰＳ離散回路構成要素を収容する複数のキャビティを有してよい。
特に、パッケージ基板１００４は、ＤＣＣ１０１０の電極に電気的に結合された１つまたは複数のビア結合構成要素（たとえば、ビア結合構成要素１０４０）を備えてよい。ビア結合構成要素は、複数のビアを結合することのできる利用可能な表面積を増大させるための手段として働く（たとえば、各ビアの第１の端部をビア結合構成要素に結合することができる）。ビア結合構成要素は、金属または金属合金（たとえば、銅、アルミニウム、および／または窒化チタンなど）などの導電材料で構成される。一態様によれば、ビア結合構成要素は、内側金属層１０２４、１０２６を備える同じ金属のうちの１つまたは複数で作られる。
一態様によれば、第１のビア結合構成要素は、ＤＣＣ１０１０の第１の電極と第１の内側金属層１０２４内の第１の金属トレースの両方に電気的に結合され、第２のビア結合構成要素は、第１の電極と第２の内側金属層１０２６内の第２の金属トレースの両方に電気的に結合され、第３のビア結合構成要素は、ＤＣＣ１０１０の第２の電極と第１の内側金属層１０２４内の第３の金属トレースの両方に電気的に結合され、第４のビア結合構成要素は、第２の電極と第２の内側金属層１０２６内の第４の金属トレースの両方に電気的に結合される。
上記の金属トレースの各々は、パッケージ基板１００４に関連する電源または接地面に電気的に結合される。たとえば、第１の金属トレースはビアによって第２の金属トレースに電気的に結合され、第３の金属トレースは、別のビアによって第４の金属トレースに電気的に結合される。このようにして、ビア結合構成要素は、第１および第２の内側金属層１０２４、１０２６内の電源または接地面に電気的に結合され、その場合、第１および第２の内側金属層は、外側金属層１０２２、１０２８よりも第１の絶縁体層１０３４に近い。
一態様によれば、第１のビア結合構成要素の第１の部分はＤＣＣ１０１０の第１の電極の第１のエッジを越えて延びる。別の態様によれば、第１のビア結合構成要素の第２の部分は、第１の内側金属層１０２４内に位置する。同様に、第２のビア結合構成要素の第１の部分は、第１の電極の第２のエッジを超えて延びてよく、第２のビア結合構成要素の第２の部分は、第２の内側金属層１０２６内に位置してよい。一態様によれば、第３のビア結合構成要素の第１の部分はＤＣＣ１０１０の第２の電極の第１のエッジを越えて延びる。別の態様によれば、第３のビア結合構成要素の第２の部分は、第１の内側金属層１０２４内に位置する。同様に、第４のビア結合構成要素の第１の部分は、第２の電極の第２のエッジを超えて延びてよく、第４のビア結合構成要素の第２の部分は、第２の内側金属層１０２６内に位置してよい。
図１１は、いくつかの実装形態における別の基板内のキャパシタ構造を示す。図１１は図１０に類似している。しかしながら、図１０と図１１の１つの違いは、図１１では、基板１００４が１つまたは複数の結合構成要素（たとえば、図１０のビア結合構成要素１０４０）を含まないことである。
結合インダクタ構造の様々な例について説明したが、次に、結合インダクタ構造を動作させるための方法について以下に説明する。
例示的な電子デバイス
図１２は、上述の集積回路、ダイ、またはパッケージのいずれかと統合され得る様々な電子デバイスを示す。たとえば、携帯電話１２０２、ラップトップコンピュータ１２０４、および固定位置端末１２０６は、本明細書で説明する集積回路（ＩＣ）１２００を含み得る。ＩＣ１２００は、たとえば、本明細書で説明する集積回路、ダイ、またはパッケージのうちのいずれかであり得る。図１２に示されたデバイス１２０２、１２０４、１２０６は、例にすぎない。他の電子デバイスは、限定しないが、モバイルデバイス、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せを含むＩＣ１２００を採用することもできる。
図２、図３、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６、図７、図８、図９、図１０、図１１および／または図１２に示した構成要素、ステップ、特徴および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴または機能に再構成され、かつ／または組み合わされ、あるいは、いくつかの構成要素、ステップ、または機能で具現化され得る。本発明から逸脱することなく、さらなる要素、構成要素、ステップ、および／または機能を追加することもできる。
上記図に示す構成要素、ステップ、特徴および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴、または機能に再構成および／または組み合わされ、あるいは、いくつかの構成要素、ステップ、または機能で具現化され得る。本明細書で開示する新規の特徴から逸脱することなく追加の要素、構成要素、ステップ、および／または機能が、追加することもできる。上記図に示す装置、デバイス、および／または構成要素は、上記図に記載した方法、特徴、またはステップのうちの１つまたは複数を実行するように構成され得る。また、本明細書に記載した新規のアルゴリズムは、ソフトウェアに効率的に実装され、および／またはハードウェアに組み込まれる可能性もある。
「例示的な」という言葉は、「例、事例、または例示として機能すること」を意味するように本明細書で使用される。「例示的」として本明細書で説明するいかなる実装形態または態様も、必ずしも本開示の他の態様よりも好ましいまたは有利なものと解釈すべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられた特徴、利点または動作モードを含むことを必要とするとは限らない。「結合された」という用語は、２つのオブジェクト間の直接的または間接的な結合を指すために本明細書で使用される。たとえば、オブジェクトＡがオブジェクトＢに物理的に接触し、オブジェクトＢがオブジェクトＣに接触する場合、オブジェクトＡとＣとは、互いに物理的に直接接触していなくても、依然として互いに結合するものと見なすことができる。「ダイパッケージ」という用語は、カプセル化されるかまたはパッケージ化された集積回路ウェハを指すのに使用される。
また、実施形態は、フローチャート、流れ図、構造図、またはブロック図として示されるプロセスとして説明され得ることに留意されたい。フローチャートは動作を逐次プロセスとして説明し得るが、動作の多くは並行してまたは同時に実行され得る。加えて、動作の順序は並び替えられ得る。プロセスは、その動作が完了したときに終了する。プロセスは、方法、関数、手順、サブルーチン、サブプログラムなどに対応する場合がある。処理が関数に対応する場合、その終了は、関数が呼出し関数またはメイン関数に戻ることに対応する。
本明細書で開示された実施形態に関して記載された、様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装される場合があることを当業者はさらに諒解されよう。ハードウェアおよびソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、概してそれらの機能性に関して上述されている。そのような機能性がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課される設計制約に依存する。
本明細書で説明する本発明の様々な特徴は、本発明から逸脱することなく様々なシステムに実装され得る。上記の本開示の態様は例にすぎず、本発明を限定するものと解釈されるべきでないことに留意されたい。本開示の態様の説明は、例示的なものであり、特許請求の範囲を限定するものではない。したがって、本教示は、他のタイプの装置、ならびに多くの代替形態、変更形態、および変形形態に容易に適用され得ることが当業者には明らかであろう。
１０２ はしご型結合インダクタ構造
１０４ コア
１０６ａ〜１０６ｄ インダクタ巻線
２００ 横結合インダクタ構造
２０２、４０２、５０２ 基板
２０４、４０４、５０４ 第１のインダクタ
２０６、４０６、５０６ 第２のインダクタ
２０８、２１０、２１２、２１４、４０８、４１０、４１２、４１４、５０８、５１０、５１２、５１４ 端子
４０１、４０３、４０７、４０９、４１１、４１３、５０１、５０３、５０７、５０９、５１１、５１３ キャビティ
４２０、５２０ 第１の層
４３０、５３０ インダクタ構造
４２２、５２２ 第２の層
８００ ＰｏＰ構造
８０２ 第１のパッケージ基板
８０４ 第１の１組のはんだボール
８０６ 第１のダイ
８０８ 第２のパッケージ基板
８１０ 第１の１組のはんだボール
８１２ 第２の１組のダイ
８１４ 第１のインダクタ構造
８１６ 第２のインダクタ構造
９００ ダイ／チップ
９０２ 基板
９０４ 第１の構造
９０６ 第２の構造
９０８ 第１のＥＶＲ
９１０ 第２のＥＶＲ
１０００ ＩＣパッケージ
１００２ ＩＣダイ
１００４ 多層パッケージ基板
１００６ はんだボール
１０１０ 離散回路構成要素
１０２２ 第１の金属層
１０２４ 第２の金属層
１０２６ 第３の金属層
１０２８ 第４の金属層
１０３２、１０３４、１０３６ 絶縁層
１０３５ キャビティ
１０４０ ビア結合構成要素
１２００ 集積回路
１２０２ 携帯電話
１２０４ ラップトップコンピュータ
１２０６ 固定位置端末

Claims (39)

  1. 導電性材料を含む第１のインダクタ巻線と、
    導電性材料を含む第２のインダクタ巻線と、
    横方向において前記第１のインダクタ巻線と前記第２のインダクタ巻線との間に位置する基板であって、前記第１のインダクタ巻線と前記第２のインダクタ巻線との構造上の結合を実現するように構成された基板とを備える基板内インダクタ構造。
  2. 前記第１のインダクタ巻線は、横方向において前記第２のインダクタ巻線と同一平面内に位置する、請求項１に記載の基板内インダクタ構造。
  3. 前記第１のインダクタ巻線は第１のらせん形状を有し、前記第２のインダクタ巻線は第２のらせん形状を有する、請求項１に記載の基板内インダクタ構造。
  4. 前記第１のインダクタ巻線および前記第２のインダクタ巻線は、細長い円形形状を有する、請求項１に記載の基板内インダクタ構造。
  5. 前記第１のインダクタ巻線は、第１の端子と第２の端子とを含み、前記第２のインダクタ巻線は、第３の端子と第４の端子とを含む、請求項１に記載の基板内インダクタ構造。
  6. 前記第１のインダクタ巻線の厚さは０．２ミリメートル未満である、請求項１に記載の基板内インダクタ構造。
  7. 前記基板はシリコン基板である、請求項１に記載の基板内インダクタ構造。
  8. 前記基板の上に第１の強磁性層をさらに含み、前記第１の強磁性層は前記基板内インダクタ構造のための磁気遮蔽を実現するように構成される、請求項１に記載の基板内インダクタ構造。
  9. 前記基板の下に第２の強磁性層をさらに含み、前記第２の強磁性層は前記基板内インダクタ構造のための磁気遮蔽を実現するように構成される、請求項８に記載の基板内インダクタ構造。
  10. 前記インダクタ構造は、パッケージオンパッケージ（ＰｏＰ）構造上に集積される、請求項１に記載の基板内インダクタ構造。
  11. 前記インダクタ構造は、パッケージ基板の表面上に集積される、請求項１に記載の基板内インダクタ構造。
  12. 前記インダクタ構造は、パッケージ基板の内部に集積される、請求項１に記載の基板内インダクタ構造。
  13. 前記インダクタ構造は、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる、請求項１に記載の基板内インダクタ構造。
  14. 第１の誘導手段と、
    第２の誘導手段と、
    横方向において前記第１の誘導手段と前記第２の誘導手段との間に位置する基板であって、前記第１の誘導手段と前記第２の誘導手段との構造上の結合を実現するように構成された基板とを備える装置。
  15. 前記第１の誘導手段は、横方向において前記第２の誘導手段と同一平面内に位置する、請求項１４に記載の装置。
  16. 前記第１の誘導手段は第１のらせん形状を有し、前記第２の誘導手段は第２のらせん形状を有する、請求項１４に記載の装置。
  17. 前記第１の誘導手段および前記第２の誘導手段は、細長い円形形状を有する、請求項１４に記載の装置。
  18. 前記第１の誘導手段は、第１の端子と第２の端子とを含み、前記第２の誘導手段は、第３の端子と第４の端子とを含む、請求項１４に記載の装置。
  19. 前記第１のインダクタ巻線の厚さは０．２ミリメートル未満である、請求項１４に記載の装置。
  20. 前記基板はシリコン基板である、請求項１４に記載の装置。
  21. 前記基板の上に第１の強磁性層をさらに含み、前記第１の強磁性層は前記装置のための磁気遮蔽を実現するように構成される、請求項１４に記載の装置。
  22. 前記基板の下に第２の強磁性層をさらに含み、前記第２の強磁性層は前記装置のための磁気遮蔽を実現するように構成される、請求項２１に記載の装置。
  23. 前記装置は、パッケージオンパッケージ（ＰｏＰ）構造上に集積される、請求項１４に記載の装置。
  24. 前記装置は、パッケージ基板の表面上に集積される、請求項１４に記載の装置。
  25. 前記装置は、パッケージ基板の内部に集積される、請求項１４に記載の装置。
  26. 前記装置は、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる、請求項１４に記載の装置。
  27. 基板内インダクタ構造を提供するための方法であって、
    導電性材料を含む第１のインダクタ巻線を設けるステップと、
    導電性材料を含む第２のインダクタ巻線を設けるステップと、
    横方向において前記第１のインダクタ巻線と前記第２のインダクタ巻線との間に基板を設けるステップであって、前記基板が前記第１のインダクタ巻線と前記第２のインダクタ巻線との構造上の結合を実現するように構成されたステップとを含む方法。
  28. 前記基板を薄くするステップをさらに含む、請求項２７に記載の方法。
  29. 前記第１のインダクタ巻線を設けるステップは、前記第１のインダクタ巻線を横方向において前記第２のインダクタ巻線と同一平面内に設けるステップを含む、請求項２７に記載の方法。
  30. 前記第１のインダクタ巻線は第１のらせん形状を有し、前記第２のインダクタ巻線は第２のらせん形状を有する、請求項２７に記載の方法。
  31. 前記第１のインダクタ巻線および前記第２のインダクタ巻線は、細長い円形形状を有する、請求項２７に記載の方法。
  32. 前記第１のインダクタ巻線は、第１の端子と第２の端子とを含み、前記第２のインダクタ巻線は、第３の端子と第４の端子とを含む、請求項２７に記載の方法。
  33. 前記基板はシリコン基板である、請求項２７に記載の方法。
  34. 前記基板の上に第１の強磁性層を設けるステップをさらに含み、前記第１の強磁性層は前記基板内インダクタ構造のための磁気遮蔽を実現するように構成される、請求項２７に記載の方法。
  35. 前記基板の下に第２の強磁性層を設けるステップをさらに含み、前記第２の強磁性層は前記基板内インダクタ構造のための磁気遮蔽を実現するように構成される、請求項３４に記載の方法。
  36. 前記インダクタ構造をパッケージオンパッケージ（ＰｏＰ）構造上に設けるステップをさらに含む、請求項２７に記載の方法。
  37. 前記インダクタ構造をパッケージ基板の表面上に設けるステップをさらに含む、請求項２７に記載の方法。
  38. 前記インダクタ構造をパッケージ基板の内部に設けるステップをさらに含む、請求項２７に記載の方法。
  39. 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに前記インダクタ構造を設けるステップを含む、請求項２７に記載の方法。
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