KR102327738B1 - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 본 발명의 일 실시 예에 따르면, 일면에 제1 캐비티가 형성된 제1 기판, 제1 캐비티에 삽입되며, 일면에 제2 캐비티가 형성된 캐비티 금형, 캐비티 금형의 제2 캐비티에 삽입된 전자 부품 및 제1 기판, 캐비티 금형 및 전자 부품의 일면에 형성된 제2 기판을 포함하는 반도체 패키지가 제공된다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다.
반도체 기술의 급속한 발전으로 인하여 반도체 소자가 괄목할만한 성장을 이루고 있다. 이와 함께 반도체 소자 등의 전자 부품을 인쇄회로기판에 미리 실장하여 패키지로 구성하는 SIP(System In Package), CSP(Chip Sized Package), FCP(Flip Chip Package) 등의 반도체 패키지에 대한 개발이 활발히 이루어지고 있다.
전자 부품의 미세화, 고집적화에 따라 전자 부품의 I/O수가 증가되어 전자 부품이 실장되는 패키지 기판의 패드수가 증가하게 된다. 이에 따라 패키지 기판의 미세 피치(fine pitch)가 요구된다. 이러한 패키지 기판의 미세 피치는 패키지 기판의 제조비용을 증가시키게 된다. 패키지 기판의 미세 피치에 대응하기 위해서 전자 부품과 패키지 기판 사이에 인터포저(interposer)가 형성된다.
미국 등록특허 제 6861288호
본 발명의 일 측면은 재배열층 또는 인터포저 생략이 가능한 패키지 기판 및 패키지 기판의 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 고정합 및 고밀도의 회로층을 갖는 패키지 기판 및 패키지 기판의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 일면에 제1 캐비티가 형성된 제1 기판, 제1 캐비티에 삽입되며, 일면에 제2 캐비티가 형성된 캐비티 금형, 캐비티 금형의 제2 캐비티에 삽입된 전자 부품 및 제1 기판, 캐비티 금형 및 전자 부품의 일면에 형성된 제2 기판을 포함하는 반도체 패키지가 제공된다.
캐비티 금형의 일면과 전자 부품의 일면은 동일선상에 위치하게 된다.
제2 기판의 절연층은 감광성 절연재로 형성된다.
본 발명의 다른 실시 예에 따르면, 일면에 제2 캐비티가 형성된 캐비티 금형을 준비하는 단계, 캐비티 금형의 제2 캐비티에 전자 부품을 삽입하는 단계, 제1 기판의 제1 캐비티에 캐비티 금형을 삽입하는 단계 및 제1 기판, 캐비티 금형 및 전자 부품의 일면에 제2 기판을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법이 제공된다.
제2 캐비티에 전자 부품이 삽입되면, 캐비티 금형의 일면과 전자 부품의 일면이 동일선상에 위치하게 된다.
제2 기판의 절연층은 감광성 절연재로 형성된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 2는 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 3은 본 발명의 제1 실시 예 및 제2 실시 예에 따른 패키지 기판을 형성하는 방법을 나타낸 순서도이다.
도 4 내지 도 12는 본 발명의 제1 실시 예 및 제2 실시 예에 따른 패키지 기판을 형성하는 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 1을 참고하면, 제1 실시 예에 따른 반도체 패키지(100)는 제1 기판(110), 캐비티 금형(120), 전자 부품(130) 및 제2 기판(140)을 포함한다.
본 발명의 실시 예에 따르면, 제1 기판(110)은 한 층 이상의 제1 절연층(111) 및 제1 회로층(112)을 포함한다.
본 발명의 실시 예에 따르면, 제1 절연층(111)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
본 발명의 실시 예에 따르면, 제1 회로층(112)은 전도성 물질로 형성된다. 예를 들어, 제1 회로층(112)은 구리로 형성된다. 그러나 제1 회로층(112)을 형성하는 물질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 공지된 회로용 전도성 물질 중 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 제1 기판(110)에는 제1 캐비티(115)가 형성되어 있다. 제1 캐비티(115)는 제1 기판(110)의 일면에 형성되어 있다. 여기서, 제1 캐비티(115)가 형성되는 제1 기판(110)의 일면은 제2 기판(140)과 접촉 또는 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제1 캐비티(115)는 캐비티 금형(120)이 삽입되었을 때, 캐비티 금형(120)이 제1 기판(110)에 고정될 수 있는 크기 및 모양을 갖는다.
본 발명의 실시 예에 따르면, 캐비티 금형(120)은 제1 기판(110)의 제1 캐비티(115)에 삽입 및 고정된다. 본 발명의 실시 예에 따르면, 캐비티 금형(120)에는 제2 캐비티(125)가 형성되어 있다. 제2 캐비티(125)는 캐비티 금형(120)의 일면에 형성되어 있다. 여기서, 제2 캐비티(125)가 형성되는 캐비티 금형(120)의 일면은 제2 기판(140)과 접촉된다.
본 발명의 실시 예에 따르면, 제2 캐비티(125)는 전자 부품(130)이 삽입되었을 때, 전자 부품(130)이 캐비티 금형(120)에 고정될 수 있는 크기 및 모양을 갖는다.
본 발명의 실시 예에 따르면, 캐비티 금형(120)은 절연재로 형성된다. 예를 들어, 캐비티 금형(120)은 프리프레그(Prepreg)로 형성된다. 또는 캐비티 금형(120)은 금속 또는 세라믹으로 형성된다. 캐비티 금형(120)이 금속 또는 세라믹으로 형성되면, 전자 부품(130)에서 발생하는 열을 전자 부품(130)의 외부로 전도하게 된다. 따라서, 캐비티 금형(120)이 금속 또는 세라믹으로 형성되면 반도체 패키지(100)의 방열 성능이 향상된다.
또한, 본 발명의 실시 예에 따르면, 캐비티 금형(120)은 제1 기판(110)에 삽입되거나 제2 기판(140)이 형성될 때 전자 부품(130)을 보호한다. 즉, 캐비티 금형(120)은 제1 기판(110)의 제1 절연층(111)이 전자 부품(130)으로 흐르지 않게 보호벽의 역할을 수행한다. 캐비티 금형(120)이 제1 절연층(111)의 흐름을 막아주므로 설계대로 정확하게 형성된 반도체 패키지(100)를 갖는 것이 가능하다.
본 발명의 실시 예에 따르면, 전자 부품(130)은 캐비티 금형(120)의 제2 캐비티(125)에 삽입된다. 전자 부품(130)은 캐비티 금형(120)에 삽입된 상태로 제2 기판(140)의 상부에 배치된다. 또한, 전자 부품(130)은 제1 기판(110)과 전기적으로 연결되는 것도 가능하다.
본 발명의 실시 예에 따르면, 전자 부품(130)은 반도체 패키지(100)에 실장 가능한 어떠한 종류의 부품도 가능하다.
본 발명의 실시 예에 따르면, 캐비티 금형(120)의 일면과 전자 부품(130)의 일면이 동일 선상에 위치하도록 맞출 수 있다.
또한, 본 발명의 실시 예에 따르면, 캐비티 금형(120)이 제1 기판(110)의 제1 캐비티(115)에 삽입 및 고정되므로, 전자 부품(130)이 틸트(tilt)되는 것을 방지한다. 따라서, 전자 부품(130)이 배치되어야 하는 위치에서 벗어나는 것을 방지한다. 따라서, 제1 기판(110), 전자 부품(130)과 제2 기판(140) 간의 높은 정합도 갖게 된다.
본 발명의 실시 예에 따르면, 제2 기판(140)은 한 층 이상의 제2 절연층(141) 및 제2 회로층(142)을 포함한다.
본 발명의 실시 예에 따르면, 제2 절연층(141)은 회로 기판 분야에서 통상적으로 사용되는 층간 절연 소재 중에서 감광성 재질로 형성된다.
본 발명의 실시 예에 따르면, 제2 회로층(142)은 전도성 물질로 형성된다. 예를 들어, 제2 회로층(142)은 구리로 형성된다. 그러나 제2 회로층(142)을 형성하는 물질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 공지된 회로용 전도성 물질 중 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 제2 기판(140)은 감광성 절연재에 회로층이 형성되므로, 제2 회로층(142)은 미세 피치 구현이 가능하다. 따라서, 별도의 재배열층(redistribution layer), 인터포저(interposer)의 생략이 가능하다.
도 2는 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 2를 참조하면, 제2 실시 예에 따른 반도체 패키지(200)는 제1 기판(110), 캐비티 금형(220), 전자 부품(130) 및 제2 기판(140)을 포함한다.
본 발명의 제2 실시 예에 따른 제1 기판(110)과 제2 기판(140)은 제1 실시 예에 따른 제1 기판(도 1의 110)과 제2 기판(도 1의 140)과 동일하다. 따라서, 제1 기판(110)과 제2 기판(140)에 대한 설명은 생략하도록 한다. 본 발명의 제2 실시 예에 따른 제1 기판(110)과 제2 기판(140)에 대한 자세한 설명은 도 1의 설명을 참고하도록 한다. 또한, 캐비티 금형(220)과 전자 부품(130)에 대해서도 제1 실시 예 중복되는 부분은 설명을 생략하도록 하며 차이점 위주로 설명하도록 한다.
본 발명의 제2 실시 예에 따르면, 캐비티 금형(220)은 다수개의 제2 캐비티(225)가 형성되어 있다. 본 발명의 실시 예에 따르면, 전자 부품(130)도 다수개이다. 이때, 제2 캐비티(225)는 각각에 삽입되는 전자 부품(130)이 삽입 및 고정될 수 있는 크기 및 모양을 갖도록 형성된다.
도 2에 도시된 바와 같이 각각의 전자 부품(130)은 각각의 제2 캐비티(225)에 삽입 및 고정된다. 따라서, 다수개의 전자 부품(130) 일면과 캐비티 금형(220)의 일면이 동일 선상에 위치하도록 맞출 수 있다. 또한, 다수개의 전자 부품(130)이 틸트되는 것을 방지한다. 이에 따라, 제1 기판(110), 다수개의 전자 부품(130)과 제2 기판(140) 간의 높은 정합도를 갖게 된다.
이와 같이 다수개의 전자 부품(130)이 삽입된 캐비티 금형(220)은 제1 기판(110)의 제1 캐비티(115)에 삽입된다. 또한, 제1 기판(110), 캐비티 금형(220) 및 다수개의 전자 부품(130)의 하부에는 제2 기판(140)이 위치한다.
도 3은 본 발명의 제1 실시 예 및 제2 실시 예에 따른 패키지 기판을 형성하는 방법을 나타낸 순서도이다.
도 4 내지 도 12는 본 발명의 제1 실시 예 및 제2 실시 예에 따른 패키지 기판을 형성하는 방법을 나타낸 예시도이다.
도 3의 순서도는 도 4 내지 도 12의 예시도와 함께 설명하도록 한다.
도 4를 참조하면, 제1 캐비티(115)가 형성된 제1 기판(110)을 준비한다.(S110)
본 발명의 실시 예에 따르면, 제1 기판(110)은 한 층 이상의 제1 절연층(111) 및 제1 회로층(112)을 포함한다.
본 발명의 실시 예에 따르면, 제1 절연층(111)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
본 발명의 실시 예에 따르면, 제1 회로층(112)은 전도성 물질로 형성된다. 예를 들어, 제1 회로층(112)은 구리로 형성된다. 그러나 제1 회로층(112)을 형성하는 물질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 공지된 회로용 전도성 물질 중 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 제1 기판(110)에는 제1 캐비티(115)가 형성되어 있다. 제1 캐비티(115)는 제1 기판(110)의 일면에 형성되어 있다. 여기서, 제1 캐비티(115)가 형성되는 제1 기판(110)의 일면은 제2 기판(140)과 접촉 또는 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제1 캐비티(115)는 캐비티 금형(120)이 삽입되었을 때, 캐비티 금형(120)이 제1 기판(110)에 고정될 수 있는 크기 및 모양을 갖는다.
본 발명의 실시 예에 따르면, 제1 기판(110)은 회로 기판 분야에서 공지된 절연층, 회로층 및 캐비티를 형성하는 어느 방법으로도 형성 가능하다.
도 5 및 도 6을 참조하면, 제2 캐비티(125)가 형성된 캐비티 금형(120)을 준비한다.(S120)
도 5는 제1 실시 예에 대한 캐비티 금형(120)을 나타낸 예시도이며, 도 6은 제2 실시 예에 대한 캐비티 금형(120)을 나타낸 예시도이다.
본 발명의 제1 실시 예 및 제2 실시 예에 따른 캐비티 금형(120)은 절연재로 형성된다. 예를 들어, 캐비티 금형(120)은 프리프레그(Prepreg)로 형성된다. 또는 캐비티 금형(120)은 금속 또는 세라믹으로 형성된다. 캐비티 금형(120)이 금속 또는 세라믹으로 형성되면, 추후 삽입되는 전자 부품(미도시)에서 발생하는 열을 전자 부품(미도시)의 외부로 전도하게 된다. 따라서, 캐비티 금형(120)이 금속 또는 세라믹으로 형성되면 반도체 패키지의 방열 성능이 향상된다.
본 발명의 제1 실시 예 및 제2 실시 예에 따른 캐비티 금형(120)에는 제2 캐비티(125)가 형성되어 있다. 제2 캐비티(125)는 캐비티 금형(120)의 일면에 형성되어 있다.
도 5를 참고하면, 제1 실시 예에 따른 캐비티 금형(120)은 1개의 제2 캐비티(125)가 형성되어 있다. 여기서, 제2 캐비티(125)에는 추후 삽입되는 1개의 전자 부품(미도시)이 삽입 및 고정될 수 있는 크기와 모양을 갖도록 형성된다.
도 6을 참조하면, 제2 실시 예에 따른 캐비티 금형(220)은 다수개의 제2 캐비티(225)가 형성되어 있다. 도 6에서는 캐비티 금형(220)이 3개의 제2 캐비티(225)가 형성되어 있음이 예시로 도시되어 있다. 그러나 제2 캐비티(225)의 개수 및 모양은 추후 삽입되는 전자 부품(미도시)의 개수와 모양에 따라 변경이 가능하다.
도 7 및 도 8을 참조하면, 캐비티 금형(120, 220)의 제2 캐비티(125, 225)에 전자 부품(130)이 삽입된다.(S130)
도 7을 참조하면, 제1 실시 예에 따른 캐비티 금형(120)에 전자 부품(130)이 삽입된다.
본 발명의 제1 실시 예에 따르면, 1개의 전자 부품(130)이 캐비티 금형(120)의 제2 캐비티(125)에 삽입된다. 제1 캐비티(115)가 전자 부품(130)과 동일한 크기 및 모양을 가지므로, 전자 부품(130)은 캐비티 금형(120)에 삽입된 상태로 고정된다.
본 발명의 제1 실시 예에 따르면, 캐비티 금형(120)에 전자 부품(130)이 삽입되었을 때, 캐비티 금형(120)의 일면과 전자 부품(130)의 일면이 동일선상에 위치하게 된다. 따라서, 전자 부품(130)이 삽입된 캐비티 금형(120)의 일면은 평탄하게 된다.
도 8을 참조하면, 제2 실시 예에 따른 캐비티 금형(220)에 다수개의 전자 부품(130)이 삽입된다.
본 발명의 제2 실시 예에 따르면, 3개의 전자 부품(130)이 캐비티 금형(220)의 3개의 제2 캐비티(225)에 각각 삽입된다. 이때, 3개의 제2 캐비티(225)는 각각 삽입되는 전자 부품(130)과 동일한 크기 및 모양을 가지므로, 3개의 전자 부품(130)은 캐비티 금형(220)에 삽입된 상태로 고정된다.
본 발명의 제2 실시 예에 따르면, 캐비티 금형(220)에 다수개의 전자 부품(130)이 삽입되었을 때, 캐비티 금형(220)의 일면과 다수개의 전자 부품(130)의 일면이 동일선상에 위치하게 된다. 따라서, 다수개의 전자 부품(130)이 삽입된 캐비티 금형(220)의 일면은 평탄하게 된다.
본 발명의 실시 예에 따르면, 전자 부품(130)이 캐비티 금형(220)에 삽입 및 고정되므로, 전자 부품(130)이 틸트(tilt)되는 것을 방지한다. 따라서, 전자 부품(130)이 배치되어야 하는 위치에서 벗어나는 것을 방지한다.
도 9 및 도 10을 참조하면, 전자 부품(130)이 삽입된 캐비티 금형(120, 220)이 제1 기판(110)의 제1 캐비티(115)에 삽입된다.(S140)
본 발명의 제1 실시 예 및 제2 실시 예에 따르면, 캐비티 금형(120)은 제1 기판(110)의 제1 캐비티(115)에 삽입된다. 이때, 제1 캐비티(115)가 캐비티 금형(120)과 동일한 크기 및 모양을 가지므로, 캐비티 금형(120)은 제1 기판(110)에 삽입된 상태로 고정된다.
본 발명의 제1 실시 예 및 제2 실시 예에 따르면, 제1 기판(110)에 캐비티 금형(120, 220)이 삽입되었을 때, 제1 기판(110)의 일면과 캐비티 금형(120, 220)의 일면이 동일선상에 위치하게 된다. 따라서, 캐비티 금형(120, 220)이 삽입된 제1 기판(110)의 일면은 평탄하게 된다.
본 발명의 제1 실시 예 및 제2 실시 예에 따르면, 캐비티 금형(120, 220)이 제1 기판(110)에 삽입될 때, 캐비티 금형(120, 220)은 제1 절연층(111)이 전자 부품(130)쪽으로 흐르는 것을 막아준다. 캐비티 금형(120, 220)이 제1 절연층(111)의 흐름을 막아주므로 제1 기판(110), 캐비티 금형(120, 220), 전자 부품(130) 및 추후 형성되는 제2 기판(미도시)이 정확한 설계대로 배치 및 형성되는 것이 가능하다.
도 11 및 도 12를 참조하면, 캐비티 금형(120, 220)이 삽입된 제1 기판(110)에 제2 기판(140)이 형성된다.(S150)
본 발명의 실시 예에 따르면, 제2 기판(140)은 제1 기판(110), 캐비티 금형(120, 220) 및 전자 부품(130)의 일면에 형성된다.
본 발명의 실시 예에 따르면, 제2 기판(140)은 한 층 이상의 제2 절연층(141) 및 제2 회로층(142)을 포함한다.
본 발명의 실시 예에 따르면, 제2 절연층(141)은 회로 기판 분야에서 통상적으로 사용되는 층간 절연 소재 중에서 감광성 재질로 형성된다.
본 발명의 실시 예에 따르면, 제2 회로층(142)은 전도성 물질로 형성된다. 예를 들어, 제2 회로층(142)은 구리로 형성된다. 그러나 제2 회로층(142)을 형성하는 물질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 공지된 회로용 전도성 물질 중 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 제1 기판(110), 캐비티 금형(120, 220) 및 전자 부품(130)의 일면이 동일선상에 위치해 평탄한 일면을 갖는다. 제2 기판(140)은 이와 같이 평탄한 일면에 형성된다. 또한, 제2 기판(140)은 전자 부품(130)이 캐비티 금형(120, 220)에 고정되어 있는 상태에서 형성된다. 따라서, 제2 기판(140)과 전자 부품(130) 및 제1 기판(110) 간의 고정합이 가능하다. 또한, 제2 기판(140)은 감광성 재질의 제2 절연층(141)을 포함하므로, 제2 회로층(142)의 미세 피치 구현이 가능하다. 이와 같이 고정합과 미세 피치 구현이 가능하므로, 별도의 재배열층(redistribution layer) 또는 인터포저(interposer)의 기능을 제2 기판(140)이 수행 가능하다. 즉, 본 발명의 제1 실시 예 및 제2 실시 예에 따른 반도체 패키지(100, 200)는 재배열층(redistribution layer) 또는 인터포저(interposer)의 생략이 가능하다. 또한, 본 발명의 제1 실시 예 및 제2 실시 예에 따르면, 재배열층 또는 인터포저의 생략이 가능하므로, 반도체 패키지(100, 200)의 두께 감소도 가능하다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200: 반도체 패키지
110: 제1 기판
111: 제1 절연층
112: 제1 회로층
115: 제1 캐비티
120, 220: 캐비티 금형
125, 225: 제2 캐비티
130: 전자 부품
140: 제2 기판
141: 제2 절연층
142: 제2 회로층

Claims (16)

  1. 일면에 제1 캐비티가 형성된 제1 기판;
    상기 제1 캐비티에 삽입되며, 일면에 제2 캐비티가 형성된 캐비티 금형;
    상기 캐비티 금형의 제2 캐비티에 삽입되어, 상기 캐비티 금형과 접하는 전자 부품; 및
    상기 제1 기판의 일면에 배치되어, 상기 제1 기판, 캐비티 금형 및 전자 부품 각각의 일면과 접하는 제2 기판;
    을 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 전자 부품은 상기 제2 기판 상부에 다수개가 배치되는 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 캐비티 금형은 상기 다수개의 전자 부품이 삽입이 되는 다수개의 제2 캐비티를 포함하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 캐비티 금형은 절연재로 형성되는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 캐비티 금형은 프리프레그(Prepreg)로 형성되는 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 캐비티 금형은 프리프레그, 금속 또는 세라믹으로 형성되는 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 캐비티 금형의 일면과 상기 전자 부품의 일면은 동일선상에 위치하는 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 제2 기판은 한 층 이상의 절연층과 회로층을 포함하며, 상기 절연층은 감광성 절연재로 형성되는 반도체 패키지.
  9. 일면에 제1 캐비티가 형성된 제1 기판을 준비하는 단계;
    일면에 제2 캐비티가 형성된 캐비티 금형을 준비하는 단계;
    상기 캐비티 금형의 상기 제2 캐비티에 전자 부품을 삽입하는 단계;
    상기 제1 기판의 제1 캐비티에 상기 전자 부품이 삽입된 캐비티 금형을 삽입하는 단계; 및
    상기 제1 기판, 상기 캐비티 금형 및 상기 전자 부품의 일면에 제2 기판을 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  10. 청구항 9에 있어서,
    상기 캐비티 금형을 준비하는 단계에서,
    상기 캐비티 금형은 절연재로 형성되는 반도체 패키지의 제조 방법.
  11. 청구항 10에 있어서,
    상기 캐비티 금형은 프리프레그(Prepreg)로 형성되는 반도체 패키지의 제조 방법.
  12. 청구항 9에 있어서,
    상기 캐비티 금형을 준비하는 단계에서,
    상기 캐비티 금형은 금속 또는 세라믹으로 형성되는 반도체 패키지의 제조 방법.
  13. 청구항 9에 있어서,
    상기 캐비티 금형을 준비하는 단계에서,
    상기 캐비티 금형은 상기 제2 캐비티가 다수개가 형성되는 반도체 패키지의 제조 방법.
  14. 청구항 13에 있어서,
    상기 전자 부품을 삽입하는 단계에서,
    상기 전자 부품은 다수개이며, 상기 제2 캐비티에 각각 삽입되는 반도체 패키지의 제조방법.
  15. 청구항 9에 있어서,
    상기 전자 부품을 삽입하는 단계에서,
    상기 제2 캐비티에 상기 전자 부품이 삽입되면, 상기 캐비티 금형의 일면과 상기 전자 부품의 일면이 동일선상에 위치하는 반도체 패키지의 제조 방법.
  16. 청구항 9에 있어서,
    상기 제2 기판을 형성하는 단계에서,
    상기 제2 기판은 한 층 이상의 절연층과 회로층이 형성되며, 상기 절연층은 감광성 절연재로 형성되는 반도체 패키지의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601701B (zh) * 2017-01-19 2023-03-28 贵州煜立电子科技有限公司 大功率二端表面引出脚电子元器件立体封装方法及结构
DE102017201135A1 (de) * 2017-01-25 2018-07-26 Robert Bosch Gmbh Verfahren zum mechanischen Verbinden und Anordnung von elektronischen Bauelementen

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080007927A1 (en) * 2005-12-16 2008-01-10 Ibiden Co., Ltd. Multilayered printed circuit board and the manufacturing method thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1009202B1 (en) * 1997-06-04 2007-10-17 Ibiden Co., Ltd. Soldering member for printed wiring boards
JP2001077293A (ja) * 1999-09-02 2001-03-23 Nec Corp 半導体装置
EP1321980A4 (en) * 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
US6861288B2 (en) 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
US7687895B2 (en) * 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
EP2136610A4 (en) * 2008-01-25 2011-07-13 Ibiden Co Ltd MULTILAYER CONDUCTOR PLATE AND METHOD FOR THE PRODUCTION THEREOF
JP2010103240A (ja) * 2008-10-22 2010-05-06 Fujitsu Ltd 接触センサユニット、電子装置及び接触センサユニットの製造方法
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
CN101815401B (zh) * 2009-02-20 2012-11-28 揖斐电株式会社 线路板及其制造方法
US20100224397A1 (en) * 2009-03-06 2010-09-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5644242B2 (ja) * 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
US8745860B2 (en) * 2011-03-11 2014-06-10 Ibiden Co., Ltd. Method for manufacturing printed wiring board
US8759153B2 (en) * 2011-09-06 2014-06-24 Infineon Technologies Ag Method for making a sensor device using a graphene layer
KR102014088B1 (ko) * 2012-03-20 2019-08-26 엘지이노텍 주식회사 메모리카드, 메모리 카드용 인쇄회로기판 및 이의 제조 방법
KR101954331B1 (ko) * 2013-07-01 2019-03-05 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9018045B2 (en) * 2013-07-15 2015-04-28 Freescale Semiconductor Inc. Microelectronic packages and methods for the fabrication thereof
TWI509767B (zh) * 2013-12-13 2015-11-21 Universal Scient Ind Shanghai 電子封裝模組及其製造方法
US9355997B2 (en) * 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US9396999B2 (en) * 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
US9548273B2 (en) * 2014-12-04 2017-01-17 Invensas Corporation Integrated circuit assemblies with rigid layers used for protection against mechanical thinning and for other purposes, and methods of fabricating such assemblies
US10242957B2 (en) * 2015-02-27 2019-03-26 Qualcomm Incorporated Compartment shielding in flip-chip (FC) module
BR112019015520A2 (pt) 2017-01-30 2020-03-17 Medibeacon Inc. Método para monitoramento não invasivo de agente traçador fluorescente com correções de reflexão difusa

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080007927A1 (en) * 2005-12-16 2008-01-10 Ibiden Co., Ltd. Multilayered printed circuit board and the manufacturing method thereof

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