JP2019079862A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の内部で処理する信号の秘匿性及び／又は真正性を従来技術に比較して損なわれにくくする。【解決手段】半導体装置は、互いに積み重ねられた回路基板１，２を備える。回路基板１，２は、互いに平行な第１及び第２の面をそれぞれ有する。回路基板１は、その第１及び第２の面に対して平行に形成されたシールド導体１３を備える。回路基板２は、その回路基板の第１及び第２の面に対して平行に形成されたシールド導体２３を備える。半導体装置は、シールド導体１３，２３の間に位置するように回路基板２３に形成された電子回路２５と、シールド導体１３，２３を互いに電気的に接続するように、かつ、互いに所定間隔を有して電子回路２５を包囲するように回路基板１３，２３に形成された複数のビア導体１４ａ，２４とをさらに備える。【選択図】図１

Description

本発明は、集積された電子回路を含む半導体装置に関する。

現在、信号を処理するために、集積された電子回路を含むさまざまな半導体装置が使用されている。

ある種の信号の処理（例えば、暗号化及びその復号など）では、処理される信号の秘匿性及び／又は真正性が求められる場合がある。この場合、機密情報を含む信号が、外部から直接にアクセス可能な信号線に伝送されないことが求められる。また、機密情報を含む信号を処理する回路が、不要電波又は電源ノイズなどの形態で信号の内容を漏洩しないことが求められる。

例えば、特許文献１は、プリント回路基板の上に設けられた電子デバイスなどの半導体装置をシールドにより包囲することを開示している。

特開２０１６−５２２４７１号公報

特許文献１のようなシールドを用いる場合、攻撃者によりシールドが除去されると、機密情報を含む信号を伝送する信号線に外部から直接にアクセス可能になったり、信号の内容が不要電波又は電源ノイズなどの形態で漏洩したりする。これにより、処理する信号の秘匿性及び／又は真正性が損なわれるおそれがある。また、単独の半導体装置に関しても、そのパッケージを切削することなどによって、内部で処理する信号の秘匿性及び／又は真正性が損なわれるおそれがある。

本発明の目的は、以上の問題点を解決し、内部で処理する信号の秘匿性及び／又は真正性が従来技術に比較して損なわれにくい、新規な半導体装置を提供することにある。

本発明の第１の態様に係る半導体装置によれば、
第１及び第２の回路基板を含み、互いに積み重ねられた複数の回路基板を備える半導体装置であって、
前記各回路基板は、互いに平行な第１及び第２の面を有し、
前記第１の回路基板は、当該第１の回路基板の第１及び第２の面に対して平行に形成された第１のシールド導体を備え、
前記第２の回路基板は、当該第２の回路基板の第１及び第２の面に対して平行に形成された第２のシールド導体を備え、
前記複数の回路基板のうちの少なくとも１つは、前記第１及び第２のシールド導体の間に位置するように形成された少なくとも１つの電子回路を備え、
前記半導体装置は、前記第１及び第２のシールド導体を互いに電気的に接続するように、かつ、互いに所定間隔を有して前記電子回路を包囲するように、前記複数の回路基板に形成された複数のビア導体とをさらに備える。

本発明の第２の態様に係る半導体装置によれば、第１の態様に係る半導体装置において、
前記第１及び第２のシールド導体は、中実、メッシュ状、又はストライプ状に形成されている。

本発明の第３の態様に係る半導体装置によれば、第１又は第２の態様に係る半導体装置において、
前記第１及び第２のシールド導体及び前記複数のビア導体は、接地端子又は電源端子に電気的に接続されている。

本発明の第４の態様に係る半導体装置によれば、第１又は第２の態様に係る半導体装置において、
前記第１のシールド導体は、互いに電気的に接続されていない第３及び第４のシールド導体を含み、
前記第２のシールド導体は、互いに電気的に接続されていない第５及び第６のシールド導体を含み、
前記第３及び第５のシールド導体と、前記第３及び第５のシールド導体を互いに電気的に接続する複数のビア導体とは、第１の電位が印加される第１の電源端子に電気的に接続され、
前記第４及び第６のシールド導体と、前記第４及び第６のシールド導体を互いに電気的に接続する複数のビア導体とは、前記第１の電位とは異なる第２の電位が印加される第２の電源端子に電気的に接続されている。

本発明の第５の態様に係る半導体装置によれば、第１〜第４のうちの１つの態様に係る半導体装置において、
前記電子回路は、
互いに隣接する一対の回路基板の一方に形成された第１の回路部分と、
前記互いに隣接する一対の回路基板の他方に形成された第２の回路部分とを含み、
前記第１及び第２の回路部分は互いに電気的に接続されている。

本発明の第６の態様に係る半導体装置によれば、第５の態様に係る半導体装置において、
前記第１の回路部分は能動素子を含み、
前記第２の回路部分は受動素子を含む。

本発明の第７の態様に係る半導体装置によれば、第１〜第６のうちの１つの態様に係る半導体装置において、
前記半導体装置は、前記第１及び第２の回路基板の間に設けられた少なくとも１つの第３の回路基板を備え、
前記第１〜第３の回路基板は、前記第１及び第２のシールド導体の間に位置するように形成された複数の電子回路を備える。

本発明の第８の態様に係る半導体装置によれば、第１〜第７のうちの１つの態様に係る半導体装置において、
前記半導体装置は、
少なくとも３つの回路基板と、
互いに異なる一対の回路基板にそれぞれ形成された第１及び第２のシールド導体をそれぞれ含む複数のシールド導体ペアとを備え、
前記少なくとも３つの回路基板は、各シールド導体ペアの第１及び第２のシールド導体の間に位置するように、前記少なくとも３つの回路基板のうちの少なくとも２つの回路基板に形成された少なくとも２つの電子回路を備え、
互いに隣接する一対の電子回路のうちの一方に係る第１のシールド導体は、前記互いに隣接する一対の電子回路のうちの他方に係る第２のシールド導体と一体化されている。

本発明の一態様に係る半導体装置によれば、内部で処理する信号の秘匿性及び／又は真正性を従来技術に比較して損なわれにくくすることができる。

第１の実施形態に係る半導体装置の構成を示す斜視図である。 図１のＡ−Ａ線における断面図である。 図１のＢ−Ｂ線における断面図である。 図１の回路基板１の上面を示す図である。 図１の回路基板１の下面を示す図である。 第１の実施形態の第１の変形例に係る回路基板１Ａの下面を示す図である。 図１の回路基板２の上面を示す図である。 図１の回路基板２の下面を示す図である。 第１の実施形態の第２の変形例に係る回路基板２Ａの下面を示す図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 図１１の半導体装置の受動回路１３Ｃｂ及び電子回路２５Ｃを等価回路により示す図である。 図１１の回路基板１Ｃの上面を示す図である。 図１１の回路基板１Ｃの下面の第１の実施例を示す図である。 図１１の回路基板１Ｃの下面の第２の実施例を示す図である。 図１１の回路基板１Ｃの下面の第３の実施例を示す図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 図１８の半導体装置の受動回路１３Ｃｂ、電子回路２５Ｃ、受動回路２３Ｃｂ、及び電子回路３５Ｃを等価回路により示す図である。 第５の実施形態の変形例に係る半導体装置の構成を示す断面図である。 図２０の半導体装置の受動回路２３Ｃｂ及び電子回路３５Ｃを等価回路により示す図である。

以下、図面を参照して、本発明の各実施形態に係る半導体装置について説明する。各図において、同じ符号は同様の構成要素を示す。

第１の実施形態．
図１は、第１の実施形態に係る半導体装置の構成を示す斜視図である。図１の半導体装置は、回路基板１、回路基板２、パッケージ基板５、複数のパッド導体６、及び複数のボンディングワイヤ７を備える。

回路基板１及び２は、図１のＸＹ面に沿った互いに平行な＋Ｚ側の面（「上面」又は「第１の面」ともいう）及び−Ｚ側の面（「下面」又は「第２の面」ともいう）を有する。回路基板１及び２は、半導体基板と、半導体基板においてＸＹ面に対して平行に形成された少なくとも１つの配線層とをそれぞれ含む。例えば、半導体基板はシリコンからなり、配線層は銅からなる。回路基板１及び２の少なくとも一方に電子回路が形成される。回路基板１の上面には、内部の電子回路に電力を供給し、信号を入出力するための、複数のパッド導体１２ａが形成される。

回路基板１及び２は、回路基板１の下面及び回路基板２の上面が互いに対向するように積み重ねられ、互いに電気的かつ機械的に接続される。回路基板１及び２は、回路基板２の下面において、例えば接着などにより、パッケージ基板５に固定される。

パッケージ基板５は、半導体装置を封止する樹脂又はセラミックなどのパッケージの一部である。

各パッド導体１２ａは、ボンディングワイヤ７により、パッケージ基板５に形成されたパッド導体６にそれぞれ電気的に接続される。各パッド導体６は、半導体装置の全体を封止した後でパッケージの外部から電力供給を受け、信号を入出力するためのリード導体にそれぞれ電気的に接続される。代替として、各パッド導体１２ａは、ボンディングワイヤ７により、パッケージ基板５に形成されたリード導体に直接に接続されてもよい。さらに代替として、各パッド導体１２ａは、ボンディングワイヤ７に代えて、フリップチップ実装を用いて各パッド導体６に電気的に接続されてもよい。この場合、各パッド導体１２ａが形成された回路基板１の面がパッケージ基板５に対向し、各パッド導体１２ａに対向する位置に各パッド導体６が形成される。各パッド導体１２ａは、バンプを介して各パッド導体６に電気的に接続される。

図２は、図１のＡ−Ａ線における断面図である。図３は、図１のＢ−Ｂ線における断面図である。

図２及び図３に示すように、回路基板１は、半導体基板１１、複数のパッド導体１２ａ、シールド導体１３、複数のビア導体１４ａ、及び複数のビア導体１４ｂを備える。各パッド導体１２ａは、回路基板１の１つの配線層として、半導体基板１１の上面に形成される。シールド導体１３は、回路基板１の他の１つの配線層として、半導体基板１１の下面に形成される。各ビア導体１４ａは、パッド導体１２ａに電気的に接続されるように、かつ、シールド導体１３に電気的に接続されるように、半導体基板１１をＺ方向（厚さ方向）に貫通して形成される。各ビア導体１４ｂは、パッド導体１２ａに電気的に接続されるように、かつ、シールド導体１３に電気的に接続されないように、半導体基板１１をＺ方向に貫通して形成される。

図２及び図３に示すように、回路基板２は、半導体基板２１、多層配線２２、シールド導体２３、複数のビア導体２４、及び電子回路２５を備える。半導体基板２１は、その上面に複数の配線層２２ａ及び複数の誘電体層２２ｂを含む多層配線２２を有し、その下面にシールド導体２３を有する。図２及び図３の例では、多層配線２２は６つの配線層２２ａを含む。各配線層２２ａは、任意の半導体プロセス技術によりパターン形成された配線導体２２ａａ及び絶縁誘電体２２ａｂを含む。これにより、多層配線２２に電子回路２５が形成される。電子回路２５は、トランジスタ、ダイオード、キャパシタ、抵抗、インダクタなど、複数の回路素子２５ａを含む。電子回路２５は、ＣＭＯＳプロセス技術又は他のプロセス技術により形成されてもよい。シールド導体２３は、回路基板２の他の１つの配線層として、半導体基板２１の下面に形成される。各ビア導体２４は、多層配線２２に電気的に接続されるように、かつ、シールド導体２３に電気的に接続されるように、半導体基板２１をＺ方向（厚さ方向）に貫通して形成される。

図２及び図３に示すように、回路基板１及び２は、複数のバンプ４を介して、回路基板１の下面及び回路基板２の上面が互いに対向するように積み重ねられる。シールド導体１３は、バンプ４を介してビア導体２４に電気的に接続される。これにより、シールド導体１３、バンプ４、ビア導体２４、及びシールド導体２３は、互いに電気的に接続される。シールド導体１３は、ビア導体１４ａ、パッド導体１２ａ、及びボンディングワイヤ７を介して、半導体装置の外部の所定電位の電圧源（例えば、接地端子又は電源端子）に電気的に接続される。従って、シールド導体１３、バンプ４、ビア導体２４、及びシールド導体２３は、互いに同じ所定電位（例えば、接地電位又は電源電位）を有する。また、図３に示すように、電子回路２５は、バンプ４、ビア導体１４ｂ、パッド導体１２ａ、及びボンディングワイヤ７を介して、半導体装置の外部の回路に電気的に接続される。

回路基板１及び２の間において、バンプ４以外の部分は、接着剤又は他の封止材料（アンダーフィル）によって充填される。これにより、回路基板１及び２は互いに機械的に接続される。ただし、各図において、接着剤又は他の封止材料の図示を省略する。

回路基板１及び２を積み重ねることにより、電子回路２５は、シールド導体１３及び２３の間に位置する。また、複数のビア導体１４ａ及び２４及び複数のバンプ４は、シールド導体１３及び２３を互いに電気的に接続するように、かつ、互いに所定間隔を有して電子回路２５を包囲するように形成される。従って、電子回路２５は、シールド導体１３及び２３、バンプ４、及びビア導体２４を含むシールド構造によって包囲される。ビア導体１４ａ及び２４を形成する間隔ｄ１（図３を参照）は、電子回路２５を形成する半導体プロセス技術におけるパッド配置の設計基準に従う。間隔ｄ１は、例えば、電子回路２５によって処理される信号の波長の最小値よりも短く設定されてもよい。

シールド構造に含まれる複数のビア導体２４を間隔ｄ１で形成するために、例えば、図３に示すように、回路基板１においてビア導体１４ａ及び１４ｂを交互に配置してもよい。

パッケージ基板５は、回路基板２と対向する位置において配線層をさらに備えてもよい。パッケージ基板５の配線層は、回路基板２のシールド導体２３又は他の部分（例えば電子回路２５の一部）に電気的に接続されてもよい。

図４は、図１の回路基板１の上面を示す図である。前述のように、半導体基板１１の上面に複数のパッド導体１２ａが形成される。

図５は、図１の回路基板１の下面を示す図である。前述のように、半導体基板１１の下面にシールド導体１３が形成される。シールド導体１３は、例えば、中実な領域として形成されてもよい。半導体基板１１の上面の各パッド導体１２ａに対向する半導体基板１１の下面の領域のうち、一部の領域（図５において破線で示す）はシールド導体１３の一部として形成され、その他の一部の領域ではシールド導体１３の導体が除去されて半導体基板１１が露出する。図３を参照して説明したように、半導体基板１１の下面の領域のうち、シールド導体１３の一部として形成された領域にはビア導体１４ａが形成され、導体が除去されて半導体基板１１が露出した領域にはビア導体１４ｂが形成される。これにより、電子回路２５及びシールド構造は、互いに電気的に接続することなく、ボンディングワイヤ７などを介して半導体装置の外部の回路に電気的に接続することができる。

図６は、第１の実施形態の第１の変形例に係る回路基板１Ａの下面を示す図である。図６の例では、半導体基板１１の下面にシールド導体１３Ａが形成される。シールド導体１３Ａは、例えば、互いに間隔ｄ２を有して配置された複数のストリップ導体を含むメッシュ状の領域として形成されてもよい。間隔ｄ２は、電子回路２５を形成する半導体プロセス技術における配線層の設計基準に従う。間隔ｄ２は、例えば、電子回路２５によって処理される信号の波長の最小値よりも短く設定されてもよい。

図７は、図１の回路基板２の上面を示す図である。半導体基板２１の最上面における配線層２２ａのうちの一部には、複数のパッド導体２２ｃが形成される。パッド導体２２ｃは、回路基板２のビア導体２４又は電子回路２５に電気的に接続される。パッド導体２２ｃは、さらに、バンプ４を介して回路基板１のシールド導体１３又はビア導体１４ａに電気的に接続される。

図８は、図１の回路基板２の下面を示す図である。前述のように、半導体基板２１の下面にシールド導体２３が形成される。シールド導体２３は、例えば、中実な領域として形成されてもよい。

図９は、第１の実施形態の第２の変形例に係る回路基板２Ａの下面を示す図である。図９の例では、半導体基板２１の下面にシールド導体２３Ａが形成される。シールド導体２３Ａは、例えば、互いに間隔ｄ３を有して配置された複数のストリップ導体を含むストライプ状の領域として形成されてもよい。間隔ｄ３は、電子回路２５を形成する半導体プロセス技術における配線層の設計基準に従う。間隔ｄ３は、例えば、電子回路２５によって処理される信号の波長の最小値よりも短く設定されてもよい。

回路基板１のシールド導体がストライプ状又は他の形状の領域として形成されてもよい。また、回路基板２のシールド導体がメッシュ状又は他の形状の領域として形成されてもよい。

図１の半導体装置は、シールド導体１３及び２３、バンプ４、及びビア導体２４を含むシールド構造によって電子回路２５を包囲している。これにより、電子回路２５により機密情報を含む信号を処理するとき、不要電波又は電源ノイズなどの形態で信号の内容を漏洩しにくくすることができる。また、非機密情報を含む信号を処理するときであっても、不要電波又は電源ノイズを放射しにくくなるので、外部の回路への不要な影響を低減することができる。

また、図１の半導体装置では、シールド構造を半導体装置のパッケージではなく回路基板１及び２に一体化しているので、パッケージの切削などによる攻撃を受けても、機密情報を含む信号を伝送する信号線に外部から直接にアクセス可能にはなりにくい。シールド導体１３及び２３は、切削などによる攻撃を受けたときに容易に削り取られないのに十分な厚さ、例えば、１０〜１００μｍの厚さを有するように形成されてもよい。

また、図１の半導体装置は、通常の半導体プロセス技術を用いて回路基板にシールド構造を追加可能である。

従って、図１の半導体装置は、半導体装置の内部で処理する信号の秘匿性及び／又は真正性を従来技術に比較して損ないにくくすることができる。

第２の実施形態．
第１の実施形態では、半導体装置が、所定電位の電圧源に電気的に接続される１つのシールド構造を備える場合について説明した。一方、第２の実施形態では、半導体装置が、互いに異なる電位を有する電圧源にそれぞれ電気的に接続される複数のシールド構造を備える場合について説明する。

図１０は、第２の実施形態に係る半導体装置の構成を示す断面図である。図１０の半導体装置は、図３の半導体装置の回路基板１及び２に代えて、回路基板１Ｂ及び２Ｂを備える。回路基板１Ｂは、図３の回路基板１のシールド導体１３に代えて、互いに電気的に接続されていないシールド導体１３Ｂａ及び１３Ｂｂを備える。回路基板２Ｂは、図３の回路基板２のシールド導体２３に代えて、互いに電気的に接続されていないシールド導体２３Ｂａ及び２３Ｂｂを備える。

シールド導体１３Ｂａは、バンプ４及びビア導体２４を介して、シールド導体２３Ｂａに電気的に接続される。従って、電子回路２５は、シールド導体１３Ｂａ及び２３Ｂａと、これらを互いに電気的に接続するバンプ４及びビア導体２４とを含むシールド構造によって包囲される。シールド導体１３Ｂａは、ビア導体１４ａ、パッド導体１２ａ、及びボンディングワイヤ７を介して、半導体装置の外部における第１の電位Ｖ１の電圧源に電気的に接続される。従って、シールド導体１３Ｂａ及び２３Ｂａと、これらを互いに電気的に電気的に接続するバンプ４及びビア導体２４とは、互いに同じ電位Ｖ１を有する。

シールド導体１３Ｂｂもまた、バンプ４及びビア導体２４を介して、シールド導体２３Ｂｂに電気的に接続される。従って、電子回路２５は、シールド導体１３Ｂｂ及び２３Ｂｂと、これらを互いに電気的に接続するバンプ４及びビア導体２４とを含むシールド構造によって包囲される。このシールド構造は、前述のシールド導体１３Ｂａ及び２３Ｂａ等を含むシールド構造に対して電気的に接続されていない。シールド導体１３Ｂｂは、ビア導体１４ａ、パッド導体１２ａ、及びボンディングワイヤ７を介して、半導体装置の外部における第２の電位Ｖ２の電圧源に接続される。従って、シールド導体１３Ｂｂ及び２３Ｂｂと、これらを互いに電気的に接続するバンプ４及びビア導体２４とは、互いに同じ電位Ｖ２を有する。

図１０の半導体装置は、互いに電気的に接続されていない２つのシールド構造を、異なる電位Ｖ１及びＶ２を有する電圧源にそれぞれ電気的に接続することにより、電子回路２５への電力供給の自由度を向上することができる。これにより、電子回路２５が異なる電圧で動作する複数の回路部分を含む場合、電子回路２５の内部において昇圧回路及び降圧回路などの電力変換回路が不要になる。

図１０の半導体装置によれば、電子回路２５に含まれる複数の回路部分（例えば、アナログ回路部分及びディジタル回路部分）の相互の影響を低減することが望まれる場合、これらの回路部分に別個に電力を供給することができる。

第２の実施形態によれば、半導体装置は、互いに異なる３つ以上の電位を有する電圧源にそれぞれ電気的に接続される３つ以上のシールド構造を備えてもよい。

第３の実施形態．
第１及び第２の実施形態では、電子回路２５が１つの回路基板２又は２Ｂに形成される場合について説明した。半導体装置から回路基板１又は１Ｂを除去した場合、電子回路２５に外部からアクセス可能になり、電子回路２５によって処理される信号の秘匿性及び／又は真正性が損なわれるおそれがある。従って、このような場合にも、処理される信号の秘匿性及び／又は真正性が損なわれにくくすることが求められる。第３の実施形態では、電子回路が、互いに隣接する２つの回路基板にわたって形成される場合について説明する。

図１１は、第３の実施形態に係る半導体装置の構成を示す断面図である。図１１の半導体装置は、図２の半導体装置の回路基板１及び２に代えて、回路基板１Ｃ及び２Ｃを備える。

回路基板１Ｃは、半導体基板１１、シールド導体１２Ｃ、複数のパッド導体１３Ｃａ、受動回路１３Ｃｂ、及び複数のビア導体１４ｃを備える。シールド導体１２Ｃは、回路基板１Ｃの１つの配線層として、半導体基板１１の上面に形成される。各パッド導体１３Ｃａ及び受動回路１３Ｃｂは、回路基板１Ｃの他の１つの配線層として、半導体基板１１の下面に形成される。受動回路１３Ｃｂは、例えば、キャパシタ、抵抗、及び／又はインダクタなど、１つ又は複数の受動素子を含む。各ビア導体１４ｃは、シールド導体１２Ｃに電気的に接続されるように、かつ、各パッド導体１３Ｃａに電気的に接続されるように、半導体基板１１をＺ方向（厚さ方向）に貫通して形成される。

回路基板２Ｃは、図２の回路基板２の電子回路２５に代えて、電子回路２５Ｃを備える。

図１２は、図１１の半導体装置の受動回路１３Ｃｂ及び電子回路２５Ｃを等価回路により示す図である。図１２の例は、受動回路１３Ｃｂが受動素子（例えばキャパシタ）を含み、電子回路２５Ｃが能動素子（例えばオペアンプ及びスイッチング素子など）を含む場合を示す。受動回路１３Ｃｂ及び電子回路２５Ｃは、バンプ４を介して、回路基板１Ｃ及び２Ｃにわたって互いに電気的に接続される。これにより、受動回路１３Ｃｂ及び電子回路２５Ｃが一体の電子回路として動作する。言い換えると、電子回路２５Ｃが、一体の電子回路の第１の回路部分として機能し、受動回路１３Ｃｂが、一体の電子回路の第２の回路部分として機能する。

図１３は、図１１の回路基板１Ｃの上面を示す図である。前述のように、半導体基板１１の上面にシールド導体１２Ｃが形成される。シールド導体１２Ｃは、例えば、中実な領域として形成されてもよく、メッシュ状、ストライプ状、又は他の形状の領域として形成されてもよい。さらに、半導体基板１１の上面には、図４と同様に、複数のパッド導体１２ａが形成される。各パッド導体１２ａは、ビア導体１４ｃを介して下面のパッド導体１３Ｃａに電気的に接続される。ただし、複数のパッド導体１２ａのうちの一部は、シールド導体１２Ｃに接続又は一体化されるように形成される。従って、前述のように、シールド導体１２Ｃが、ビア導体１４ｃを介して下面のパッド導体１３Ｃａに電気的に接続される。

図１４は、図１１の回路基板１Ｃの下面の第１の実施例を示す図である。前述のように、半導体基板１１の下面に複数のパッド導体１３Ｃａ及び受動回路１３Ｃｂが形成される。図１４の例では、受動回路１３Ｃｂは、互いに嵌合する一対のくし形の電極を含むキャパシタである。各電極の一端にパッド導体１３Ｃｃが形成され、各パッド導体１３Ｃｃはバンプ４を介して電子回路２５Ｃに電気的に接続される。

図１５は、図１１の回路基板１Ｃの下面の第２の実施例を示す図である。図１５の例では、受動回路１３Ｃｂは、ミアンダ状の電極を含む抵抗である。電極の両端にパッド導体１３Ｃｃが形成され、各パッド導体１３Ｃｃはバンプ４を介して電子回路２５Ｃに電気的に接続される。

図１６は、図１１の回路基板１Ｃの下面の第３の実施例を示す図である。図１６の例では、受動回路１３Ｃｂは、渦巻き状の電極を含むインダクタである。電極の両端にパッド導体１３Ｃｃが形成され、各パッド導体１３Ｃｃはバンプ４を介して電子回路２５Ｃに電気的に接続される。

前述のように、図１１の半導体装置では、受動回路１３Ｃｂ及び電子回路２５Ｃが一体の電子回路として動作する。従って、回路基板１Ｃが回路基板２Ｃから分離されると、それと同時に、バンプ４を介する受動回路１３Ｃｂ及び電子回路２５Ｃの間の電気的な接続が失われ、受動回路１３Ｃｂ及び電子回路２５Ｃは一体の電子回路として動作できなくなる。従って、回路基板１Ｃが回路基板２Ｃから分離された場合、受動回路１３Ｃｂ及び電子回路２５Ｃによって処理される信号の秘匿性及び／又は真正性を損ないにくくすることができる。このように、図１１の半導体装置では、ハードウェア的なセキュリティを従来技術に比較して向上することができる。

図１１の半導体装置は、シールド導体１２Ｃ及び２３、バンプ４、ビア導体１４ｃ及び２４を含むシールド構造によって受動回路１３Ｃｂ及び電子回路２５Ｃを包囲している。これにより、受動回路１３Ｃｂ及び電子回路２５Ｃにより機密情報を含む信号を処理するとき、第１の実施形態と同様に、不要電波又は電源ノイズなどの形態で信号の内容を漏洩しにくくすることができる。

図１１の半導体装置では、電子回路２５Ｃから受動素子を分離して回路基板１Ｃに隔離することにより、受動素子から電子回路２５Ｃに回り込む伝導ノイズを抑制することができる。また、図１１の半導体装置では、電子回路２５を設ける多層配線２２とは別の配線層に受動素子を設けるので、受動素子の導体の厚さを容易に増大させることができる。これにより、例えば、高容量、低抵抗、及び／又は高Ｑ値を有するように、受動素子の性能を向上することができる。また、図１１の半導体装置では、受動素子がシールド構造の内側に隠れることにより、受動回路１３Ｃｂ及び電子回路２５Ｃによる放射又は受信される電磁ノイズを抑制することができる。また、図１１の半導体装置では、受動素子を、半導体装置の外部に設けるのではなく、電子回路２５Ｃに近接して電気的に接続することにより、回路の性能を向上することができる。

第３の実施形態によれば、回路基板１Ｃに受動回路１３Ｃｂが形成され、回路基板２Ｃに電子回路２５Ｃが形成されることに限定されない。回路基板１Ｃにおいて、能動素子を含む回路部分を形成してもよく、受動素子及び能動素子を含む回路部分を形成してもよい。回路基板２Ｃにおいて、受動素子を含む回路部分を形成してもよく、受動素子及び能動素子を含む回路部分を形成してもよい。これらの回路部分は、回路基板１Ｃ及び２Ｃにわたって互いに電気的に接続される。

第４の実施形態．
第１の実施形態では、半導体装置が、１つの電子回路及び１つのシールド構造を備える場合について説明した。第４の実施形態では、半導体装置が、互いに積み重ねられた複数の電子回路及び複数のシールド構造を備える場合について説明する。

図１７は、第４の実施形態に係る半導体装置の構成を示す断面図である。図１７の半導体装置は、図２の半導体装置に加えて、回路基板３を備える。回路基板２及び３は、回路基板２の下面及び回路基板３の上面が互いに対向するように積み重ねられ、互いに電気的かつ機械的に接続される。回路基板１〜３は、回路基板３の下面において、例えば接着などにより、パッケージ基板５に固定される。

回路基板３は、半導体基板３１、多層配線３２、シールド導体３３、複数のビア導体３４、及び電子回路３５を備える。回路基板３のこれらの構成要素は、回路基板２の対応する構成要素と同様に構成される。

回路基板２及び３は、複数のバンプ４を介して、回路基板２の下面及び回路基板３の上面が互いに対向するように積み重ねられる。シールド導体２３は、バンプ４を介してビア導体３４に電気的に接続される。これにより、シールド導体２３、バンプ４、ビア導体３４、及びシールド導体３３は、互いに電気的に接続される。従って、回路基板３のビア導体２４及びシールド導体１３は、シールド導体２３等と同じ電位を有する。

回路基板２及び３の間において、バンプ４以外の部分は、接着剤又は他の封止材料（アンダーフィル）によって充填される。これにより、回路基板２及び３は互いに機械的に接続される。

回路基板２及び３を積み重ねることにより、電子回路３５は、シールド導体２３及び３３の間に位置する。また、複数のビア導体３４及び複数のバンプ４は、シールド導体２３及び３３を互いに電気的に接続するように、かつ、互いに所定間隔を有して電子回路３５を包囲するように形成される。従って、電子回路３５は、シールド導体２３及び３３、バンプ４、ビア導体３４を含むシールド構造によって包囲される。

図１７の半導体装置によれば、シールド導体１３及び２３、バンプ４、及びビア導体２４を含むシールド構造によって電子回路２５を包囲し、さらに、シールド導体２３及び３３、バンプ４、及びビア導体３４を含むシールド構造によって電子回路３５を包囲している。電子回路２５及び３５を別個のシールド構造により包囲することにより、電子回路２５及び３５の一方で生じる電磁ノイズによって他方に与えられる悪影響を低減することができる。

第４の実施形態では、半導体装置が、互いに積み重ねられた複数の電子回路及び３つ以上のシールド構造を備えてもよい。半導体装置は、第１及び第２の回路基板を含み、互いに積み重ねられた少なくとも３つの回路基板を備える。各回路基板は、互いに平行な第１及び第２の面を有する。第１の回路基板は、当該第１の回路基板の第１及び第２の面に対して平行に形成された第１のシールド導体を備える。第２の回路基板は、当該第２の回路基板の第１及び第２の面に対して平行に形成された第２のシールド導体を備える。半導体装置は、互いに異なる一対の回路基板にそれぞれ形成された第１及び第２のシールド導体をそれぞれ含む複数のシールド導体ペアを備える。少なくとも３つの回路基板は、各シールド導体ペアの第１及び第２のシールド導体の間に位置するように、少なくとも３つの回路基板のうちの少なくとも２つの回路基板に形成された少なくとも２つの電子回路を備える。互いに隣接する一対の電子回路のうちの一方に係る第１のシールド導体は、互いに隣接する一対の電子回路のうちの他方に係る第２のシールド導体と一体化されている。半導体装置は、第１及び第２のシールド導体を互いに電気的に接続するように、かつ、互いに所定間隔を有して電子回路を包囲するように、複数の回路基板に形成された複数のビア導体を備える。これにより、異なる電子回路は別個のシールド構造によって包囲される。

互いに積み重ねられた複数のシールド構造のシールド導体が互いに一体化されていなくてもよい。この場合、互いに隣接する一対のシールド構造の間において互いに対向する一対のシールド導体は互いに電気的に接続されてもよい。

第５の実施形態．
第１の実施形態では、半導体装置が、１つの電子回路及び１つのシールド構造を備える場合について説明した。第５の実施形態では、１つのシールド構造が複数の電子回路を包囲する場合について説明する。

図１８は、第５の実施形態に係る半導体装置の構成を示す断面図である。図１８の半導体装置は、図１１の回路基板２Ｃに代えて回路基板２ＣＡを備え、回路基板３Ｃをさらに備える。回路基板２ＣＡ及び３Ｃは、回路基板２ＣＡの下面及び回路基板３Ｃの上面が互いに対向するように積み重ねられ、互いに電気的かつ機械的に接続される。回路基板１Ｃ、２ＣＡ、及び３Ｃは、回路基板３Ｃの下面において、例えば接着などにより、パッケージ基板５に固定される。

回路基板２ＣＡは、図１１の回路基板２Ｃのシールド導体２３に代えて、複数のパッド導体２３Ｃａ及び受動回路２３Ｃｂを備える。各パッド導体２３Ｃａ及び受動回路２３Ｃｂは、回路基板１Ｃの各パッド導体１３Ｃａ及び受動回路１３Ｃｂと同様に構成される。

回路基板３Ｃは、半導体基板３１、多層配線３２、シールド導体３３、複数のビア導体３４、及び電子回路３５Ｃを備える。回路基板３Ｃのこれらの構成要素は、図１１の回路基板２Ｃの対応する構成要素と同様に構成される。

図１９は、図１８の半導体装置の受動回路１３Ｃｂ、電子回路２５Ｃ、受動回路２３Ｃｂ、及び電子回路３５Ｃを等価回路により示す図である。図１９の例は、受動回路１３Ｃｂ及び２３Ｃｂが受動素子（例えばキャパシタ）を含み、電子回路２５Ｃ及び３５Ｃが能動素子（例えばオペアンプ及びスイッチング素子など）を含む場合を示す。図１１の半導体装置と同様に、受動回路１３Ｃｂ及び電子回路２５Ｃは一体の電子回路として動作する。さらに、受動回路２３Ｃｂ及び電子回路３５Ｃは、バンプ４を介して、回路基板２ＣＡ及び３Ｃにわたって互いに電気的に接続される。これにより、受動回路２３Ｃｂ及び電子回路３５Ｃが一体の電子回路として動作する。言い換えると、電子回路３５Ｃが、一体の電子回路の第１の回路部分として機能し、受動回路２３Ｃｂが、一体の電子回路の第２の回路部分として機能する。

図１８の半導体装置によれば、シールド導体１２Ｃ及び３３、バンプ４、及びビア導体１４ｃ、２４、及び３４を含むシールド構造によって、受動回路１３Ｃｂ及び電子回路２５Ｃを包囲し、さらに、受動回路２３Ｃｂ及び電子回路３５Ｃを包囲している。これにより、１つのシールド構造により複数の電子回路を包囲することで、レイアウトの自由度を向上することができる。

また、図１８の半導体装置によれば、受動回路１３Ｃｂ及び電子回路２５Ｃを一体の電子回路として動作させ、受動回路２３Ｃｂ及び電子回路３５Ｃを一体の電子回路として動作させることにより、第３の実施形態で説明したものと同様の効果をもたらすことができる。

図２０は、第５の実施形態の変形例に係る半導体装置の構成を示す断面図である。図１８の半導体装置では、すべての電子回路が互いに隣接する２つの回路基板にわたって形成される場合について説明したが、各電子回路の構成はこれに限定されない。図２０の半導体装置は、図１８の回路基板１Ｃ及び２ＣＡに代えて、回路基板１及び２ＣＢを備える。図２０の回路基板１は、図２の回路基板１と同様に構成される。回路基板２ＣＢは、図２の回路基板２のシールド導体２３に代えて、複数のパッド導体２３Ｃａ及び受動回路２３Ｃｂを備える。図２０の各パッド導体２３Ｃａ及び受動回路２３Ｃｂは、図１８の対応する構成要素と同様に構成される。

図２１は、図２０の半導体装置の受動回路２３Ｃｂ及び電子回路３５Ｃを等価回路により示す図である。図２１の電子回路２５は、図２の電子回路２５と同様に動作する。一方、受動回路１３Ｃｂ及び電子回路２５Ｃは、図１８の半導体装置と同様に、一体の電子回路として動作する。

図２０の半導体装置によれば、１つのシールド構造が、さまざまな構成を有する電子回路を包囲することで、レイアウトの自由度を向上することができる。シールド構造によって包囲される複数の電子回路のうちの一部が、１つの回路基板に形成されてもよく、他の一部が、互いに隣接する２つの回路基板にわたって形成されてもよい。シールド構造によって包囲される複数の電子回路のすべてが、１つの回路基板に形成されてもよい。

第５の実施形態では、１つのシールド構造が３つ以上の電子回路を包囲してもよい。半導体装置は、第１及び第２の回路基板を含み、互いに積み重ねられた少なくとも３つの回路基板を備える。各回路基板は、互いに平行な第１及び第２の面を有する。第１の回路基板は、当該第１の回路基板の第１及び第２の面に対して平行に形成された第１のシールド導体を備える。第２の回路基板は、当該第２の回路基板の第１及び第２の面に対して平行に形成された第２のシールド導体を備える。半導体装置は、第１及び第２の回路基板の間に設けられた少なくとも１つの第３の回路基板を備える。第１〜第３の回路基板は、第１及び第２のシールド導体の間に位置するように形成された複数の電子回路を備える。半導体装置は、第１及び第２のシールド導体を互いに電気的に接続するように、かつ、互いに所定間隔を有して電子回路を包囲するように、複数の回路基板に形成された複数のビア導体を備える。これにより、１つのシールド構造が３つ以上の電子回路を包囲することができる。

第４の実施形態に係る構成と、第５の実施形態に係る構成とを組み合わせてもよい。すなわち、互いに積み重ねられた複数のシールド構造を備え、各１つのシールド構造が複数の電子回路を包囲してもよい。

本発明の各態様に係る半導体装置は、機密情報を含む信号の処理に有効であり、また、電磁環境両立性を満たすためのノイズ対策に有効である。

１，１Ａ〜１Ｃ，２，２Ａ〜２Ｃ，２ＣＡ，２ＣＢ，３，３Ｃ…回路基板、
４…バンプ、
５…パッケージ基板、
６…パッド導体、
７…ボンディングワイヤ、
１１…半導体基板、
１２ａ…パッド導体、
１２Ｃ…シールド導体、
１３，１３Ａ，１３Ｂａ，１３Ｂｂ…シールド導体、
１３Ｃａ…パッド導体、
１３Ｃｂ…受動回路、
１３Ｃｃ…パッド導体、
１４ａ〜１４ｃ…ビア導体、
２１…半導体基板、
２２…多層配線、
２２ａ…配線層、
２２ａａ…配線導体、
２２ａｂ…絶縁誘電体、
２２ｂ…誘電体層、
２２ｃ…パッド導体、
２３，２３Ａ，２３Ｂａ，２３Ｂｂ…シールド導体、
２３Ｃａ…パッド導体、
２３Ｃｂ…受動回路、
２４…ビア導体、
２５，２５Ｃ…電子回路、
２５ａ…回路素子、
３１…半導体基板、
３２…多層配線、
３３…シールド導体、
３４…ビア導体、
３５，３５Ｃ…電子回路。

Claims (8)

1. 第１及び第２の回路基板を含み、互いに積み重ねられた複数の回路基板を備える半導体装置であって、
   前記各回路基板は、互いに平行な第１及び第２の面を有し、
   前記第１の回路基板は、当該第１の回路基板の第１及び第２の面に対して平行に形成された第１のシールド導体を備え、
   前記第２の回路基板は、当該第２の回路基板の第１及び第２の面に対して平行に形成された第２のシールド導体を備え、
   前記複数の回路基板のうちの少なくとも１つは、前記第１及び第２のシールド導体の間に位置するように形成された少なくとも１つの電子回路を備え、
   前記半導体装置は、前記第１及び第２のシールド導体を互いに電気的に接続するように、かつ、互いに所定間隔を有して前記電子回路を包囲するように、前記複数の回路基板に形成された複数のビア導体とをさらに備える、
   半導体装置。
2. 前記第１及び第２のシールド導体は、中実、メッシュ状、又はストライプ状に形成された、
   請求項１記載の半導体装置。
3. 前記第１及び第２のシールド導体及び前記複数のビア導体は、接地端子又は電源端子に電気的に接続された、
   請求項１又は２記載の半導体装置。
4. 前記第１のシールド導体は、互いに電気的に接続されていない第３及び第４のシールド導体を含み、
   前記第２のシールド導体は、互いに電気的に接続されていない第５及び第６のシールド導体を含み、
   前記第３及び第５のシールド導体と、前記第３及び第５のシールド導体を互いに電気的に接続する複数のビア導体とは、第１の電位が印加される第１の電源端子に電気的に接続され、
   前記第４及び第６のシールド導体と、前記第４及び第６のシールド導体を互いに電気的に接続する複数のビア導体とは、前記第１の電位とは異なる第２の電位が印加される第２の電源端子に電気的に接続された、
   請求項１又は２記載の半導体装置。
5. 前記電子回路は、
   互いに隣接する一対の回路基板の一方に形成された第１の回路部分と、
   前記互いに隣接する一対の回路基板の他方に形成された第２の回路部分とを含み、
   前記第１及び第２の回路部分は互いに電気的に接続された、
   請求項１〜４のうちの１つに記載の半導体装置。
6. 前記第１の回路部分は能動素子を含み、
   前記第２の回路部分は受動素子を含む、
   請求項５記載の半導体装置。
7. 前記半導体装置は、前記第１及び第２の回路基板の間に設けられた少なくとも１つの第３の回路基板を備え、
   前記第１〜第３の回路基板は、前記第１及び第２のシールド導体の間に位置するように形成された複数の電子回路を備え、
   請求項１〜６のうちの１つに記載の半導体装置。
8. 前記半導体装置は、
   少なくとも３つの回路基板と、
   互いに異なる一対の回路基板にそれぞれ形成された第１及び第２のシールド導体をそれぞれ含む複数のシールド導体ペアとを備え、
   前記少なくとも３つの回路基板は、各シールド導体ペアの第１及び第２のシールド導体の間に位置するように、前記少なくとも３つの回路基板のうちの少なくとも２つの回路基板に形成された少なくとも２つの電子回路を備え、
   互いに隣接する一対の電子回路のうちの一方に係る第１のシールド導体は、前記互いに隣接する一対の電子回路のうちの他方に係る第２のシールド導体と一体化された、
   請求項１〜７のうちの１つに記載の半導体装置。

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