JP2014216645A - 半導体素子、その形成方法、半導体パッケージ、及び電子システム - Google Patents

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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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    • H01L2224/818—Bonding techniques
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Abstract

【課題】半導体素子、半導体パッケージ及び電子システムを提供する。
【解決手段】半導体素子は前面及び該前面に対向する後面、及び前記前面と前記後面とを連結する複数の側面を有する基板を含む。前記基板の前記前面の上に、又は前記前面の近傍に内部回路が配置される。前記基板内に信号入出力貫通ビア構造体が配置される。前記基板の前記後面上に前記信号入出力貫通ビア構造体と電気的に接続された後面導電性パターンが配置される。前記基板の前記後面上に前記信号入出力貫通ビア構造体から離隔された後面導電性構造体が配置される。前記後面導電性構造体は互いに平行な複数のサポータ部分を含む。
【選択図】図１

Description

本発明は，半導体素子、その形成方法、半導体パッケージ，及びこれを採用する電子システムに関する。
電子装置の軽薄短小化のニーズに応じるべく、薄い半導体素子（チップ）をパッケージ内に搭載する技術が研究されている。
特開２００１−０９３８６３号公報 特開２００２−１５１６９２号公報 特開２００３−３２４１７０号公報
本発明の技術的思想が解決しようとする技術的課題は、貫通ビア構造体を有する半導体素子を提供することにある。
本発明の技術的思想が解決しようとする技術的課題は、半導体素子（チップ）の曲がりなどの変形を防止することができるサポータ部分を有する半導体素子を提供することにある。
本発明の技術的思想が解決しようとする技術的課題は、積層チップ構造体を有する半導体素子を提供することにある。
本発明の技術的思想が解決しようとする技術的課題は、複数のチップを含む半導体パッケージを提供することにある。
本発明の技術的思想が解決しようとする技術的課題は、複数のチップを含み、チップのうちの何れか１つにチップの曲がりを防止することができるサポータ部分を有する半導体パッケージを提供することにある。
本発明の技術的思想が解決しようとするさらに他の技術的課題は、前記半導体素子を含む電子装置及び電子システムを提供することにある。
本発明が解決しようとする課題は上記課題に限定されず、ここで言及しないさらに他の課題は下記の説明から当業者には明確に理解できるであろう。
本発明は技術的思想の一態様による半導体素子を提供する。この半導体素子は前面、該前面に対向する後面、及び前記前面と前記後面とを連結する複数の側面を有する基板を含む。前記基板の前記前面の上に、又は前記前面の近傍に内部回路が配置される。前記基板内に信号入出力貫通ビア構造体が配置される。前記基板の前記後面の上に前記信号入出力貫通ビア構造体と電気的に接続された後面導電性パターンが配置される。前記基板の前記後面の上に前記信号入出力貫通ビア構造体から離隔された後面導電性構造体が配置される。前記後面導電性構造体は互いに平行な複数のサポータ部分を含む。
いくつかの実施形態において、前記後面導電性構造体は、前記後面導電性パターンと同一物質からなり且つ同一厚さに形成されることができる。
他の実施形態において、前記後面導電性構造体の前記互いに平行な複数のサポータ部分は、前記後面導電性パターンより大きいサイズを有することができる。
さらに他の実施形態において、前記後面導電性パターンは、前記後面導電性構造体の前記互いに平行な複数のサポータ部分に挟まれた領域に配置されることができる。
さらに他の実施形態において、前記後面導電性構造体の前記互いに平行な複数のサポータ部分は、前記基板の複数の側面のうちの１つに平行であることができる。
また、前記後面導電性構造体の前記互いに平行な複数のサポータ部分は、前記後面導電性パターンと前記基板の前記側面との間に配置されることができる。
さらに他の実施形態において、前記後面導電性構造体は、前記互いに平行な複数のサポータ部分の間の領域に配置された中間サポータ部分をさらに含むことができる。
前記中間サポータ部分は複数の前記後面導電性パターンの間の領域を通ることができる。
前記中間サポータ部分は前記平行なサポータ部分の中間部との間に配置されることができる。
本発明は技術的思想の他の態様による半導体素子を提供する。この半導体素子は前面及び該前面に対向する後面を有する基板を含む。前記基板の前記前面上又は近くに内部回路が配置される。前記基板内に信号入出力貫通ビア構造体が配置される。前記基板の前記前面上に前記信号入出力貫通ビア構造体と電気的に接続された前面信号入出力接続パターンが配置される。前記基板の前記後面上に後面導電性パターン及び後面導電性構造体が配置される。前記後面導電性パターンは前記信号入出力貫通ビア構造体と電気的に接続される。前記後面導電性構造体は、前記信号入出力貫通ビア構造体から電気的に絶縁され、前記後面導電性パターンと同一物質からなり且つ同一厚さに形成される。
いくつかの実施形態において、前記後面導電性構造体はバー又はライン状の第１部分を含むことができる。
他の実施形態において、前記複数の側面は少なくとも対向する第１側面と第２側面を含み、前記後面導電性構造体の前記第１部分は前記基板の対向する第１及び第２側面との間に配置されることができる。ここで、前記第１部分は前記第１側面の中間部と前記第２側面の中間部とを連結する線に沿って配置されることができる。
さらに他の実施形態において、前記後面導電性構造体は、前記基板の対向する第１及び第２側面に平行な第１部分、前記第１部分に垂直な第２部分、及び前記第１部分と垂直であり且つ前記第２部分に平行な第３部分を含むことができる。
前記第１部分は前記第２と第３部分との間に位置することができる。
さらに他の実施形態において、前記基板は、前面及び後面を有する半導体基板、前記半導体基板の前記前面上の前面絶縁膜及び前記半導体基板の前記後面上に順に積層された第１後面絶縁膜及び第２後面絶縁膜を含むことができる。
前記貫通ビア構造体は、前記半導体基板を貫通し、且つ前記第１後面絶縁膜を貫通し、前記後面導電性パターン及び前記後面導電性構造体は前記第１後面絶縁膜と前記第２後面絶縁膜との間に介在されることができる。
前記第２後面絶縁膜上に配置された後面信号入出力接続パターンをさらに含むことができる。前記後面信号入出力接続パターンは前記後面導電性パターンと電気的に接続されることができる。
さらに他の実施形態において、前記基板内の接地貫通ビア構造体をさらに含むことができる。
前記後面導電性構造体は、前記接地貫通ビア構造体と電気的に接続された接地部分及び前記基板の側面のうちの何れか一側面と平行なサポータ部分を含むことができる。前記後面導電性構造体の前記接地部分及び前記サポータ部分は電気的に接続されることができる。
本発明のさらに他の態様によれば、複数の半導体チップを含む半導体パッケージを提供することができる。この半導体パッケージはパッケージ基板上に配置され、第１前面及び前記第１前面に対向する第１後面を有する第１半導体チップを含む。前記第１半導体チップ上に第２半導体チップが配置される。前記第２半導体チップは前記第１半導体チップと対向する第２前面及び前記第２前面に対向する第２後面を有する。前記第１半導体チップと前記第２半導体チップとの間にチップ間バンプが配置される。前記第１半導体チップは、前記第１半導体チップ内の信号入出力貫通ビア構造体と、前記第１半導体チップの前記第１後面上に配置されて前記信号入出力貫通ビア構造体に電気的に接続された後面導電性パターンと、前記第１半導体チップの前記第１後面上に配置されて前記信号入出力貫通ビア構造体から離隔された後面導電性構造体とを含む。前記第２半導体チップは、前記第２半導体チップの前記第２前面上に配置されて前記後面導電性パターンと対向する前面導電性パターンを含む。前記チップ間バンプは前記前面導電性パターンと、前記後面導電性パターンとの間に介在される。
いくつかの実施形態において、前記後面導電性構造体は前記後面導電性パターンと同一物質からなり、且つ同一厚さに形成されることができる。
他の実施形態において、前記後面導電性構造体は互いに平行であり、且つ同一の長さを有する複数一対のサポータ部分を含むことができる。
さらに他の実施形態において、前記第２半導体チップが、前記第２半導体チップの前記第２前面上に配置された複数の前面ダミーパターンをさらに含むことができる。
前記複数の前面ダミーパターンと前記後面導電性構造体との間に緩衝バンプをさらに含むことができる。前記後面導電性構造体は前記複数の前面ダミーパターンと対向し、前記緩衝バンプは前記複数の前面ダミーパターンと前記後面導電性構造体とを物理的に接続することができる。
前記後面導電性構造体は前記前面ダミーパターンよりも大きい幅を有することができる。
本発明のさらに他の態様によれば、電子システムを提供することができる。この電子システムはボード及び前記ボード上の半導体パッケージを含む。前記半導体パッケージは、パッケージ基板及び前記パッケージ基板と対向する前面及び該前面と対向する後面を有する半導体チップを含む。前記半導体チップは、前記パッケージ基板と対向する前面及び該前面に対向する後面を有する前記半導体チップ内の信号入出力貫通ビア構造体と、前記半導体チップの前記後面上の後面信号入出力接続パターン及び後面導電性構造体とを含む。前記後面信号入出力接続パターンは、前記信号入出力貫通ビア構造体に電気的に接続され、前記後面導電性構造体は前記信号入出力貫通ビア構造体から離隔されている。
いくつかの実施形態において、前記後面導電性構造体は、前記半導体チップの側面のうちの何れか一側面と平行なバー又はライン状の部分を有することができる。
本発明のさらに他の態様によれば、半導体素子形成方法を提供することができる。この方法は基板内に複数の貫通ビア構造体を形成することを含む。前記基板の第１面上に前記複数の貫通ビア構造体と電気的に接続された複数の第１導電性パターンを形成する。前記基板の前記第１面に対向する前記基板の第２面上に前記複数の貫通ビア構造体と電気的に接続された複数の第２導電性パターンを形成する。前記基板の前記第２面上に前記複数の前記第２導電性パターンから離隔された導電性構造体を形成する。
いくつかの実施形態において、前記基板内の接地貫通ビア構造体を形成することをさらに含み、前記導電性構造体は前記接地貫通ビア構造体に電気的に接続された接地部分を含むことができる。
他の実施形態において、前記基板の前記第１面上に前記複数の前記貫通電極構造体と前記複数の前記第１導電性パターンから離隔された複数のダミー導電性パターンを形成することをさらに含むことができる。
さらに他の実施形態において、前記導電性構造体は平行なサポータ部分を含むことができる。
前記複数の前記第２導電性パターンは前記導電性構造体の前記平行なサポータ部分との間に配置されることができる。
前記複数の第２導電性パターンの一部は前記平行なサポータ部分の間に配置され、前記複数の第２導電性パターンの残りは前記平行なサポータ部分の外側に配置されることができる。
本発明のさらに他の態様によれば、半導体パッケージを提供することができる。この半導体パッケージは複数の貫通ビア構造体及び導電性構造体を有する第１チップを含む。第２チップが提供される。前記複数の貫通ビア構造体は、前記第１チップの第１面上の複数の第１導電性パターン及び前記第１チップの第２面上の複数の第２導電性パターンに電気的に接続され、前記導電性構造体は前記第１チップの前記第２面上に形成され、前記複数の前記第２導電性パターンから離隔され、前記第１チップは互いに対向する第１側面及び第２側面を有し、前記導電性構造体は前記第１チップの第１側面と接触して前記第１チップの前記第２側面と接触するように延長された部分を含み、前記第２チップは前記第２チップの前記第１面上の複数の第３導電性パターンを有し、前記複数の第３導電性パターンは前記複数の第２導電性パターンに電気的に接続される。
いくつかの実施形態において、前記複数の貫通ビア構造体の少なくとも１つは前記導電性構造体に接続されて接地される。
他の実施形態において、前記第１チップの前記第１及び第２側面と接触する熱伝達物質膜（ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ ｌａｙｅｒ）をさらに含み、前記熱伝達物質膜は前記導電性構造体と接触することができる。
さらに他の実施形態において、前記熱伝達物質膜と接触するヒットスプレッダ（ｈｅａｔ ｓｐｒｅａｄｅｒ）をさらに含むことができる。
本発明の技術的思想の実施形態によれば、後面導電性構造体を含む半導体チップを提供することができる。前記後面導電性構造体は前記半導体チップの後面上で信号伝達のための後面導電性パターン（例えば、パッド又はバンプ）と同時に形成されることができる。前記後面導電性構造体は前記半導体チップの曲がりなどの変形を防止し、また放熱の役割を果たす。また、前記後面導電性構造体は接地されて信号を伝達する金属配線の間のノイズを除去することと同時に放熱の役割を果たすことで、半導体チップ又は素子の信頼性を向上することができる。また、半導体チップの放熱のために、前記半導体チップの側面に熱伝達物質膜を形成することができる。このような熱伝達物質膜は前記半導体チップの前記後面導電性構造体とともに放熱の役割を果たすことができる。このように放熱の役割を果たす前記後面導電性構造体及び前記熱伝達物質膜は素子（ｄｅｖｉｃｅ）の信頼性を向上することができる。また、前記後面導電性構造体を有する半導体チップを用いて形成された積層チップ構造体において、複数の半導体チップと物理的に接触するチップ間バンプを安定的に、かつ信頼性を有するように形成されることができる。
（Ａ）は、本発明の技術的思想の実施形態による半導体素子の一例を示す斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子の一例を説明するための概念的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子の他の例を示す斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子の他の例を説明するための概念的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。 本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による後面導電性構造体の変形例を説明するための斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による後面導電性構造体の変形例を説明するための斜視図である。 （Ａ）は、本発明の技術的思想の実施形態による後面導電性構造体の変形例を説明するための斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による後面導電性構造体の変形例を説明するための斜視図である。 本発明の技術的思想の実施形態による後面導電性構造体の変形例を説明するための斜視図である。 本発明の技術的思想の実施形態による後面導電性構造体の変形例を説明するための斜視図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。 本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図である。 本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図である。 本発明の技術的思想の実施形態による半導体素子を説明するための概念的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子を説明するための概念的な断面図で、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子の一部構成要素を概略的に示す斜視図である。 本発明の技術的思想の実施形態による半導体素子を説明するための概念的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図である。 （Ａ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図であり、 （Ｂ）は、本発明の技術的思想の実施形態による半導体素子を形成する方法を説明するための概略的な断面図である。 本発明の技術的思想の実施形態による半導体素子を説明するための概略的な断面図である。 本発明の技術的思想の実施形態による半導体素子を説明するための概略的な断面図である。 本発明の技術的思想の実施形態による半導体素子を説明するための概略的な断面図である。 本発明の技術的思想の実施形態による半導体素子を説明するための概略的な断面図である。 本発明の技術的思想の実施形態による半導体素子を説明するための概略的な断面図である。 本発明の技術的思想の実施形態による半導体素子を含むメモリモジュールを概略的に示す図である。 本発明の技術的思想の実施形態による半導体素子を含む半導体モジュールを概略的に示す図である。 本発明の技術的思想の一実施形態による半導体素子を含む電子システムを概念的に示すブロック図である。 本発明の技術的思想の一実施形態による半導体素子を含む他の電子システムを概略的に示すブロック図である。 本発明の技術的思想の実施形態による半導体素子を含むモバイル無線フォンを概略的に示す図である。
本発明の利点及び特徴、そして、これを達成する方法は添付の図面と共に詳細に後述する実施形態を参照することで明確になるであろう。しかし、本発明は以下に開示する実施形態に限らず、互いに異なる多様な形態に実現できる。従って、本実施形態は本発明の開示を完全なものとし、本発明が属する技術分野において通常の知識を有する者に本発明の範疇を完全に公開するためにのみ提供されるものであって、本発明の範囲は本願請求項の範疇によってのみ定義される。
本明細書に用いる用語は、実施形態を説明するためのものであって、本発明を限定するものではない。本明細書において、単数型は特別に明文で言及しない限り複数型も含む。明細書に用いる「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／又は素子は、１つ以上の他の構成要素、段階、動作及び／又は素子の存在若しくは追加を排除しない。
１つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と指し示される場合は、他の素子と直接接続又はカップリングされた場合、若しくは中間に他の素子を介在した場合を全て含む。一方、１つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と指し示される場合は中間に他の素子を介在しないことを示す。
明細書全体にかけて、同一参照符号は同一構成要素を指し示す。「及び／又は」は言及されたアイテムの各々及び１つ以上の全ての組み合わせを含むものである。
空間的相対関係を示す用語である「下、下方（ｂｅｌｏｗ）」、「下、下方（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上、上方（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示すように１つの素子又は構成要素と異なる素子又は構成要素との相関関係を容易に記述するために用い得る。
空間相対関係を示す用語は、図面に示された方向とともに使用時又は動作時に素子の互いに異なる方向を含む用語として理解すべきである。例えば、図面に示された素子を裏返す場合、他の素子の「下（ｂｅｌｏｗ）」又は「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上（ａｂｏｖｅ）」に位置し得る。よって、例示的な用語の「下」は下と上の方向を全て含み得る。素子は、他の方向にも配向でき、これによって空間相対関係を示す用語は配向によって解釈できる。
また、本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは、技術的内容の効果的な説明のために誇張されている。よって、製造技術及び／又は許容誤差などによって例示図の形態が変形できる。よって、本発明の実施形態は、図示された特定形態に限らず、製造工程によって生成される形態の変化も含み得る。例えば、直角に図示されたエッチング領域の隅部は丸みを帯びるか、即ち所定の曲率を有する形態であり得る。よって、図面に例示された領域は概略的な属性を有し、図面に例示された領域の形態は該領域の特定の形態を例示するためのものであって、本発明の範囲を如何なる意味でも限定しするものではない。
明細書全文にかけて同一の参照符号は同一の構成要素を指し示す。よって、同一の参照符号又は類似の参照符号は、該当図面に言及又は説明されていない場合は、他の図面を参照して説明される。また、参照符号が表示されなくても、他の図面を参照して説明され得る。
本明細書において、「前面（ｆｒｏｎｔ ｓｉｄｅ）」と「後面（ｂａｃｋ ｓｉｄｅ）」、及び「上面（ｕｐｐｅｒ ｓｉｄｅ、ｔｏｐ ｓｉｄｅ）」と「下面（ｌｏｗｅｒ ｓｉｄｅ、ｂｏｔｔｏｍ ｓｉｄｅ）」は本発明の技術的思想を理解しやすく説明するために相対的な概念として使用したものである。例えば、「前面」又は「上面」を「第１面」と表現し、「後面」又は「下面」を「第２面」と表現でき、反対に「後面」又は「下面」を「第１面」と表現し、「前面」又は「上面」を「第２面」と表現できる。しかしながら、混乱を防止するために、１つの実施形態内には「前面」と「後面」が混用されない。
本明細書において、「近い、近傍に（ｎｅａｒ）」という表現は、対称的概念を有する２つ以上の構成要素のうちの何れか１つが異なる特定の構成要素に対して相対的に近く（近傍に）位置することを意味する。例えば、第１端部（ｆｉｒｓｔ ｅｎｄ）が第１面（ｆｉｒｓｔ ｓｉｄｅ）に近いという表現は、第１端部が第２端部より第１面にさらに近いという意味であるか、又は、第１端部が第２面より第１面にさらに近いという意味の何れかであるとして理解される。
図１（Ａ）は本発明の技術的思想の実施形態による半導体素子の一例を示す斜視図であり、図１（Ｂ）は本発明の技術的思想の実施形態による半導体素子の一例を説明するための概念的な断面図である。
図１（Ａ）及び図１（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ９０ａを含む。半導体チップ９０ａは、前面５０ｆｓ及び該前面５０ｆｓに対向する後面５０ｂｓを有する基板５０、該基板５０の前面５０ｆｓ上の前面導電性パターン３０、及び基板５０の後面５０ｂｓ上の後面導電性パターン６４及び後面導電性構造体６６ａを含む。後面導電性構造体６６ａは半導体チップ９０ａの曲がりなどの変形を防止できる。また、後面導電性構造体６６ａは半導体チップ９０ａ内部で発生する熱を放出できる。
基板５０は内部回路領域ＣＲ及び貫通ビア構造体領域ＴＲを含む。基板５０は、本実施形態では平面形状において四角形であるが、これに限定されない。基板５０は、対向する第１及び第２側面５０ｓ＿１、５０ｓ＿２、並びに第１及び第２側面５０ｓ＿１、５０ｓ＿２に直角な第３及び第４側面５０ｓ＿３、５０ｓ＿４を有する。基板５０は、半導体基板１、前面絶縁膜２４、後面絶縁膜３９、貫通ビア構造体１５、及び内部回路１９を含む。
半導体基板１は、例えば、単結晶シリコン基板、ＳｉＣ層又はＳｉＧｅ層を含むシリコン基板、若しくは、絶縁層を含むＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板である。半導体基板１は前面１ｆｓ及び前面１ｆｓに対向する後面１ｂｓを有する。
前面絶縁膜２４は半導体基板１の前面１ｆｓ上に配置される。前面絶縁膜２４は半導体基板１の前面１ｆｓ上に順に積層された下部前面絶縁膜６及び上部前面絶縁膜２１を含む。後面絶縁膜３９は半導体基板１の後面１ｂｓ上に配置される。
貫通ビア構造体１５は半導体基板１を貫通する。貫通ビア構造体１５は信号入出力貫通ビア構造体を含む。
一実施形態において、貫通ビア構造体１５は半導体基板１を貫通しながら後面絶縁膜３９を貫通する。
一実施形態において、貫通ビア構造体１５は、後面絶縁膜３９及び半導体基板１を貫通しながら前面絶縁膜２４の下部前面絶縁膜６を貫通する。
貫通ビア構造体１５の側面を覆うビア絶縁パターン１２が配置される。ビア絶縁パターン１２は貫通ビア構造体１５と半導体基板１とを絶縁する。
内部回路１９は、半導体基板１の前面１ｆｓ上の単位素子３及び単位素子３と電気的に接続された配線構造体を含む。前記配線構造体はコンタクトプラグ１７及び内部配線１８ｂを含む。単位素子３は内部回路１９を構成するためのトランジスタ、ダイオード及び／又は抵抗などの素子を含む。コンタクトプラグ１７は下部前面絶縁膜６を貫通し、単位素子３と電気的に接続される。内部配線１８ｂは下部前面絶縁膜６上に形成されてコンタクトプラグ１７と重畳し、コンタクトプラグ１７と電気的に接続される。
下部前面絶縁膜６を貫通する貫通ビア構造体１５を覆うビアパッド１８ａが配置される。ビアパッド１８ａは貫通ビア構造体１５と電気的に接続される。ビアパッド１８ａは内部配線１８ｂと同一物質からなり且つ同一厚さに形成され得る。上部前面絶縁膜２１を貫通しながらビアパッド１８ａと電気的に接続された内部ビア２７が配置される。
前面導電性パターン３０は上部前面絶縁膜２１上に配置されて内部ビア２７を覆う。前面導電性パターン３０は前面信号入出力接続パターンを含む。
後面導電性パターン６４は貫通ビア構造体１５を覆い、貫通ビア構造体１５と電気的に接続される。後面導電性パターン６４は後面信号入出力接続パターンを含む。後面導電性パターン６４、貫通ビア構造体１５、ビアパッド１８ａ、内部ビア２７、及び前面導電性パターン３０は基板面に対して垂直方向に順次配列されて電気的に接続される。後面導電性パターン６４はパッド又はバンプであり得る。
後面導電性構造体６６ａは、後面信号入出力接続パターンを含む後面導電性パターン６４から離隔される。後面導電性構造体６６ａは信号入出力貫通ビア構造体を含む貫通ビア構造体１５から離隔される。後面導電性構造体６６ａは後面導電性パターン６４と同一物質からなり且つ同一厚さに形成され得る。例えば、後面導電性パターン６４及び後面導電性構造体６６ａは、Ｎｉ、Ａｕ、Ｃｕ、ＳｎＡｇ、Ｓｎ又はその組み合わせからなる物質を含む。
後面導電性パターン６４は基板５０の貫通ビア構造体領域ＴＲ上に配置され、後面導電性構造体６６ａは基板５０の内部回路領域ＣＲ上に配置される。後面導電性パターン６４は基板５０の貫通ビア構造体領域ＴＲと重畳され、後面導電性構造体６６ａは基板５０の内部回路領域ＣＲと重畳される。
後面導電性構造体６６ａは中間サポータ部分６６ａ＿１を含む。後面導電性構造体６６ａは平行なサイドサポータ部分６６ａ＿２、６６ａ＿３を含む。
実施形態において、「中間（ｍｉｄｄｌｅ）」及び「サイド（ｓｉｄｅ）」との用語は他の構成要素との相関関係を容易に記述するために用いられており、このような用語によって本発明の「後面導電性構造体６６ａ」を構成する部分の位置が限定されない。ここで、用語「中間サポータ部分」は用語「第１サポータ部分」と表現し、用語「サイドサポータ部分」は用語「第２及び第３サポータ部分」と表現できる。又は、用語「サイドサポータ部分」を用語「第１及び第２サポータ部分」と表現し、用語「中間サポータ部分」を用語「第３サポータ部分」と表現できる。
後面導電性構造体６６ａの中間サポータ部分６６ａ＿１は、基板５０の第１及び第２側面５０ｓ＿１、５０ｓ＿２に平行に配置される。中間サポータ部分６６ａ＿１は、基板５０の第１側面５０ｓ＿１と第２側面５０ｓ＿２との間の中間部に配置される。中間サポータ部分６６ａ＿１は複数の後面導電性パターン６４、６４の間を通る。中間サポータ部分６６ａ＿１はバー（棒、ｂａｒ）又はライン（線、ｌｉｎｅ）状である。中間サポータ部分６６ａ＿１は、第１及び第２側面５０ｓ＿１、５０ｓ＿２の長さ５０ＳＬの１０％以上の長さ６６ＳＬを有する。中間サポータ部分６６ａ＿１は、第１及び第２側面５０ｓ＿１、５０ｓ＿２の長さ５０ＳＬの１０％以上９５％以下の長さ６６ＳＬを有する。
後面導電性構造体６６ａのサイドサポータ部分６６ａ＿２、６６ａ＿３は基板５０の第３及び第４側面５０ｓ＿３、５０ｓ＿４に平行に配置される。サイドサポータ部分６６ａ＿２、６６ａ＿３は、後面導電性パターン６４と第３側面５０ｓ＿３との間に配置された第１サイドサポータ部分６６ａ＿２及び後面導電性パターン６４と第４側面５０ｓ＿４との間に配置された第２サイドサポータ部分６６ａ＿３を含む。後面導電性パターン６４はサイドサポータ部分６６ａ＿２、６６ａ＿３の間に配置される。
第１及び第２サイドサポータ部分６６ａ＿２、６６ａ＿３は互いに平行であり、同一長さ、同一厚さ及び同一幅に形成される。第１及び第２サイドサポータ部分６６ａ＿２、６６ａ＿３のそれぞれは、バー（ｂａｒ）、即ち、線（ｌｉｎｅ）状である。第１及び第２サイドサポータ部分６６ａ＿２、６６ａ＿３は、基板５０の第３及び第４側面５０ｓ＿３、５０ｓ＿４の長さ５０ＭＬの１０％以上の長さ６６ＭＬを有する。第１及び第２サイドサポータ部分６６ａ＿２、６６ａ＿３は、基板５０の第３及び第４側面５０ｓ＿３、５０ｓ＿４の長さ５０ＭＬの１０％以上９５％以下の長さ６６ＭＬを有する。
中間サポータ部分６６ａ＿１は第１及び第２サイドサポータ部分６６ａ＿２、６６ａ＿３の間に配置される。中間サポータ部分６６ａ＿１、及び第１及び第２サイドサポータ部分６６ａ＿２、６６ａ＿３は一体に接続して形成される。中間サポータ部分６６ａ＿１は第１サイドサポータ部分６６ａ＿２の中間部と第２サイドサポータ部分６６ａ＿３の中間部との間に配置される。その結果、後面導電性構造体６６ａは全体的に「Ｈ」字の形状を有し、半導体チップ９０ａの曲がりなどの変形を防止し、また放熱の役割を果たす。後面導電性構造体６６ａは半導体チップ９０ａの変形を防止し、放熱の役割を果たすことで、素子（ｄｅｖｉｃｅ）の信頼性を向上できる。
図２（Ａ）は本発明の技術的思想の実施形態による半導体素子の他の例を示す斜視図であり、図２（Ｂ）は本発明の技術的思想の実施形態による半導体素子の他の例を説明するための概念的な断面図である。
図２（Ａ）及び図２（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ９０ｂを含む。半導体チップ９０ｂは、図１（Ａ）及び図１（Ｂ）のように、前面５０ｆｓ及び後面５０ｂｓを有する基板５０、基板５０の前面５０ｆｓ上の前面導電性パターン３０、及び基板５０の後面５０ｂｓ上の後面導電性パターン６４を含む。基板５０は、図１（Ａ）及び図１（Ｂ）の場合と同様に、半導体基板１、前面絶縁膜２４、後面絶縁膜３９、貫通ビア構造体１５、及び内部回路１９を含む。
半導体チップ９０ｂは基板５０の後面５０ｂｓ上に配置された後面導電性構造体６６ｂを含む。後面導電性構造体６６ｂは後面導電性パターン６４と同一物質からなり且つ同一厚さに形成され得る。後面導電性構造体６６ｂは半導体チップ９０ｂの曲がりなどの変形を防止できる。後面導電性構造体６６ｂは後面導電性パターン６４の幅Ｗ１より大きい幅Ｗ２を有する部分を含む。後面導電性構造体６６ｂは、図１（Ａ）で説明した後面導電性構造体６６ａと同一の「Ｈ」字形状を有する。よって、後面導電性構造体６６ｂは、図１（Ａ）の場合での後面導電性構造体６６ａのように、平行なサイドサポータ部分６６ｂ＿２、６６ｂ＿３、該平行なサイドサポータ部分６６ｂ＿２、６６ｂ＿３の間に配置された中間サポータ部分６６ｂ＿１を含む。平行なサイドサポータ部分６６ｂ＿２、６６ｂ＿３、及び中間サポータ部分６６ｂ＿１のうちの少なくとも１つは後面導電性パターン６４の幅Ｗ１より大きい幅Ｗ２を有する。ここで、平行なサイドサポータ部分６６ｂ＿２、６６ｂ＿３は同じ大きさを有し得る。
後面導電性構造体６６ｂの形状は、図２（Ａ）及び図２（Ｂ）に示した形状に限定されない。後面導電性構造体６６ｂの変形例について図３（Ａ）及び図３（Ｂ）を参照して説明する。図３（Ａ）は後面導電性構造体６６ｂの一変形例を説明するための斜視図であって、図３（Ｂ）は後面導電性構造体６６ｂの一変形例を説明するための概略的な断面図である。
図３（Ａ）及び図３（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ９０ｂ’を含む。半導体チップ９０ｂ’は半導体チップ９０ｂ’の曲がりなどの変形を防止し、且つ放熱の役割を果たす後面導電性構造体６６ｂ’を含む。
後面導電性構造体６６ｂ’は基板５０の後面５０ｂｓ上に配置されて後面導電性パターン６４と同一物質からなり且つ同一厚さに形成され得る。後面導電性構造体６６ｂ’は、図２（Ａ）及び図２（Ｂ）に示したのと同様に基板５０の後面５０ｂｓ上に配置されており、更に、基板５０の側面のうちの少なくとも１つの側面まで延長された部分を含む。
後面導電性構造体６６ｂ’は基板５０の互いに対向する第１及び第２側面５０ｓ＿１、５０ｓ＿２と平行であり、基板５０の第３側面５０ｓ＿３から第４側面５０ｓ＿４まで延伸された中間サポータ部分６６ｂ’＿１を含む。中間サポータ部分６６ｂ’＿１は第１及び第２側面５０ｓ＿１、５０ｓ＿２と実質的に同じ長さを有する。
後面導電性構造体６６ｂ’は基板５０の互いに対向する第３及び第４側面５０ｓ＿３、５０ｓ＿４と平行であり、基板５０の第１側面５０ｓ＿１から第２側面５０ｓ＿２まで延伸されたサイドサポータ部分６６ｂ’＿２、６６ｂ’＿３を含む。サイドサポータ部分６６ｂ’＿２、６６ｂ’＿３は第３及び第４側面５０ｓ＿３、５０ｓ＿４と実質的に同じ長さを有する。サイドサポータ部分６６ｂ’＿２、６６ｂ’＿３は互いに平行に配置される。中間サポータ部分６６ｂ’＿１はサイドサポータ部分６６ｂ’＿２、６６ｂ’３と交差する。
図４（Ａ）は本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であって、図４（Ｂ）は本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。図４（Ａ）及び図４（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ９０ｃを含む。半導体チップ９０ｃは、図１（Ａ）及び図１（Ｂ）に示したのと同様に、前面５０ｆｓ及び後面５０ｂｓを有する基板５０、基板５０の前面５０ｆｓ上の前面導電性パターン３０及び基板５０の後面５０ｂｓ上の後面導電性パターン６４を含む。基板５０は、図１（Ａ）及び図１（Ｂ）の場合に説明したように、半導体基板１、前面絶縁膜２４、後面絶縁膜３９、貫通ビア構造体１５、及び内部回路１９を含む。
貫通ビア構造体１５は信号入出力貫通ビア構造体１５ｉｏ及び接地貫通ビア構造体１５ｇを含む。貫通ビア構造体１５のうちで、半導体素子の入／出力信号送受信のための貫通ビア構造体は信号入出力貫通ビア構造体１５ｉｏと定義し、半導体素子の接地のための貫通ビア構造体は接地貫通ビア構造体１５ｇと定義する。前面導電性パターン３０は、信号入出力貫通ビア構造体１５ｉｏと電気的に接続する前面信号入出力接続パターン３０ｉｏ及び接地貫通ビア構造体１５ｇと電気的に接続する前面接地接続パターン３０ｇを含む。後面導電性パターン６４は上述したように、信号入出力貫通ビア構造体１５ｉｏと電気的に接続する前記後面信号入出力接続パターンを含む。
半導体チップ９０ｃは基板５０の後面５０ｂｓ上に配置された後面導電性構造体６６ｃを含む。後面導電性構造体６６ｃは後面導電性パターン６４と同一物質からなり且つ同一厚さに形成され得る。後面導電性構造体６６ｃはサポータ部分６６ｃ＿ｓ及び接地部分６６ｃ＿ｇを含む。後面導電性構造体６６ｃにおいて、サポータ部分６６ｃ＿ｓ及び接地部分６６ｃ＿ｇは電気的に接続される。後面導電性構造体６６ｃにおいて、サポータ部分６６ｃ＿ｓは基板５０の曲がりなどの変形を防止でき、接地部分６６ｃ＿ｇは接地貫通ビア構造体１５ｇと電気的に接続され、放熱の役割も果たすことができる。接地部分６６ｃ＿ｇは接地貫通ビア構造体１５ｇと重畳しながら接地貫通ビア構造体１５ｇと物理的に接続される。後面導電性構造体６６ｃは接地され、且つ半導体チップ９０ｃの曲がりなどの変形を防止し、放熱の役割を果たす。後面導電性構造体６６ｃは接地貫通ビア構造体１５ｇと物理的に接続される接地部分６６ｃ＿ｇを含むことで、半導体チップ９０ｃ内部の熱放出を増加させ、信号を伝達する金属配線又はパターンとの間のノイズを除去又は減少させる役割を果たす。
サポータ部分６６ｃ＿ｓは、図１（Ａ）及び図１（Ｂ）での後面導電性構造体６６ａのように、平行する第１及び第２サイドサポータ部分６６ｃ＿２、６６ｃ＿３、第１及び第２サイドサポータ部分６６ｃ＿２、６６ｃ＿３の間の中間サポータ部分６６ｃ＿１を含む。サポータ部分６６ｃ＿ｓは、図１（Ａ）及び図１（Ｂ）の後面導電性構造体６６ａのように、「Ｈ」字の形状を有する。
接地部分６６ｃ＿ｇは接地貫通ビア構造体１５に重畳するようにサポータ部分６６ｃ＿ｓの何れか一部分から延長されて形成される。図４（Ａ）では、接地部分６６ｃ＿ｇは第１サイドサポータ部分６６ｃ＿ｓから延長される。しかしながら、本発明の技術的思想はこれに限定されない。例えば、接地部分６６ｃ＿ｇは第２サイドサポータ部分６６ｃ＿３及び／又は中間サポータ部分６６ｃ＿１から延長される。
後面導電性構造体６６ｃの形状は、図４（Ａ）及び図４（Ｂ）に示す形状に限定されない。後面導電性構造体６６ｃの変形例について図５（Ａ）及び図５（Ｂ）を参照して説明する。図５（Ａ）は後面導電性構造体６６ｃの一変形例を説明するための斜視図であり、図５（Ｂ）は後面導電性構造体６６ｃの一変形例を説明するための概略的な断面図である。
図５（Ａ）及び図５（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ９０ｃ’を含む。半導体チップ９０ｃ’は後面導電性構造体６６ｃ’を含む。後面導電性構造体６６ｃ’は基板５０の後面５０ｂｓ上に配置されて基板５０内の接地貫通ビア構造体１５ｇと電気的に接続され、後面導電性パターン６４と同一物質からなり且つ同一厚さに形成され得る。後面導電性構造体６６ｃ’は半導体チップ９０ｃ’の曲がりなどの変形を防止でき、放熱の役割を果たす。また、後面導電性構造体６６ｃ’は接地されて信号を伝達する金属配線又はパターンとの間のノイズを除去又は減少させる役割を果たす。
後面導電性構造体６６ｃ’は基板５０の側面のうちの何れか１つの側面に平行であって、基板５０の後面５０ｂｓを横切る部分を含む。後面導電性構造体６６ｃ’はサポータ部分６６ｃ’＿ｓ及び接地部分６６ｃ’＿ｇを含む。サポータ部分６６ｃ’＿ｓは中間サポータ部分６６ｃ’＿１及びサイドサポータ部分６６ｃ’＿２、６６ｃ’＿３を含む。
中間サポータ部分６６ｃ’＿１は基板５０の互いに対向する第１及び第２側面５０ｓ＿１、５０ｓ＿２と平行し、基板５０の第３側面５０ｓ＿３から第４側面５０ｓ＿４まで形成されながら基板５０の後面５０ｂｓを横切る。中間サポータ部分６６ｃ’＿１は第１及び第２側面５０ｓ＿１、５０ｓ＿２と実質的に同じ長さを有する。
サイドサポータ部分６６ｃ’＿２、６６ｃ’＿３は基板５０の互いに対向する第３及び第４側面５０ｓ＿３、５０ｓ＿４と平行であり、基板５０の第１側面５０ｓ＿１から第２側面５０ｓ＿２まで延伸形成されて基板５０の後面５０ｂｓを横切る。サイドサポータ部分６６ｃ’＿２、６６ｃ’３は中間サポータ部分６６ｃ’＿１と交差する。
接地部分６６ｃ’＿ｇは、中間サポータ部分６６ｃ’＿１及びサイドサポータ部分６６ｃ’＿２、６５ｃ’＿３のうちの何れか一部分から延長されて接地貫通ビア構造体１５ｇと電気的に接続される。接地部分６６ｃ’＿ｇは接地貫通ビア構造体１５ｇと物理的に接続されて半導体チップ９０ｃ内部の熱放出を増加できる。
図６（Ａ）は本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であって、図６（Ｂ）は本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。
図６（Ａ）及び図６（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ９０ｄを含む。半導体チップ９０ｄは、図１（Ａ）及び図１（Ｂ）のように、前面５０ｆｓ及び後面５０ｂｓを有する基板５０、基板５０の前面５０ｆｓ上の前面導電性パターン３０、及び基板５０の後面５０ｂｓ上の後面導電性パターン６４を含む。基板５０は、図１（Ａ）及び図１（Ｂ）で説明したように、半導体基板１、前面絶縁膜２４、後面絶縁膜３９、貫通ビア構造体１５、及び内部回路１９を含む。
半導体チップ９０ｄは基板５０の後面５０ｂｓ上に配置された後面導電性構造体６６ｄを含む。後面導電性構造体６６ｄは後面導電性パターン６４と同一物質からなり且つ同一厚さに形成され得る。後面導電性構造体６６ｄは半導体チップ９０ｄの曲がりなどの変形を防止して放熱の役割を果たす。
後面導電性構造体６６ｄは、図２（Ａ）及び図２（Ｂ）で説明した後面導電性構造体６６ｂ、又は図３（Ａ）及び図３（Ｂ）で説明した後面導電性構造体６６ｂ’と同一形状及び同じ大きさとする。しかしながら、本発明の技術的思想はこれに限定されることなく、後面導電性構造体６６ｄは図１（Ａ）及び図１（Ｂ）での後面導電性構造体６６ａ、図４（Ａ）及び図４（Ｂ）での後面導電性構造体６６ｃ、又は図５（Ａ）及び図５（Ｂ）での後面導電性構造体６６ｃ’と同一形状及び同じ大きさとすることもできる。
半導体チップ９０ｄは基板５０の前面５０ｆｓ上に配置された前面ダミーパターン３１ａを含む。前面ダミーパターン３１ａは前面導電性パターン３０と同一物質からなり且つ同一厚さに形成され得る。前面ダミーパターン３１ａは貫通ビア構造体１５から電気的に絶縁される。前面ダミーパターン３１ａは基板５０を間に置いて後面導電性構造体６６ｄと対向するように配列される。前面ダミーパターン３１ａは後面導電性構造体６６ｄのサイドサポータ部分と対向するサイド前面ダミーパターン３１ａ＿２、３１ａ＿３、及び後面導電性構造体６６ｄの中間サポータ部分と対向する中間前面ダミーパターン３１ａ＿１を含む。
図７（Ａ）は本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であって、図７（Ｂ）は本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。
図７（Ａ）及び図７（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ１９０ａを含む。半導体チップ１９０ａは前面１５０ｆｓ及び該前面１５０ｆｓに対向する後面１５０ｂｓを有する基板１５０、基板１５０の前面１５０ｆｓ上の前面導電性パターン１３０及び基板１５０の後面１５０ｂｓ上の後面導電性パターン１６４を含む。
基板１５０は、図１（Ａ）及び図１（Ｂ）と同様に、前面１００ｆｓ及び前面１００ｆｓに対向する後面１００ｂｓを有する半導体基板１００、半導体基板１００の前面１００ｆｓ上の前面絶縁膜１２４、半導体基板１００の後面１００ｂｓ上の後面絶縁膜１３９を含む。基板１５０は平行な第１及び第２側面１５０ｓ＿１、１５０ｓ＿２、及び第１及び第２側面１５０ｓ＿１、１５０ｓ＿２と直角な第３及び第４側面１５０ｓ＿３、１５０ｓ＿４を有する。基板１５０は図示したように例えば四角形状であるが、これに限定されない。
前面絶縁膜１２４は、図１（Ａ）及び図１（Ｂ）のように、半導体基板１００の前面１００ｆｓ上に順に積層された下部前面絶縁膜１０６及び上部前面絶縁膜１２１を含む。基板１５０は内部回路領域ＣＲ及び貫通ビア構造体領域ＴＲを含む。基板１５０の内部回路領域ＣＲ内に内部回路１１９が配置される。内部回路１１９は、図１（Ｂ）で説明したように、半導体基板１００の前面１００ｆｓ上の単位素子１０３及び該単位素子１０３と電気的に接続されたプラグ１１７及び内部配線１１８ｂを含む。
基板１５０は貫通ビア構造体領域ＴＲの半導体基板１００を貫通する貫通ビア構造体１１５を含む。貫通ビア構造体１１５は、半導体基板１００を貫通して後面絶縁膜１３９を貫通する。貫通ビア構造体１１５は、半導体基板１００を貫通しながら前面絶縁膜１２４の下部前面絶縁膜１０６を貫通する。貫通ビア構造体１１５の側面を覆うビア絶縁パターン１１２が配置される。図１（Ｂ）で説明したビアパッド１８ａ及び内部ビア２７のように、貫通ビア構造体１１５と前面導電性パターン１３０とを電気的に接続するビアパッド１１８ａ及び内部ビア１２７が配置される。
半導体チップ１９０ａは基板１５０の後面１５０ｂｓ上に配置された後面導電性構造体１６６ａを含む。後面導電性構造体１６６ａは後面導電性パターン１６４と同一物質からなり且つ同一厚さに形成され得る。後面導電性構造体１６６ａは半導体チップ１９０ａの曲がりなどの変形を防止して放熱の役割を果たす。
後面導電性構造体１６６ａは中間サポータ部分１６６ａ＿１、及び平行なサイドサポータ部分１６６ａ＿２、１６６ａ＿３を含む。中間サポータ部分１６６ａ＿１は基板１５０の第１及び第２側面１５０ｓ＿１、１５０ｓ＿２と平行であって、基板１５０の第１側面１５０ｓ＿１と第２側面１５０ｓ＿２との間の中間部に配置される。サイドサポータ部分１６６ａ＿２、１６６ａ＿３は基板１５０の第３及び第４側面１５０ｓ＿３、１５０ｓ＿４に平行である。サイドサポータ部分１６６ａ＿２、１６６ａ＿３は基板１５０の第３側面１５０ｓ＿３に近い第１サイドサポータ部分１６６ａ＿２及び基板１５０の第４側面１５０ｓ＿４に近い第２サイドサポータ部分１６６ａ＿３を含む。中間サポータ部分１６６ａ＿１はサイドサポータ部分１６６ａ＿２、１６６ａ＿３から垂直に延伸され、サイドサポータ部分１６６ａ＿２、１６６ａ＿３との間に配置される。中間サポータ部分１６６ａ＿１は第１サイドサポータ部分１６６ａ＿２の中間部と第２サイドサポータ部分１６６ａ＿３の中間部との間に配置される。後面導電性構造体１６６ａは「Ｈ」字状である。
後面導電性パターン１６４は後面絶縁膜１３９上に配置されて貫通ビア構造体１１５を覆う。後面導電性パターン１６４はパッド又はバンプである。後面導電性パターン１６４は後面信号入出力接続パターン、後面接地接続パターン、及び後面パワー接続パターンを含む。後面導電性パターン１６４は複数個の後面内側導電性パターン１６４ｍｐ及び複数個の後面外側導電性パターン１６４ｏｐを含む。後面内側導電性パターン１６４ｍｐは後面導電性構造体１６６ａの第１サイドサポータ部分１６６ａ＿２及び第２サイドサポータ部分１６６ａ＿３との間に配置される。後面外側導電性パターン１６４ｏｐはサイドサポータ部分１６６ａ＿２、１６６ａ＿３と基板１５０の第３及び第４側面１５０ｓ＿３、１５０ｓ＿４との間に配置される。中間サポータ部分１６６ａ＿１は複数個の後面内側導電性パターン１６４ｍｐとの間を通るように配置され、サイドサポータ部分１６６ａ＿２、１６６ａ＿３は複数個の後面中間導電性パターン１６４ｍｐと複数個の後面外側導電性パターン１６４ｏｐとの間を通るように配置される。本発明の技術的思想は図７（Ａ）に示す後面導電性構造体１６６ａの形状に限定されない。例えば、後面導電性構造体１６６ａの一部は、図３（Ａ）及び図３（Ｂ）で説明した後面導電性構造体６６ｂ’の平面形状と同様に、基板１５０の側面のうちの少なくとも１つの側面まで延長される。
図８は本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。
図８を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ１９０ｂを含む。半導体チップ１９０ｂは、図７（Ａ）及び図７（Ｂ）で説明したように、基板１５０及び後面導電性構造体１６６ａを含む。また、半導体チップ１９０ｂは、図７（Ａ）及び図７（Ｂ）で説明したように、後面中間導電性パターン１６４ｍｐに対応する後面導電性パターン１６４ｂ及び基板１５０の前面１５０ｆｓ上に配置され、後面導電性パターン１６４ｂと一対一に対応するように配置された前面導電性パターン１３０ｂを含む。
半導体チップ１９０ｂは、基板１５０の後面１５０ｂｓ上に配置され、図７（Ａ）及び図７（Ｂ）で説明した後面外側導電性パターン１６６ｏｐに対応する位置に配置され、貫通ビア構造体１１５から電気的に絶縁された後面ダミーパターン１６５、及び基板１５０の前面１５０ｆｓ上に配置されて後面ダミーパターン１６５と対向する前面ダミーパターン１３１を含む。
図７（Ａ）及び図７（Ｂ）で説明した後面導電性構造体１６６ａの形状は図７（Ａ）及び図７（Ｂ）に示す形状に限定されない。以下において、図９（Ａ）乃至図１２をそれぞれ参照して、後面導電性構造体１６６ａの変形された実施形態について説明する。
まず、図９（Ａ）を参照して図７（Ａ）及び図７（Ｂ）で説明した後面導電性構造体１６６ａの一変形例について説明する。
図９（Ａ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ１９０ｃを含む。半導体チップ１９０ｃは後面導電性構造体１６６ｂを含む。
後面導電性構造体１６６ｂは、図７（Ａ）及び図７（Ｂ）で説明した後面導電性構造体１６６ａのように、基板１５０の後面１５０ｂｓ上に配置されて後面導電性パターン１６４と同一物質からなり且つ同一厚さに形成され得る。また、後面導電性構造体１６６ｂは半導体チップ１９０ｃの変形を防止し、放熱の役割を果たす。後面導電性構造体１６６ｂは後面導電性パターン１６４との間を横切る中間サポータ部分１６６ｂ＿１、中間サポータ部分１６６ｂと直角な第１及び第２サイドサポータ部分１６６ｂ＿２、１６６ｂ＿３を含む。中間サポータ部分１６６ｂ＿１において、一方の端部分は後面導電性パターン１６４より基板１５０の第３側面１５０ｓ＿３に近く配置され、他方の端部分は後面導電性パターン１６４より基板１５０の第４側面１５０ｓ＿４に近く配置される。第１及び第２サイドサポータ部分１６６ｂ＿２、１６６ｂ＿３との間に後面導電性パターン１６４が配置される。第１サイドサポータ部分１６６ｂ＿２は後面導電性パターン１６４より基板１５０の第３側面１５０ｓ＿３に近く配置される。第２サイドサポータ部分１６６ｂ＿３は後面導電性パターン１６４より基板１５０の第４側面１５０ｓ＿に近く配置される。
次に、図９（Ｂ）を参照して図７（Ａ）及び図７（Ｂ）で説明した後面導電性構造体１６６ａの他の変形例について説明する。
図９（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ１９０ｄを含む。半導体チップ１９０ｄは、基板１５０の後面１５０ｂｓ上に配置され、後面導電性パターン１６４を囲むように配置された後面導電性構造体１６６ｃを含む。後面導電性構造体１６６ｃは後面導電性パターン１６４から離隔される。後面導電性構造体１６６ｃは後面導電性パターン１６４より基板１５０の側面１５０ｓ＿１、１５０ｓ＿２、１５０ｓ＿３、１５０ｓ＿４に近く、基板１５０の曲がりなどの変形を防止し、放熱の役割を果たす。後面導電性構造体１６６ｃは四角形の枠状とするがこれに限定されない。
次に、図１０（Ａ）と（Ｂ）を参照して図７（Ａ）及び図７（Ｂ）で説明した後面導電性構造体１６６ａのさらに他の変形例について説明する。
図１０（Ａ）と（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ１９０ｅ（図１０（Ｂ）では、１６６ｅ’、以下、図１０については対応符番に「’」を付けて区別する）を含む。半導体チップ１９０ｅは、基板１５０の後面１５０ｂｓ上に配置され、基板１５０の第１及び第２側面１５０ｓ＿１、１５０ｓ＿２と平行な後面導電性構造体１６６ｄを含む。
後面導電性構造体１６６ｄ（１６６ｄ’）は、基板１５０の互いに対向する第１側面１５０ｓ＿１及び第２側面１５０ｓ＿２に平行な複数のサポータ部分１６６ｄ＿１、１６６ｄ＿２、１６６ｄ＿３（１６６ｄ’＿１、１６６ｄ’＿２、１６６ｄ’＿３）を含む。
後面導電性構造体１６６ｄ（１６６ｄ’）は、第１及び第２サイドサポータ部分１６６ｄ＿２、１６６ｄ＿３（１６６ｄ’＿２、１６６ｄ’＿３）、及び第１及び第２サイドサポータ部分１６６ｄ＿２、１６６ｄ＿３（１６６ｄ’＿２、１６６ｄ’＿３）の間の中間サポータ部分１６６ｄ＿１（１６６ｄ’＿１）を含む。中間サポータ部分１６６ｄ＿１（１６６ｄ’＿１）は複数個の後面導電性パターン１６４の間を通る。中間サポータ部分１６６ｄ＿１（１６６ｄ’＿１）は基板１５０の第１側面１５０ｓ＿１及び第２側面１５０ｓ＿２の間の中間部に配置される。第１サイドサポータ部分１６６ｄ＿２（１６６ｄ’＿２）は後面導電性パターン１６４と第２側面１５０ｓ＿２との間に配置され、第２サイドサポータ部分１６６ｄ＿３（１６６ｄ’＿３）は後面導電性パターン１６４と第１側面１５０ｓ＿１との間に配置される。サポータ部分１６６ｄ＿１、１６６ｄ＿２、１６６ｄ＿３（１６６ｄ’＿１、１６６ｄ’＿２、１６６ｄ’＿３）は互いに平行なバー又はライン状とするが、これに限定されない。
図１０（Ａ）において、サポータ部分１６６ｄ＿１、１６６ｄ＿２、１６６ｄ＿３は、半導体チップ１９０ｅの第３、第４側面１５０ｓ＿３、１５０ｓ＿４に到達していないのに対して、図１０（Ｂ）において、サポータ部分１６６ｄ’＿１、１６６ｄ’＿２、１６６ｄ’＿３は、半導体チップ１９０ｅ’の第３、第４側面１５０ｓ＿３、１５０ｓ＿４に到達している。
次に、図１１を参照して図７（Ａ）及び図７（Ｂ）で説明した後面導電性構造体１６６ａのさらに他の変形例について説明する。
図１１を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ１９０ｆを含む。半導体チップ１９０ｆは、基板１５０の後面１５０ｂｓ上に配置され、基板１５０の第１及び第２側面１５０ｓ＿１、１５０ｓ＿２と平行な中間サポータ部分１６６ｅ＿１、後面導電性パターン１６４と基板１５０の第３側面１５０ｓ＿３との間に配置された第１サイドサポータ部分１６６ｅ＿２、及び後面導電性パターン１６４と基板１５０の第４側面１５０ｓ＿４との間に配置された第２サイドサポータ部分１６６ｅ＿３を有する後面導電性構造体１６６ｅを含む。後面導電性構造体１６６ｅにおいて、サポータ部分１６６ｅ＿１、１６６ｅ＿２、１６６ｅ＿３は互いに離隔される。サポータ部分１６６ｅ＿１、１６６ｅ＿２、１６６ｅ＿３のそれぞれはバー又はライン状とするが、これに限定されない。中間サポータ部分１６６ｅ＿１は第１及び第２サイドサポータ部分１６６ｅ＿２、１６６ｅ＿３に対して直角に配置される。
次に、図１２を参照して図７（Ａ）及び図７（Ｂ）で説明した後面導電性構造体１６６ａのさらに他の変形例について説明する。
図１２を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ１９０ｇを含む。半導体チップ１９０ｇは、後面導電性パターン１６４と基板１５０の第１側面１５０ｓ＿１との間に配置された第１サポータ部分１６６ｆ＿１、後面導電性パターン１６４と基板１５０の第２側面１５０ｓ＿２との間に配置された第２サポータ部分１６６ｆ＿２、後面導電性パターン１６４と基板１５０の第３側面１５０ｓ＿３との間に配置された第３サポータ部分１６６ｆ＿３、後面導電性パターン１６４と基板１５０の第４側面１５０ｓ＿４との間に配置された第４サポータ部分１６６ｆ＿４を有する後面導電性構造体１６６ｆを含む。第１及び第２サポータ部分１６６ｆ＿１、１６６ｆ＿２のそれぞれは第１及び第２側面１５０ｓ＿１、１５０ｓ＿２に平行なバー又はライン状とする、これに限定されない。第３及び第４サポータ部分１６６ｆ＿３、１６６ｆ＿４のそれぞれは第３及び第４側面１５０ｓ＿３、１５０ｓ＿４に平行なバー又はライン状とする、これに限定されない。第１乃至第４サポータ部分１６６ｆ＿１、１６６ｆ＿２、１６６ｆ＿３、１６６ｆ＿４は互いに離隔される。
図１３（Ａ）は本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図であって、図１３（Ｂ）は本発明の技術的思想の実施形態による半導体素子のさらに他の例を説明するための概念的な断面図である。
図１３（Ａ）及び図１３（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ１９０ｈを含む。半導体チップ１９０ｈは、図７（Ａ）及び図７（Ｂ）で説明したように基板１５０を含む。基板１５０は、図７（Ａ）及び図７（Ｂ）と同様に、半導体基板１００、前面絶縁膜１２４、後面絶縁膜１３９、貫通ビア構造体１１５、及び内部回路１１９を含む。
基板１５０内の貫通ビア構造体１１５は半導体素子の信号送信のための信号入出力貫通ビア構造体１１５ｉｏ及び半導体素子の接地のための接地貫通ビア構造体１１５ｇを含む。基板１５０の前面１５０ｆｓ上に配置された前面導電性パターン１３０は、信号入出力貫通ビア構造体１１５ｉｏと電気的に接続された前面信号入出力接続パターン１３０ｉｏ及び接地貫通ビア構造体１１５ｇと電気的に接続された前面接地接続パターン１３０ｇを含む。基板１５０の後面１５０ｂｓ上に配置された後面導電性パターン１６４は信号入出力貫通ビア構造体１１５ｉｏと電気的に接続された後面信号入出力接続パターン１６４ｉｏを含む。
基板１５０の後面１５０ｂｓ上に配置され、基板１５０内の内部回路領域ＣＲと重畳する部分を有する後面導電性構造体１６６ｇを含む。
後面導電性構造体１６６ｇは半導体チップ１９０ｈの曲がりなどの変形を防止する。後面導電性構造体１６６ｇは半導体チップ１９０ｈ内の内部回路１１９から発生する熱を放出する役割を果たす。また、後面導電性構造体１６６ｇは接地されて電磁波遮蔽の役割を果たす。
後面導電性構造体１６６ｇはサポータ部分１６６ｇ＿１、１６６ｇ＿２及び接地部分１６６ｇ＿ｇを含む。接地部分１６６ｇ＿ｇ及びサポータ部分１６６ｇ＿１、１６６ｇ＿２は連結される。接地部分１６６ｇ＿ｇは接地貫通ビア構造体１１５ｇと重畳しながら接地貫通ビア構造体１１５ｇと電気的に接続される。サポータ部分１６６ｇ＿１、１６６ｇ＿２は基板１５０の内部回路領域ＣＲと重畳する。サポータ部分１６６ｇ＿１、１６６ｇ＿２は基板１５０内の内部回路１１９の単位素子１０３を覆う。
サポータ部分１６６ｇ＿１、１６６ｇ＿２は後面導電性パターン１６４よりも大きい幅を有する部分１６６ｇ＿１を含む。サポータ部分１６６ｇ＿１、１６６ｇ＿２は基板１５０の互いに対向する第１及び第２側面１５０ｓ＿１、１５０ｓ＿２と平行な部分１６６ｇ＿１を含む。前面信号入出力接続パターン１３０ｉｏ、信号入出力貫通ビア構造体１１５ｉｏ及び後面信号入出力接続パターン１６４ｉｏは基板面に対して垂直方向に順次配列されて電気的に接続される。前面接地接続パターン１３０ｇ、接地貫通ビア構造体１１５ｇ及び後面導電性構造体１６６ｇ＿１の接地部分１６６ｇ＿ｇは基板面に対して垂直方向に順次配列されて電気的に接続される。
その結果、後面導電性構造体１６６ｇは接地貫通ビア構造体１１５ｇと電気的に接続されて接地される。このようにして接地された後面導電性構造体１６６ｇは、内部回路１１９に信号を伝達する配線間のノイズ又は内部回路１１９を構成する配線間のノイズを除去又は減少させる役割を果たすと共に、放熱の役割を果たすことができて素子（ｄｅｖｉｃｅ）の信頼性を向上できる。
図１４は本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図である。
図１４を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ２９０ａを含む。半導体チップ２９０ａは前面２５０ｆｓ及び後面２５０ｆｓを有する基板２５０及び該基板２５０の前面２５０ｆｓ上の前面導電性パターン２３０ａを含む。基板２５０は前面２００ｆｓ及び後面２００ｂｓを有する半導体基板２００、該半導体基板２００の前面２００ｆｓ上の前面絶縁膜２２４、半導体基板２００の後面２００ｂｓ上の後面絶縁膜２３９を含む。
半導体チップ２９０ａは半導体基板２００を貫通する貫通ビア構造体２１５を含む。貫通ビア構造体２１５は半導体基板２００を貫通して前面絶縁膜２２４内に延長されると共に、半導体基板２００を貫通して後面絶縁膜２３９内に延長される。貫通ビア構造体２１５の側面を覆うビア絶縁パターン２１２が配置される。
半導体チップ２９０ａは基板２５０の前面２５０ｆｓの上に又は近傍内部に形成された内部回路２１９を含む。内部回路２１９は単位素子２０３及び単位素子２０３を回路的に接続するための配線構造体を含む。前記配線構造体はコンタクトプラグ２０９、配線プラグ２１７ｂ、及び第１、第２内部配線２１０ｂ、２１８ｂを含む。前面絶縁膜２２４は半導体基板２００の前面２００ｆｓ上に順に積層された下部前面絶縁膜２０６、中間前面絶縁膜２１３、及び上部前面絶縁膜２２１を含む。前面絶縁膜２２４の下部前面絶縁膜２０６は単位素子２０３を覆う。下部前面絶縁膜２０６上にビアパッド２１０ａ及び第１内部配線２１０ｂが配置される。下部前面絶縁膜２０６を貫通し、単位素子２０３と第１内部配線２１０ｂとを電気的に接続するコンタクトプラグ２０９が配置される。中間前面絶縁膜２１３上に前面ビア再配線２１８ａ及び第２内部配線２１８ｂが配置される。中間前面絶縁膜２１３を貫通しながら前面ビア再配線２１８ａとビアパッド２１０ａとを電気的に接続するパッドプラグ２１７ａが配置される。中間前面絶縁膜２１３を貫通しながら第２内部配線２１８ｂと第１内部配線２１０ｂとを電気的に接続する配線プラグ２１７ｂが配置される。上部前面絶縁膜２２１上に前面導電性パターン２３０ａが配置される。上部前面絶縁膜２２１を貫通しながら前面ビア再配線２１８ａと前面導電性パターン２３０ａを電気的に接続する再配線ビア２２７が配置される。後面絶縁膜２３９は半導体基板２００の後面２００ｂｓ上に順に積層された第１後面絶縁膜２３３及び第２後面絶縁膜２３７を含む。貫通ビア構造体２１５は半導体基板２００を貫通すると共に下部前面絶縁膜２０６及び第１後面絶縁膜２３３を貫通する。
半導体チップ２９０ａは半導体基板２００の後面２００ｂｓ上に配置された後面導電性パターンを含む。後面導電性パターンは第１後面絶縁膜２３３上の第１後面導電性パターン２３５及び第２後面絶縁膜２３７上の第２後面導電性パターン２６４を含む。第１後面導電性パターン２３５の一部は貫通ビア構造体２１５と重畳しながら貫通ビア構造体２１５と電気的に接続される。第１後面導電性パターン２３５は再配線のための導電性パターンである。第２後面導電性パターン２６４は第２後面絶縁膜２３７を貫通し、第１後面導電性パターン２３５と電気的に接続された部分を含む。第２後面導電性パターン２６４は半導体チップ２９０ａを他のチップ又は素子と電気的に接続するためのパッド又はバンプの役割を果たす後面信号入出力接続パターンである。
半導体チップ２９０ａは第２後面絶縁膜２３７上に配置された後面導電性構造体２６６を含む。後面導電性構造体２６６は半導体チップ２９０ａの曲がりなどの変形を防止する。後面導電性構造体２６６は第２後面導電性パターン２６４と同一物質からなり且つ同一厚さを有し得る。
後面導電性構造体２６６は、図１（Ａ）、図２（Ａ）、図３（Ａ）、図４（Ａ）、図５（Ａ）、図７（Ａ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）、図１０（Ｂ）、図１１、図１２、及び図１３（Ａ）で各々、説明した後面導電性構造体６６ａ、６６ｂ、６６ｂ’、６６ｃ、６６ｃ’、１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｄ’、１６６ｅ、１６６ｆ、１６６ｇのうちの何れか１つと同一又は類似の形状である。よって、後面導電性構造体２６６の形状又は後面導電性構造体２６６の構成部分についての詳しい説明は省略する。
図１５は本発明の技術的思想の実施形態による半導体素子のさらに他の例を示す斜視図である。
図１５を参照すると、本発明の技術的思想の実施形態による半導体素子は半導体チップ２９０ｂを含む。半導体チップ２９０ｂは、図１４のように、前面２５０ｆｓ及び後面２５０ｂｓを有する基板２５０、基板２５０の前面２５０ｆｓ上の前面導電性パターン２３０ａを含む。基板２５０は、図１４と同様に、前面２００ｆｓ及び後面２００ｂｓを有する半導体基板２００、半導体基板２００の前面２００ｆｓ上の前面絶縁膜２２４、半導体基板２００の後面２００ｂｓ上の後面絶縁膜２３９を含む。後面絶縁膜２３９は、図１４と同様に、半導体基板２００上に順に積層された第１後面絶縁膜２３３及び第２後面絶縁膜２３７を含む。
半導体チップ２９０ｂは、図１４と同様に、半導体基板２００の後面２００ｂｓ上の第１後面導電性パターン２３５及び第２後面導電性パターン２６４を含む。
半導体チップ２９０ｂは、第１後面導電性パターン２３３と同一物質からなり且つ同一厚さに形成された後面導電性構造体２３６を含む。第１後面導電性パターン２３５及び後面導電性構造体２３６は第１後面絶縁膜２３３と第２後面絶縁膜２３７との間に配置される。
第１後面導電性パターン２３５は半導体基板２００及び第１後面絶縁膜２３３を貫通する貫通ビア構造体２１５と電気的に接続され、後面導電性構造体２３６は貫通ビア構造体２１５から電気的に絶縁される。後面導電性構造体２３６は第２後面絶縁膜２３７により覆われながら半導体チップ２９０ｂの曲がりなどの変形を防止する。後面導電性構造体２３６は、図１４での後面導電性構造体２６６と同一平面形状を有する。
図１６は本発明の技術的思想の実施形態による半導体素子を説明するための概念的な断面図である。
図１６を参照すると、本発明の技術的思想の実施形態による半導体素子１０００ａはパッケージ基板１１００上の第１チップ１２９０ａを含む。
第１チップ１２９０ａは図２（Ａ）及び図２（Ｂ）の半導体チップ９０ｂと同一半導体チップとする。しかしながら、本発明の技術的思想はこれに限定されない。例えば、第１チップ１２９０ａは、図１（Ａ）、図１（Ｂ）、及び、図４（Ａ）乃至図１５で説明した半導体チップ９０ａ、９０ｃ、９０ｄ、１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ、１９０ｅ、１９０ｆ、１９０ｇ、１９０ｈ、２９０ａ、２９０ｂのうちの何れか１つと同一半導体チップであり得る。
第１チップ１２９０ａは図２（Ａ）及び図２（Ｂ）と同様に、前面１２５０ｆｓ及び前面１２５０ｆｓに対向する後面１２５０ｂｓを有する下部基板１２５０、下部基板１２５０の前面１２５０ｆｓ上の第１前面導電性パターン１２３０、下部基板１２５０の後面１２５０ｂｓ上の後面導電性パターン１２６４、及び下部基板１２５０の後面１２５０ｂｓ上の後面導電性構造体１２６６を含む。下部基板１２５０の前面１２５０ｆｓはパッケージ基板１１００と対向する。後面導電性構造体１２６６は後面導電性パターン１２６４と同一物質からなり且つ同一厚さに形成され得る。
後面導電性構造体１２６６は、図１（Ａ）、図２（Ａ）、図４（Ａ）、図７（Ａ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）と（Ｂ）、図１１、図１２、及び図１３（Ａ）で説明した後面導電性構造体６６ａ、６６ｂ、６６ｃ、１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｅ、１６６ｆ、１６６ｇのうちの何れか１つと同一な形状を有する。よって、後面導電性構造体１２６６の詳しい形状についての説明は省略する。
下部基板１２５０は、前面１２００ｆｓ及び後面１２００ｂｓを有する半導体基板１２００、半導体基板１２００の前面１２００ｆｓ上の前面絶縁膜１２２４、半導体基板１２００の後面１２００ｂｓ上の後面絶縁膜１１３９を含む。前面絶縁膜１２２４は半導体基板１２００の前面１２００ｆｓ上に順に積層された下部前面絶縁膜１２０６及び上部前面絶縁膜１２２１を含む。下部基板１２５０の前面１２５０ｆｓ上に、又は近傍内部に内部回路１２１９が配置される。内部回路１２１９は、図１（Ｂ）で説明した内部回路１９と同一であるので、ここで詳しい説明は省略する。
第１チップ１２９０ａは半導体基板１２００を貫通し、下部前面絶縁膜１２０６及び後面絶縁膜１１３９を貫通する貫通ビア構造体１２１５を含む。貫通ビア構造体１２１５の側面を覆うビア絶縁パターン１２１２が配置される。貫通ビア構造体１２１５と第１前面導電性パターン１２３０は、図１（Ｂ）でのビアパッド１８ａ及び内部ビア２７に対応するビアパッド１２１８ａ及び内部ビア１２２７を介して電気的に接続する。
パッケージ基板１１００と第１前面導電性パターン１２３０との間に基板バンプ１１８０が配置される。基板バンプ１１８０はソルダ物質を含む。
半導体素子１０００ａは第１チップ１２９０ａ上の第２チップ１３９０ａを含む。第２チップ１３９０ａは第１チップ１２９０ａの後面導電性パターン１２６４と対向する第２前面導電性パターン１３３０を含む。
第１チップ１２９０ａの後面導電性パターン１２６４と第２チップ１３９０ａの第２前面導電性パターン１３３０との間に介在され、後面導電性パターン１２６４と第２前面導電性パターン１３３０とを電気的に接続するチップ間バンプ１２８０が配置される。チップ間バンプ１２８０はソルダ物質を含む。後面導電性構造体１２６６は基板バンプ１１８０及び／又はチップ間バンプ１２８０を形成する間に、第１チップ１２５０が変形されることを抑制する。例えば、チップ間バンプ１２８０はソルダ物質を含む。そして、ソルダ物質を含むチップ間バンプ１２８０を後面導電性パターン１２６４と第２前面導電性パターン１３３０と物理的に接着させるためにソルダ物質をリフローするための熱工程（ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）を行う間に、後面導電性構造体１２６６は熱工程による第１チップ１２９０ａの曲がりなどの変形を抑制する役割を果たす。同様に、後面導電性構造体１２６６はソルダ物質を含む基板バンプ１１８０を形成する間に発生する熱によって、第１チップ１２９０ａが変形されることを抑制する。
図１７（Ａ）は本発明の技術的思想の実施形態による半導体素子を説明するための概念的な断面図である。
図１７（Ａ）を参照すると、本発明の技術的思想の実施形態による半導体素子１０００ｂは、パッケージ基板１１００上に順に積層された第１チップ１２９０ｂ及び第２チップ１３９０ｂを含む。第１チップ１２９０ｂは、図１６のように、前面１２５０ｆｓ及び後面１２５０ｂｓを有する下部基板１２５０を含む。下部基板１２５０の前面１２５０ｆｓはパッケージ基板１１００と対向する。
第１チップ１２９０ｂは、図１６のように、下部基板１２５０内の貫通ビア構造体１２１５を含む。貫通ビア構造体１２１５は半導体素子の信号入出力のための貫通ビア構造体を含む。
第１チップ１２９０ｂは下部基板１２５０の前面１２５０ｆｓ上に配置された第１前面導電性パターン１２３０及び第１前面ダミーパターン１２３１を含む。第１前面導電性パターン１２３０及び第１前面ダミーパターン１２３１は同一物質からなり且つ同一厚さに形成され得る。第１前面導電性パターン１２３０は信号入出力のための貫通ビア構造体１２１５と電気的に接続される。第１前面ダミーパターン１２３１は信号入出力のための貫通ビア構造体１２１５と電気的に絶縁する。第１チップ１２９０ｂの第１前面導電性パターン１２３０とパッケージ基板１１００との間に、図１６のように、基板バンプ１１８０が配置される。第１前面ダミーパターン１２３１とパッケージ基板１１００との間に基板ダミーバンプ１１８１が配置される。
第１チップ１２９０ｂは、図１６のように、後面導電性パターン１２６４及び後面導電性構造体１２６６を含む。後面導電性パターン１２６４及び後面導電性構造体１２６６は基板１２５０の後面１２５０ｂｓ上に配置される。
第２チップ１３９０ｂは第２前面導電性パターン１３３０及び第２前面ダミーパターン１３３１を含む。第２前面導電性パターン１３３０及び第２前面ダミーパターン１３３１は第１チップ１２９０ｂと対向する第２チップ１３９０ｂの前面上に配置される。第２チップ１３９０ｂの第２前面導電性パターン１３３０は第１チップ１２９０ｂの後面導電性パターン１２６４と対向する。第２前面ダミーパターン１３３１は第１チップ１２９０ｂの後面導電性構造体１２６６と対向する。
第１チップ１２９０ｂの後面導電性パターン１２６４と第２チップ１３９０ｂの第２前面導電性パターン１３３０との間に介在され、後面導電性パターン１２６４と第２前面導電性パターン１３３０とを電気的に接続するチップ間バンプ１２８０が配置される。第１チップ１２９０ｂの後面導電性構造体１２６６と第２チップ１３９０ｂの第２前面ダミーパターン１３３１との間に介在された緩衝バンプ１２８１が配置される。チップ間バンプ１２８０及び緩衝バンプ１２８１はソルダ物質を含む。
図１７（Ｂ）は、第２前面ダミーパターン１３３１、後面導電性構造体１２６６、及び緩衝バンプ１２８１を概略的に示す斜視図である。
図１７（Ｂ）を参照すると、後面導電性構造体１２６６は、図１（Ａ）、図２（Ａ）、図４（Ａ）、図７（Ａ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）と（Ｂ）、図１１、図１２、及び図１３（Ａ）で説明した後面導電性構造体６６ａ、６６ｂ、６６ｃ、１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｅ、１６６ｆ、１６６ｇのように、バー又はライン状部分を含む。このような後面導電性構造体１２６６のバー又はライン状部分上に複数の第２前面ダミーパターン１３３１が対向する。緩衝バンプ１２８１は一体に接続された１つの後面導電性構造体１２６６と複数の第２前面ダミーパターン１３３１との間に配置される。
図１８は、本発明の技術的思想の実施形態による半導体素子を説明するための概念的な断面図である。
図１８を参照すると、本発明の技術的思想の実施形態による半導体素子１０００ｃはパッケージ基板１１００上に順に積層された第１チップ１２９０ｃ及び第２チップ１３９０ｃを含む。第１チップ１２９０ｃはパッケージ基板１１００と対向する面上に配置された第１前面導電性パターン１２３０を含む。第１前面導電性パターン１２３０とパッケージ基板１１００との間に、図１６のように、基板バンプ１１８０が配置される。
第１チップ１２９０ｃは後面導電性パターン１２６４及び後面導電性構造体１２６７を含む。後面導電性構造体１２６７は図１（Ａ）での後面導電性構造体６６ａと同一の形状とする。しかしながら、本発明の技術的思想はこれに限定されない。例えば、後面導電性構造体１２６７は、図２（Ａ）、図４（Ａ）、図７（Ａ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）と（Ｂ）、図１１、図１２、及び図１３（Ａ）で説明した後面導電性構造体６６ｂ、６６ｃ、１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｅ、１６６ｆ、１６６ｇのうちの何れか１つと同一の形状であり得る。後面導電性パターン１２６４及び後面導電性構造体１２６７は第２チップ１３９０ｃと対向する第１チップ１２９０ｃの面上に配置される。後面導電性パターン１２６４及び後面導電性構造体１２６７は同一物質からなり且つ同一厚さに形成され得る。
第２チップ１３９０ｃは第２前面導電性パターン１３３０及び第２前面ダミーパターン１３３２を含む。第２前面導電性パターン１３３０及び第２前面ダミーパターン１３３２は第１チップ１２９０ｃと対向する第２チップ１３９０ｃの前面上に配置される。第２チップ１３９０ｃの第２前面導電性パターン１３３０は第１チップ１２９０ｂの後面導電性パターン１２６４と対向する。第２前面ダミーパターン１３３２は第１チップ１２９０ｃの後面導電性構造体１２６７と交差しながら配列される。第２前面ダミーパターン１３３２は第１チップ１２９０ｃの後面導電性構造体１２６７と基板面に対して垂直な方向に互いに接触しないように配置される。チップ間バンプ１２８０が、後面導電性パターン１２６４と第２前面導電性パターン１３３０との間に介在され、後面導電性パターン１２６４と第２前面導電性パターン１３３０とを電気的に接続するように配置される。
次に、図１９（Ａ）乃至図２２（Ｂ）、及び、図２３（Ａ）、（Ｂ）と図２４（Ａ）、（Ｂ）を参照して、本発明の技術的思想の実施形態による半導体素子の形成方法を説明する。
まず、図１９（Ａ）乃至図２２（Ｂ）を参照すると、本発明の技術的思想の実施形態による半導体素子の貫通ビア構造体１５の形成方法の一例を説明する。
図１９（Ａ）を参照すると、前面１ｆｓ及び前面１ｆｓに対向する後面１ｂｓを有する半導体基板１を準備する。半導体基板１はシリコンなどの半導体物質で形成する。半導体基板１の前面１ｆｓ上に単位素子３を形成する。単位素子３はＭＯＳトランジスタなどの素子を含む。半導体基板１の前面１ｆｓ上に単位素子３を覆う下部前面絶縁膜６を形成する。
図１９（Ｂ）を参照すると、下部前面絶縁膜６及び半導体基板１の前面１ｆｓを貫通し、半導体基板１の内部で底面を有する貫通ホール９を形成する。貫通ホール９の底面は半導体基板１の後面１ｂｓから離隔される。
図２０（Ａ）を参照すると、貫通ホール９内にビア絶縁パターン１２及び貫通ビア構造体１５を形成する。ビア絶縁パターン１２及び貫通ビア構造体１５を形成することは貫通ホール９を有する基板上に絶縁性ライナーを形成し、絶縁性ライナー上に貫通ホール９を埋め込む導電性物質膜を形成し、導電性物質膜を平坦化することを含む。導電性物質膜を形成することは、絶縁性ライナーを有する基板上にバリア層を形成し、バリア層上に金属シード層を形成し、シード層上にめっき工程を用いてコア物質層を形成することを含む。バリア層は、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、又はタングステン窒化物（ＷＮ）などのバリア金属物質を含む。シード層は、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）などのシード用金属物質を含む。コア物質層は銅などの金属物質で形成する。導電性物質膜は平坦化されて貫通ホール９内に残存する。貫通ホール９内に残存する導電性物質膜は貫通ビア構造体１５として定義する。導電性物質膜を平坦化する間に、絶縁性ライナーは下部前面絶縁膜６上部に位置する部分の絶縁性ライナーが除去され、貫通ホール９内に位置する部分は残存する。貫通ホール９内に残存する絶縁性ライナーはビア絶縁パターン１２として定義する。ビア絶縁パターン１２は貫通ビア構造体１５の側面を覆うように形成される。
図２０（Ｂ）を参照すると、貫通ビア構造体１５を覆い、貫通ビア構造体１５と電気的に接続されたビアパッド１８ａ及び単位素子３を電気的に接続して内部回路１９を構成する配線構造体を形成する。前記配線構造体を形成することは、下部前面絶縁膜６を貫通するコンタクトプラグ１７を形成することを含む。前記配線構造体を形成することは、下部前面絶縁膜６上にコンタクトプラグ１７を覆う内部配線１８ｂを形成する。ビアパッド１８ａは内部配線１８ｂと同時に形成される。よって、ビアパッド１８ａ及び内部配線１８ｂは同一物質からなり且つ同一厚さに形成され得る。
下部前面絶縁膜６上にビアパッド１８ａ及び内部配線１８ｂを覆う上部前面絶縁膜２１を形成する。下部前面絶縁膜６及び上部前面絶縁膜２１は前面絶縁膜２４を構成する。上部前面絶縁膜２１内に内部ビア２７を形成する。内部ビア２７はビアパッド１８ａと電気的に接続される。上部前面絶縁膜２１上に前面導電性パターン３０を形成する。
一実施形態において、前面導電性パターン３０を形成する間に、上部前面絶縁膜２１上に前面ダミーパターン３２を形成する。前面導電性パターン３０及び前面ダミーパターン３２は同一物質からなり且つ同一厚さに形成され得る。
図２１（Ａ）を参照すると、半導体基板１を部分的に除去する。半導体基板１を部分的に除去することは、バックグラインディング（ｂａｃｋ−ｇｒｉｎｄｉｎｇ）工程を用いて貫通ビア構造体１５が露出しないように、半導体基板１の後面を第１厚さｔ１程度除去することを含む。
図２１（Ａ）において、図面符号「１ｂｓ＿１」は半導体基板１を部分的に除去する前の後面を示し、図面符号「１ｂｓ＿２」は半導体基板１を部分的に除去した後の後面を示す。
図２１（Ｂ）を参照すると、貫通ビア構造体１５及びビア絶縁パターン１２が半導体基板１の後面から突出するように半導体基板１の後面をエッチバック（ｅｔｃｈ−ｂａｃｋ）する。図２１（Ｂ）において、図面符号「１ｂｓ＿２」は半導体基板１をエッチバックする前の後面を示し、図面符号「１ｂｓ＿３」は半導体基板１をエッチバックした後の後面を示す。
図２２（Ａ）を参照すると、半導体基板１の後面１ｂｓ上に後面絶縁膜３９を形成する。後面絶縁膜３９は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はこれらの組み合わせを含む。
図２２（Ｂ）を参照すると、貫通ビア構造体１５を露出させる。貫通ビア構造体１５を露出させることは後面絶縁膜３９を平坦化し、貫通ビア構造体１５の端部分上のビア絶縁パターン１２を除去することを含む。よって、ビア絶縁パターン１２は貫通ビア構造体１５の側面上に残存することができ、後面絶縁膜３９は平坦化して半導体基板１の後面１ｂｓ上に形成しながら貫通ビア構造体１５端部分の側面を覆うように形成される。半導体基板１、前面絶縁膜２４、後面絶縁膜３９、貫通ビア構造体１５、及び内部回路１９は基板５０を構成する。
次に、図２３（Ａ）、（Ｂ）及び図２４（Ａ）、（Ｂ）は、貫通ビア構造体１５を有する基板５０の後面５０ｂｓ上に基板５０の曲がりなどの変形を防止する後面導電性構造体６６の形成方法の一例を説明する。
図２３（Ａ）を参照すると、基板５０の後面５０ｂｓ上に後面バリア層５２及び後面シード層５５を形成する。後面バリア層５２は、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）又はタングステン窒化物（ＷＮ）などの導電性物質で形成する。後面シード層５５は、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）又はタングステン（Ｗ）などの金属を、蒸着工程を用いて形成する。
図２３（Ｂ）を参照すると、後面シード層５５上にマスクパターン５８を形成する。マスクパターン５８は後面シード層５５を露出させる第１開口部５９ａ及び第２開口部５９ｂを有する。マスクパターン５８はフォトレジストを含む。
図２４（Ａ）を参照すると、第１開口部５９ａ内に第１導電性パターン６１ａを形成し、第２開口部５９ｂ内に第２導電性パターン６１ｂを形成する。第１及び第２導電性パターン６１ａ、６１ｂを形成することはめっき工程などを用いてニッケル又は銅などの金属を形成することを含む。
図２４（Ｂ）を参照すると、マスクパターン図２４（Ａ）の５８を除去する。続いて、マスクパターン（図２４（Ａ）の５８）下部の後面シード層５５及び後面バリア層５２を順にエッチングする。そして、第１導電性パターン６１ａ下部の後面シード層は残存して第１後面シードパターン５５ａと定義することができ、第２導電性パターン６１ｂ下部の後面シード層は残存して第２後面シードパターン５５ｂと定義する。また、第１導電性パターン６１ａ下部の後面バリア層は残存して第１後面バリアパターン５２ａと定義することができ、第２導電性パターン６１ｂ下部の後面バリア層は残存して第２後面バリアパターン５２ｂと定義する。順に積層された第１後面バリアパターン５２ａ、第１後面シードパターン５５ａ及び第１導電性パターン６１ａは後面導電性パターン６４を構成する。順に積層された第２後面バリアパターン５２ｂ、第２後面シードパターン５５ｂ、及び第２導電性パターン６１ｂは後面導電性構造体６６を構成する。
一実施形態において、第１及び第２後面シードパターン５５ａ、５５ｂと第１及び第２導電性パターン６１ａ、６１ｂとが同一物質から形成された場合に、第１及び第２後面シードパターン５５ａ、５５ｂと第１及び第２導電性パターン６１ａ、６１ｂとの間の境界面がなくなるか又は不明確となる。
図２５、図２６、図２７、図２８、及び図２９は、本発明の技術的思想の実施形態による半導体素子を説明するための概略的な断面図である。
図２５、図２６、図２７、図２８、及び図２９をそれぞれ参照して本発明の技術的思想の実施形態による半導体素子を説明する。
まず、図２５を参照すると、本発明の実施形態によれば半導体素子２０００ａは基板２１００上に実装された半導体パッケージ２３９０ａを含む。基板２１００と半導体パッケージ２３９０ａは連結構造物２１５０を用いて物理的に接続される。連結構造物２１５０はソルダ物質を含む。基板２１００はモジュールボード又はマザーボードを含む。
半導体パッケージ２３９０ａはパッケージ基板２２００上の積層チップ構造体２３１０ａを含む。積層チップ構造体２３１０ａを覆う絶縁性のモールディング部２３８５が配置される。積層チップ構造体２３１０ａはパッケージ基板２２００上に積層された複数のチップを含む。例えば、積層チップ構造体２３１０ａは順に積層された第１チップ２３００ａ、第２チップ２３００ｂ、第３チップ２３００ｃ、及び第４チップ２３００ｄを含む。
チップ２３００ａ、２３００ｂ、２３００ｃ、２３００ｄのうちの少なくとも１つは、図１（Ａ）乃至図２４（Ｂ）を参照して説明した半導体チップのうちの何れか１つである。積層チップ構造体２３１０ａとパッケージ基板２２００は基板バンプ２２５０を用いて電気的に接続する。基板バンプ２２５０はソルダを含む。
第１チップ２３００ａは、パッケージ基板２２００と対向する前面ＦＳ１及び前面ＦＳ１に対向する後面ＢＳ１を有する。第１チップ２３００ａは、第１内部回路２０１９ａ、第１前面導電性パターン２３３０ａ、第１後面導電性パターン２３６４ａ、第１後面導電性構造体２３６６ａ、及び第１貫通ビア構造体２３１５ａを含む。
第１内部回路２０１９ａは図１（Ａ）乃至図２４（Ｂ）で説明した内部回路１９と実質的に同一である。例えば、第１内部回路２０１９ａは第１チップ２３００ａの、前面ＦＳ１の近傍の内部に形成される。
第１前面導電性パターン２３３０ａは第１チップ２３００ａの前面ＦＳ１上に配置されることができ、基板バンプ２２５０と電気的に接続される。
第１後面導電性パターン２３６４ａ及び第１後面導電性構造体２３６６ａは後面ＢＳ１上に配置されることができ、同一物質からなり且つ同一厚さに形成され得る。第１後面導電性構造体２３６６ａは、図１（Ａ）、図２（Ａ）、図４（Ａ）、図７（Ａ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）と（Ｂ）、図１１、図１２、及び図１３（Ａ）で説明した後面導電性構造体６６ａ、６６ｂ、６６ｃ、１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｅ、１６６ｆ、１６６ｇのうちの何れか１つと同一又は類似の形状を有する。第１後面導電性構造体２３６６ａは第１チップ２３００ａの曲がりなどの変形を防止し、放熱の役割を果たすことで、半導体素子の信頼性を向上させる。
第１貫通ビア構造体２３１５ａは第１チップ２３００ａを貫通し、第１前面導電性パターン２３３０ａと第１後面導電性パターン２３６４ａとの間の第１チップ２３００ａを貫通し、第１前面導電性パターン２３３０ａと第１後面導電性パターン２３６４ａとを電気的に接続する。第１貫通ビア構造体２３１５ａは入／出力信号送信のための貫通ビア構造体を含む。
第２チップ２３００ｂは第１チップ２３００ａと対向する前面ＦＳ２及び前面ＦＳ２に対向する後面ＢＳ２を有する。第２チップ２３００ｂは、第２内部回路２０１９ｂ、第２前面導電性パターン２３３０ｂ＿１、第２前面ダミーパターン２３３０ｂ＿２、第２後面導電性パターン２３６４ｂ、第２後面導電性構造体２３６６ｂ、及び第２貫通ビア構造体２３１５ｂを含む。第２内部回路２０１９ｂは第２チップ２３００ｂの前面ＦＳ２の近傍の内部に形成される。第２前面導電性パターン２３３０ｂ＿１及び第２前面ダミーパターン２３３０ｂ＿２は第２チップ２３００ｂの前面ＦＳ２上に配置され、同一物質からなり且つ同一厚さに形成され得る。
第２後面導電性構造体２３６６ｂ及び第２後面導電性パターン２３６４ｂは、第２チップ２３００ｂの後面ＢＳ２上に配置され、同一物質からなり且つ同一厚さに形成され得る。第２後面導電性構造体２３６６ｂは、図１（Ａ）、図２（Ａ）、図４（Ａ）、図７（Ａ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）と（Ｂ）、図１１、図１２、及び図１３（Ａ）で説明した後面導電性構造体６６ａ、６６ｂ、６６ｃ、１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｅ、１６６ｆ、１６６ｇのうちの何れか１つと同一又は類似の形状を有する。第２後面導電性構造体２３６６ｂは第２チップ２３００ｂの曲がりなどの変形を防止し、放熱の役割を果たすことで、半導体素子の信頼性を向上させる。
第２貫通ビア構造体２３１５ｂは第２前面導電性パターン２３３０ｂ＿１と第２後面導電性パターン２３６４ｂとの間の第２チップ２３００ｂを貫通しながら、第２前面導電性パターン２３３０ｂ＿１と第２後面導電性パターン２３６４ｂとを電気的に接続する。第２貫通ビア構造体２３１５ｂは入／出力信号送信のための貫通ビア構造体を含む。
第３チップ２３００ｃは第２チップ２３００ｂと対向する前面ＦＳ３及び前面ＦＳ３に対向する後面ＢＳ３を有する。第３チップ２３００ｃは、第３内部回路２０１９ｃ、第３前面導電性パターン２３３０ｃ＿１、第３前面ダミーパターン２３３０ｃ＿２、第３後面導電性パターン２３６４ｃ、第３後面導電性構造体２３６６ｃ、及び第３貫通ビア構造体２３１５ｃを含む。第３内部回路２０１９ｃは第３チップ２３００ｃの前面ＦＳ３の近傍の内部に形成される。第３前面導電性パターン２３３０ｃ＿１及び第３前面ダミーパターン２３３０ｃ＿２は第３チップ２３００ｃの前面ＦＳ３上に配置され、同一物質からなり且つ同一厚さに形成され得る。
第３後面導電性構造体２３６６ｃ及び第３後面導電性パターン２３６４ｃは第３チップ２３００ｃの後面ＢＳ３上に配置され、同一物質からなり且つ同一厚さに形成され得る。第３後面導電性構造体２３６６ｃは、図１（Ａ）、図２（Ａ）、図４（Ａ）、図７（Ａ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）と（Ｂ）、図１１、図１２、及び図１３（Ａ）で説明した後面導電性構造体６６ａ、６６ｂ、６６ｃ、１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｅ、１６６ｆ、１６６ｇのうちの何れか１つと同一又は類似の形状を有する。第３後面導電性構造体２３６６ｃは第３チップ２３００ｃの曲がりなどの変形を防止し、放熱の役割を果たすことで、半導体素子の信頼性を向上させる。
第３貫通ビア構造体２３１５ｃは第３前面導電性パターン２３３０ｃ＿１と第３後面導電性パターン２３６４ｃとの間の第３チップ２３００ｃを貫通し、第３前面導電性パターン２３３０ｃ＿１と第３後面導電性パターン２３６４ｃとを電気的に接続する。第３貫通ビア構造体２３１５ｃは入／出力信号送信のための貫通ビア構造体を含む。
第４チップ２３００ｄは、第３チップ２３００ｃと対向する前面ＦＳ４及び前面ＦＳ４に対向する後面ＢＳ４を有する。第４チップ２３００ｄは、第４内部回路２０１９ｄ、第４前面導電性パターン２３３０ｄ＿１、及び第４前面ダミーパターン２３３０ｄ＿２を含む。第４内部回路２０１９ｄは第４チップ２３００ｄの前面ＦＳ４の近傍の内部に形成される。第４前面導電性パターン２３３０ｄ＿１及び第４前面ダミーパターン２３３０ｄ＿２は第４チップ２３００ｄの前面ＦＳ４上に配置され、同一物質からなり且つ同一厚さに形成され得る。第１、第２及び第３貫通ビア構造体２３１５ａ、２３１５ｂ、２３１５ｃのうちで、入／出力信号送信のための貫通ビア構造体は、第２、第３及び第４前面ダミーパターン２３３０ｂ＿２、２３３０ｃ＿２、２３３０ｄ＿２、及び第２、第３及び第４後面導電性構造体２３６６ａ、２３６６ｂ、２３６６ｃから離隔又は電気的に絶縁される。
積層チップ構造体２３１０ａは、第１チップ２３００ａと第２チップ２３００ｂとを電気的に接続する第１チップ間バンプ２３８０ａ、第２チップ２３００ｂと第３チップ２３００ｃとを電気的に接続する第２チップ間バンプ２３８０ｂ、及び第３チップ２３００ｃと第４チップ２３００ｄとを電気的に接続する第３チップ間バンプ２３８０ｃを含む。
第１チップ間バンプ２３８０ａは、第１後面導電性パターン２３６４ａ及び第２前面導電性パターン２３３０ｂ＿１との間に介在されながら、第１後面導電性パターン２３６４ａ及び第２前面導電性パターン２３３０ｂ＿１を電気的に接続する。第２チップ間バンプ２３８０ｂは第２後面導電性パターン２３６４ｂ及び第３前面導電性パターン２３３０ｃ＿１との間に介在されながら、第２後面導電性パターン２３６４ｂ及び第３前面導電性パターン２３３０ｃ＿１を電気的に接続する。第３チップ間バンプ２３８０ｃは第３後面導電性パターン２３６４ｃ及び第４前面導電性パターン２３３０ｄ＿１との間に介在されながら、第３後面導電性パターン２３６４ｃ及び第４前面導電性パターン２３３０ｄ＿１を電気的に接続する。
積層チップ構造体２３１０ａは第１後面導電性構造体２３６６ａ及び第２前面ダミーパターン２３３０ｂ＿２との間に介在された第１緩衝バンプ２３８１ａ、第２後面導電性構造体２３６６ｂ及び第３前面ダミーパターン２３３０ｃ＿２との間に介在された第２緩衝バンプ２３８１ｂ、及び第３後面導電性構造体２３６６ｃ及び第４前面ダミーパターン２３３０ｄ＿２との間に介在された第３緩衝バンプ２３８１ｃを含む。第１乃至第３緩衝バンプ２３８１ａ、２３８１ｂ、２３８１ｃ、及び第１乃至第３チップ間バンプ２３８０ａ、２３８０ｂ、２３８０ｃは同一物質、例えばソルダ物質を含む。
第１乃至第３緩衝バンプ２３８１ａ、２３８１ｂ、２３８１ｃ、及び第１乃至第３チップ間バンプ２３８０ａ、２３８０ｂ、２３８０ｃを常温より高い温度で進行するソルダ工程又はソルダリフロー工程を用いて形成する場合に、第１、第２及び第３後面導電性構造体２３６６ａ、２３６６ｂ、２３６６ｃはチップ２３００ａ、２３００ｂ、２３００ｃの曲がりなどの変形を防止又は抑制する。また、第１、第２及び第３後面導電性構造体２３６６ａ、２３６６ｂ、２３６６ｃは半導体素子２０００が動作しながら発生する熱を放出する放熱の役割を果たす。
第１、第３及び第３後面導電性構造体２３６６ａ、２３６６ｂ、２３６６ｃのうちの少なくとも１つは、図１（Ａ）、図２（Ａ）、図４（Ａ）、図７（Ａ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）と（Ｂ）、図１１、図１２及び図１３（Ａ）で説明した後面導電性構造体６６ａ、６６ｂ、６６ｃ、１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｅ、１６６ｆ、１６６ｇのうちの何れか１つと同一又は類似の形状を有する。しかしながら、本発明の技術的思想はこれに限定されない。例えば、第１、第３及び第３後面導電性構造体２３６６ａ、２３６６ｂ、２３６６ｃのうちの少なくとも１つは、図３（Ａ）及び図３（Ｂ）で説明した後面導電性構造体６６ｂ’又は図５（Ａ）及び図５（Ｂ）で説明した後面導電性構造体６６ｃ’と同一又は類似の形状のように変形する。
図２６を参照して、図３（Ａ）及び図３（Ｂ）で説明した後面導電性構造体６６ｂ’と同一又は類似の形状の後面導電性構造体を有する半導体チップを含む半導体素子２０００ｂについて説明する。
図２６を参照すると、本発明の実施形態によれば半導体素子２０００ｂは基板２１００上に実装された半導体パッケージ２３９０ｂを含む。半導体パッケージ２３９０ｂはパッケージ基板２２００上に配置された積層チップ構造体２３１０ｂを含む。
積層チップ構造体２３１０ｂはパッケージ基板２２００上に積層された複数のチップを含む。例えば、積層チップ構造体２３１０ｂはパッケージ基板２２００上に順に積層された第１チップ２３０１ａ、第２チップ２３０１ｂ、第３チップ２３０１ｃ、及び第４チップ２３０１ｄを含む。チップ２３０１ａ、２３０１ｂ、２３０１ｃ、２３０１ｄのうちの少なくとも１つは図３（Ａ）で説明した半導体チップ９０ｂ’の後面導電性構造体６６ｂ’のような構造体を含む。
第１チップ２３０１ａはパッケージ基板２２００と対向する前面ＦＳ１及び前面ＦＳ１に対向する後面ＢＳ１を有する。第１チップ２３０１ａは、図２５での第１チップ２３００ａのような、第１内部回路２０１９ａ、第１前面導電性パターン２３３０ａ、第１後面導電性パターン２３６４ａ、及び第１貫通ビア構造体２３１５ａを含む。
また、第１チップ２３０１ａは第１後面導電性パターン２３６４ａと同一物質からなり且つ同一厚さに形成され、第１チップ２３０１ａの後面ＢＳ１上に配置され、第１チップ２３０１ａの側面のうちの少なくとも１つの側面まで延長された第１後面導電性構造体２３６７ａを含む。例えば、第１後面導電性構造体２３６７ａの形状は図３（Ａ）及び図３（Ｂ）で説明した後面導電性構造体６６ｂ’と同一である。
第２チップ２３０１ｂは第１チップ２３０１ａと対向する前面ＦＳ２及び前面ＦＳ２に対向する後面ＢＳ２を有する。第２チップ２３０１ｂは、図２５での第２チップ２３００ｂのような、第２内部回路２０１９ｂ、第２前面導電性パターン２３３０ｂ＿１、第２前面ダミーパターン２３３０ｂ＿２、第２後面導電性パターン２３６４ｂ、及び第２貫通ビア構造体２３１５ｂを含む。
また、第２チップ２３０１ｂは第２後面導電性パターン２３６４ｂと同一物質からなり且つ同一厚さに形成され、第２チップ２３０１ｂの後面ＢＳ２上に配置されながら第２チップ２３０１ｂの側面のうちの少なくとも１つの側面まで延長された第２後面導電性構造体２３６７ｂを含む。例えば、第２後面導電性構造体２３６７ｂの形状は図３（Ａ）及び図３（Ｂ）で説明した後面導電性構造体６６ｂ’と同一である。
第３チップ２３０１ｃは、図２５での第３チップ２３００ｃのような、第３内部回路２０１９ｃ、第３前面導電性パターン２３３０ｃ＿１、第３前面ダミーパターン２３３０ｃ＿２、第３後面導電性パターン２３６４ｃ、及び第３貫通ビア構造体２３１５ｃを含む。
また、第３チップ２３０１ｃは第３後面導電性パターン２３６４ｃと同一物質からなり且つ同一厚さに形成され、第３チップ２３０１ｃの後面ＢＳ３上に配置されながら第３チップ２３０１ｃの側面のうちの少なくとも１つの側面まで延長された第３後面導電性構造体２３６７ｃを含む。例えば、第３後面導電性構造体２３６７ｃの形状は図３（Ａ）及び図３（Ｂ）で説明した後面導電性構造体６６ｂ’と同一である。
第４チップ２３０１ｄは、図２５での第４チップ２３００ｄのような、第４内部回路２０１９ｄ、第４前面導電性パターン２３３０ｄ＿１、及び第４前面ダミーパターン２３３０ｄ＿２を含む。
積層チップ構造体２３１０ｂは、図２５で説明したように第１乃至第３チップ間バンプ２３８０ａ、２３８０ｂ、２３８０ｃ及び第１乃至第３緩衝バンプ２３８１ａ、２３８１ｂ、２３８１ｃを含む。
積層チップ構造体２３１０ｂの第１乃至第３後面導電性構造体２３６７ａ、２３６７ｂ、２３６７ｃのうちの少なくとも１つは、図３（Ａ）及び図３（Ｂ）で説明した後面導電性構造体６６ｂ’と同一又は類似の形状を有する。
他の実施形態において、図２５及び図２６で説明した後面導電性構造体２３６６ａ、２３６６ｂ、２３６６ｃ、２３６７ａ、２３６７ｂ、２３６７ｃのうちの少なくとも１つは、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図１３（Ａ）、及び図１３（Ｂ）の後面導電性構造体６６ｃ、６６ｃ’、１６６ｇのうちの少なくとも１つのように接地される。このように接地された後面導電性構造体を有する半導体チップを含む半導体素子の一例について図２７を参照して説明する。
図２７を参照すると、本発明の実施形態によれば半導体素子２０００ｃは基板２１００上に実装された半導体パッケージ２３９０ｃを含む。半導体パッケージ２３９０ｃはパッケージ基板２２００上に配置された積層チップ構造体２３１０ｃを含む。
積層チップ構造体２３１０ｃはパッケージ基板２２００上に順に積層された第１チップ２３０２ａ、第２チップ２３０２ｂ、第３チップ２３０３ｃ、及び第４チップ２３０２ｄを含む。チップ２３０２ａ、２３０２ｂ、２３０２ｃ、２３０２ｄのうちの少なくとも１つは接地された後面導電性構造体を含む。
第１チップ２３０２ａはパッケージ基板２２００と対向する前面ＦＳ１及び前面ＦＳ１に対向する後面ＢＳ１を有する。第１チップ２３０２ａは、第１内部回路２０１９ａ、第１前面導電性パターン２３３０ａ、２３３１ａ、第１後面導電性パターン２３６４ａ、第１後面導電性構造体２３６８ａ、第１信号入出力貫通ビア構造体２３１５ａ、及び第１接地貫通ビア構造体２３１６ａを含む。
第１前面導電性パターン２３３０ａ、２３３１ａは第１チップ２３０２ａの前面ＦＳ１上に配置される。第１前面導電性パターンは第１前面信号入出力接続パターン２３３０ａ及び第１前面接地接続パターン２３３１ａを含む。
第１後面導電性パターン２３６４ａ及び第１後面導電性構造体２３６８ａは第１チップ２３０２ａの後面ＢＳ１上に配置されて同一物質からなり且つ同一厚さに形成され得る。第１信号入出力貫通ビア構造体２３１５ａは、図４（Ｂ）の信号入出力貫通ビア構造体１５ｉｏと同様に、第１前面信号入出力接続パターン２３３０ａと第１後面導電性パターン２３６４ａとを電気的に接続する。
第１接地貫通ビア構造体２３１６ａは、図４（Ｂ）の接地貫通ビア構造体１５ｇと同様に、第１前面接地接続パターン２３３１ａと第１後面導電性構造体２３６８ａとを電気的に接続する。よって、第１後面導電性構造体２３６８ａは図５（Ａ）及び図５（Ｂ）の後面導電性構造体６６ｃ’のように接地される。
第２チップ２３０２ｂは第１チップ２３０２ａと対向する前面ＦＳ２及び前面ＦＳ２に対向する後面ＢＳ２を有する。第２チップ２３０２ｂは、第２内部回路２０１９ｂ、第２前面導電性パターン２３３０ｂ＿１、２３３０ｂ＿３、第２前面ダミーパターン２３３０ｂ＿２、第２後面導電性パターン２３６４ｂ、第２後面導電性構造体２３６８ｂ、第２信号入出力貫通ビア構造体２３１５ｂ、及び第２接地貫通ビア構造体２３１６ｂを含む。
第２前面導電性パターンは第２チップ２３０２ｂの前面ＦＳ２上に配置された第２前面信号入出力接続パターン２３３０ｂ＿１及び第２前面接地接続パターン２３３０ｂ＿３を含む。
第２後面導電性パターン２３６４ｂ及び第２後面導電性構造体２３６８ｂは第２チップ２３０２ｂの後面ＢＳ２上に配置されて同一物質からなり且つ同一厚さに形成され得る。
第２信号入出力貫通ビア構造体２３１５ｂは、図４（Ｂ）の信号入出力貫通ビア構造体１５ｉｏと同様に、第２前面信号入出力接続パターン２３３０ｂ＿１と第２後面導電性パターン２３６４ｂとを電気的に接続する。
第２接地貫通ビア構造体２３１６ｂは、図４（Ｂ）の接地貫通ビア構造体１５ｇと同様に、第２前面接地接続パターン２３３０ｂ＿３と第２後面導電性構造体２３６８ｂとを電気的に接続する。よって、第２後面導電性構造体２３６８ｂは、図４（Ａ）及び図４（Ｂ）の後面導電性構造体６６ｃ又は図５（Ａ）及び図５（Ｂ）の後面導電性構造体６６ｃ’のように接地される。
第３チップ２３０２ｃは第２チップ２３０２ｂと対向する前面ＦＳ３及び前面ＦＳ３に対向する後面ＢＳ３を有する。第３チップ２３０３ｃは、第３内部回路２０１９ｃ、第３前面導電性パターン２３３０ｃ＿１、２３３０ｃ＿３、第３前面ダミーパターン２３３０ｃ＿２、第３後面導電性パターン２３６４ｃ、第３後面導電性構造体２３６８ｃ、第３信号入出力貫通ビア構造体２３１５ｃ、及び第３接地貫通ビア構造体２３１６ｃを含む。
第３前面導電性パターンは、第３チップ２３０２ｃの前面ＦＳ３上に配置された第３前面信号入出力接続パターン２３３０ｃ＿１及び第３前面接地接続パターン２３３０ｃ＿３を含む。
第３後面導電性パターン２３６４ｃ及び第３後面導電性構造体２３６８ｃは第３チップ２３０２ｃの後面ＢＳ３上に配置されて同一物質からなり且つ同一厚さに形成され得る。
第３信号入出力貫通ビア構造体２３１５ｃは、図４（Ｂ）の信号入出力貫通ビア構造体１５ｉｏと同様に、第３前面信号入出力接続パターン２３３０ｃ＿１と第３後面導電性パターン２３６４ｃとを電気的に接続する。
第３接地貫通ビア構造体２３１６ｃは、図４（Ｂ）の接地貫通ビア構造体１５ｇと同様に、第３前面接地接続パターン２３３０ｃ＿３と第３後面導電性構造体２３６８ｃとを電気的に接続する。よって、第３後面導電性構造体２３６８ｃは、図４（Ａ）及び図４（Ｂ）の後面導電性構造体６６ｃ又は図５（Ａ）及び図５（Ｂ）の後面導電性構造体６６ｃ’のように接地される。
第４チップ２３０２ｄは第３チップ２３０２ｃと対向する前面ＦＳ４及び前面ＦＳ４に対向する後面ＢＳ４を有する。第４チップ２３０２ｄは、第４内部回路２０１９ｄ、第４前面導電性パターン２３３０ｄ＿１、２３３０ｄ＿３、第４前面ダミーパターン２３３０ｄ＿２を含む。第４前面導電性パターンは第４チップ２３０２ｄの前面ＦＳ４上に配置された第４前面信号入出力接続パターン２３３０ｄ＿１及び第４前面接地接続パターン２３３０ｄ＿３を含む。
積層チップ構造体２３１０ｃは、図２５で説明したように第１乃至第３チップ間バンプ２３８０ａ、２３８０ｂ、２３８０ｃ及び第１乃至第３緩衝バンプ２３８１ａ、２３８１ｂ、２３８１ｃを含む。
また、積層チップ構造体２３１０ｃは、第１後面導電性構造体２３６８ａと第２前面接地接続パターン２３３０ｂ＿３との間の第１接地バンプ２３８２ａ、第２後面導電性構造体２３６８ｂと第３前面接地接続パターン２３３０ｃ＿３との間の第２接地バンプ２３８２ｂ、及び第３後面導電性構造体２３６８ｃと第４前面接地接続パターン２３３０ｄ＿３との間の第３接地バンプ２３８２ｃを含む。
第１乃至第３チップ間バンプ２３８０ａ、２３８０ｂ、２３８０ｃ、第１乃至第３緩衝バンプ２３８１ａ、２３８１ｂ、２３８１ｃ、及び第１乃至第３接地バンプ２３８２ａ、２３８２ｂ、２３８２ｃはソルダ物質を含む。
図２８を参照して、本発明の技術的思想による半導体素子を説明する。
図２８を参照すると、本発明の技術的思想による半導体素子２０００ｄは基板２１００上に実装された半導体パッケージ２３９０ｄを含む。基板２１００と半導体パッケージ２３９０ｄは連結構造物２１５０を用いて物理的に接続される。連結構造物２１５０はソルダ物質を含む。基板２１００はモジュールボード又はマザーボードを含む。
半導体パッケージ２３９０ｄは、積層チップ構造体２３１０ｂ、積層チップ構造体２３１０ｂの側面と接触する熱伝達物質膜（ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ ｌａｙｅｒ）２３７５、積層チップ構造体２３１０ｂ上部のヒットスプレッダ（ｈｅａｔ ｓｐｒｅａｄｅｒ）２３８０を含む。熱伝達物質膜２３７５とヒットスプレッダ２３８０とは接触する。熱伝達物質膜２３７５及びヒットスプレッダ２３８０は第１乃至第３後面導電性構造体２３６７ａ、２３６７ｂ、２３６７ｃのように放熱の役割を行って半導体素子の信頼性を向上させる。
いくつかの実施形態において、熱伝達物質膜２３７５は積層チップ構造体２３１０ｂの上部とヒットスプレッダ２３８０との間に延長された部分を含む。
いくつかの実施形態において、積層チップ構造体２３１０ｂは図２６で説明したような積層チップ構造体である。積層チップ構造体２３１０ｂの第１乃至第３後面導電性構造体２３６７ａ、２３６７ｂ、２３６７ｃは熱伝達物質膜２３７５と接触する。よって、内部回路２０１９ａ、２０１９ｂ、２０１９ｃが動作しながら発生する熱は第１乃至第３後面導電性構造体２３６７ａ、２３６７ｂ、２３６７ｃ、熱伝達物質膜２３７５、及びヒットスプレッダ２３８０を介して放出される。
いくつかの実施形態において、熱伝達物質膜２３７５及びヒットスプレッダ２３８０の側面を覆うモールディング部２３８５が配置される。
図２９を参照して、本発明の技術的思想による半導体素子を説明する。
図２９を参照すると、本発明の技術的思想による半導体素子２０００ｅは基板２１００上に実装された半導体パッケージ２３９０ｅを含む。基板２１００と半導体パッケージ２３９０ｅは連結構造物２１５０を用いて物理的に接続される。
半導体パッケージ２３９０ｅは、積層チップ構造体２３１０ｃ、積層チップ構造体２３１０ｃの側面と接触する熱伝達物質膜（ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ ｌａｙｅｒ）２３７５、積層チップ構造体２３１０ｃ上部のヒットスプレッダ（ｈｅａｔ ｓｐｒｅａｄｅｒ）２３８０を含む。熱伝達物質膜２３７５とヒットスプレッダ２３８０とは接触する。熱伝達物質膜２３７５は積層チップ構造体２３１０ｂの上部とヒットスプレッダ２３８０との間に延長された部分を含む。熱伝達物質膜２３７５及びヒットスプレッダ２３８０の側面を覆うモールディング部２３８５が配置される。
いくつかの実施形態において、積層チップ構造体２３１０ｃは図２７で説明したような積層チップ構造体である。積層チップ構造体２３１０ｃの第１乃至第３後面導電性構造体２３６８ａ、２３６８ｂ、２３６８ｃは熱伝達物質膜２３７５と接触する。
第１乃至第３後面導電性構造体２３６８ａ、２３６８ｂ、２３６８ｃは熱伝達物質膜２３７５及びヒットスプレッダ２３８０のように放熱の役割を行って半導体素子の信頼性を向上させる。
また、第１乃至第３後面導電性構造体２３６８ａ、２３６８ｂ、２３６８ｃは、チップ２３０２ａ、２３０２ｂ、２３０２ｃの曲がりなどの変形を防止又は抑制するので、チップ２３０２ａ、２３０２ｂ、２３０２ｃ、２３０２ｄとの間に形成されるソルダ物質膜、例えば第１乃至第３チップ間バンプ２３８０ａ、２３８０ｂ、２３８０ｃ、第１乃至第３緩衝バンプ２３８１ａ、２３８１ｂ、２３８１ｃ、及び第１乃至第３接地バンプ２３８２ａ、２３８２ｂ、２３８２ｃを安定的に、かつ信頼性を有するように形成される。
また、第１乃至第３後面導電性構造体２３６８ａ、２３６８ｂ、２３６８ｃは外部から発生して、内部回路２０１９ａ、２０１９ｂ、２０１９ｃを劣化させる電磁波を遮断する電磁波の遮蔽の役割を果たすか、又は内部回路２０１９ａ、２０１９ｂ、２０１９ｃから発生する電磁波を遮断する電磁波の遮蔽の役割を果たすので、半導体素子の信頼性を向上させる。
また、第１乃至第３後面導電性構造体２３６８ａ、２３６８ｂ、２３６８ｃは接地貫通ビア構造体２３１６ａ、２３１６ｂ、２３１６ｃと接続されて接地されることで、半導体素子の信号を伝達する配線との間のノイズを除去するので、半導体素子の性能及び信頼性を向上させる。
図３０は、本発明の技術的思想の実施形態による半導体素子を含むメモリモジュール２４００を概略的に示す図である。
図３０を参照すると、メモリモジュール２４００は、メモリモジュール基板２４１０、メモリモジュール基板２４１０上に配置された複数個のメモリ素子２４２０及び複数個のターミナル２４３０を含む。
メモリモジュール基板２４１０はＰＣＢ又はウエハを含む。メモリ素子２４２０は、図１（Ａ）乃至図２９を参照して説明した本発明の技術的思想の実施形態による半導体素子のうちの何れか１つであるか、又はこれらの半導体素子を含む半導体パッケージである。ターミナル２４３０は伝導性金属を含む。ターミナル２４３０はメモリ素子２４２０と電気的に接続される。
図３１は、本発明の技術的思想の実施形態による半導体素子を含む半導体モジュール２５００を概略的に示す図である。
図３１を参照すると、半導体モジュール２５００は、モジュール基板２５１０上に形成された半導体素子２５３０を含む。半導体素子２５３０は、図１（Ａ）乃至図２９を参照して説明した本発明の技術的思想の実施形態による半導体素子のうちの何れか１つか、又はこれら半導体素子を含む半導体パッケージである。
半導体モジュール２５００はモジュール基板２５１０上に実装されたマイクロプロセッサ２５２０をさらに含む。モジュール基板２５１０の少なくとも一辺には入出力ターミナル２５４０が配置される。
図３２は、本発明の技術的思想の一実施形態による半導体素子を含む電子システム２６００を概念的に示すブロック図である。
図３２を参照すると、電子システム２６００は、ボディー（Ｂｏｄｙ）６１０を含む。ボディー２６１０はマイクロプロセッサユニット（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）２６２０、パワー供給ユニット（Ｐｏｗｅｒ Ｕｎｉｔ）２６３０、機能ユニット（Ｆｕｎｃｔｉｏｎ Ｕｎｉｔ）２６４０、及び／又はディスプレイコントローラユニット（Ｄｉｓｐｌａｙ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）２６５０を含む。ボディー２６１０は、印刷回路基板（ＰＣＢ）などを有するシステムボード又はマザーボード（Ｍｏｔｈｅｒ Ｂｏａｒｄ）である。

マイクロプロセッサユニット２６２０、パワー供給ユニット２６３０、機能ユニット２６４０、及びディスプレイコントローラユニット２６５０は、ボディー２６１０上に実装又は装着される。
ボディー２６１０の上面あるいはボディー２６１０の外部にディスプレイユニット２６６０が配置される。例えば、ディスプレイユニット２６６０はボディー２６１０の表面上に配置されてディスプレイコントローラユニット２６５０によりプロセッシングされたイメージを表示する。
パワー供給ユニット２６３０は、外部の電源などから所定電圧を印加してこれを多様な電圧レベルに分岐してマイクロプロセッサユニット２６２０、機能ユニット２６４０、ディスプレイコントローラユニット２６５０などに供給する。
マイクロプロセッサユニット２６２０は、パワー供給ユニット２６３０から電圧を印加して機能ユニット２６４０とディスプレイユニット２６６０を制御する。
機能ユニット２６４０は多様な電子システム２６００の機能を行う。例えば、電子システム２６００が携帯電話などのモバイル電子製品の場合に機能ユニット２６４０はダイヤリング、又は外部装置（Ｅｘｔｅｒｎａｌ Ａｐｐａｒａｔｕｓ）２６７０との交信としてディスプレイユニット２６６０への映像出力、スピーカへの音声出力などの無線通信機能を行う多くの構成要素を含むことができ、カメラを含む場合に、イメージプロセッサ（Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）の役割を果たす。
他の実施形態において、電子システム２６００が容量拡張のためにメモリカードなどと接続される場合に、機能ユニット２６４０はメモリカードコントローラである。機能ユニット２６４０は有線あるいは無線の通信ユニット（Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｔ）２６８０を介して外部装置２６７０と信号を交信する。
また、電子システム２６００が機能拡張のためにＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などを必要とする場合に、機能ユニット２６４０はインターフェースコントローラ（Ｉｎｔｅｒｆａｃｅ Ｃｏｎｔｒｏｌｌｅｒ）の役割を果たす。
本発明の技術的思想の実施形態による半導体素子は、マイクロプロセッサユニット２６２０又は機能ユニット２６４０のうちの少なくとも何れか１つに含まれる。
図３３は、本発明の技術的思想の一実施形態による半導体素子を含む他の電子システム２７００を概略的に示すブロック図である。
図１６を参照すると、電子システム２７００は、本発明の技術的思想の実施形態による半導体素子を含む。電子システム２７００はモバイル機器又はコンピュータを製造するのに用いられる。例えば、電子システム２７００は、メモリシステム２７１２、マイクロプロセッサ２７１４、ＲＡＭ２７１６、及びバス２７２０を用いてデータ通信を行うユーザインターフェース２７１８を含む。マイクロプロセッサ２７１４は電子システム２７００をプログラム及びコントロールする。ＲＡＭ２７１６はマイクロプロセッサ２７１４の動作メモリとして用いられる。マイクロプロセッサ２７１４、ＲＡＭ２７１６、及び／又は他の構成要素は単一パッケージ内に組み立てられる。マイクロプロセッサ２７１４、メモリシステム２７１２、及び／又はＲＡＭ２７１６は本発明の技術的思想の実施形態による半導体素子を含む。
ユーザインターフェース２７１８は電子システム２７００としてデータを入力するか、又は電子システム２７００から出力するのに用いられる。メモリシステム２７１２は、マイクロプロセッサ２７１４の動作用コード、マイクロプロセッサ２７１４により処理されたデータ、又は外部入力データを保存する。メモリシステム２７１２はコントローラ及びメモリを含む。
図３４は、本発明の技術的思想の実施形態による半導体素子を含むモバイル無線フォン２８００を概略的に示す図である。モバイル無線フォン２８００はタブレットＰＣと理解する。さらに、本発明の技術的思想の一実施形態による半導体素子はタブレットＰＣの外にも、ノートパソコンなどのポータブルコンピュータ、ｍｐｅｇ−１オーディオレイヤー３（ＭＰ３）プレーヤー、ＭＰ４プレーヤー、ナビゲーション機器、ソリッドステートディスク（ＳＳＤ）、テーブルコンピュータ、自動車、及び家電・ホーム製品に用いられる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
ＣＲ 内部回路領域
ＴＲ 貫通ビア構造体領域
１ 半導体基板
１ｆｓ 半導体基板の前面
１ｂｓ 半導体基板の後面
３ 単位素子
６ 下部前面絶縁膜
１２ ビア絶縁パターン
１５ 貫通ビア構造体
１５ｉｏ 信号入出力貫通ビア構造体
１５ｇ 接地貫通ビア構造体
１７ コンタクトプラグ
１８ａ ビアパッド
１８ｂ 内部配線
１９ 内部回路
２１ 上部前面絶縁膜
２４ 前面絶縁膜
２７ 内部ビア
３０ 前面導電性パターン
３０ｉｏ 前面信号入出力接続パターン
３０ｇ 前面接地接続パターン
３１ａ 前面ダミーパターン
３１ａ＿１ 中間前面ダミーパターン
３１ａ＿２、３１ａ＿３ サイド前面ダミーパターン
３９ 後面絶縁膜
５０ 基板
５０ｆｓ 前面
５０ｂｓ 後面
５０ｓ＿１〜５０ｓ＿４ 第１〜第４側面
６４ 後面導電性パターン
６６ａ、６６ｂ、６６ｂ’、６６ｃ、６６ｃ’、６６ｄ 後面導電性構造体
６６ａ＿１、６６ｂ＿１、６６ｂ’＿１、６６ｃ＿１、６６ｃ’＿１ 中間サポータ部分
６６ａ＿２、６６ａ＿３ サイドサポータ部分
６６ｂ＿２、６６ｂ＿３ サイドサポータ部分
６６ｃ＿２、６６ｃ＿３ サイドサポータ部分
６６ｃ’＿２、６６ｃ’＿３ サイドサポータ部分
６６ｃ＿ｇ、６６ｃ’＿ｇ 接地部分
６６ｃ＿ｓ、６６ｃ’＿ｓ サポータ部分
６６ｂ’＿２、６６ｂ’＿３ サイドサポータ部分
９０ａ、９０ｂ、９０ｂ’、９０ｃ、９０ｃ’、９０ｄ 半導体チップ

１００ 半導体基板
１００ｆｓ 半導体基板の前面
１００ｂｓ 半導体基板の後面
１０３ 単位素子
１０６ 下部前面絶縁膜
１１２ ビア絶縁パターン
１１５ 貫通ビア構造体
１１５ｉｏ 信号入出力貫通ビア構造体
１１５ｇ 接地貫通ビア構造体
１１７ コンタクトプラグ、プラグ
１１８ａ ビアパッド
１１８ｂ 内部配線
１１９ 内部回路
１２１ 上部前面絶縁膜
１２４ 前面絶縁膜
１２７ 内部ビア
１３０、１３０ｂ 前面導電性パターン
１３０ｉｏ 前面信号入出力接続パターン
１３０ｇ 前面接地接続パターン
１３１ 前面ダミーパターン
１３９ 後面絶縁膜
１５０ 基板
１５０ｆｓ 前面
１５０ｂｓ 後面
１５０ｓ＿１〜１５０ｓ＿４ 第１〜第４側面
１６４、１６４ｂ 後面導電性パターン
１６４ｉｏ 後面信号入出力接続パターン
１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｄ’、１６６ｅ、１６６ｆ、１６６ｇ 後面導電性構造体
１６６ａ＿１、１６６ｂ＿１、１６６ｄ＿１、１６６ｄ’＿１、１６６ｅ＿１ 中間サポータ部分
１６６ａ＿２、１６６ａ＿３ サイドサポータ部分
１６６ｂ＿２、１６６ｂ＿３ サイドサポータ部分
１６６ｄ＿２、１６６ｄ＿３ サイドサポータ部分
１６６ｄ’＿２、１６６ｄ’＿３ サイドサポータ部分
１６６ｅ＿２、１６６ｅ＿３ サイドサポータ部分
１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ、１９０ｅ、１９０ｆ、１９０ｇ、１９０ｈ 半導体チップ
１６４ｉｏ 後面信号入出力接続パターン
１６４ｍｐ、１６４ｏｐ 後面内側、後面外側導電性パターン
１６５ 後面ダミーパターン
１６６ｆ＿１〜１６６ｆ＿４ 第１〜第４サポータ部分
１６６ｇ＿１、１６６ｇ＿２ サポータ部分
１６６ｇ＿ｇ 接地部分

２００ 半導体
２００ｆｓ 前面
２００ｂｓ 後面
２０３ 単位素子
２０９ コンタクトプラグ
２１０ａ ビアパッド
２１０ｂ 第１内部配線
２１２ ビア絶縁パターン
２１５ 貫通ビア構造体
２１７ａ パッドプラグ
２１７ｂ 配線プラグ
２１８ｂ 第２内部配線
２１９ 内部回路
２２４ 前面絶縁膜
２０６ 下部前面絶縁膜
２１３ 中間前面絶縁膜
２２１ 上部前面絶縁膜
２３０ａ 前面導電性パターン
２３９ 後面絶縁膜
２３３ 第１後面絶縁膜
２３７ 第２後面絶縁膜
２３５ 第１後面導電性パターン
２３６、２６６ 後面導電性構造体
２５０ 基板
２５０ｆｓ 前面
２５０ｂｓ 後面
２６４ 第２後面導電性パターン、後面信号入出力接続パターン
２９０ａ、２９０ｂ 半導体チップ

Claims (35)

  1. 前面、該前面に対向する後面、及び前記前面と前記後面とを連結する複数の側面を有する基板と、
    前記基板の前記前面の上に、又は前記前面の近傍に配置された内部回路と、
    前記基板内の信号入出力貫通ビア構造体と、
    前記基板の前記後面の上に配置され、前記信号入出力貫通ビア構造体と電気的に接続された後面導電性パターンと、
    前記基板の前記後面の上に配置され、前記基板内の信号入出力貫通ビア構造体から離隔された後面導電性構造体と、を含み、
    前記後面導電性構造体は、互いに平行な複数のサポータ部分を含むことを特徴とする半導体素子。
  2. 前記後面導電性構造体は、前記後面導電性パターンと同一物質からなり且つ同一厚さに形成されていることを特徴とする請求項１に記載の半導体素子。
  3. 前記後面導電性パターンは、前記後面導電性構造体の前記互いに平行な複数のサポータ部分に挟まれた領域に配置されていることを特徴とする請求項１に記載の半導体素子。
  4. 前記後面導電性構造体の前記互いに平行な複数のサポータ部分は、前記基板の複数の側面のうちの１つに平行であることを特徴とする請求項１に記載の半導体素子。
  5. 前記後面導電性構造体は、前記互いに平行な複数のサポータ部分の間の領域に配置された中間サポータ部分をさらに含むことを特徴とする請求項１に記載の半導体素子。
  6. 前記中間サポータ部分は、複数の前記後面導電性パターンの間の領域を通ることを特徴とする請求項５に記載の半導体素子。
  7. 前記中間サポータ部分は、前記平行なサポータ部分の中間部との間に配置されていることを特徴とする請求項５に記載の半導体素子。
  8. 前面及び該前面に対向する後面を有する基板と、
    前記基板の前記前面上又は近くの内部回路と、
    前記基板内の信号入出力貫通ビア構造体と、
    前記基板の前記前面上に配置されて前記信号入出力貫通ビア構造体と電気的に接続された前面信号入出力接続パターンと、前記基板の前記後面上の後面導電性パターン及び後面導電性構造体と、を含み、
    前記後面導電性パターンは前記信号入出力貫通ビア構造体と電気的に接続され、
    前記後面導電性構造体は、前記信号入出力貫通ビア構造体から電気的に絶縁され、前記後面導電性パターンと同一物質からなり且つ同一厚さに形成されていることを特徴とする半導体素子。
  9. 前記後面導電性構造体は、バー又はライン状の第１部分を含むことを特徴とする請求項８に記載の半導体素子。
  10. 前記複数の側面は少なくとも対向する第１側面と第２側面を含み、
    前記後面導電性構造体の前記第１部分は、前記基板の対向する第１及び第２側面の間に配置され、前記第１部分は前記第１側面の中間部と前記第２側面の中間部とを連結する線に沿って配置されることを特徴とする請求項９に記載の半導体素子。
  11. 前記後面導電性構造体は、
    前記基板の対向する第１及び第２側面に平行な第１部分と、
    前記第１部分に垂直な第２部分と、
    前記第１部分と垂直であり且つ前記第２部分に平行な第３部分と、を含むことを特徴とする請求項８に記載の半導体素子。
  12. 前記第１部分は、前記第２及び第３部分の間に位置することを特徴とする請求項１１に記載の半導体素子。
  13. 前記基板は、
    前面及び後面を有する半導体基板と、
    前記半導体基板の前記前面上の前面絶縁膜と、
    前記半導体基板の前記後面上に順に積層された第１後面絶縁膜及び第２後面絶縁膜と、を含むことを特徴とする請求項８に記載の半導体素子。
  14. 前記貫通ビア構造体は前記半導体基板を貫通し、且つ前記第１後面絶縁膜を貫通し、前記後面導電性パターン及び前記後面導電性構造体は前記第１後面絶縁膜及び前記第２後面絶縁膜の間に介在されていることを特徴とする請求項１３に記載の半導体素子。
  15. 前記第２後面絶縁膜上に配置された後面信号入出力接続パターンをさらに含み、前記後面信号入出力接続パターンは、前記後面導電性パターンと電気的に接続されていることを特徴とする請求項１４に記載の半導体素子。
  16. 前記基板内の接地貫通ビア構造体をさらに含み、
    前記接地貫通ビア構造体は、前記後面導電性構造体と接続され、前記信号入出力貫通ビア構造体から離隔されていることを特徴とする請求項８に記載の半導体素子。
  17. 前記後面導電性構造体は、
    前記接地貫通ビア構造体と電気的に接続された接地部分と、
    前記基板の側面のうちの何れか一側面と平行なサポータ部分と、を含み、
    前記後面導電性構造体の前記接地部分及び前記サポータ部分は電気的に接続されていることを特徴とする請求項１６に記載の半導体素子。
  18. パッケージ基板上に配置され、第１前面及び前記第１前面に対向する第１後面を有する第１半導体チップと、
    前記第１半導体チップ上に配置され、前記第１半導体チップと対向する第２前面及び前記第２前面に対向する第２後面を有する第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間のチップ間バンプと、を含み、
    前記第１半導体チップは、
    前記第１半導体チップ内の信号入出力貫通ビア構造体と、
    前記第１半導体チップの前記第１後面上に配置され、前記信号入出力貫通ビア構造体に電気的に接続された後面導電性パターンと、
    前記第１半導体チップの前記第１後面上に配置され、前記信号入出力貫通ビア構造体から離隔された後面導電性構造体と、を含み、
    前記第２半導体チップは、前記第２半導体チップの前記第２前面上に配置され、前記後面導電性パターンと対向する前面導電性パターンを含み、
    前記チップ間バンプは、前記前面導電性パターンと、前記後面導電性パターンとの間に介在されていることを特徴とする半導体パッケージ。
  19. 前記後面導電性構造体は、前記後面導電性パターンと同一物質からなり且つ同一厚さに形成されていることを特徴とする請求項１８に記載の半導体パッケージ。
  20. 前記後面導電性構造体は、互いに平行であり、且つ同一の長さを有する複数のサポータ部分を含むことを特徴とする請求項１８に記載の半導体パッケージ。
  21. 前記第２半導体チップが、前記第２半導体チップの前記第２前面上に配置された複数の前面ダミーパターンをさらに含むことを特徴とする請求項１８に記載の半導体パッケージ。
  22. 前記複数の前面ダミーパターンと前記後面導電性構造体との間に緩衝バンプをさらに含み、
    前記後面導電性構造体は前記複数の前面ダミーパターンと対向し、
    前記緩衝バンプは、前記複数の前面ダミーパターンと前記後面導電性構造体とを物理的に接続することを特徴とする請求項２１に記載の半導体パッケージ。
  23. 前記後面導電性構造体は、前記前面ダミーパターンよりも大きい幅を有することを特徴とする請求項２２に記載の半導体パッケージ。
  24. ボードと、
    該ボード上の半導体パッケージと、を含み、
    前記半導体パッケージは、
    パッケージ基板と、
    該パッケージ基板と対向する前面及び該前面と対向する後面を有する半導体チップと、を含み、
    前記半導体チップは、
    前記パッケージ基板と対向する前面及び該前面に対向する後面を有する前記半導体チップ内の信号入出力貫通ビア構造体と、
    前記半導体チップの前記後面上の後面信号入出力接続パターン及び後面導電性構造体と、を含み、
    前記後面信号入出力接続パターンは、前記信号入出力貫通ビア構造体に電気的に接続され、前記後面導電性構造体は前記信号入出力貫通ビア構造体から離隔されていることを特徴とする電子システム。
  25. 前記後面導電性構造体は、前記半導体チップの側面のうちの何れか一側面と平行なバー又はライン状の部分を有することを特徴とする請求項２４に記載の電子システム。
  26. 基板内に複数の貫通ビア構造体を形成し、
    前記基板の第１面上に前記複数の貫通ビア構造体と電気的に接続された複数の第１導電性パターンを形成し、
    前記基板の前記第１面に対向する前記基板の第２面上に前記複数の貫通ビア構造体と電気的に接続された複数の第２導電性パターンを形成し、
    前記基板の前記第２面上に前記複数の前記第２導電性パターンから離隔された導電性構造体を形成することを含むことを特徴とする半導体素子形成方法。
  27. 前記基板内の接地貫通ビア構造体を形成することをさらに含み、
    前記導電性構造体は、前記接地貫通ビア構造体に電気的に接続された接地部分を含むことを特徴とする請求項２６に記載の半導体素子形成方法。
  28. 前記基板の前記第１面上に前記複数の前記貫通電極構造体と前記複数の前記第１導電性パターンから離隔された複数のダミー導電性パターンを形成することをさらに含むことを特徴とする請求項２６に記載の半導体素子形成方法
  29. 前記導電性構造体は、平行なサポータ部分を含むことを特徴とする請求項２６に記載の半導体素子形成方法。
  30. 前記複数の前記第２導電性パターンは、前記導電性構造体の前記平行なサポータ部分の間に配置されていることを特徴とする請求項２９に記載の半導体素子形成方法。
  31. 前記複数の第２導電性パターンの一部は前記平行なサポータ部分の間に配置され、
    前記複数の第２導電性パターンの残りは、前記平行なサポータ部分の外側に配置されていることを特徴とする請求項２９に記載の半導体素子形成方法。
  32. 複数の貫通ビア構造体及び導電性構造体を有する第１チップと、
    第２チップと、を含み、
    前記複数の貫通ビア構造体は、前記第１チップの第１面上の複数の第１導電性パターン及び前記第１チップの第２面上の複数の第２導電性パターンに電気的に接続され、
    前記導電性構造体は、前記第１チップの前記第２面上に形成され、前記複数の前記第２導電性パターンから離隔され、
    前記第１チップは互いに対向する第１側面及び第２側面を有し、
    前記導電性構造体は前記第１チップの第１側面と接触し、前記第１チップの前記第２側面と接触するように延長された部分を含み、
    前記第２チップは前記第２チップの前記第１面上の複数の第３導電性パターンを有し、
    前記複数の第３導電性パターンは、前記複数の第２導電性パターンに電気的に接続されていることを特徴とする半導体パッケージ。
  33. 前記複数の貫通ビア構造体の少なくとも１つは、前記導電性構造体に接続され接地されていることを特徴とする請求項３２に記載の半導体パッケージ。
  34. 前記第１チップの前記第１及び第２側面と接触する熱伝達物質膜（ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ ｌａｙｅｒ）をさらに含み、
    前記熱伝達物質膜は、前記導電性構造体と接触されることを特徴とする請求項３２に記載の半導体パッケージ。
  35. 前記熱伝達物質膜と接触するヒートスプレッダ（ｈｅａｔ ｓｐｒｅａｄｅｒ）をさらに含むことを特徴とする請求項３４に記載の半導体パッケージ。
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