KR100655446B1 - 웨이퍼 휨 시뮬레이션 방법 - Google Patents

웨이퍼 휨 시뮬레이션 방법 Download PDF

Info

Publication number
KR100655446B1
KR100655446B1 KR1020050097035A KR20050097035A KR100655446B1 KR 100655446 B1 KR100655446 B1 KR 100655446B1 KR 1020050097035 A KR1020050097035 A KR 1020050097035A KR 20050097035 A KR20050097035 A KR 20050097035A KR 100655446 B1 KR100655446 B1 KR 100655446B1
Authority
KR
South Korea
Prior art keywords
wafer
layer
warpage
simulation method
predicting
Prior art date
Application number
KR1020050097035A
Other languages
English (en)
Inventor
정원영
김태경
박영관
권의희
장규백
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050097035A priority Critical patent/KR100655446B1/ko
Priority to US11/580,352 priority patent/US20070087529A1/en
Application granted granted Critical
Publication of KR100655446B1 publication Critical patent/KR100655446B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

웨이퍼 휨 시뮬레이션 방법을 제공한다. 이 방법은 레이어를 분할하고, 각 레이어를 구성하는 물질의 구성 비율을 계산하는 것을 포함한다. 이 방법에 따르면 여러가지 종류의 물질들로 복잡한 구조로 이루어진 반도체 장치를 단일막 구조의 레이어가 적층된 구조로 변환하고, 변환된 레이어로부터 얻어진 레이어의 기계적 특성값을 웨이퍼의 휨 예측에 사용함으로써, 패턴 밀도가 반영된 웨이퍼 휨 시뮬레이션이 가능하다.
웨이퍼, 휨, 시뮬레이션

Description

웨이퍼 휨 시뮬레이션 방법{SIMULATION METHOD OF WAFER WARPAGE}
도 1은 본 발명의 일 실시예에 따른 웨이퍼 휨 시뮬레이션 방법을 설명하기 위한 흐름도.
도 2는 본 발명을 설명하기 위하여 반도체 장치의 일례를 나타낸 단면도.
도 3은 본 발명의 일 실시예에 따라 도 2의 반도체 장치를 단일막 적층구조로 변환한 단면도.
도 4 및 도 5는 본 발명의 일 실시예를 설명하기 위한 단면도들.
도 6 및 도 7은 각각 본 발명의 일 실시예에 따른 웨이퍼 시뮬레이션의 결과를 나타낸 그래프.
본 발명은 반도체 제조공정이 완료된 이후 웨이퍼의 휘어짐을 예측하기 위한 웨이퍼 휨 시뮬레이션 방법에 관한 것이다.
반도체 장치는 웨이퍼 상에 복수층의 패턴층들로 구성되며, 각 패턴층들은 미리 디자인된 레이아웃이 전사된 다양한 형태의 패턴들로 구성된다. 상기 패턴들은 필요에 따라 여러가지 물질들로 형성된다.
반도체 제조 공정에 사용되는 물질막들은 고유의 응력을 가지며, 박막의 증착과 열처리 공정에 의해 박막에 의해 유기되는 응력으로 인하여 웨이퍼의 휘어짐(warpage)이 발생한다. 웨이퍼의 휘어짐은 웨이퍼를 반도체 칩으로 분할하기 이전에 실시하는 웨이퍼 후면 연마(wafer backside grinding) 이후에 그 정도가 심화된다.
웨이퍼의 휘어짐은 웨이퍼 후면 연마 및 반도체 칩 분할 이후 공정에서 불량을 유발하는 요인이 될 수 있으며, 반도체 제조공정 과정에서도 박막의 증착 및 패터닝의 균일도에 영향을 준다. 따라서, 웨이퍼 휘어짐을 예측하여 이를 보정함으로써 불량의 요인을 사전에 제거하기 위한 방법들이 요구된다.
웨이퍼 상에는 복잡한 구조의 패턴층들이 형성되기 때문에 패턴들의 구조에 따른 응력을 정확하게 계산하는 것은 거의 불가능하다. 웨이퍼 휨을 예측할 수 있는 방법으로 웨이퍼를 세그먼트로 샘플링하여 응력을 계산한 다음 반도체 칩 스케일 또는 웨이퍼 스케일의 휨을 예측하거나, 단일층의 박막으로 구성된 레이어를 웨이퍼 전면에 다수층 형성하여 휨을 예측하는 시뮬레이션 방법들이 제안된 바 있다.
종래의 방법은 단순한 구조의 패턴이 형성되거나, 단일막이 적층된 구조인 경우 웨이퍼 스케일 또는 칩 스케일의 휨 예측이 가능하다. 그러나, 첫번째 방법은 영역별 물질 분포가 다른 경우 오차가 확대되는 단점이 있으며, 두번째 방법은 하나의 레이어에 여러가지 물질들이 형성된 웨이퍼의 휨을 예측할 수 없는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 웨이퍼 상에 형성된 다수의 물질들에 의한 응력이 반영된 웨이퍼 휨 시뮬레이션 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 여러가지 물질로 복잡한 패턴이 형성된 다수층의 패턴 구조가 고려된 웨이퍼 휨 시뮬레이션 방법을 제공한다.
본 발명이 이루고자 하는 또다른 기술적 과제는 후면 연마 전후의 웨이퍼 스케일 뿐만 아니라 반도체 칩 분리이후의 칩 스케일의 휘어짐을 예측할 수 있는 웨이퍼 휨 시뮬레이션 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 물질의 구성 비율로 부터 레이어의 등가 특성값을 추출하여 다수의 레이어가 적층된 웨이퍼의 휨을 예측할 수 있는 웨이퍼 휨 시뮬레이션 방법을 제공한다. 이 방법은 레이어를 분할하고, 각 레이어를 구성하는 물질의 구성 비율을 계산하는 것을 포함한다. 상기 레이어는 물질의 구성 비율이 불연속적으로 변경되는 수평면을 경계로 분할할 수 있으며, 웨이퍼를 포함하여 수직으로 적층된 다수의 레이어로 분할할 수 있다. 각 레이어를 구성하는 물질의 구성 비율은 레이아웃에 디자인된 면적 비율로부터 계산할 수 있다. 즉, 각 레이어를 수평으로 절단하였을 때 구성 물질의 점유 면적비가 물질의 구성 비율이 될 수 있다.
각 레이어를 구성하는 물질의 특성값 및 구성 비율로부터 단일물질막으로 치환된 각 레이어의 등가 특성값을 계산한다. 상기 등가 특성값은 각 레이어가 단일물질막으로 형성된 것으로 가정한 경우 레이어의 특성값을 나타낸다. 상기 등가 특 성값은 구성 물질들의 구성 비율이 고려된 특성값의 평균일 수 있다.
전체 레이어의 등가 특성값으로부터 웨이퍼의 휨을 예측하는 단계를 포함하는 웨이퍼 휨 시뮬레이션 방법. 웨이퍼의 휘어짐에 영향을 주는 물질의 특성값 및 상기 특성값에 따른 웨이퍼 휘어짐을 예측하는 시뮬레이션 도구는 이미 공지되어 있다. 따라서, 본 발명에 따라 등가 특성값을 가지는 레이어들이 적층된 구조를 공지된 시뮬레이션 도구에 적용하여 웨이퍼의 휘어짐을 예측할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예를 설명하기 위하여 예시된 디램 장치의 단면도이다.
도 1을 참조하여 디램 장치로 예를 들면, 반도체 장치는 기판(100) 상에 소자분리막(102)가 형성되어 활성영역이 나뉘어지고, 상기 활성영역 상에 다수의 패턴층들이 형성된다. 반도체 장치는 기판 및 활성영역을 포함하는 기판층(A)와, 게 이트 패턴(104)가 형성된 게이트층(B), 커패시터(106)가 형성된 커패시터층(C) 및 다층 배선(108, 110)이 형성된 배선층(D, E) 및 패시베이션층으로 레이어를 분할할 수 있다. 각각의 레이어는 또한 다수의 레이어들로 세분화될 수 있다.
도 2는 본 발명의 일 실시예에 따라 등가 레이어로 변환된 도 1의 반도체 장치의 단면도이다.
도 2를 참조하면, 도 1에 도시된 반도체 장치에서 각 레이어는 다수의 패턴들로 구성되며, 각 레이어를 구성하는 패턴들은 미리 디자인된 레이아웃에 따라 소정의 패턴밀도를 가지며 배치된다. 본 발명은 복잡한 구조의 레이어를 단일물질막으로 구성된 레이어로 변환하여, 도 1의 복잡한 구조는 도 2에 도시된 것과 같이 단일막으로 이루어진 레이어가 여러층으로 적층된 구조로 변환하여 웨이퍼의 휘어짐을 예측할 수 있다.
도 3은 본 발명의 일 실시예에 따른 웨이퍼 휨 시뮬레이션 방법을 설명하기 위한 흐름도이다.
도 4 및 도 5는 본 발명의 일 실시예를 설명하기 위한 단면도들이다. 도 4는 도 1에 도시된 반도체 장치의 제 1 배선층(E) 부분을 나타낸 단면도이고, 도 5는 도 4의 제 1 배선층(E) 부분을 세분화하여 본 발명의 일 실시예에 따라 단일막의 등가 레이어로 변환된 구조를 나타낸 단면도이다.
도 4에 도시된 것과 같이, 제 2 배선층(E)은 장벽금속층(202)와 비아 패턴의 일부(204), 그리고 배선 금속층(206) 및 캐핑층(208)과 층간절연막(210)으로 구성될 수 있다. 상기 장벽금속층(202), 비아 패턴(204), 배선 금속층(206) 및 캐핑층 (208)은 미리 디자인된 레이아웃에 따라 복잡한 평면구조를 가질 수 있다.
도 3을 참조하면, 본 발명에 따른 웨이퍼 휨 시뮬레이션은 반도체 장치를 다수의 레이어로 분할 하는 것을 포함한다(S1 단계). 반도체 장치는 다수의 적층된 레이어로 분할할 수 있으며, 레이어는 물질의 구성이 불연속적으로 변경되는 가상의 수평면을 경계로 분할할 수 있다. 예컨대, 도 4에 도시된 제 2 배선층은 장벽금속층(202), 비아 패턴의 일부(204), 그리고 장벽금속층(202) 사이의 층간절연막(210) 일부로 구성된 제 1 레이어(L1), 배선 금속층(206)과 상기 배선 금속층(206) 사이의 층간절연막(210)의 일부로 구성된 제 2 레이어(L2), 캐핑층(208)과 상기 캐핑층(208) 사이의 층간절연막(210)의 일부로 구성된 제 3 레이어(L3), 그리고, 캐핑층(208)의 상층에 형성된 층간절연막(210)으로 구성된 제 4 레이어(L4)로 세분화될 수 있다.
각 레이어의 두께는 물질의 구성이 불연속으로 변경되는 상,하부의 수평면 사이의 간격과 일치할 것이며, 이상과 같은 레이어의 분할은 웨이퍼를 이루는 반도체 기판 및 상기 반도체 기판 상에 적층된 모든 패턴층에 적용되어 웨이퍼의 휨이 예측될 수 있다.
웨이퍼를 다수의 적층된 레이어로 분할한 다음 각 레이어의 물질별 구성 비율을 계산한다(S2 단계). 레이어를 구성하는 물질의 구성 비율은 미리 디자인된 레이아웃(D1)으로부터 용이하게 계산될 수 있다. 레이아웃(D1)으로부터 패턴층을 구성하는 패턴들의 평면구조를 알 수 있고 각 패턴의 점유 면적비를 계산할 수 있다. 분할된 레이어의 두께와 레이어를 구성하는 물질들의 구성 비율은 S1 단계 및 S2 단계에서 얻어질 수 있다.
S1 단계에서 얻어진 레이어의 두께와 S2 단계에서 얻어진 레이어의 구성 비율에 물질별 기계적 특성값을 적용하여 물질별 기계적 특성값 및 구성 비율로부터 레이어의 기계적 특성값을 계산한다(S3 단계). 웨이퍼의 휨은 물질 고유의 응력(stress)과 증착 및 열처리에 의한 응력으로 인해 발생한다. 반도체 제조공정에 사용되는 물질의 응력 및 응력을 유발하는 특성값들은 이미 공지되어 있다. 따라서, 웨이퍼의 휨을 유발하는 물질의 기계적 특성값은 미리 설정된 기계적 특성 DB(D2)로부터 얻어질 수 있다.
물질의 응력은 다음 [수학식 1]의 Stoney 공식(Stoney's fomula)에 의해 웨이퍼의 휨 정도와 관련이 있음은 알려진 바다.
Stoney 공식:
Figure 112005058177401-pat00001
여기서,
Es, νs 및 ts는 각각 영의 계수(Young's modulus), 포아송 비(Poisson's ratio) 및 웨이퍼의 두께를 나타내고, tf, κe 및 κi는 각각 박막의 두께 및 박막 증착 전,후의 곡률 반경을 나타낸다.
상기 Stoney공식에서 웨이퍼와 박막의 기계적 특성값인 σf, Es, νs는 박막의 증착 및 열처리에 따라 이미 알려진 고유한 값으로, 웨이퍼 상에 단일박막으로 구성된 레이어가 다수 적층된 경우에는 상기 Stoney공식으로 웨이퍼의 휘어짐을 예측할 수 있으나, 여러가지 박막의 복잡한 구조를 가지는 레이어가 다수 적층된 경우에는 상기 Stoney공식으로 예측이 어렵다. 그러나, 본 발명은 S1 단계 및 S2 단계에서 여러가지 박막의 복잡한 구조를 가지는 레이어를 단일막 구조의 등가 레이어로 변환하였다. 단일막 구조로 변환된 레이어의 기계적 특성값은 레이어를 구성하는 물질의 구성 비율이 고려된 평균값으로 설정할 수 있다.
응력(MPa) 영의 계수(GPa) 포아송 비
층간절연막(HDP막) -100 100 0.25
배선금속층 300 50 0.3
장벽금속층 500 200 0.18
캐핑층 -1000 .00 0.2
예컨대, [표 1]에 열거된 기계적 특성을 가지는 물질을 제 2 배선층(E)로 사용하고, 배선금속층(106)과 비아 패턴(204)의 점유 면적비가 각각 60%와 2%인 레이아웃을 사용한 경우 각 레이어의 구성비는 [표 2]와 같다.
배선금속층(106)과 비아 패턴(204)은 동일한 금속으로 형성하고, 각각의 점유면적비는 각각 60%와 2%인 레이아웃을 사용한 경우, 캐핑층(208)은 배선금속층(106)과 동일한 60%이고, 배선 금속층(106) 사이의 층간절연막(210)의 비는 40%이고, 장벽금속층(202)의 비는 배선금속층(106)와 비아 패턴(204)의 면적비의 차인 58%이다.
배선금속층 층간절연막 장벽금속층 캐핑층
제 1 레이어 2% 40% 58% 0%
제 2 레이어 60% 40% 0% 0%
제 3 레이어 0% 40% 0% 60%
제 4 레이어 0% 100% 0% 0%
상기 [표 1]의 특성값과 상기 [표 2]의 구성비율로부터, 단일막 구조로 변환된 레이어의 등가 특성값을 얻을 수 있다. 레이어를 구성하는 물질의 구성비가 적용된 평균값의 계산방법은 공지의 여러가지 평균값 계산법을 사용할 수 있으나, 선형 가법(linear summation)을 사용하여 제 1 레이어의 등가 특성값을 구하면 다음과 같다.
응력(σ)= -100×0.4 + 300×0.2 + 500×0.58 = 256
영의 계수= 100×0.4 + 50×0.2 + 200×0.58 = 157
포아송 비= 0.25×0.4 + 0.3×0.2 + 0.18×0.58 = 0.21
마찬가지 방법으로 제 2 레이어 내지 제 4 레이어의 등가 특성값을 구하면 각 레이어의 등가 특성값은 다음 [표 3]에 열거된 것과 같다.
응력(MPa) 영의 계수(GPa) 포아송 비
제 1 레이어 256 157 0.21
제 2 레이어 140 70 0.28
제 3 레이어 -640 220 0.22
제 4 레이어 -100 100 0.25
상술한 방법을 이용하여 도 4에 도시된 복잡한 구조의 레이어들(L1, L2, L3, L4)로 구성된 제 2 배선층(E)을 도 5에 도시된 것과 같이 단일막구조의 단순한 레이어들(L1', L2', L3', L4')이 적층된 것과 같이 변환하여 웨이퍼의 휨을 예측할 수 있다.
단일막 구조로 변환된 제 2 배선층(E)의 등가 특성값이 얻어지는 것과 같은 방법으로 반도체 장치를 구성하는 모든 레이어를 단일막 구조로 변환하여, 전체 레이어의 기계적 특성값으로부터 웨이퍼의 휨을 예측한다(S4 단계). 웨이퍼의 휨은 기판 상에 단일막으로 이루어진 레이어들을 적층한 다음 레이어들의 기계적 특성값으로부터 웨이퍼의 휨을 예측하는 종래의 시뮬레이션 도구를 사용하여 예측할 수 있다. 예컨대, 변환된 등가 특성값을 Stoney공식에 적용하여 웨이퍼의 휨을 예측할 수 있다.
도 6 및 도 7은 각각 본 발명에 따른 웨이퍼 휨 예측 방법을 적용한 결과와, 실제 반도체 제조공정이 완료된 웨이퍼에서 웨이퍼 휨을 측정한 결과를 비교하기 위한 그래프이다. 도 6은 패턴의 밀도에 따른 본 발명과 실제 웨이퍼의 휨 결과를 관찰하기 위하여 응력이 다른 두 물질로 구성된 단순한 패턴이 형성된 웨이퍼의 휨을 나타낸 그래프이고, 도 7은 공정단계에 따른 본 발명과 실제 웨이퍼의 휨 결과를 나타낸 그래프이다.
도 6에서 채워진 점은 실제 웨이퍼에서 측정한 결과이고, 빈 점은 본 발명에 따른 웨이퍼 휨 측정 결과를 나타낸다. 물질은 A타입과 B타입 두가지 종류의 물질을 사용하였고, 선①, ②, ③, ④은 A타입의 응력 : B타입의 응력이 각각 1Gp:0Gp, 0Gp:1Gp, 1Gp:1Gp, 0.5Gp, 1Gp인 물질이 형성된 웨이퍼의 휨을 나타낸다.
도 6의 그래프에서 보여지는 바와 같이, 실제 웨이퍼에서 웨이퍼의 휨을 측정한 값과 본 발명의 일 실시예에 따라 예측된 웨이퍼의 휨은 오차범위 10% 이내로 거의 일치하고 있음을 알 수 있다. 따라서, 본 발명의 웨이퍼 휨 시뮬레이션 방법은 패턴 밀도가 반영되어 오차 범위 10% 이내의 정확한 웨이퍼 휨 예측을 가능케한다.
레이어의 형성이 완료된 웨이퍼의 패턴 밀도에 따른 웨이퍼 휨의 결과 뿐만 아니라 도 7은 본 발명에 따른 웨이퍼 휨 시뮬레이션이 제조공정이 진행되는 과정에서도 웨이퍼의 휨을 예측할 수 있음을 보여준다. 도 7의 그래프는 실제 반도체 제조공정의 단계별로 실제 측정된 웨이퍼의 휨과 본 발명을 적용하여 예측된 웨이퍼의 휨을 나타낸다. 그래프에서 빈 점은 측정된 웨이퍼의 휨이고, 채워진 점은 본 발명에 따라 예측된 웨이퍼의 휨이다. 도 7의 그래프에서 웨이퍼의 휨은 실제 측정값과 예측된 값이 거의 일치함을 알 수 있다. 따라서, 본 발명은 반도체 제조공정이 완료된 이후의 웨이퍼 휨 뿐만 아니라, 제조공정 과정에서 웨이퍼 휨을 예측하여 이를 보정할 수 있는 공정 기술을 개발하는 것이 가능하다. 또한, 반도체 제조공정 완료 이후에도 웨이퍼 후면 연마 전,후의 기판의 두께를 알 수 있으므로, 연마 전,후의 웨이퍼 휨도 예측할 수 있다.
상술한 것과 같이 본 발명에 따르면, 여러가지 종류의 물질들로 복잡한 구조로 이루어진 반도체 장치를 단일막 구조의 레이어가 적층된 구조로 변환하고, 변환 된 레이어로부터 얻어진 레이어의 기계적 특성값을 웨이퍼의 휨 예측에 사용함으로써, 패턴 밀도가 반영된 웨이퍼 휨 시뮬레이션이 가능하다.
본 발명에 따르면, 공정이 완료된 이후의 웨이퍼의 휨 뿐만 아니라 반도체 제조공정 과정에서도 웨이퍼의 휨 예측이 가능하여, 웨이퍼의 휨을 보정할 수 있는 공정 기술의 개발이 가능하다. 따라서, 웨이퍼의 휨이 보정된 공정 기술을 이용하여 웨이퍼 상에 균일하게 박막 및 패턴을 형성할 수 있다.
본 발명은 복잡한 구조의 패턴을 단일막 형태로 변환하여 기존의 시뮬레이션 도구에 적용하여 웨이퍼 휨을 예측할 수 있기 때문에, 웨이퍼 스케일의 휨 뿐만 아니라 반도체 칩으로 분리된 칩 스케일의 휨도 예측할 수 있다.

Claims (12)

  1. 레이어를 분할하는 단계;
    각 레이어를 구성하는 물질의 구성 비율을 계산하는 단계;
    레이어를 구성하는 물질의 특성값 및 구성 비율로부터 단일물질막으로 치환된 각 레이어의 등가 특성값을 계산하는 단계; 및
    전체 레이어의 등가 특성값으로부터 웨이퍼의 휨을 예측하는 단계를 포함하는 웨이퍼 휨 시뮬레이션 방법.
  2. 청구항 1에 있어서,
    각 레이어를 구성하는 물질의 구성 비율은 레이아웃에 디자인된 면적 비율로부터 계산하는 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  3. 청구항 1에 있어서,
    상기 레이어의 분할하는 단계에서,
    물질의 구성 비율이 불연속적으로 변경되는 수평면을 경계로 수직으로 적층된 다수의 레이어를 분할하는 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  4. 청구항 3에 있어서,
    각 레이어의 두께는 물질의 구성 비율이 불연속적으로 변경되는 수평면들 사 이의 간격인 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  5. 청구항 1에 있어서,
    상기 등가 특성값은 레이어를 구성하는 물질들의 구성비율이 고려된 특성값의 평균인 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  6. 청구항 1에 있어서,
    상기 웨이퍼의 휨을 예측하는 단계에서,
    상기 웨이퍼는 등가 특성값을 가지는 단일물질막으로 이루어진 레이어들이 적층된 웨이퍼로 가정하여 상기 웨이퍼의 휨을 예측하는 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  7. 청구항 1에 있어서,
    상기 웨이퍼의 휨을 예측하는 단계에서,
    웨이퍼의 후면 연마 이전의 웨이퍼의 휨을 예측하는 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  8. 청구항 7에 있어서,
    각 레이어를 구성하는 물질의 구성 비율은 웨이퍼 전면의 칩 및 스크라이브 라인의 레이아웃에 디자인된 면적 비율로부터 계산하는 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  9. 청구항 1에 있어서,
    상기 웨이퍼의 휨을 예측하는 단계에서,
    웨이퍼의 후면 연마 이후의 웨이퍼의 휨을 예측하는 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  10. 청구항 9에 있어서,
    각 레이어를 구성하는 물질의 구성 비율은 웨이퍼 전면의 칩 및 스크라이브 라인의 레이아웃에 디자인된 면적 비율로부터 계산하는 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  11. 청구항 1에 있어서,
    상기 웨이퍼의 휨을 예측하는 단계에서,
    반도체 칩 분할 이후 반도체 칩의 휨을 예측하는 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
  12. 청구항 11에 있어서,
    상기 레이어를 구성하는 구성물질의 비율은 칩의 레이아웃에 디자인된 면적 비율로 부터 계산하는 것을 특징으로 하는 웨이퍼 휨 시뮬레이션 방법.
KR1020050097035A 2005-10-14 2005-10-14 웨이퍼 휨 시뮬레이션 방법 KR100655446B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050097035A KR100655446B1 (ko) 2005-10-14 2005-10-14 웨이퍼 휨 시뮬레이션 방법
US11/580,352 US20070087529A1 (en) 2005-10-14 2006-10-13 Simulation method of wafer warpage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050097035A KR100655446B1 (ko) 2005-10-14 2005-10-14 웨이퍼 휨 시뮬레이션 방법

Publications (1)

Publication Number Publication Date
KR100655446B1 true KR100655446B1 (ko) 2006-12-08

Family

ID=37732607

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050097035A KR100655446B1 (ko) 2005-10-14 2005-10-14 웨이퍼 휨 시뮬레이션 방법

Country Status (2)

Country Link
US (1) US20070087529A1 (ko)
KR (1) KR100655446B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200083050A (ko) * 2018-12-31 2020-07-08 에스케이하이닉스 주식회사 3 차원 반도체 소자의 제조를 위한 웨이퍼-레벨 변형 예측 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7482180B1 (en) 2008-04-29 2009-01-27 International Business Machines Corporation Method for determining the impact of layer thicknesses on laminate warpage
KR102032907B1 (ko) 2013-04-22 2019-10-16 삼성전자주식회사 반도체 소자, 반도체 패키지 및 전자 시스템
CN105868520B (zh) * 2015-01-23 2019-02-01 中芯国际集成电路制造(上海)有限公司 芯片翘曲值的分析方法及芯片的制造方法
US10446423B2 (en) 2016-11-19 2019-10-15 Applied Materials, Inc. Next generation warpage measurement system
JP7188754B2 (ja) * 2019-01-17 2022-12-13 東海光学株式会社 光学製品の反り予測方法及びプログラム
US11953837B2 (en) * 2019-01-18 2024-04-09 Asml Netherlands B.V. Method, substrate and system for estimating stress in a substrate
KR20220015244A (ko) 2020-07-30 2022-02-08 삼성전자주식회사 인터포저의 워피지 예측 방법 및 이를 사용한 반도체 패키지의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349917A (ja) * 1993-06-04 1994-12-22 Hitachi Ltd 応力評価方法および応力評価用試料
JPH11325882A (ja) 1998-05-16 1999-11-26 Horiba Ltd ウェーハフラットネスデータ処理方法
JP2000009553A (ja) 1998-06-26 2000-01-14 Toshiba Corp 薄膜評価装置、薄膜評価方法、半導体シミュレーション装置、半導体シミュレーション方法、薄膜評価プログラムを格納したコンピュータ読み取り可能な記録媒体、及びシミュレーションプログラムを格納したコンピュータ読み取り可能な記録媒体
KR20010092087A (ko) * 2000-03-20 2001-10-24 윤종용 웨이퍼의 치수인자 측정방법 및 그 장치
KR20040107950A (ko) * 2003-06-16 2004-12-23 삼성전자주식회사 웨이퍼 휨 측정 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05308107A (ja) * 1991-07-01 1993-11-19 Sumitomo Electric Ind Ltd 半導体装置及びその製作方法
EP1390691A2 (en) * 2001-05-25 2004-02-25 California Institute Of Technology Determining large deformations and stresses of layered and graded structures to include effects of body forces
JP3995926B2 (ja) * 2001-09-18 2007-10-24 株式会社富士通長野システムエンジニアリング 構造解析プログラム、構造解析方法、構造解析装置および半導体集積回路の製造方法
JP4597691B2 (ja) * 2005-01-31 2010-12-15 富士通株式会社 有限要素法を用いた構造解析方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349917A (ja) * 1993-06-04 1994-12-22 Hitachi Ltd 応力評価方法および応力評価用試料
JPH11325882A (ja) 1998-05-16 1999-11-26 Horiba Ltd ウェーハフラットネスデータ処理方法
JP2000009553A (ja) 1998-06-26 2000-01-14 Toshiba Corp 薄膜評価装置、薄膜評価方法、半導体シミュレーション装置、半導体シミュレーション方法、薄膜評価プログラムを格納したコンピュータ読み取り可能な記録媒体、及びシミュレーションプログラムを格納したコンピュータ読み取り可能な記録媒体
KR20010092087A (ko) * 2000-03-20 2001-10-24 윤종용 웨이퍼의 치수인자 측정방법 및 그 장치
KR20040107950A (ko) * 2003-06-16 2004-12-23 삼성전자주식회사 웨이퍼 휨 측정 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200083050A (ko) * 2018-12-31 2020-07-08 에스케이하이닉스 주식회사 3 차원 반도체 소자의 제조를 위한 웨이퍼-레벨 변형 예측 방법
KR102589791B1 (ko) 2018-12-31 2023-10-13 에스케이하이닉스 주식회사 3 차원 반도체 소자의 제조를 위한 웨이퍼-레벨 변형 예측 방법

Also Published As

Publication number Publication date
US20070087529A1 (en) 2007-04-19

Similar Documents

Publication Publication Date Title
KR100655446B1 (ko) 웨이퍼 휨 시뮬레이션 방법
US6841880B2 (en) Semiconductor device and method of fabricating semiconductor device with high CMP uniformity and resistance to loss that occurs in dicing
US7921401B2 (en) Stress analysis method, wiring structure design method, program, and semiconductor device production method
KR100396900B1 (ko) 반도체 집적 회로의 배선 캐패시턴스 추출 방법 및 이를기록한 기록 매체
TW201112897A (en) Method of processing a cavity of core substrate
US20090140393A1 (en) Wafer scribe line structure for improving ic reliability
JP2001358048A (ja) 半導体装置及びその製造方法
CN101093830A (zh) 具有用作识别标记的符号图案的半导体器件及其制造方法
IL134626A (en) Test structure for metal cmp process control
Chawla et al. Demonstration of a 12 nm-half-pitch copper ultralow-k interconnect process
KR100983457B1 (ko) 집적 회로 검사 방법
CN110008490B (zh) 用于双重区域分割的系统和方法
KR100676606B1 (ko) Ｃｍｐ 공정을 위한 더미 패턴을 형성하는 방법
US6784004B2 (en) Method of determining post-etch offset in exposed-to-embedded overlay
JP3380941B2 (ja) 線幅管理パターンおよびこれを用いた線幅管理方法
McCann et al. Use of birefringence to determine redistribution layer stresses to create design guidelines to prevent glass cracking
CN105990285A (zh) 半导体结构与其制备方法
Ostrowicki et al. A stress-based effective film technique for wafer warpage prediction of arbitrarily patterned films
JPH061795B2 (ja) 多層配線構造体
JP2012028403A (ja) 半導体装置の製造方法
JP2004273962A (ja) 薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置
US20050043839A1 (en) Manufacturing process developing method
DE102019207521B4 (de) Wafer umfassend mehrere Haupt-Chips mit einem Siliziumpufferschutzband außerhalb eines Dichtungsrings einer Kernschaltungsregion des Hauptchips und Verfahren zum Bilden integrierter Schaltungsbaugruppen umfassend die Herstellung mehrerer Haupt-Chips mit Siliziumpufferschutzband
Girardi et al. Response predicting LTCC firing shrinkage: A response surface analysis study
KR100650264B1 (ko) 반도체소자의 금속절연막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8