KR102589791B1 - 3 차원 반도체 소자의 제조를 위한 웨이퍼-레벨 변형 예측 방법 - Google Patents

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Abstract

본 발명은 3 차원 반도체 소자의 제조를 위한 웨이퍼-레벨 변형 예측 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 기판 및 상기 기판 상에 서로 다른 3 방향으로 반복되는 탄성 강체들 사이에 공간을 갖는 구조체를 포함하는 3 차원 반도체 소자의 웨이퍼-레벨 변형 예측 방법으로서, 상기 구조체에 대하여 상기 공간의 적어도 일부를 포함하여 대표 단위 부피 요소를 선정하는 단계; 및 상기 대표 단위 부피 요소 내의 상기 공간을 공기층의 탄성 강체로 취급하여 등가 재료 특성을 산출하는 단계를 포함한다.

Description

3 차원 반도체 소자의 제조를 위한 웨이퍼-레벨 변형 예측 방법{Method of predicting wafer-level deformation for fabricating 3D semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로서, 더욱 상세하게는, 3 차원 반도체 소자의 제조를 위한 웨이퍼-레벨 변형 예측 방법에 관한 것이다.
디지털 카메라, 스마트폰 및 태블릿 PC와 같은 휴대용 디지털 응용 기기들의 수요가 증가하고 종래의 하드 디스크가 SSD(solid-state drives)로 대체되면서, 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 대표적인 3 차원 반도체 소자로서 저비용으로 고집적이 가능한 낸드(NAND) 플래시 메모리 소자가 널리 상용화되고 있다.
상기 낸드 플래시 메모리 소자의 다운 스케일링이 갖는 한계를 극복하기 위해 TCAT(Terabit Cell Array Transistor) 또는 BiCs(bit-Cost Scalable) 구조의 수직형 낸드 셀 어레이를 갖는 낸드 플래시 메모리 소자가 널리 개발 및 응용되고 있다. 상기 3 차원 낸드 플래시 메모리 소자의 기억 용량의 증가가 지속적으로 요구됨에 따라, 메모리 셀 어레이의 적층 단수는 24단에서, 36단, 48단, 64단, 72단, 나아가 96단 이상으로 더욱 증가될 것으로 예측되고 있다.
상기 낸드 플래시 메모리 소자의 용량이 증가할수록 서로 다른 열팽창(CTE) 계수, 박막의 두께, 및 패턴 밀도와 같은 물리적 및 기계적 특성을 갖는 이종의 박막들이 교번하여 수십층 이상으로 적층되어야 하며, 그에 따라 내부 응력이 제조 중의 수직 구조체에 누적되어 다양한 공정 단계에서 상기 수직 구조체의 변형뿐만 아니라 종국적으로는 웨이퍼-레벨의 휘어짐(warpage)과 같은 글로벌 변형(global deformation)이 초래될 수 있다.
상기 웨이퍼-레벨의 변형은 층간 박리, 크랙킹 또는 다른 결함의 생성으로 인한 소자 성능의 저하와 불량을 초래하므로, 반도체 소자의 제조 공정 동안 웨이퍼 레벨의 변형을 최소화하는 것이 바람직하다. 상기 3 차원 낸드 플래시 메모리 소자 또는 다른 3 차원 반도체 소자의 제조 공정에서 발생할 수 있는 웨이퍼-레벨의 변형을 정확히 예측할 수 있다면, 변형 요인을 쉽게 검출할 수 있고, 이를 개선할 수 있는 형상, 재료 또는 공정 조건을 최적화할 수 있으므로 신뢰성 있는 3 차원 반도체 소자 및 이의 제조 방법이 얻어질 수 있다. 3 차원 반도체 소자는 소자의 풋 프린트는 최소화하면서 집적도를 높이는 기술이어서 상기 낸드 플래시 메모리 소자 이외에도 디램과 논리 소자, 또는 디스플레이 소자에서도 광범위하게 연구되고 있어, 이를 제조하기 위한 공정에서 기판의 글로벌 레벨의 변형을 예측하는 기술은 점점 더 중요해지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 신뢰성 있는 3 차원 반도체 소자의 제조를 위하여 다양한 단위 제조 공정에서 발생할 수 있는 웨이퍼-레벨의 변형을 효율적이면서도 정확하게 예측할 수 있는 3 차원 반도체 소자의 제조를 위한 웨이퍼-레벨 변형 예측 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따르면, 기판 및 상기 기판 상에 서로 다른 3 방향으로 반복되는 탄성 강체들 사이에 공간을 갖는 구조체를 포함하는 3 차원 반도체 소자의 웨이퍼-레벨 변형 예측 방법이 제공된다. 상기 웨이퍼-레벨 변형 예측 방법은, 상기 구조체에 대하여 상기 공간의 적어도 일부를 포함하여 대표 단위 부피 요소를 선정하는 단계; 및 상기 대표 단위 부피 요소 내의 상기 공간을 공기층의 탄성 강체로 취급하여 등가 재료 특성을 산출하는 단계를 포함할 수 있다.
상기 공간은 층간 공기층, 트렌치, 및 홈 중 적어도 어느 하나를 포함할 수 있다. 상기 탄성 강체의 해석을 위해 영률, 프아송비 및 열팽창률 중 적어도 어느 하나가 이용될 수 있다.
일 실시예에서, 상기 등가 재료 특성을 산출하는 단계는, 상기 대표 단위 부피 요소에 인장 응력 또는 압축 응력을 인가하는 트랙션 경계 조건을 설정하는 단계; 상기 대표 단위 부피 요소의 수직 변위와 전단 변위를 도출하는 단계; 및 상기 대표 단위 부피 요소의 수직 변형률, 프아송비 및 전단 변형률을 도출하는 단계를 포함할 수 있다. 또한, 상기 등가 재료 특성을 산출하는 단계는, 상기 대표 단위 부피 요소에 소정 온도를 인가하는 온도 경계 조건을 설정하는 단계; 상기 대표 단위 부피 요소의 열 팽창 변위를 도출하는 단계; 및 상기 대표 단위 부피 요소의 열 팽창 계수를 도출하는 단계를 포함할 수도 있다.
일 실시예에서, 입력 변수의 변화가 출력 변수인 상기 기판의 변형률에 주는 영향을 정량화하는 민감도 분석을 수행하는 단계가 더 수행될 수 있다. 상기 민감도 분석을 위한 입력 변수는 영률, 프와송비 및 열팽창률 중 적어도 어느 하나이며, 출력 변수는 최대 변형률 및 최소 변형률 중 적어도 어느 하나를 포함할 수 있다.
상기 3 차원 반도체 소자는 3 차원 낸드 플래시 메모리 소자를 포함할 수 있다. 상기 3 차원 낸드 플래시 메모리 소자는 상기 기판에 수직한 반도체 기둥을 가질 수 있다. 상기 탄성 강체는 실리콘, 실리콘 산화물, 도전층, 및 실리콘 질화물 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 기판 상에 서로 다른 3 방향으로 반복되는 탄성 강체들 사이에 빈 공간을 갖는 구조체를 포함하는 3 차원 반도체 소자에서 상기 빈 공간의 적어도 일부를 포함하여 대표 단위 부피 요소(RVE)를 선정하고, 상기 빈 공간을 매운 공기 층을 낮은 강성을 갖는 탄성 강체로 취급하여 전체 구조의 등가 재료 특성을 산출함으로써, 계산 부하가 감소되어 신속하면서도 신뢰성 있는 웨이퍼-레벨 변형 예측 방법이 제공될 수 있다.
또한, 본 발명의 실시예에 따르면, 대표 단위 부피 요소(RVE)가 구조적으로 완벽히 연결되어 있는 종래의 해석 법과 비교시 나노 단위의 미세 패턴이 무한히 배열되는 3차원 반도체 소자에서 특히 웨이퍼-레벨 전체의 비대칭 변형을 유발하는 셀 영역의 빈 공간에 관한 RVE 기법을 적용함으로써 효율적이고 정확한 웨이퍼-레벨 변형 예측 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼-레벨 변형 예측 방법이 적용될 기판의 일부를 도시한다.
도 2a 및 도 2b는 도 1의 기판 내 각 다이의 소자 영역에 형성된 다양한 3 차원 낸드 플래시 메모리 소자들의 구조를 도시하는 단면 사시도들이다.
도 3은 3 차원 낸드 플래시 메모리 소자의 제조를 위한 단위 공정들에서 웨이퍼-레벨 변형 예측을 위해 적용 가능한 본 발명의 일 실시예에 따른 대표 단위 부피 요소들을 설명하기 위한 공정 그래프이다.
도 4a 내지 도 4h는 도 3의 각 단위 공정을 설명하기 위한 중간 구조체들의 단면도이다.
도 5a 내지 도 5h는 도 4a 내지 도 4h의 단면도들에 각각 대응되는 평면도들이다.
도 6은 본 발명의 일 실시예에 따른 대표 단위 부피 요소(RVE)의 등가 재료 특성을 구하기 위한 순서도이다.
도 7은 3 차원 반도체 소자(좌측도)에 대하여 대표 단위 부피 요소를 통해 x-y-z 방향으로 하나의 탄성 강체로 표현된 등가 모델(우측도)을 도시한다.
도 8은 본 발명의 실시예에 따라 상기 3 차원 반도체 소자의 등가 모델을 얻기 위해 선택된 대표 단위 부피 요소이다.
도 9a 내지 도 9c의 등가 모델 특성들을 도시한다.
도 10은 본 발명의 실시예에 따른 웨이퍼-레벨의 변형 거동을 얻기 위해 웨이퍼의 중심점을 원점으로 하는 방법을 도시한다.
도 11a 내지 도 11c는 정보 저장막 형성 후의 웨이퍼 레벨의 변형을 예측하기 위한 시뮬레이션 결과이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼-레벨 변형 예측 방법이 적용될 기판(Substrate)의 일부를 도시하며, 도 2a 및 도 2b는 도 1의 기판 내 각 다이(Die)의 소자 영역에 형성된 다양한 3 차원 낸드 플래시 메모리 소자들의 구조를 도시하는 단면 사시도들이다.
도 1을 참조하면, 반도체 소자를 형성하기 위한 공정 진행 중 또는 공정이 완료된 기판, 예를 들면, 반도체 웨이퍼에는 적색 점선으로 표시된 것과 같이 칩 영역이 형성되고, 각 칩은 개별화되는(diced 또는 singulated) 직접회로 조각인 다이들을 포함할 수 있다. 각 다이들은 절단 치폭(cutting kerf) 내측으로 슬림(slim) 영역과 소자(Device) 영역을 포함하며, 상기 소자 영역에는 3 차원 반도체 소자들이 형성될 수 있다. 상기 3 차원 반도체 소자로서, 대표적으로 TCAT(Terabit Cell Array Transistor) 구조의 낸드 플래시 메모리 소자와 BiCS(Bit Cost Scalable) 구조의 낸드 플래시 메모리 소자가 형성될 수 있다.
도 2a를 참조하면, 상기 소자 영역에 형성된 TCAT 구조의 3 차원 낸드 플래시 메모리 소자(1000A)가 예시된다. 3 차원 낸드 플래시 메모리 소자(1000A)는 기판(10)에 평행한 x 방향(이하, 제 1 방향이라고도 함) 및 x 방향과 다른 y 방향(이하, 제 2 방향이라고도 함)으로 확장되고 기판(10)에 수직하는 z 방향(이하, 수직 방향이라 함)으로 적층되어 3 차원으로 배열된 복수의 메모리 셀들(M1, M2;...; Mn)을 포함할 수 있다. 일부 실시예에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)은 서로 직교할 수 있다.
기판(10)은 Si 단결정 기판, 화합물 반도체 기판, SOI(silicon on insulator) 기판 및 변형된(strained) 기판과 같은 반도체 기판이거나 세라믹 기판 또는 플렉시블 소자를 구현하기 위한 고분자 기판, 또는 심지어 패브릭층을 포함할 수 있으며, 복수의 층이 적층된 구조일 수도 있다. 기판(10) 내에는 배선이나 콘택을 위한 불순물 영역(10a)이나 메모리 셀의 선택 또는 구동을 위한 트랜지스터와 같은 소자들(미도시)이 형성될 수 있다.
각 메모리 셀(M1, M2;...; Mn)은, 기판(10) 상에 z 방향으로 수직 신장되고, 반도체 채널로서 동작하는 반도체 기둥(20), 반도체 기둥(20)의 적어도 일부를 둘러싸는 제어 게이트(50), 및 반도체 기둥(20)과 제어 게이트(50) 사이의 정보 저장막(40A)을 포함할 수 있다. 반도체 기둥(20)은 다결정질 실리콘 및 In계 또는 Sn계 금속 산화물 재료가 적용될 수 있으며, 단일 재료의 기둥 구조를 가질 수 있다. 반도체 기둥(20)의 z축에 수직한 단면은 원형이며, 다른 실시예에서, 타원형이나 조합된 형태를 가질 수도 있다. 다른 실시예에서, 반도체 기둥(20)은 채널 성능의 향상을 위해 동심 구조로 서로 다른 반도체층으로 다층화되거나 절연막 코어(미도시)와 절연막 코어를 둘러싸며 채널로서 동작하는 얇은 반도체 층으로 구성될 수도 있다.
일 실시예에서, 정보 저장막(40A)은 반도체 기둥(20) 상의 터널링 절연막, 데이터 저장막 및 제어 게이트(50) 측의 블로킹 절연막을 포함하는 다층 스택 구조를 가질 수 있다. 정보 저장막(40A)은, 각 메모리 셀(M1, M2;...; Mn)의 제어 게이트(50)를 둘러싸면서 각 메모리 셀마다 개별화된다. 정보 저장막(40A)은 층간 절연막(30I) 사이로 노출되는 반도체 기둥(20)의 채널 영역과 서로 대향하는 층간 절연막(30I)의 상면과 저면 상으로 연속적으로 증착될 수 있다. 이 경우, 정보 저장막(40A)은 z 축 방향으로 이웃하는 각 레벨의 층간 절연막(30I) 사이에 홈을 정의하게 되고, 상기 홈에는 도전층이 채워져 메모리 셀(M1, M2;...; Mn)의 제어 게이트(50)가 제공될 수 있다. 그 결과, 제어 게이트(50)의 반도체 기둥(20) 측의 계면, 그리고 인접하는 층간 절연막들(30I) 측의 계면은 정보 저장막(40A)에 의해 둘러싸인다.
대표적인 예로서, 정보 저장막(40A)은 상기 터널링 절연막을 위한 실리콘 산화막/상기 데이터 저장막을 위한 실리콘 질화막 또는 플로팅 도전층/상기 블로킹 절연막을 위한 실리콘 산화막을 포함할 수 있다. 다른 실시예에서, 정보 저장막(40A)은 제어 게이트-블로킹 절연막-데이터 저장막-터널링 절연막-채널의 적층 순서로, SONOS(polysilicon-silicon dioxide-silicon nitride-silicon dioxide-Silicon) 구조, SANOS(polysilicon-alumina-silicon nitride-silicon dioxide-Silicon) 구조, TANOS(Tantalum or titanium nitride-alumina-silicon nitride-silicon dioxide-Silicon) 구조, MANOS(metal-alumina-silicon nitride-silicon dioxide-Silicon) 구조, 또는 Be-MANOS(metal-alumina-silicon nitride-Band engineered oxide-Silicon) 구조와 같은 다양한 재료의 적층 구조를 가질 수 있다.
제조 방법 측면에서, 기판(10) 상에 층간 절연막(30I)과 층간 절연막(30I)과 식각 선택비를 갖는 희생막(미도시)을 메모리 스택의 단수만큼 적층된 절연막 스택을 형성하고, 상기 절연막 스택을 관통하며, x축과 y 방향으로 소정 거리만큼 이격된 홀들을 형성한 후 홀들 내에 반도체 기둥(20)을 형성한다. 이후, y 방향으로 배열된 홀들 사이에, zx 방향에 평행한 트렌치 영역을 형성하고, 습식 식각과 같은 식각을 통해 희생막을 제거함으로써 z 방향으로 인접하는 층간 절연막들(30I) 사이로 반도체 기둥(20)의 측부를 노출시킨다. 이후, 층간 절연막들(30I) 사이로 정보 저장막(40A)을 형성하고, 정보 저장막(40A)에 의해 정의된 홈 내에 게이트 전극(50)을 형성한 후, 소자 분리를 위한 소자 분리막(60)을 형성하여 3 차원 낸드 플래시 메모리 소자(1000A)가 형성될 수 있다.
도 2b를 참조하면, 다른 실시예에 따른 BiCS 구조의 3 차원 낸드 플래시 메모리 소자(1000B)가 예시되어 있다. 3 차원 낸드 플래시 메모리 소자(1000B)의 정보 저장막(40B)은 도 2a의 3 차원 낸드 플래시 메모리 소자(1000A)의 정보 저장막(40A)과 구조적으로 차이를 갖는다. 도 2a의 3 차원 낸드 플래시 메모리 소자(1000A)의 정보 저장막(40A)은 각 메모리 셀(M1, M2;...; Mn)의 제어 게이트(50)를 둘러싸면서 각 메모리 셀마다 개별화되지만, 도 2b의 정보 저장막(40B)은 반도체 기둥(20)을 측벽을 따라 z 방향으로 연속적으로 연장되어 각 메모리 셀마다 개별화되지 않고서 반도체 기둥(20)의 채널 영역과 제어 게이트(50) 사이에 정보 저장막(40B)이 배치된다.
제조 공정 측면에서, 도 2b의 3 차원 낸드 플래시 메모리 소자(1000B)는 층간 절연막(30I)과 제어 게이트(50)가 될 도전막이 메모리 셀들의 개수만큼 반복 적층된 스택을 관통하는 홀들의 형성한 후 홀들의 측벽 상에 정보 저장막(40B)을 형성하고, 정보 저장막(40B)이 정의하는 홀 내에 반도체 기둥(20)을 형성함으로써 메모리 셀 구조가 형성되어, 정보 저장막(40B)이 제어 게이트(50) 보다 나중에 형성되는 점에서 도 2a의 3 차원 낸드 플래시 메모리 소자(1000A)와 구별된다.
도 2a 및 도 2b를 참조하여 도시한 3 차원 낸드 플래시 메모리 소자들(1000A, 1000B)은 z 방향으로 수직 배열되는 메모리 셀들(M1, M2;...; Mn)이 동일한 구조로 적층되고, 기판(10)에 평행한 xy 평면 상에서도 동일한 구조로 배열된다. 이와 같이, 3 차원 공간 상에서 소정의 단위 부피가 반복되는 구조를 갖기 때문에 본 발명의 실시예에 따른 대표 단위 부피 요소를 이용한 등가 모델 해석을 통한 웨이퍼-레벨 변형 예측이 가능하다. 3 차원 낸드 플래시 메모리 소자의 다른 공지된 구조로서, VRAT(Vertical-Recess-Array-Transistor), 또는 SMArT(Stacked Memory Array Transistor) 구조도 있으며, 이들 실시예들에서도 메모리 셀들은 기판의 수직 및 수평 방향으로 동일한 구조를 갖도록 배열되어 본 발명의 실시예에 따른 웨이퍼-레벨 변형 예측이 적용 가능하다.
본 발명의 실시예에 따른 웨이퍼-레벨 변형 예측 방법은 이와 같이, z 방향, 나아가 xy 평면 상에서 동일한 구조를 갖는 반도체 메모리 소자에 대한 유한 요소 해석을 통해 각 단위 공정에서 초래되는 웨이퍼-레벨의 휘어짐과 같은 변형을 예측하기 위한 것이다.
이하에서는, 도 2a를 참조하여 개시된 3 차원 낸드 플래시 메모리 소자를 기초로 상기 유한 요소 해석을 위한 본 발명의 실시예에 따른 대표 단위 부피 요소(Representative Volume Element; 이하 RVE라 함)를 결정하는 방법과 이에 기초한 웨이퍼-레벨 변형 예측 방법에 대하여 상세히 설명하기로 한다.
도 3은 3 차원 낸드 플래시 메모리 소자의 제조를 위한 단위 공정들에서 웨이퍼-레벨 변형 예측을 위해 적용 가능한 본 발명의 일 실시예에 따른 대표 단위 부피 요소들(RVE1, RVE2, RVE3)을 설명하기 위한 공정 그래프이며, 도 4a 내지 도 4h는 도 3의 각 단위 공정을 설명하기 위한 중간 구조체들의 단면도이며, 도 5a 내지 도 5h는 도 4a 내지 도 4h의 단면도들에 각각 대응되는 평면도들이다.
먼저, 도 4a 및 도 5a를 참조하면, 3 차원 반도체 소자가 형성될 기판(10)이 제공된다. 기판(10)에는 배선을 제공하기 위한 불순물 영역(10a)이나 트랜지스터와 같은 다양한 구동 소자가 형성될 수 있다. 기판(10) 상에 층간 절연막(30')과 희생막(35')을 교번하여 반복 적층한다. 반복 적층의 회수는 메모리 스트링의 단수를 고려하여 결정될 수 있다. 희생막(35')은 층간 절연막(30')과 식각 선택비를 갖는 재료로 형성될 수 있다. 예를 들면, 층간 절연막(30')이 실리콘 산화물인 경우, 희생막(35')은 실리콘 질화물일 수 있다. 또한, 층간 절연막(30')과 희생막(35')의 두께는 메모리 셀간 간격 및 게이트 전극의 폭 등을 고려하여 결정될 수 있으며, 희생막(35')의 두께가 z 방향으로 이웃하는 층간 절연막(30') 사이의 간격을 결정한다.
도 4b 및 도 5b를 참조하면, 이후, 수직 방향으로 반복 적층된 절연막(30')과 희생막(35')의 스택을 관통하는 반도체 기둥들(20)이 형성된다. 반도체 기둥들(20)을 형성하기 위하여 상기 스택을 관통하는 홀들을 형성하고 홀들을 채우는 반도체 기둥(20)의 형성 공정이 수행될 수 있다. 반도체 기둥(20)은 x-y 방향으로 일정한 간격으로 격자 배열을 가질 수 있으며, 다른 예로서, 폴디드(folded) 배선 구조와 같은 배선 연결 방식에 따라 집적도를 높일 수 있는 방식으로 도 7의 좌측도에 도시된 것과 같이 서로 엇갈리는 형태로 배열될 수도 있다.
반도체 기둥(20)은 다결정질 또는 에피택셜 성장된 실리콘일 수 있다. 전술한 것과 같이, 반도체 기둥(20)은 실리콘/저머늄의 다층 구조 또는 코어 절연체 및 이를 둘러싸는 반도체 층 구조를 가질 수 있지만, 본 명세서에서는, 웨이퍼-레벨 변형 예측을 위한 대표 단위 부피 요소(Representative Volume Element; 이하 RVE라 함)를 설명하기에 충분한 폴리실리콘으로만 이루어진 반도체 기둥을 예시적으로 도시하였다.
도 4c 및 도 5c를 참조하면, 반도체 기둥들(20)이 형성된 기판(10)에 대하여, 절연막(30I)과 희생막(35I)의 적층 구조 내에 제 1 방향(x 방향)과 수직 방향(z 방향)으로 확장된 제 1 트렌치 영역(R1)을 형성한다. 제 1 트렌치 영역(R1)은 제 2 방향(y 방향)으로 정렬된 반도체 기둥들(20) 사이를 분리하고, 이에 의해 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조가 형성된다.
도 4d 및 도 5d를 참조하면, 제 1 트렌치 영역(R1)을 통해 노출된 층간 절연막 패턴들(30I)과 희생막 패턴들(35I)의 적층 구조에서 희생막 패턴들(35I)을 선택적으로 제거한다. 이때, 희생막 패턴들(35I)과 절연막 패턴들(30I)의 식각 선택비를 이용하여, 예를 들면, 습식 식각에 의해 희생막 패턴들(35I)만이 선택적으로 제거될 수 있다. 그 결과, z 방향으로 소정 간격으로 이격되어 반복 적층된 층간 절연막 패턴들(30I) 및 층간 절연막 패턴들(30I)을 관통하는 반도체 기둥들(20)을 포함하는 제 1 중간 구조체(SS1)가 제공될 수 있다. 제 1 중간 구조체(SS1)의 적층된 절연막 패턴들(30I) 사이로 반도체 기둥(20)의 측벽(SW)이 노출되는 셀 공간들(CE)이 형성될 수 있다. 이러한 구조를 마카로니 구조라고도 한다.
도 3과 함께 도 4d 및 도 5d를 참조하면, 3 차원 낸드 플래시 메모리 소자를 제조하기 위해, z 방향으로 소정 간격으로 이격되어 반복 적층된 층간 절연막들(30I) 및 층간 절연막들(30I)을 관통하는 반도체 기둥들(20)을 포함하는 제 1 중간 구조체(SS1)로부터 본 발명의 일 실시예에 따른 제 1 대표 단위 부피 요소(RVE1)를 선정할 수 있다. 제 1 대표 단위 부피 요소(RVE1)는 도 4d 및 도 5d에 점선 영역으로 표시한 것과 같이 반도체 기둥들(20), 층간 절연막들(30I), 층간 절연막들(30I) 사이의 공간과 마카로니 구조들 사이의 공간을 포함한다. 이들 공간은 공기층이며, 본 발명에서는 이들 공기층이 등가 모델 해석을 위해 일정한 부피의 탄성 강체(solid body structure)로서 취급되어 제 1 대표 단위 부피 요소(RVE1)를 구성하고 등가 모델을 산출한다.
제 1 공정(S10)에서, 상기 제 1 대표 단위 부피 요소(RVE1)은 제 1 중간 구조체(SS1)에 정보 저장막(40)을 형성하기 위해 상온(RT)에서 정보 저장막 형성 온도(T1)까지 가열된다. 이후, 정보 저장막 형성 온도(T1)가 유지되는 동안, 제 1 중간 구조체(SS1)에 정보 저장막(40)이 형성된다. 정보 저장막(40)은 우수한 단차 피복성을 갖는 박막 형성 공정, 예를 들면, 화학기상증착 또는 원자층증착 공정을 통해 예를 들면, 500 ℃ 이상의 정보 저장막 형성 온도(T1)에서 형성될 수 있다. 정보 저장막(40)이 형성된 제 1 중간 구조체(SS1)는 다시 상온으로 냉각된다. 제 1 중간 구조체(SS1)에 정보 저장막(40)이 형성된 구조를 갖는 기판에 대해 제 1 웨이퍼 레벨 변형 예측을 위한 시뮬레이션(WPG1)이 수행될 수 있다. 제 1 웨이퍼 레벨 변형 예측을 위한 시뮬레이션(WPG1)은 제 1 대표 단위 부피 요소(RVE1)와 정보 저장막(40; ONO layer)이 형성된 제 1 대표 단위 부피 요소(RVE1')를 이용하여 수행될 수 있다.
도 4e 및 도 5e를 참조하면, 셀 공간들(CE)이 형성된 제 1 중간 구조체(SS1) 상에 전술한 제 1 공정(S10)에 의해 정보 저장막(40)이 형성된다. 정보 저장막(40)은, 도 2a를 참조하여 설명한 것과 같이 반도체 기둥(20)의 측벽으로부터 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 일부 실시예에서는, 반도체 기둥(20) 상의 정보 저장막(40)을 제거할 수 있다.
도 3과 함께, 도 4f 및 도 5f를 참조하면, 정보 저장막(40)이 형성된 셀 공간들(CE)의 적어도 일부를 채우는 도전막(50')을 형성하여 제 2 중간 구조체(SS2)를 형성하는 제 2 공정(S20)이 수행된다. 도전막(50')의 형성 공정은 도전막(50')의 형성 온도(T2)인 비제한적 예로서, 300 ℃에서 수행될 수 있다. 도전막(50')은 비제한적 예로서 텅스텐(W)을 포함할 수 있다. 텅스텐(W)은 하나의 예시일 뿐 다른 적합한 게이트 전극을 형성하기 위한 도전층이 형성될 수도 있다.
텅스텐(W)의 형성이 완료되면, 기판(10)은 다시 상온(RT)로 냉각될 수 있다. 제 2 공정(S20)에 따른 웨이퍼 변형 거동을 예측하기 위하여 제 2 대표 단위 부피 요소(RVE2)가 선정될 수 있다. 제 2 대표 단위 부피 요소(RVE2)도 텅스텐(W) 사이의 에어갭(AG)을 포함하여 선정되고, 에어갭(AG)은 공기층으로서 탄성 강체로서 취급되어 등가 모델이 산출되어 제 2 웨이퍼 레벨 변형 예측을 위한 시뮬레이션(WPG2)이 수행될 수 있다.
도 3과 함께, 도 4g 및 도 5g를 참조하면, 도전막(50')이 형성된 기판(10)에 대하여 도전막(50')을 개별화하여 제 3 중간 구조체(SS3)가 제공하기 위한 제 3 공정이 수행될 수 있다(S30). 개별화 공정은 상온(RT)에서 식각 공정을 통해 수행될 수 있다. 도전막(50')의 개별화를 통하여 제어 게이트 전극(50)이 형성될 수 있다. 상기 개별화 공정은, 제 1 방향(x 방향) 및 수직 방향(z 방향)으로 확장된 제 2 트렌치 영역(R2)을 형성하는 단계에 의해 수행될 수 있다. 제 3 공정(S30)에 따른 웨이퍼 변형 거동을 예측하기 위하여 제 3 대표 단위 부피 요소(RVE3)가 선정될 수 있다. 제 3 대표 단위 부피 요소(RVE3)를 이용하여 전체 등가 모델을 구함으로써 기판에 대해 제 3 웨이퍼 레벨 변형 예측을 위한 시뮬레이션(WPG3)을 수행할 수 있다.
이후, 도 4h 및 도 5h를 참조하면, 제 2 트렌치 영역(R2)를 채우는 소자 분리막(60)에 의해 제 3 중간 구조체(SS3)가 제공된다. 소자 분리막(60)에 의해 제 2 방향(y 축 방향)으로 메모리 스트링들 사이의 전기적 분리가 달성되고, 비제한적 예시로서 게이트 올 얼라운드 구조를 갖는 메모리 셀들이 완성된다.
도 4d, 도 4e, 도 4f, 및 도 4g, 그리고 도 5d, 도 5e, 도 5f, 도 5g를 참조하여 설명한 것과 같이, 각 공정(S10, S20, S30)에서의 점선으로 표시된 것이 각 공정 단계에서의 유한 해석을 위한 제 1 내지 제 3 대표 단위 부피 요소들(RVE1, RVE2, RVE3)이다. 이들 대표 단위 부피 요소들(RVE1, RVE2, RVE3)은 웨이퍼-레벨 변형 거동을 예측하기 위하여, 각 단위 공정의 결과물인 중간 구조체(SS1, SS2, SS3)에서 빈공간, 예를 들면, 층간 사이의 공간, 트렌치 내 공간, 박막과 박막 사이의 홈 및 에어갭과 같은 공간을 포함하여 선택된 단위 영역 패턴이다.
구체적으로, 제 1 대표 단위 부피 요소(RVE1)는 y 축 방향으로 인접하는 마카로니 구조를 갖는 제 1 중간 구조체들(SS1) 사이의 공간과 z 측 방향으로 인접하는 층간 절연막들(30I) 사이의 빈 공간을 포함한다. 제 1 대표 단위 부피 요소(RVE1)에 정보 저장막(40)이 부가된 구조는 새로운 대표 단위 부피 요소로 정의하지 않고, 참조 부호 RVE1'로 표시하였다. 제 2 대표 단위 부피 요소(RVE2)는 y 축 방향으로 교호하여 적층된 층간 절연막(30I) 사이의 공간을 게이트 전극(50)을 형성하기 위한 도전층(50')이 일부 채워지면서 형성된 홈들을 갖는 제 2 중간 구조체(SS2)에서 상기 홈을 포함하여 선택된다. 제 3 대표 단위 부피 요소(RVE3)는 y 축 방향으로 교호하여 적층된 층간 절연막(30I)과 게이트 전극(50)의 적층 구조가 y 축 방향으로 빈 공간을 두고 서로 인접하는 제 3 중간 구조체(SS3)에서 상기 빈 공간을 포함하여 선택된다. 이들 빈 공간들은 표 2 에서와 같이 구체적 물성을 갖는 탄성 강체로 취급되어 각 중간 구조체들의 등가 모델을 산출하는데 이용된다.
도면들을 참조하여 개시된 것과 같이, 상기 빈 공간들은 단위 공정 동안이나 단위 공정 사이에 발생하는 공기 층 영역이며, 단위 공정들마다 서로 다른 물성을 갖는 재료층이 추가되거나 교체됨으로써 수직 반도체 중간 구조체가 변경되고 공정 온도가 변화하면서 웨이퍼-레벨의 변형이 유도될 수 있다. 표 1은 본 발명의 일 실시예에 따른 웨이퍼 레벨의 변형 거동 해석을 위해 각 대표 단위 부피 요소들을 구성하는 구성 재료들의 물성 값을 나타낸다.
재료
(참조부호)		 Bulk Modulus
(K) [GPa]		 Shear Modulus
(G) [GPa]		 CTE(α)
[10-6/℃]		 Young’s Modulus
(E) [GPa]		 Poisson’s Ratio
(υ) [-]
반도체 기둥 (20) 122.72 63.28 2.6 162 0.28
산화막(30I) 33 28.2 0.5 65.84 0.17
텅스텐 (50) 299 141 4.6 365.54 0.30
실리콘(10) 122 63 3 161.24 0.28
질화막(60) - 3.15 390 0.30
표 1의 물성 값들 중 영률(Young's Modulus)과 프아송비(Poisson's Ratio)는 물성 값을 이용하여 계산된 값이다. 영률과 프아송비는 아래 수학식 1과 수학식 2에 의해 각각 계산되었다.
도 6은 본 발명의 일 실시예에 따른 대표 단위 부피 요소(RVE)의 등가 재료 특성을 구하기 위한 순서도이다. 전술한 구성 재료들에 가상의 인장 또는 압축 응력을 인가하는 트랙션 경계 조건을 설정하고, 이로부터 수직 변위와 전단 변위를 도출하고, 이로부터 수직 변형률, 프아송 비 및 전단 변형률을 도출한다. 유사하게 전술한 재료들에 소정 온도를 인가하는 온도 경계 조건을 설정하고, 이로부터 열 팽창 변위를 도출하고 이로부터 열 팽창 계수를 도출할 수 있다. 이와 같이 얻어진 수직 변형률, 프아송 비, 전단 변형률 및 열 팽창 계수를 이용하여 대표 단위 부피 요소(RVE)의 등가 재료 특성을 도출할 수 있다. 또한, 대표 단위 부피 요소(RVE)로부터 전체 기판 상에 형성된 3 차원 구조의 반도체 소자의 구조를 단일한 등가 재료로 대체할 수 있다.
도 7은 3 차원 반도체 소자(좌측도)에 대하여 대표 단위 부피 요소를 통해 x, y, z 방향으로 하나의 탄성 강체로 표현된 등가 모델(우측도)을 도시하며, 도 8은 본 발명의 실시예에 따라 상기 3 차원 반도체 소자의 등가 모델을 얻기 위해 선택된 대표 단위 부피 요소(RVE)이다.
도 7 및 도 8을 참조하면, 등가 모델은 x, y, 및 z 방향으로 단일한 탄성 강체로 해석되는 구조체이다. 상기 등가 모델은 탄성 강체(solid body structure)가 존재하지 않는 빈 공간, 예를 들면, 전술한 도면들을 참조하여 설명한 것과 같이, 제 1 대표 단위 부피 요소(도 4d 및 도 5d의 RVE1)와 같이, z 방향으로의 층간 절연막들 사이의 빈 공간이나 y 방향으로 일정 간격으로 이격된 트렌치와 같은 공기 갭을 해석을 위한 구성 요소로 취급되어 탄성 강체로서 계산된다. 예시적인 경계 조건으로서, 대표 단위 부피 요소(RVE)의 변들(Face1, Face2)에 각각 x 방향과 y 방향으로 인장 응력과 압축 응력을 인가하여 변위를 측정함으로써 RVE의 영률, 프와송비, 열팽창률을 얻을 수 있다. 대표 단위 부피 요소(RVE)가 최소 부피를 가질 때, 시뮬레이션의 정확도와 경계 효과(boundary effect)가 감소될 수 있다.
표 2는 상기 빈 공간이나 트렌치들에 존재하는 공기층을 탄성 강체로 가정하여 열팽창률, 영률 및 프아송비를 계산한 것이다. 공기층의 열 팽창률, 영률 및 프아송비는 밀폐된 부피 공기의 물성이라기 보다는 개방된 영역의 공기층을 비교적 낮은 강도를 갖는 탄성 강체(solid body structure)로 해석하여 팽창률, 영률 및 프아송비를 얻는다.
CTE
[1/℃]		 Young’s Modulus (E) [MPa] Poisson’s Ratio
(ν)
공기층 10-20 0.01 0.49
일 실시예에서, 본 발명의 실시예에 따른 대표 단위 부피 요소들의 분석을 위한 각 방향으로의 전체 변형을 제한하기 위하여, 각 대칭되는 면들의 자유도를 와 같은 식에 의해 제한할 수 있다. 일 실시예에서, 다중점 제한(multi-point constraints; MPC)이 적용될 수 있다. MPC 방정식은 아래 수학식 3에 기재된 것과 같으며, ABAQUS Python 스크립트의 방정수학식 함수(equation function)을 이용하여 세워질 수 있다.
수학식 3에서, P, Q, 및 R은 각각 노드 수자들이고, i, j, 및 k 는 자유도를 나타낸다. 는 상기 노드들의 상대적 움직임의 계수이고, 는 더미 노드에 적용되는 소정 값을 나타낸다. 본 발명의 실시예에 따른 예측 방법을 위해 상기 수학식 3을 적용하면, 아래 수학식 4와 같이 표시될 수 있다.
수학식 4에서, u, v, 및 w 는 각각 제 1 내지 제 3 방향으로의 변위를 나타낸다. 노드들 P 및 Q는 RVE 모델과 반대쪽에서 동일 선상에 위치한다. 마지막으로, 트랙션 경계 조건(traction boundary condition)과 소정 범위의 온도가 수학식 5 및 수학식 6으로 나타낸 것과 같이 등가 모델을 얻기 위해 필요하다.
수학식 5에서, 및 각각 양의 방향과 음의 방향으로 인가되는 응력들을 나타낸다. 또한, 는 양의 방향의 표면과 음의 방향 표면의 수직 벡터를 나타낸다.
수학식 6에서, 는 초기 온도, 최종 온도 및 실온(25 ℃)을 각각 나타내며, t는 시간을 나타낸다.
전술한 식들에 표 1과 표 2의 물성 값을 대입하여, 본 발명의 실시예에 따른 위 방정식들로 이루어진 RVE 모델을 해석하면, 도 9a 내지 도 9c의 등가 모델 특성들과 표 3과 같은 대표 단위 부피 요소의 물성 값이 얻어질 수 있다.
방향 Young's modulus
[GPa]		 CTE
[10-6/℃]		 방향 Poisson's ratio Shear modulus
[GPa]
1 0.908×10-3 0.49 12 7.58 × 10-6 19.45
21 0.33
2 39.32 1.57 23 0.11 25.78
32 0.16
3 59.10 2.64 13 4.77 × 10-6 25.63
31 0.31
각 구성 재료들은 등방 탄성 특성(isotropic elastic properties)을 갖지만, 이로부터 얻어진 RVE의 등가 재료 특성은 직교이방 탄성 특성(orthotropic elastic properties)을 나타낸다. 상기 RVE의 직교이방 탄성 특성은 여러가지 원인에 기인할 수 있다. 예를 들면, 대표 단위 등가 요소(RVE)의 각 1 내지 3 방향의 길이가 서로 다르기 때문에 직교이방 탄성 특성이 나타날 수 있다. 또한, 본 발명의 실시예에 따른 대표 단위 등가 요소(RVE)는 각 길이 방향에 따른 재료들의 부피 분율을 고려할 때, 다른 방향에 비하여 y 방향에 대해서 거의 0인 모듈러스를 갖는 에어 갭의 부피 분율이 다른 방향에 비하여 더 크기 때문에, 그 결과, x 방향으로의 영율이 다른 방향에 비하여 더 작기 때문에 직교이방 탄성 특성을 나타낼 수 있다.
마지막으로, 등가 재료의 구성 방정식(constitutive equation)은 아래 수학식 7과 같이 나타낼 수 있다.
직교이방 재료 특성은 탄성 텐서가 안정된 대칭성을 가져야 하므로 아래 수학식 8의 방정식(또는 안정 조건)을 만족하여야 한다.
또한, 양의 유한 직교이방성 강성 매트릭스를 만족하기 위해서 다음의 수학식 9에 따른 조건이 만족되어야 한다.
표 4는 직교이방 재료 특성의 안정 특성을 고려한 결과 값들이다. 안정 조건들 사이의 차이는 거의 0에 가까워서 등가 재료 특성은 유효함을 알 수 있고 본 시뮬레이션에 적용되기에 타당하다.
8.35 × 10-3 8.39 × 10-3 5.25 × 10-5 5.25 × 10-3 4.47 × 10-5 2.71 × 10-3
4.47 × 10-5 ~ 0 9.03 × 10-5
본 발명의 실시예에 따른 대표 단위 부피 요소를 이용한 해석을 적용하여 실제 각 중간 구조체를 갖는 웨이퍼에 열처리와 같은 공정이 적용되었을 때의 웨이퍼-레벨 변형의 예측과 실제 평가가 아래와 같이 수행되었다.
경계 조건은 각 공정 동안이나 이후의 웨이퍼 변형, 즉 휘어짐을 예측하기 위하여 설정되었다. 상기 공정은 예시적으로 도 4d 및 도 5d에 도시된 제 1 중간 구조체(SS1)를 도 3에 도시한 것과 같이 실온(RT)에서 정보 저장막 형성 온도(T1), 즉, 550 ℃까지 선형적으로 온도를 승온시킨 후 일정 시간 유지하여 가열하고, 상기 일정 온도가 유지되는 동안, 정보 저장막(40)을 제 1 중간 구조체(SS1) 상에 형성하는 공정이다. 이후, 제 1 중간 구조체(SS1)에 정보 저장막(40)이 형성되면, 도 4e 및 도 5e의 중간 구조체가 얻어지며, 이는 실온까지 냉각될 수 있다. 웨이퍼나 상기 웨이퍼 상에 형성된 3 차원 플래시 메모리 소자는 기하학적으로 대칭이며, 이러한 대칭 조건들을 x 축 및 y 축 방향에 적용하여 계산을 위한 부하를 감소시킬 수 있다.
도 10은 본 발명의 실시예에 따른 웨이퍼-레벨의 변형 거동을 얻기 위해 웨이퍼의 중심점을 원점으로 하는 방법을 도시하며, 도 11a 내지 도 11c는 정보 저장막 형성 후의 웨이퍼 레벨의 변형을 예측하기 위한 시뮬레이션 결과이다. 도 11a는 전체 웨이퍼 변형, 도 11b는 x 축 방향으로의 웨이퍼 변형, 그리도 도 11c는 y 축 방향으로의 웨이퍼 변형의 결과를 도시한다.
도 10을 참조하면, 전술한 등가 재료 특성 및 경계 조건을 이용하여 웨이퍼의 중심점을 고정하고 웨이퍼-레벨의 시뮬레이션이 수행되었다. 웨이퍼의 상면이 수축되고 웨이퍼의 저면이 인장되어 웨이퍼가 오목하게 변형되는 것을 양의 휘어짐(+ WPG)으로 정의하고, 반대로 웨이퍼가 볼록하게 변형되는 것을 음의 휘어짐(- WPG)으로 정의하였다.
도 11a 내지 도 11c를 참조하면, 본 발명의 일 실시예에 따른 웨이퍼-레벨 예측 방법에 의해 산출된 변형은 안장(saddle) 형상의 변형으로 나타날 수 있다. x 축 방향과 y 축 방향의 변형은 각각 음의 휘어짐과 양의 휘어짐을 각각 나타낸다. 고온 공정인 정보 저장막의 형성 공정 동안, 전체 웨이퍼에 걸쳐 열 응력과 변형이 일어나고, 이것은 수학식 10에 의해서 변형이 계산될 수 있다.
여기서, 은 열 응력(thermal stress)이고, 는 열 변형(thermal strain)이고, 은 영률(Young's modulus)이고, 는 열팽창률(thermal expansion coefficient)이며, 는 박막 형성 온도(T1)과 실온(RT)의 온도 차이이다. 일반적으로, 기판의 두께(ts)와 기판 상에 형성되는 반도체 재료의 중간 구조체의 두께(tf)를 비교할 때, 상부 층인 반도체 재료의 중간 구조체들의 두께가 하부 층인 기판의 두께보다 작다.
일 실시예에서, 기판 상에 형성되는 박막의 두께(tf)가 기판의 두께(ts) 보다 작기 때문에, 변형 거동을 간단화하기 위해 본 발명의 실시예에 따른 웨이퍼 변형의 예측에 스토니 방정식(Stoney's equation)이 적용될 수 있다. 수학식 11은 스토니 방정식이 적용된 온도에 다른 내부 응력을 계산하기 위한 식이다.
여기서, ,, 는 각각 영률, 프아송비, 및 기판의 두께를 나타낸다. 는 중간 구조체인 박막의 두께이고, 및는 각각 정보 저장막(40)의 형성 이전(도 4d 및 도 5d 참조)과 형성 이후(도 4e 및 도 5e 참조)의 웨이퍼의 곡률을 나타낸다.
표 5는 본 발명의 예측 방법에 의해 계산된 결과 값과 실제 측정된 결과 값을 도시한다.
X 축 방향 변형(㎛) Y 축 방향 변형(㎛)
실제 측정값 -197.4 28.0
실시예 -175.0 22.8
표 5를 참조하면, 실시예에 따라 예측된 변형의 값은 실제 측정 값과 거의 유사함을 확인할 수 있다. 이로부터 본 발명의 실시예에 따르면, 빈 공간을 실제 대표 단위 구성 요소의 일부에 포함시켜 소정의 물성을 갖는 탄성 강체로 해석함으로써 다양한 재료와 복잡한 구조를 가지면서, x, y, z 축 방향으로 규칙적인 형상을 갖는 3 차원 반도체 구조를 하나의 등가 모델로 변환시켜 신뢰성있는 웨이퍼-레벨 변형을 예측할 수 있음을 알 수 있다. 도 8에 도시된 것과 같이 판상의 대표 단위 구성 요소로부터 z 방향으로 연장된 연속적 구조의 해석이 가능하며, 이로부터 얻어진 등가 모델은 복잡한 형상을 갖는 3 차원 반도체 소자가 형성된 기판의 응력에 따른 변형 거동을 효율적으로 예측하도록 한다.
다른 실시예에서, 민감도 분석(sensitivity analysis)이 더 수행될 수 있다. 민감도 분석은 입력 변수의 변화가 기판의 휘어짐에 어느 정도의 영향을 주는지 정량화하여 어떠한 변수를 조절하는 것이 기판의 휘어짐을 방지하는데 도움을 주는지 예측할 수 있도록 한다. 민감도(sensitivity)는 수학식 12와 같이 정량화될 수 있다.
민감도 분석을 위하여, 입력 변수는 기준 값에서 약 소정 범위 %, 예를 들면, 20 % 내지 60 % 정도, 바람직하게는 50% 내에서 선택될 수 있다. 이때 기준 값은 등가 재료 특성에 의해 결정될 수 있다. 일반적으로, 상기 입력 변수들은 기준 값의 10 %의 범위 내에서 바뀐다. 그러나, 기하학적 특성과 물질 특성은 너무 작은 값이어서 거동을 조사하기 위해서는 예를 들면, 20 % 내지 60 % 정도까지 변화시키고, 시뮬레이션을 수행하여 출력 변수의 응답 특성을 모니터링하는 것이 유효한 민감도 분석을 위해 바람직하다.
입력 변수로서, 3 종류의 기계적 특성들, 즉, 영률, 프와송비 및 전단 모듈러스와 단일 종류의 열적 특성, 즉 열팽창률 중 적어도 어느 하나를 선택할 수 있다. 출력 변수로서, 최대 변형률(= +WPGmax) 및 최소 변형률(= -WPGmin)이 선택될 수 있다. 모든 결과는 값의 크기나 차원에 상관없이 쉽게 비교될 수 있도록 정규화될 수 있다. 표 6은 본 발명의 일 실시예에 따른 민감도 분석 결과를 나타내는 표이다.
입력 변수 최대 변형
(+WPGmax)		 최소 변형
(-WPGmin)
기계적 특성값 영률 E 1 0.226 0.420
E 2 0.226 0.025
E 3 0 0
프아송비 0.115 0.100
0 0
0 0
전단
모듈러스		 G 12 0 0
G 13 0 0.004
G 23 0 0.006
열적
특성값		 열 팽창률 α 1 0.240 0.409
α 2 0.194 0.036
α 3 0 0
표 6을 참조하면, 1- 및 2- 방향의 영률이 최대 변형에 최대 민감도를 갖는 것을 확인할 수 있다. 열 팽창률의 경우에는 α1 이 최대 변형과 최소 변형에 주요한 영향을 주는 것을 확인할 수 있다. 최소 변형에 있어서는, 단지 1 방향 영률과 열적 팽창률이 최대 영향을 준다. 또한, 1-2 방향의 프와송비는 최대 변형과 최소 변형에 거의 영향을 주지 못한다. 표 6의 최대 변형과 최소 변형의 절대 값을 비교하면, 최소 변형의 절대 값이 최대 변형의 절대 값보다 6 배 정도 더 크다. 그러므로, 최대 변형을 위해서는 제 1 방향 특성과 제 2 방향 특성이 비슷한 민감도를 갖는다 하더라도, 제 1 방향 특성, 즉 (E1, α1)이 2 방향 특성보다 더 중요한 변수임을 알 수 있다.
영률과 달리, 전단 효과는 모든 방향에 있어 웨이퍼 변형에 우세한 요인이 아니다. 이는 웨이퍼 변형의 주요 원인이 열 응력/변형과 수직 응력/변형임을 의미한다. 제 3 방향 특성들에서는 모든 민감도들이 거의 0이거나 매우 작은 것도 중요하다. 제 3 방향의 두께 또는 길이는 다른 방향의 두께 또는 길이에 비하여 매우 작아서 기판 상에 형성된 구조체는 하나의 얇은 평판으로 고려될 수 있으며, 이 경우 3 차원 낸드 플래시를 갖는 기판은 평면 응력(plane stress) 하에 있다고 지칭할 수 있다. 이 경우 경도 매트릭스(stiffness matrix)의 차원과 계산은 더욱 단순화될 수도 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (11)

  1. 기판 및 상기 기판 상에 서로 다른 3 방향으로 반복되는 탄성 강체들 사이에 공간을 갖는 구조체를 포함하는 3 차원 반도체 소자의 웨이퍼-레벨 변형 예측 방법으로서,
    상기 구조체에 대하여 상기 공간의 적어도 일부를 포함하여 대표 단위 부피 요소를 선정하는 단계; 및
    상기 대표 단위 부피 요소 내의 상기 공간을 공기층의 탄성 강체로 취급하여 등가 재료 특성을 산출하는 단계를 포함하고,
    상기 등가 재료 특성을 산출하는 단계는,
    상기 대표 단위 부피 요소에 인장 응력 또는 압축 응력을 인가하는 트랙션 경계 조건을 설정하는 단계;
    상기 대표 단위 부피 요소의 수직 변위와 전단 변위를 도출하는 단계; 및
    상기 대표 단위 부피 요소의 수직 변형률, 프아송비 및 전단 변형률을 도출하는 단계를 포함하는 웨이퍼-레벨 변형 예측 방법.
  2. 제 1 항에 있어서,
    상기 공간은 층간 공기층, 트렌치, 홈 및 에어갭 중 적어도 어느 하나를 포함하는 웨이퍼-레벨 변형 예측 방법.
  3. 제 1 항에 있어서,
    상기 탄성 강체의 해석을 위해 영률, 프아송비 및 열팽창률 중 적어도 어느 하나가 이용되는 웨이퍼-레벨 변형 예측 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 등가 재료 특성을 산출하는 단계는,
    상기 대표 단위 부피 요소에 소정 온도를 인가하는 온도 경계 조건을 설정하는 단계;
    상기 대표 단위 부피 요소의 열 팽창 변위를 도출하는 단계; 및
    상기 대표 단위 부피 요소의 열 팽창 계수를 도출하는 단계를 포함하는 웨이퍼-레벨 변형 예측 방법.
  6. 제 1 항에 있어서,
    입력 변수의 변화가 출력 변수인 상기 기판의 변형률에 주는 영향을 정량화하는 민감도 분석을 수행하는 단계를 더 포함하는 웨이퍼-레벨 변형 예측 방법.
  7. 제 6 항에 있어서,
    상기 민감도 분석을 위한 입력 변수는 영률, 프와송비 및 열팽창률 중 적어도 어느 하나이며, 출력 변수는 최대 변형률 및 최소 변형률 중 적어도 어느 하나를 포함하는 웨이퍼-레벨 변형 예측 방법.
  8. 제 1 항에 있어서,
    상기 3 차원 반도체 소자는 3 차원 낸드 플래시 메모리 소자를 포함하는 웨이퍼-레벨 변형 예측 방법.
  9. 제 8 항에 있어서,
    상기 3 차원 낸드 플래시 메모리 소자는 상기 기판에 수직한 반도체 기둥을 갖는 웨이퍼-레벨 변형 예측 방법.
  10. 제 1 항에 있어서,
    상기 탄성 강체는 실리콘, 실리콘 산화물, 도전층, 및 실리콘 질화물 중 적어도 어느 하나를 포함하는 웨이퍼-레벨 변형 예측 방법.
  11. 기판 및 상기 기판 상에 서로 다른 3 방향으로 반복되는 탄성 강체들 사이에 공간을 갖는 구조체를 포함하는 3 차원 반도체 소자의 웨이퍼-레벨 변형 예측 방법으로서,
    상기 구조체에 대하여 상기 공간의 적어도 일부를 포함하여 대표 단위 부피 요소를 선정하는 단계; 및
    상기 대표 단위 부피 요소 내의 상기 공간을 공기층의 탄성 강체로 취급하여 등가 재료 특성을 산출하는 단계를 포함하고,
    상기 등가 재료 특성을 산출하는 단계는,
    상기 대표 단위 부피 요소에 소정 온도를 인가하는 온도 경계 조건을 설정하는 단계;
    상기 대표 단위 부피 요소의 열 팽창 변위를 도출하는 단계; 및
    상기 대표 단위 부피 요소의 열 팽창 계수를 도출하는 단계를 포함하는 웨이퍼-레벨 변형 예측 방법.
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