TW201626549A - 深溝式半導體裝置的製造方法以及深溝式半導體裝置 - Google Patents
深溝式半導體裝置的製造方法以及深溝式半導體裝置 Download PDFInfo
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Abstract
本範例實施例大致上是關於一種半導體裝置的製造方法，包括：於一基板上形成交錯之絕緣層以及導電層的起始堆疊、辨識用於起始堆疊的多個位元線位置以及字元線位置，其中包括一第一位元線位置以及一第一字元線位置、自起始堆疊形成第一位元線位置中的位元線之垂直排列，此位元線之垂直排列具有相對的側壁。此方法更包括藉由形成一薄導電層於相對之側壁的所選部分上，來形成一字元線，相對之側壁的所選部分係位於第一字元線位置中。於形成字元線的步驟中更包括沉積鄰近於各個薄導電層的導電材料，此沉積的導電材料直接與薄導電層接觸。
Description
本公開大致上是有關於一種半導體裝置，具體來說，是有關於半導體裝置中包括三維(three-dimensional, 3D)環繞式閘極(Gate-All-Around, GAA)垂直閘極(Vertical Gate, VG)結構的半導體結構，以及這類半導體結構以及裝置的製造方法。
為了在較小的區域中達到較大的儲存容量，並且降低每個位元的成本，半導體裝置製造商對於進一步減少半導體結構與裝置之臨界尺寸有日漸增長的需求。舉例來說，已漸增地應用使用薄膜電晶體(Thin Film Transistor)技術、電荷陷捕記憶體(charge trapping memory)技術以及交叉點陣列(cross-point array)技術之三維(Three-dimensional, 3D)半導體裝置，以達到半導體製造商所需之上述需求。半導體技術中的近來發展已包括製造3D垂直通道(Vertical Channel, VC)NAND結構或3D垂直閘極(Vertical Gate, VG)NAND結構的垂直結構。
儘管製造半導體裝置的近來發展，藉由本發明可以認識到製造三維(Three-dimensional, 3D)半導體裝置時可能遇到的一或多個問題。舉例來說，製造3D半導體裝置之各種層以及結構時，關於可靠度與不想要的變化，其中3D半導體裝置如垂直通道(Vertical Channel, VC)結構與3D垂直閘極(Vertical Gate, VG)結構，這些無變形、缺陷和/或彎曲的結構常常是難以實現的。
本範例實施例大致上是關於半導體裝置以及半導體裝置的製造方法，半導體裝置的製造方法提出在製造半導體裝置過程中的一或多個問題，包括上述的以及本公開中的那些半導體裝置。
於一例示性實施例中，一種半導體裝置的製造方法係敘述於本公開中，包括於一基板上形成交錯之絕緣層以及導電層的起始堆疊。此方法更包括辨識用於起始堆疊的多個位元線位置以及字元線位置，其中包括一第一位元線位置以及一第一字元線位置。此方法更包括自起始堆疊形成第一位元線位置中的位元線之垂直排列，位元線之垂直排列具有相對的側壁。此方法更包括藉由形成一薄導電層於相對之側壁的所選部分上形成第一字元線位置中的一字元線，相對之側壁的所選部分係辨識的第一字元線位置中的那些部分。於第一字元線位置中形成字元線的步驟中更包括沉積鄰近於各個薄導電層的導電材料，此沉積的導電材料直接與薄導電層接觸。
於另一例示性實施例中，一種半導體裝置的製造方法係敘述於本公開中，包括於一基板上形成交錯之絕緣層以及導電層的起始堆疊。此方法更包括辨識用於起始堆疊的多個位元線位置以及字元線位置。此方法更包括自起始堆疊形成位元線的多個垂直排列，其中包括位元線的第一垂直排列以及位元線的第二垂直排列。位元線之各個垂直排列包括相對的側壁。此方法更包括形成一薄導電層於位元線的第一垂直排列以及位元線的第二垂直排列之相對之側壁的所選部分上。相對之側壁的所選部分可為辨識的字元線位置中的那些部分。此方法更包括透過導電材料連接各個形成於位元線之第一垂直排列上的薄導電層以及形成於位元線之第二垂直排列上之對應的薄導電層。各個對應的薄導電層可形成於位元線之第二垂直排列上，位元線之第二垂直排列面對形成於位元線之第一垂直排列上的薄導電層。
於另一例示性實施例中，一種半導體裝置係敘述於本公開中。此半導體裝置包括一基板、一位元線之第一垂直排列、形成於基板上之位元線之第二垂直排列以及多條字元線。各個位元線之垂直排列包括相對的側壁。各個位元線之垂直排列更包括交錯的絕緣層以及導電層。各條字元線包括形成於位元線的第一垂直排列以及位元線的第二垂直排列之相對側壁的所選部分上的一薄導電層。相對之側壁的所選部分可為辨識的字元線中的一部分。各字元線更可包括連接各薄導電層的一導電結構，各薄導電層形成於位元線之第一垂直排列上，各薄導電層包括形成於位元線之第二垂直排列上之對應的薄導電層。各個對應的薄導電層可形成於位元線之第二垂直排列上，位元線之第二垂直排列面對形成於位元線之第一垂直排列上的薄導電層。
為了對本公開之例示性實施例以及優點有更完全的瞭解，下文特舉較佳實施例，並配合所附圖式，其中相似的元件符號表示相似的特徵，作詳細說明如下：
302‧‧‧縱梁
308‧‧‧字元線
309‧‧‧絕緣層
310‧‧‧位元線
500‧‧‧方法
502、504、506、508、510、510a、510b‧‧‧行動
600‧‧‧半導體結構
602‧‧‧基板
604‧‧‧絕緣層
606‧‧‧導電層
607‧‧‧側壁
608‧‧‧位元線
609‧‧‧部分
610‧‧‧字元線
612‧‧‧電荷陷捕層
614、614a、614b‧‧‧導電層
614’‧‧‧導電材料
616‧‧‧絕緣層
616’‧‧‧絕緣材料
618‧‧‧孔洞
619‧‧‧所選部分
622‧‧‧第一介電層
628‧‧‧孔洞
630‧‧‧絕緣間隔區域
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第1A圖繪示二維水平通道裝置之範例圖式。
第1B圖繪示重新配置二維水平通道裝置以垂直地延伸閘極之範例概念圖。
第1C圖繪示三維垂直通道裝置之範例圖式。
第2A圖繪示三維垂直通道裝置所需之空間範例概念圖。
第2B圖繪示三維垂直閘極裝置所需之空間範例概念圖。
第3A圖繪示形成於半導體裝置上之縱梁(stringer)之範例透視圖。
第3B圖繪示形成於半導體裝置上之縱梁(stringer)之範例上視圖。
第4圖繪示三維裝置中垂直結構之扭曲、變形和/或彎曲部分之範例影像。
第5圖係一種三維半導體裝置之製造方法的範例實施例。
第6A圖繪示形成於基板上之交錯的絕緣材料層以及導電材料層之範例實施例的剖面圖。
第6B圖繪示辨識位元線以及字元線位置之範例實施例的上視圖。
第6C圖繪示位元線之多個垂直排列之範例實施例的透視圖。
第6D圖繪示形成於位元線之多個垂直排列上的電荷陷捕層的透視圖。
第6E圖繪示形成於位元線之多個垂直排列上的電荷陷捕層、絕緣層以及導電層的透視圖。
第6F圖繪示移除絕緣層、導電層以及電荷陷捕層之所選部分的透視圖。
第6G圖繪示沉積絕緣材料的透視圖。
第6H圖繪示移除沉積的絕緣材料之所選部分以形成孔洞的透視圖。
第6I圖繪示沉積導電材料於形成之孔洞中的透視圖。
第6J圖繪示半導體裝置之形成的字元線以及位元線的剖面透視圖。
第7A圖繪示形成於位元線之多個垂直排列上之第一介電層的透視圖。
第7B圖繪示移除第一介電層之所選部分的透視圖。
第7C圖繪示沉積第二介電材料的透視圖。
第7D圖繪示移除沉積的第二介電材料之所選部分以形成孔洞的透視圖。
第7E圖繪示移除第一介電材料之所選部分的透視圖。
第7F圖繪示形成電荷陷捕層以及導電層於位元線之垂直排列之所選部分上的透視圖。
第7G圖繪示半導體裝置之形成的字元線以及位元線的剖面透視圖。
雖然為了便利性，於圖式中可使用相似的元件符號代表相似的元件，可以理解的是各個不同的例示性實施例可被視為明顯的變化。
以下將配合所附圖式詳細地敘述範例實施例，所附圖式形成本公開的一部分，且繪示可被實踐之範例實施例。使用於本公開以及所附申請專利範圍中的詞彙「範例實施例」、「例示性實施例」以及「本實施例」不須意指單一實施例，雖然它們可能意指單一實施例，而各種的實施例可無困難地結合和/或在不脫離範例實施例之精神或範圍內交換。再者，使用於本公開以及所附申請專利範圍中的術語僅是為了敘述範例實施例，並非用以限制本公開以及所附申請專利範圍。在這方面，如本公開以及所附申請專利範圍中所使用，詞彙「內」可包括「內」以及「上」，而詞彙「一」可包括單數以及複數的引用。再者，基於內文，如本公開以及所附申請專利範圍中所使用之詞彙「藉由」也可以表示「自」。再者，基於內文，如本公開以及所附申請專利範圍中所使用之詞彙「如果」也可以表示「當」或「根據」。再者，如本公開以及所附申請專利範圍中所使用，詞彙「和/或」可以表示並包括任何以及所有一或多項相關所列項目的組合。
半導體裝置之製造的近來發展已導致三維(three-dimensional, 3D)垂直結構的採用以及發展，包括3D垂直閘極(Vertical Gate, VG)結構、3D垂直通道(Vertical Channel, VC)結構以及3D環繞式閘極(Gate-All-Around, GAA)VG結構。一般而言，相較於3D VC結構，3D VG結構需要相對小的空間(或區域)。第1A圖至第1C圖提供二維(two-dimensional, 2D)水平通道裝置如何與3D VG結構相關的範例概念圖。如第1A圖以及第1B圖中所繪示，可概念性地重新配置(第1A圖以及第1B圖)2D水平通道裝置(第1A圖)以垂直地延伸閘極。如第2A圖至第2B圖之比較例中所繪示，反之較大空間的3D VC裝置(概念性地繪示於第2A圖中)需要沿著兩個軸(如繪示之X軸以及Y軸)跨越的增加空間，較大空間的3D VG裝置(概念性地繪示於第2B圖中)佔據沿著僅一個軸(如繪示之X軸)跨越的增加空間。
半導體製造商往往在可信地製造3D垂直裝置以及結構遇到困難，包括達成深溝之可信的圖案化與蝕刻以及製造其垂直結構不具有變形、缺陷和/或彎曲的這類裝置，其中深溝形成於製造這類結構之位元線與字元線的過程中。舉例來說，因為這類半導體裝置中的高深寬比需求，圖案化或蝕刻以形成深溝(尤其是靠近結構之部分或底層)通常係不易準確地進行且往往造成不想要的部分(下稱「縱梁」)剩下和/或沿著側壁形成和/或在半導體裝置的層之間形成。當這類縱梁不想要地形成於其他東西之間，如連續的位元線和/或字元線之間，可造成層和/或結構之間的架橋效應，且可在製得的半導體裝置中造成不想要的路徑和/或洩漏。第3A圖以及第3B圖提供縱梁302的範例概念圖，縱梁302不想要地形成於具有位元線310、絕緣層309以及字元線308的半導體裝置上。
製造3D垂直裝置與結構的過程中遇到的另一問題係有關於3D垂直結構之一或多個垂直結構的一或多個部分中常常遇到的變形、扭曲和/或彎曲。第4圖繪示發生於3D垂直結構之垂直結構中之這類問題的範例。
半導體裝置與結構，包括三維(three-dimensional, 3D)垂直裝置與結構，及這類半導體裝置與結構的製造方法係描述於本公開中來提出半導體裝置與結構中會遇到的一或多種問題，包括上述以及在此敘述的那些半導體裝置與結構。可以理解本公開中在此敘述的原則可以被應用於NAND型以及NOR型裝置以外的範圍，包括浮動閘極記憶體裝置、電荷陷捕記憶體裝置、非揮發性記憶體裝置和/或嵌入式記憶體裝置。
第5圖至第7圖繪示用於製造半導體裝置與結構，如3D VG結構之範例實施例的方法範例實施例。如第5圖中所繪示之行動順序，方法500之範例實施例可包括在行動502提供一基板602。方法500更可包括在行動504形成包括多個交錯之絕緣層604以及導電層606的一起始堆疊於基板602上。第6A圖中繪示形成於基板602上之交錯的絕緣層604以及導電層606之起始堆疊的範例實施例的剖面圖。絕緣材料可包括氧化物及其類似物，而導電材料可包括多晶矽及其類似物。方法500更可包括在行動506辨識位元線608位置以及字元線610位置。第6B圖中繪示辨識位元線608以及字元線610位置之範例實施例的上視圖。方法500更可包括在行動508形成位元線608的一或多個垂直排列。各個位元線608的垂直排列可具有相對的側壁607，相對的側壁607沿著位元線608之垂直排列的長邊。可藉由移除交錯的絕緣層604與導電層606之起始堆疊來形成位元線608之垂直排列，其中移除的部分係位於辨識的位元線608位置之外。第6C圖中繪示位元線608之垂直排列的範例實施例的透視圖。方法500更可包括在行動510形成字元線610。字元線610的形成更可包括在行動510a形成一或多層薄導電層(如第6F圖至第6J圖以及第7F圖至第7G圖中所繪示的導電層614)於相對之側壁607的所選部分(如第6F圖至第6J圖以及第7F圖至第7G圖中所繪示之在辨識的字元線610位置內)上。字元線610的形成更可包括在行動510b沉積鄰近於各薄導電層的導電材料(如第6I圖至第6J圖以及第7F圖至第7G圖中所繪示的導電材料614’)。可實施各沉積的導電材料以提供沉積的導電材料以及薄導電層之間的直接接觸。在這樣做的時候，可形成各字元線610以具有一部份，此部分包括一或多層薄導電層以及直接接觸薄導電層之沉積的導電材料(如第6J圖以及第7G圖中所繪示的虛線盒狀區域)。這類半導體裝置和/或包括位元線608與字元線610之半導體結構600的範例實施例至少繪示於第6圖至第7圖中。
可根據上述一或多項行動製造半導體裝置和/或半導體結構600之範例實施例，也可包括額外的行動，可以不同的順序實施，以及/或可結合一或多項行動為單一行動或分開成為兩或多項行動。在不脫離本公開之教示的情形下，範例實施例中也可以考慮NAND型以及NOR型之外的其他半導體裝置。現在將會配合圖式第5圖至第7圖敘述這些行動以及半導體裝置。
(1)提供一基板(如行動502)
可藉由任何一或多種製造方法獲得適用於半導體裝置與半導體結構600的基板602，如壓合法(pressing method)、浮標法(float method)、洩降法(down-drawn method)、再引伸法(redrawing method)、熔融法以及/或其類似方法。
(2)形成多個交錯的絕緣層以及導體層(如行動504)
如第6A圖之剖面圖中所繪示，可以伴隨著交錯之絕緣層604以及導電層606的起始堆疊提供如自上述行動502獲得的一基板602。絕緣材料可包括氧化物及其類似物，而導電材料可包括多晶矽及其類似物。各導電層606的厚度可約為200埃(Angstroms, Å)。在此確認範例實施例中各導電層606的厚度可約為100-300Å。各絕緣層604的厚度可約為800 Å。在此確認範例實施例中各絕緣層604的厚度可約為100-1000Å。
(3)辨識字元線位置以及位元線位置(如行動506)
具有交錯的絕緣層604以及導電層606形成於其上的基板602可進行辨識(或規劃或設計)過程，藉以辨識(或規劃或設計)用於後續行動(如下述以及在此敘述的)之半導體結構600的位元線608位置以及字元線610位置，後續行動包括形成位元線608以及字元線610。第6B圖之上視圖中繪示辨識位元線608位至以及字元線610位置的範例。
(4)形成位元線之垂直排列(如行動508)
可自交錯之絕緣層604與導電層606的起始堆疊形成位元線608之一或多的垂直排列。各個位元線608之垂直排列可具有相對的側壁607，相對的側壁607沿著位元線608之垂直排列的長邊。可藉由移除辨識的位元線608位置外之起始堆疊的部分形成各個位元線608之垂直排列。第6C圖中繪示位元線608之垂直排列之範例實施例的透視圖。
(5)形成多條字元線(如行動510)
於範例實施例中，可藉由形成薄導電層614於位元線608之垂直排列之相對側壁607的所選部份上以及沉積鄰近於各薄導電層614之導電材料614’達到字元線610的形成。位元線608之垂直排列之相對側壁607的所選部份可僅包括範例實施例中辨識的字元線610位置內的那些部分，薄導電層614係形成於所選部分。上述薄導電層614的形成以及鄰近於各薄導電層614之導電材料614’的沉積可以一或多種方式實施，如下所解釋。
(5A)第一範例實施例
第6D圖至第6J圖提供製造半導體結構600之範例實施例的範例圖式。
如第6D圖之透視圖所繪示，在形成位元線608之垂直排列之後(如行動508)，可形成電荷陷捕層612於位元線608之垂直排列的至少一部分上。於範例實施例中，電荷陷捕層612可形成於位元線608之垂直排列之上表面以及相對側壁607上。範例實施例中電荷陷捕層612亦可形成於基板602之暴露部分上，基板602之暴露部分位於位元線608之垂直排列之間。電荷陷捕層612可為氧化物-氮化物-氧化物(oxide-nitride-oxide, ONO)、高介電常數(high-K)介電閘極間介電(high-K dielectric inter-gate-dielectric, high-K IGD)層，或任何其他合適的結構。電荷陷捕層612的厚度可約為210Å。在此確認本公開之範例實施例中電荷陷捕層612的厚度可為約180至約250Å。
可形成導電材料614’之薄層於電荷陷捕層612上。範例實施例中亦可形成絕緣材料616’之薄層於導電層614上。導電層614的厚度可約為200Å。在此確認本公開之範例實施例中導電層614的厚度可為約100至約300Å。絕緣層616的厚度可約為150Å。在此確認本公開之範例實施例中絕緣層616的厚度可為約100至約200Å。第6E圖繪示具有薄電荷陷捕層612、薄導電層614以及薄絕緣層616之位元線608之垂直排列的範例透視圖。
接著可移除薄電荷陷捕層612、薄導電層614以及薄絕緣層616之所選部分609。如第6F圖中所示，被移除的所選部分609可包括辨識的字元線610位置之外的那些部分。在移除所選部分609的過程中，僅有薄導電層614(與電荷陷捕層612以及絕緣層616之特定的剩餘部分留下，而這些剩餘部分係位於字元線610位置內。應理解在不脫離本公開之教示的情形下，除了上述行動之外可以使用其他的行動於本公開中以形成薄導電層614於側壁607之所選部分上，或者可以使用其他的行動替代上述行動。
如第6G圖中所示，可沉積絕緣材料616’於辨識的位元線608位置之外之區域。於範例實施例中，亦可沉積絕緣材料616’於被移除的部分609中。
如第6H圖中所繪示，可移除沉積的絕緣材料616’之所選部分以形成孔洞618，孔洞618暴露導電層614的至少一部分。被移除的各個所選部分(孔洞618)可包括沿著辨識的字元線610位置的那些部分。於範例實施例中，孔洞618的尺寸可小於或約等於字元線610的寬度。沉積的絕緣材料616’之被移除的所選部分(孔洞618)可對應沉積的絕緣材料616’之一或多個部分，其中沉積的絕緣材料616’直接接觸形成於側壁607上的薄導電層614(亦即移除過程暴露薄導電層614的至少一部分)。應理解本公開中如上述以及在此所述，移除沉積的絕緣材料616’之所選部分以形成孔洞618的過程中，允許形成鄰近字元線610之間的絕緣間隔(透過剩餘的絕緣材料616’)。再者，移除沉積的絕緣材料616’之所選部分的過程中，允許下一個步驟形成對應(或面對)薄導電層614a與薄導電層614b之間的連接或橋梁，薄導電層614a與薄導電層614b形成於鄰近的位元線上(請參照第6J圖)。
雖然第6H圖中繪示之沉積的絕緣材料616’之被移除的部分(孔洞618)具有圓形的剖面，應理解本公開中沉積的絕緣材料616’之被移除的部分(孔洞618)可具有一或多種其他剖面形狀，包括方形、矩形、橢圓形以及其他形狀。
如第6I圖以及第6J圖所繪示，可進行一沉積過程以沉積導電材料614’至沉積的絕緣材料616’之至少被移除的部分(孔洞618)中。如第6J圖之剖面透視圖所繪示，字元線610的各部分(連續的位元線608之間)可包括導電層614a與導電層614b以及導電材料614’，導電材料614’連接至導電層614a與導電層614b。
雖然第6I圖至第6J圖中繪示導電材料614’具有圓形剖面，應理解本公開中導電材料614’可具有一或多種其他剖面形狀，包括方形、矩形、橢圓形以及其他形狀。
(5B)第二範例實施例
第7A圖至第7F圖提供製造半導體結構600之另一範例實施例的範例圖。
如第7A圖之透視圖中所繪示，形成位元線608之垂直排列之後(如行動508)，可形成一第一介電層622於位元線608之垂直排列上。於範例實施例中，第一介電層622可形成於位元線608之垂直排列之相對側壁607的上表面上。於範例實施例中第一介電層622可形成於基板602之暴露部分上，暴露部分位於位元線608之垂直排列之間。於範例實施例中第一介電層622可包括氮，如氮化矽。第一介電層622的厚度可約為250Å。在此確認本公開之範例實施例中第一介電層622的厚度可為約200至約300Å。
可移除第一介電層622的所選部分619。如第7B圖中所繪示，被移除的所選部分619可包括位於辨識的字元線610位置外的那些部分。在移除所選部分619的過程中，僅有第一介電層622之特定的剩餘部分留下，而這些剩餘部分係位於字元線610位置內。應理解在不脫離本公開之教示的情形下，除了上述行動之外可以使用其他的行動於本公開中以形成第一介電層622於側壁607之所選部分上(亦即在字元線位置內)，或者可以使用其他的行動替代上述行動。
如第7C圖所繪示，第二絕緣材料616’可沉積於辨識的位元線608位置外的區域。於範例實施例中，第二介電材料亦可沉積於被移除的部分619中。
如第7D圖所繪示，可移除沉積的第二絕緣材料616’之所選部分以形成孔洞628，孔洞628暴露第一介電層622的至少一部分。被移除的各個所選部分(孔洞628)可包括沿著辨識的字元線610位置的部分。於範例實施例中，孔洞628的尺寸可小於或約等於字元線610的寬度。沉積的第二絕緣材料616’之被移除的所選部分(孔洞628)可對應沉積的第二絕緣材料616’之一或多個部分，其中沉積的第二絕緣材料616’直接接觸形成於側壁607上的第一介電層622 (亦即移除過程暴露第一介電層622的至少一部分)。應理解本公開中如上述以及在此所述，移除沉積的第二絕緣材料616’之所選部分以形成孔洞628的過程中，允許形成鄰近字元線610之間的絕緣間隔區域630。
雖然第7D圖中繪示之沉積的第二絕緣材料616’之被移除的部分(孔洞628)具有圓形的剖面，應理解本公開中沉積的第二絕緣材料616’之被移除的部分(孔洞628)可具有一或多種其他剖面形狀，包括方形、矩形、橢圓形以及其他形狀。
之後，可移除辨識之字元線610位置內的第一介電材料622以暴露位元線608之垂直排列之側壁607的所選部分，所選部分係辨識之字元線610位置內的那些部分。此繪示於第7E圖中。第7E圖中所繪示，剩餘的第二絕緣材料616’形成絕緣間隔區域630。絕緣間隔區域630使得後續的行動能夠在辨識的字元線610位置內形成電荷陷捕層612於位元線608之垂直排列之側壁607的上表面上以及基板602之表面上。再者，可以用於第6圖之上述或在此敘述之類似的物質實施一或更多其他的步驟，以形成或達成導電材料614’之薄導電層(包括614a以及614b)於電荷陷捕層612之所選部分上以及導電材料614’。在這方面，所選部分係辨識之字元線610位置內的那些部分。再者，亦可形成導電材料614’於對應的導電層614a與614b之間。以連接導電層614a與614b，如第7G圖之剖面透視圖所繪示。
雖然第7G圖中繪示之導電材料614’具有圓形的剖面，應理解本公開中導電材料614’可具有一或多種其他剖面形狀，包括方形、矩形、橢圓形以及其他形狀。
應理解本公開中電荷儲存結構可包括氧化物-氮化物-氧化物(oxide-nitride-oxide)、矽-氧化物-氮化物-氧化物-矽(silicon-oxide-nitride-oxide-silicon, SONOS)或能隙工程-SONOS(bandgap engineered silicon-oxide-nitride-oxide-silicon, BE-SONOS)結構，能隙工程-SONOS結構包括具有穿隧介電層、陷捕層以及阻擋氧化層的那些結構。穿隧介電層可包括氧化物、氮化物、氧化物子層(sub-layer)以及/或在零偏壓下形成倒「U」形狀價帶之材料的複合物；陷捕層可包括氮化物；而阻擋氧化層或閘極層可包括氧化物。穿隧介電層更可包括電洞穿隧層、帶偏移層以及隔離層。本公開中亦可以考慮其他的內部結構，包括用於浮動閘極記憶體、電荷陷捕記憶體、NAND型裝置、NAND型裝置以外的半導體裝置、非揮發性記憶體裝置和/或嵌入式記憶體裝置的那些結構。
雖然上面的內容已描述根據本公開之原理的各種實施例，但是應當理解的是上述實施例僅以舉例的方式被提出，並非限制性的。因此，在本公開中所描述之範例實施例的廣度和範圍不應被任何上述例示性實施例所限制，而是應當僅根據自此公開之申請專利範圍及其均等的論點定義。再者，上述優點以及特徵係被提供於敘述的實施例中，不應限制將申請專利範圍應用於完成任何或所有上述優點之製程以及結構。
舉例來說，如在本公開中所提到的，「形成」或「製造」一層、多個層、多層交錯的層、多層、堆疊、結構以及/或裝置可包括產生此層、多層、結構以及/或裝置的任何方法，包括沉積、圖案化、蝕刻以及/或類似的方法。一「多層」可為一層、一結構、包括多個內層和/或多個層、多個多層、多個結構的堆疊以及堆疊於或形成於另一堆疊上的堆疊。內部結構可包括半導體裝置中的任何內部結構，包括電荷儲存結構如矽-氧化物-氮化物-氧化物-矽(silicon-oxide-nitride-oxide-silicon, SONOS)或能隙工程-SONOS(bandgap engineered silicon-oxide-nitride-oxide-silicon, BE-SONOS)結構，BE-SONOS結構包括穿隧介電層、陷捕層以及阻擋氧化層。
雖然本公開中可描述一或多個層、多層和/或結構係為「矽」、「多晶矽」、「導電的」、「氧化物」和/或「絕緣」層、多層和/或結構，應理解其他材料和/或組成的層、多層和/或結構可被應用於範例實施例。再者，於範例實施例中這類結構可為結晶結構和/或非晶結構的型式。
再者，一或多個層、多層和/或構之「圖案化」或「蝕刻」可包括產生所欲圖案於一或多個層、多層和/或結構上之任何方法，包括根據抗光蝕遮罩上的預形成圖案，藉由應用具有預形成圖案之抗光蝕遮罩(未繪示)以及蝕刻此層、多層和/或結構實現微影製程。
形成、沉積和/或殘留於材料、層、結構之中和/或之上的「縱梁」以及/或形成、沉積和/或殘留於材料、層和/或結構之間的「縱梁」可包括導電材料、絕緣材料以及具有開口、鑽孔、縫隙、空隙、裂縫、孔洞、氣泡及其類似物和/或其混合物的材料。再者，雖然本公開敘述範例實施例係用來處理「縱梁」，敘述於本公開中主張的方法亦可有益地應用於處理和/或改進其他性能相關的問題和/或議題，包括形成、移位、尺寸的改變、形狀的改變、組成的改變、組合、分割和/或半導體製造過程中其他型式之缺陷的遷移。
可以理解本公開中敘述的原則可以被應用於例示性實施例中敘述的NAND型裝置以外的範圍，包括NOR型裝置、其他記憶體儲存裝置、浮動閘極記憶體裝置、電荷陷捕記憶體裝置、非揮發性記憶體裝置和/或嵌入式記憶體裝置。
在此使用的各種名詞在本技術領域中具有特定的意義。一特定的詞彙是否應被解釋為「特定術語」係基於使用此詞彙的上下文。「連接至」、「形成於…上」、「形成覆蓋…」或其他相似的詞語通常應被廣泛地解釋已包括多種情形，如直接形成、沉積以及連接於引用元件之間或透過引用元件之間的一或多個中間物。根據這些詞語以及其他詞語在本公開中使用的內容解釋這些詞語以及其他詞語，且本發明所屬技術領域具有通常知識者理當能夠理解本公開中的這些詞語。上述定義並非排除其他基於公開之內容可能被賦予那些詞語的意義。
比較、測量以及定義時間的詞語，如「此時」、「相等的」、「過程中」、「完全」及其類似詞語應被理解為表示「實質上此時」、「實質上相等的」、「實質上在過程中」、「實質上完全」等，其中「實質上」表示這樣的比較，測量和時間的定義是適用於完成不明確的或明確聲明期望的結果。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
500‧‧‧方法
502、504、506、508、510、510a、510b‧‧‧行動
Claims (26)
- 【第1項】一種半導體裝置的製造方法，該方法包括：
形成交錯之複數個絕緣層與複數個導電層的一起始堆疊於一基板上；
辨識用於該起始堆疊的複數個位元線位置以及複數個字元線位置，包括一第一位元線位置以及一第一字元線位置；
自該起始堆疊形成一位元線的垂直排列於該第一位元線位置中，該位元線的垂直排列具有複數個相對之側壁；以及
形成一字元線於該第一字元線位置中，藉由：
形成複數個薄導電層於該些相對之側壁的所選部分上，該些相對之側壁的所選部分係為位於該第一字元線位置中的部分；以及
沉積導電材料鄰近於各該薄導電層，沉積的導電材料與該些薄導電層直接接觸。 - 【第2項】如申請專利範圍第1項所述之方法，其中係藉由移除該第一位元線位置外之該起始堆疊的部分，形成該位元線的垂直排列。
- 【第3項】如申請專利範圍第2項所述之方法，其中在移除該起始堆疊之部分後以及形成該些薄導電層前，形成一電荷陷捕層於至少該些相對之側壁上。
- 【第4項】如申請專利範圍第3項所述之方法，其中該電荷陷捕層亦形成於該位元線的垂直排列的一上表面上以及該基板的所選區域上，該基板之所選區域係為位於該第一字元線位置中的區域。
- 【第5項】如申請專利範圍第4項所述之方法，其中該些薄導電層亦形成於該位元線的垂直排列之該上表面的所選區域上，該上表面的所選區域係為位於該第一字元線位置中的區域。
- 【第6項】如申請專利範圍第1項所述之方法，其中在形成該些薄導電層於該些相對之側壁的所選部分後：
沉積絕緣材料於該些辨識的位元線位置外的區域中；以及
移除沉積絕緣材料的所選區域，沉積絕緣材料的各所選區域係為與各薄導電層直接接觸的部分。 - 【第7項】如申請專利範圍第6項所述之方法，其中係在沉積絕緣材料之移除的所選部分中，進行沉積導電材料鄰近於各該薄導電層。
- 【第8項】如申請專利範圍第2項所述之方法，其中在形成該些薄導電層於該些相對之側壁的所選部分前：
形成一第一介電材料之薄層於該些相對之側壁的所選部分上；以及
沉積第二介電材料於該第一位元線位置外的該起始堆疊之被移除的部分中。 - 【第9項】如申請專利範圍第8項所述之方法，其中形成該些薄導電層與沉積導電材料的步驟，包括：
以導電材料僅取代該沉積的第二介電材料之所選部分，該沉積的第二介電材料之各所選部分係為與該第一介電材料之薄層直接接觸的部分；及
以導電材料取代該第一介電材料之薄層。 - 【第10項】如申請專利範圍第8項所述之方法，其中在形成該些薄導電層前：
移除該沉積的第二介電材料之所選部分，該沉積的第二介電材料之各所選部分係為與該第一介電材料之各薄層直接接觸的部分；及
移除該第一介電材料之薄層。 - 【第11項】一種半導體裝置的製造方法，該方法包括：
形成交錯之複數個絕緣層與複數個導電層的一起始堆疊於一基板上；
辨識用於該起始堆疊的複數個位元線位置以及複數個字元線位置；
自該起始堆疊形成複數個位元線的垂直排列，包括一第一位元線的垂直排列以及一第二位元線的垂直排列，該些位元線的各垂直排列具有複數個相對之側壁；
形成複數個薄導電層於該第一位元線的垂直排列以及該第二位元線的垂直排列之該些相對之側壁的所選部分上，該些相對之側壁的所選部分係為位於該些辨識的字元線位置中的部分；以及
透過導電材料，連接形成於該第一位元線的垂直排列上之各該薄導電層以及形成於該第二位元線的垂直排列上之對應的各該薄導電層，形成於該第二位元線的垂直排列上之對應的各該薄導電層係面對形成於該第一位元線的垂直排列上之各該薄導電層。 - 【第12項】如申請專利範圍第11項所述之方法，其中係藉由移除該些辨識的位元線位置外之該起始堆疊的部分，形成該第一位元線的垂直排列以及該第二位元線的垂直排列，被移除的部分包括位於該第一位元線的垂直排列與該第二位元線的垂直排列之間的該起始堆疊的部分。
- 【第13項】如申請專利範圍第12項所述之方法，其中在移除該些辨識的位元線位置外之該起始堆疊的部分之後以及在形成該些薄導電層之前，形成一電荷陷捕層於至少該些相對之側壁上。
- 【第14項】如申請專利範圍第13項所述之方法，其中該電荷陷捕層亦形成於該第一位元線的垂直排列的一上表面上、該第二位元線的垂直排列的一上表面上以及該基板的所選區域上，該基板之所選區域係為位於該些辨識的字元線位置中的區域。
- 【第15項】如申請專利範圍第14項所述之方法，其中該些薄導電層亦形成於該第一位元線的垂直排列之該上表面的所選區域上以及該第二位元線的垂直排列之該上表面的所選區域上，該些上表面的所選區域係為位於該些辨識的字元線位置中的區域。
- 【第16項】如申請專利範圍第11項所述之方法，其中在形成該些薄導電層於該些相對之側壁的所選部分後：
沉積絕緣材料於該些辨識的位元線位置之外的區域中；及
移除沉積絕緣材料的所選區域，沉積絕緣材料的各所選區域係為與各該薄導電層直接接觸的部分。 - 【第17項】如申請專利範圍第16項所述之方法，其中在沉積絕緣材料移除的所選部分中，係藉由沉積導電材料進行該些薄導電層的連接。
- 【第18項】如申請專利範圍第12項所述之方法，其中在形成該些薄導電層於該些相對之側壁的所選部分之前：
形成一第一介電材料之薄層於該些相對之側壁的所選部分上；及
沉積第二介電材料於該些辨識的位元線位置外的該起始堆疊之被移除的部分中。 - 【第19項】如申請專利範圍第18項所述之方法，其中形成該些薄導電層與連接該些薄導電層的步驟，包括：
以導電材料僅取代該沉積的第二介電材料之所選部分，該沉積的第二介電材料之所選部分係為形成於該第一位元線的垂直排列上之該第一介電材料之薄層以及形成於該第二位元線的垂直排列上之該第一介電材料之對應的薄層之間的部分；以及
以導電材料取代該第一介電材料之薄層；
其中形成於該第二位元線的垂直排列上之該第一介電材料之對應的各該薄導電層面對形成於該第一位元線的垂直排列上之該第一介電材料之各該薄導電層。 - 【第20項】如申請專利範圍第18項所述之方法，其中在形成該些薄導電層之前：
移除該沉積的第二介電材料之所選部分，該沉積的第二介電材料之各所選部分係為形成於該第一位元線的垂直排列上之該第一介電材料之薄層以及形成於該第二位元線的垂直排列上之該第一介電材料之對應的薄層之間的部分；以及
移除該第一介電材料之薄層；
其中形成於該第二位元線的垂直排列上之該第一介電材料之對應的各該薄導電層面對形成於該第一位元線的垂直排列上之該第一介電材料之各該薄導電層。 - 【第21項】一種半導體裝置，包括：
一基板；
一第一位元線的垂直排列與一第二位元線的垂直排列，形成於該基板上，該第一位元線的垂直排列與該第二位元線的垂直排列具有複數個相對之側壁，且包括交錯的複數個絕緣層與複數個導電層；以及
複數個字元線，各該字元線具有：
複數個薄導電層，形成於該第一位元線的垂直排列以及該第二位元線的垂直排列之該些相對之側壁的所選部分上，該些相對之側壁的所選部分係為位於該些字元線中的部分；以及
複數個導電結構，連接形成於該第一位元線的垂直排列上之各該薄導電層與形成於該第二位元線的垂直排列上之對應的薄導電層，形成於該第二位元線的垂直排列上之對應的各該薄導電層面對形成於該第一位元線的垂直排列上之各該薄導電層。 - 【第22項】如申請專利範圍第21項所述之半導體裝置，更包括一電荷陷捕層，該電荷陷捕層形成於該第一位元線的垂直排列上與該第二位元線的垂直排列上。
- 【第23項】如申請專利範圍第22項所述之半導體裝置，其中該電荷陷捕層係形成於該些側壁以及各該薄導電層之間。
- 【第24項】如申請專利範圍第22項所述之半導體裝置，其中該電荷陷捕層包括氧化物-氮化物-氧化物層。
- 【第25項】如申請專利範圍第21項所述之半導體裝置，更包括形成於連續的該些導電結構之間的絕緣材料。
- 【第26項】如申請專利範圍第21項所述之半導體裝置，其中該些薄導電層與該些導電結構包括相同的導電材料。
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