CN116471829A - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 239000011810 insulating material Substances 0.000 claims abstract description 36
- 239000000463 material Substances 0.000 claims description 72
- 238000002955 isolation Methods 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 25
- 238000007789 sealing Methods 0.000 claims description 24
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 16
- 239000011800 void material Substances 0.000 claims description 12
- 239000012774 insulation material Substances 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 230000000903 blocking effect Effects 0.000 claims description 3
- 238000005538 encapsulation Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 239000004020 conductor Substances 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
本申请涉及一种半导体结构及其制造方法；所述半导体结构包括：基底；垂直设置在基底上的多个通道立柱；多条平行排列的位线，每条位线包裹一列通道立柱的下部；多条平行排列的字线，每条字线包裹一行通道立柱的上部；字线与位线在同一投影面上相互垂直；位线下方的通道立柱周围、相邻的位线之间、位线与字线之间的通道立柱周围、相邻的字线之间分别形成有绝缘材料层；至少一个绝缘材料层中有空隙。本申请方案的半导体结构在相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围，其中至少一处形成有空隙，降低了字线、位线等导电材料之间的寄生电容，提升了存储器件的性能。
Description
技术领域
本申请涉及半导体器件的制作技术领域，具体涉及一种半导体结构及其制造方法。
背景技术
针对存储容量扩展困难的问题，相关技术提出了一种增加净模量、减小单元尺寸的新方法——4F2结构。4F2结构可以用GAA(Gate All-Around，全栅极)型3D晶体管制作，晶体管垂直于衬底表面设置，电容与晶体管的上表面电连接，从下到上以此排布位线(BitLine，BL)、介质层、字线(Word Line，WL)、电容。
相关技术中，现有DRAM的技术主要以3×2的埋入式字线结构为主，在电容最密堆积下uniti cell面积已到极限。4F2的GAA结构虽然可以节省面积，提高存储密度；但随着尺寸的微缩，通道立柱之间的距离越来越小，导电材料之间的寄生电容越来越明显，影响器件性能。
发明内容
为至少在一定程度上克服相关技术中存在的问题，本申请提供一种半导体结构及其制造方法。
根据本申请实施例的第一方面，提供一种半导体结构，包括：
一种半导体结构，其特征在于，包括：
基底；
垂直设置在所述基底上的多个通道立柱，多个所述通道立柱呈阵列排布；
多条平行排列的位线，每条所述位线包裹一列所述通道立柱的下部；
多条平行排列的字线，每条所述字线包裹一行所述通道立柱的上部；所述字线与所述位线在同一投影面上相互垂直；
所述位线下方的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间分别形成有绝缘材料层；至少一个所述绝缘材料层中有空隙。
进一步地，所述通道立柱、所述位线、所述字线的表面均覆盖有绝缘材料层；
所述字线上方的所述通道立柱周围填充有与所述通道立柱平齐的封闭层。
进一步地，所述通道立柱包括第一立柱体和第二立柱体；所述第二立柱体垂直设置于所述基底上，所述第一立柱体设置在所述第二立柱体的顶端。
进一步地，所述字线设置在所述第一立柱体的中部；
所述位线设置在所述第一立柱体和所述第二立柱体的结合处；所述位线包裹在所述第一立柱体的底端周围和所述第二立柱体的顶端周围；所述第一立柱体被所述位线包围部分的高度小于所述位线高度的一半。
进一步地，所述第一立柱体与所述字线之间设置有栅极氧化层。
进一步地，所述基底和所述第二立柱体的材质为P型半导体；所述第一立柱体的材质为N型半导体。
进一步地，所述位线和所述字线的材质为金属；所述封闭层的材质为绝缘氧化物。
根据本申请实施例的第二方面，提供一种半导体结构制造方法，包括：
在半导体衬底上形成阵列排布的多个通道立柱，所述通道立柱周围形成凹槽；
形成第一绝缘层，所述第一绝缘层覆盖所述凹槽的底部；
在所述第一绝缘层的上表面形成多条位线，每条所述位线包裹一列所述通道立柱的下部；
形成第二绝缘层，所述第二绝缘层填充所述位线之间的凹槽并覆盖所述位线；
在所述第二绝缘层的上表面形成多条字线，每条所述字线包裹一行所述通道立柱的上部；
将所述第二绝缘层和所述第一绝缘层部分或全部去除；
在至少一个隔离区中形成空隙；所述隔离区包括：所述位线下方的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间。
进一步地，所述在半导体衬底上形成阵列排布的多个通道立柱的步骤包括：
提供半导体衬底；
对所述半导体衬底注入离子，形成N型衬底与P型衬底的层叠结构；
在所述N型衬底表面形成立柱掩膜；
以所述立柱掩膜为掩膜，刻蚀所述N型衬底，形成第一柱体；其中，所述第一柱体的底部高于所述N型衬底的底部；
以所述立柱掩膜为掩膜，刻蚀所述N型衬底的剩余部分和部分P型衬底，形成第二柱体。
进一步地，所述形成第一绝缘层的步骤包括：
在所述第二柱体的周围沉积绝缘材料；其中，所述第一绝缘层的顶部低于所述P型衬底的顶部。
进一步地，所述在所述第一绝缘层的上表面形成多条位线的步骤包括：
在所述第一绝缘层的上表面沉积位线材料层；其中，所述位线材料层的顶部高于所述P型衬底的顶部；
图形化刻蚀所述位线材料层，形成条状的位线。
进一步地，所述图形化刻蚀所述位线材料层之前，还包括：
回刻蚀所述位线材料层，使所述N型衬底被所述位线材料层包围部分的高度小于所述位线材料层高度的一半。
进一步地，所述形成第二绝缘层的步骤包括：
沉积绝缘材料以填充所述位线之间的凹槽并覆盖所述位线；
平坦化绝缘材料形成第二绝缘层。
进一步地，所述在所述第二绝缘层的上表面形成多条字线之前，还包括：
在所述第一柱体的侧壁上形成栅极氧化层，使所述栅极氧化层环绕所述第一柱体。
进一步地，所述在所述第二绝缘层的上表面形成多条字线的步骤包括：
在所述栅极氧化层周围沉积字线材料层；
回刻蚀所述字线材料层，使所述字线材料层的顶部低于所述N型衬底的顶部；
图形化刻蚀所述字线材料层，形成条状的字线。
进一步地，所述在至少一个隔离区中形成空隙的步骤包括：
在暴露出的所述字线表面沉积氧化隔离材料，形成隔离层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
所述封闭层下方相邻的所述字线之间形成空隙。
进一步地，所述在至少一个隔离区中形成空隙的步骤包括：
部分去除所述第二绝缘层；
在暴露出的所述字线表面沉积氧化隔离材料，形成隔离层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围形成空隙。
进一步地，所述在至少一个隔离区中形成空隙的步骤包括：
去除所述第二绝缘层；
在暴露出的所述字线和所述位线表面沉积氧化隔离材料，形成隔离层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间均形成空隙。
进一步地，所述在至少一个隔离区中形成空隙的步骤包括：
去除所述第二绝缘层和所述第一绝缘层；
在暴露出的所述字线和所述位线表面沉积氧化隔离材料，形成隔离层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间、所述位线下方的所述通道立柱周围均形成空隙。
进一步地，所述形成封闭层之后，还包括：
去除所述立柱掩膜和部分所述封闭层，使保留的所述封闭层的上表面与所述第一柱体的上表面平齐；
将所述第一柱体的上表面连接后端电容。
本申请的实施例提供的技术方案具备以下有益效果：
本申请方案的半导体结构在相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围，其中至少一处形成有空隙，降低了字线、位线等导电材料之间的寄生电容，提升了存储器件的性能。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1a是根据一示例性实施例示出的一种半导体结构的俯视示意图。
图1b是图1a中沿AA’方向的剖面图。
图1c是图1a中沿BB’方向的剖面图。
图2是根据一示例性实施例示出的一种半导体结构制造方法的流程图。
图3至图12是本发明一实施例中半导体结构制造方法的各步骤结构示意图。
图中：10-半导体衬底；110-第一柱体；120-第二柱体；101-N型衬底；102-P型衬底；103-第一绝缘层；104-位线材料层/位线；104a-第一位线材料；104b-第二位线材料；105-第二绝缘层；106-字线材料层；107-字线；108-绝缘材料层；109-封闭层；200-基底；210-通道立柱；211-第一立柱体；212-第二立柱体；201-空隙；30-立柱掩膜。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
图1是根据一示例性实施例示出的一种半导体结构。该半导体结构包括：
基底200；垂直设置在所述基底200上的多个通道立柱210，多个所述通道立柱210呈阵列排布；多条平行排列的位线104，每条所述位线104包裹一列所述通道立柱210的下部；多条平行排列的字线107，每条所述字线107包裹一行所述通道立柱210的上部。所述字线107与所述位线104在同一投影面上相互垂直。
所述位线104下方的所述通道立柱210周围、相邻的所述位线104之间、所述位线104与所述字线107之间的所述通道立柱210周围、相邻的所述字线107之间分别形成有绝缘材料层108；至少一个所述绝缘材料层108中有空隙201。
本申请方案的半导体结构在相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围，其中至少一处形成有空隙，降低了字线、位线等导电材料之间的寄生电容，提升了存储器件的性能。
本申请提供的半导体结构，可以在四个不同位置的绝缘材料层中形成空隙，在实际应用中，可以有有如下几种实施方式。
实施例一
仅在相邻字线107之间形成带有空隙201的绝缘材料层108；位线104与字线107之间的通道立柱210周围、相邻位线104之间、位线104下方的通道立柱210周围形成的绝缘材料层108中没有空隙。
实施例二
在相邻字线107之间、位线104与字线107之间的通道立柱210周围，两个位置形成带有空隙201的绝缘材料层108；相邻位线104之间、位线104下方的通道立柱210周围形成的绝缘材料层108中没有空隙。
实施例三
在相邻字线107之间、位线104与字线107之间的通道立柱210周围、相邻位线104之间，三个位置都形成带有空隙201的绝缘材料层108；位线104下方的通道立柱210周围形成的绝缘材料层108中没有空隙。
实施例四
在相邻字线107之间、位线104与字线107之间的通道立柱210周围、相邻位线104之间、线104下方的通道立柱210周围，四个位置都形成带有空隙201的绝缘材料层108。
一些实施例中，所述通道立柱210、所述位线104、所述字线107的表面均覆盖有绝缘材料层108；所述字线上方的所述通道立柱210周围填充有与所述通道立柱210平齐的封闭层109。所述字线107的结构为无结晶体管。
一些实施例中，所述通道立柱210包括第一立柱体211和第二立柱体212；所述第二立柱体212垂直设置于所述基底200上，所述第一立柱体211设置在所述第二立柱体212的顶端。
一些实施例中，所述字线107设置在所述第一立柱体211的中部；
所述位线104设置在所述第一立柱体211和所述第二立柱体212的结合处；所述位线104包裹在所述第一立柱体211的底端周围和所述第二立柱体212的顶端周围；所述第一立柱体211被所述位线104包围部分的高度小于所述位线104高度的一半。
一些实施例中，所述第一立柱体211与所述字线107之间设置有栅极氧化层。
一些实施例中，所述基底200和所述第二立柱体212的材质为P型半导体；所述第一立柱体211的材质为N型半导体。
一些实施例中，所述位线104和所述字线107的材质为金属；所述封闭层109的材质为绝缘氧化物。
本申请的方案提供一种位线环绕通道立柱的GAA存储器结构，在通道立柱底部利用形成字线的工艺形成环绕式的位线结构，字线结构为无结晶体管，通道立柱被位线包围的部分占位线高度的一半以下，相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围都形成有空隙，起到了很好的隔绝作用，降低了字线之间的寄生电容。
图2是根据一示例性实施例示出的一种半导体结构制造方法的流程图。该半导体结构制造方法包括：
步骤S1、在半导体衬底上形成阵列排布的多个通道立柱，所述通道立柱周围形成凹槽；
步骤S2、形成第一绝缘层，所述第一绝缘层覆盖所述凹槽的底部；
步骤S3、在所述第一绝缘层的上表面形成多条位线，每条所述位线包裹一列所述通道立柱的下部；
步骤S4、形成第二绝缘层，所述第二绝缘层填充所述位线之间的凹槽并覆盖所述位线；
步骤S5、在所述第二绝缘层的上表面形成多条字线，每条所述字线包裹一行所述通道立柱的上部；
步骤S6、在至少一个隔离区中形成带有空隙的绝缘材料层；所述隔离区包括：所述位线下方的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间。
本申请方案的半导体结构在相邻位线之间、位线下方的立柱周围、字线之间以及字线下方的立柱周围，其中至少一处形成有空隙，降低了字线、位线等导电材料之间的寄生电容，提升了存储器件的性能。
图3～12为本申请的一些实施例提供的半导体器件制造方法的各步骤结构示意图，接下来参考图3～12对本申请实施例提供的半导体器件的制造方法作进一步详细说明。
首先，执行步骤S1，在半导体衬底上形成阵列排布的多个通道立柱，所述通道立柱周围形成凹槽。
一些实施例中，步骤S1可以包括如下步骤：
步骤S101、如图3所示，提供半导体衬底10；
步骤S102、对所述半导体衬底10注入离子，形成N型衬底101与P型衬底102的层叠结构；
步骤S103、如图4b所示，在所述N型衬底101表面形成立柱掩膜30；
步骤S104、如图4a所示，以所述立柱掩膜30为掩膜，刻蚀所述N型衬底101，形成第一柱体110。其中，所述第一柱体110的底部高于所述N型衬底101的底部；
步骤S105、如图5所示，以所述立柱掩膜30为掩膜，刻蚀所述N型衬底101的剩余部分和部分P型衬底102，形成第二柱体120。
从图5a中可以看出，通道立柱包括第一柱体110和第二柱体120；第一柱体110的高度为N型衬底101的一部分；第二柱体120的高度包括N型衬底101的剩余部分和P型衬底102的一部分。
接下来，执行步骤S2，形成第一绝缘层，所述第一绝缘层覆盖所述凹槽的底部。
一些实施例中，如图6所示，步骤S2可以包括如下步骤：
步骤S201、在所述第二柱体120的周围沉积绝缘材料，形成第一绝缘层103。其中，所述第一绝缘层103的顶部低于所述P型衬底102的顶部。
接下来，执行步骤S3，在所述第一绝缘层的上表面形成多条位线，每条所述位线包裹一列所述通道立柱的下部。
一些实施例中，步骤S3可以包括如下步骤：
步骤S301、如图7所示，在所述第一绝缘层103的上表面沉积位线材料层104；其中，所述位线材料层104的顶部高于所述P型衬底102的顶部；
步骤S302、如图8所示，图形化刻蚀所述位线材料层104，形成条状的位线104。
位线104可以为包括多层，比如可以包括第一位线材料104a和第二位线材料104b；其中，第一位线材料104a可以是氮化钛(TiN)，第二位线材料104b可以是钨(W)。
在其它的一些实施例中，步骤S3也可以包括如下步骤：
步骤S301、在所述第一绝缘层103的上表面沉积位线材料层；其中，所述位线材料层的顶部高于所述P型衬底102的顶部；
步骤S302、回刻蚀所述位线材料层，使所述N型衬底102被所述位线材料层包围部分的高度小于所述位线材料层高度的一半。
步骤S303、图形化刻蚀所述位线材料层，形成条状的位线104。
接下来，执行步骤S4，形成第二绝缘层，所述第二绝缘层填充所述位线之间的凹槽并覆盖所述位线。
一些实施例中，如图9所示，步骤S4形成第二绝缘层可以包括如下步骤：
步骤S401、沉积绝缘材料以填充所述位线104之间的凹槽并覆盖所述位线104；
步骤S402、平坦化绝缘材料形成第二绝缘层105。
一些实施例中，在执行步骤S5之前，还可以包括如下步骤：
步骤S501、在所述第一柱体110的侧壁上形成栅极氧化层，使所述栅极氧化层环绕所述第一柱体110。
接下来，执行步骤S5，在所述第二绝缘层的上表面形成多条字线，每条所述字线包裹一行所述通道立柱的上部。
一些实施例中，步骤S5可以包括如下步骤：
步骤S502、如图10所示，在所述栅极氧化层周围沉积字线材料层106；
步骤S503、回刻蚀所述字线材料层106，使所述字线材料层106的顶部低于所述N型衬底101的顶部；也即字线材料层106的顶部低于第一柱体110的顶部；
步骤S504、如图11所示，图形化刻蚀所述字线材料层106，形成条状的字线107。
接下来，执行步骤S6、在至少一个隔离区中形成带有空隙的绝缘材料层；所述隔离区包括：所述位线下方的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间。
需要说明的是，步骤S6可以有四种不同的实施方式，下面依次对各种实施例进行详细说明。
一些实施例中，步骤S6可以包括如下步骤：
步骤S601a、在暴露出的所述字线表面沉积氧化隔离材料，形成绝缘材料层；
步骤S602a、在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
步骤S603a、所述封闭层下方相邻的所述字线之间形成空隙。
一些实施例中，步骤S6也可以包括如下步骤：
步骤S601b、部分去除所述第二绝缘层；
步骤S602b、在暴露出的所述字线表面沉积氧化隔离材料，形成绝缘材料层；
步骤S603b、在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
步骤S604b、相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围形成空隙。
一些实施例中，步骤S6也可以包括如下步骤：
步骤S601c、去除所述第二绝缘层；
步骤S602c、在暴露出的所述字线和所述位线表面沉积氧化隔离材料，形成绝缘材料层；
步骤S603c、在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
步骤S604c、相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间均形成空隙。
一些实施例中，步骤S6也可以包括如下步骤：
步骤S601d、去除所述第二绝缘层105和所述第一绝缘层103；
步骤S602d、如图12，在暴露出的所述字线107和所述位线104表面沉积氧化隔离材料，形成绝缘材料层108；
步骤S603d、在所述字线107上方的所述第一柱体110周围填充氧化隔离材料，形成封闭层109；
步骤S604d、相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间、所述位线下方的所述通道立柱周围均形成空隙201。
一些实施例中，在形成封闭层之后，还可以包括如下步骤：
步骤S701、去除所述立柱掩膜30和部分所述封闭层109，使保留的所述封闭层109的上表面与所述第一柱体110的上表面平齐；
步骤S702、将所述第一柱体110的上表面连接后端电容。
经过上述操作步骤，最终形成如图1所示的半导体结构。
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
上述实施例中，诸如“上”、“下”等方位的描述，均基于附图所示。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (20)
1.一种半导体结构，其特征在于，包括：
基底；
垂直设置在所述基底上的多个通道立柱，多个所述通道立柱呈阵列排布；
多条平行排列的位线，每条所述位线包裹一列所述通道立柱的下部；
多条平行排列的字线，每条所述字线包裹一行所述通道立柱的上部；所述字线与所述位线在同一投影面上相互垂直；
所述位线下方的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间分别形成有绝缘材料层；至少一个所述绝缘材料层中有空隙。
2.根据权利要求1所述的半导体结构，其特征在于，所述通道立柱、所述位线、所述字线的表面均覆盖有绝缘材料层；
所述字线上方的所述通道立柱周围填充有与所述通道立柱平齐的封闭层。
3.根据权利要求1或2所述的半导体结构，其特征在于，所述通道立柱包括第一立柱体和第二立柱体；所述第二立柱体垂直设置于所述基底上，所述第一立柱体设置在所述第二立柱体的顶端。
4.根据权利要求3所述的半导体结构，其特征在于，所述字线设置在所述第一立柱体的中部；
所述位线设置在所述第一立柱体和所述第二立柱体的结合处；所述位线包裹在所述第一立柱体的底端周围和所述第二立柱体的顶端周围；所述第一立柱体被所述位线包围部分的高度小于所述位线高度的一半。
5.根据权利要求4所述的半导体结构，其特征在于，所述第一立柱体与所述字线之间设置有栅极氧化层。
6.根据权利要求3所述的半导体结构，其特征在于，所述基底和所述第二立柱体的材质为P型半导体；所述第一立柱体的材质为N型半导体。
7.根据权利要求2所述的半导体结构，其特征在于，所述位线和所述字线的材质为金属；所述封闭层的材质为绝缘氧化物。
8.一种半导体结构制造方法，其特征在于，包括：
在半导体衬底上形成阵列排布的多个通道立柱，所述通道立柱周围形成凹槽；
形成第一绝缘层，所述第一绝缘层覆盖所述凹槽的底部；
在所述第一绝缘层的上表面形成多条位线，每条所述位线包裹一列所述通道立柱的下部；
形成第二绝缘层，所述第二绝缘层填充所述位线之间的凹槽并覆盖所述位线；
在所述第二绝缘层的上表面形成多条字线，每条所述字线包裹一行所述通道立柱的上部；
在至少一个隔离区中形成带有空隙的绝缘材料层；所述隔离区包括：所述位线下方的所述通道立柱周围、相邻的所述位线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述字线之间。
9.根据权利要求8所述的方法，其特征在于，所述在半导体衬底上形成阵列排布的多个通道立柱的步骤包括：
提供半导体衬底；
对所述半导体衬底注入离子，形成N型衬底与P型衬底的层叠结构；
在所述N型衬底表面形成立柱掩膜；
以所述立柱掩膜为掩膜，刻蚀所述N型衬底，形成第一柱体；其中，所述第一柱体的底部高于所述N型衬底的底部；
以所述立柱掩膜为掩膜，刻蚀所述N型衬底的剩余部分和部分P型衬底，形成第二柱体。
10.根据权利要求9所述的方法，其特征在于，所述形成第一绝缘层的步骤包括：
在所述第二柱体的周围沉积绝缘材料；其中，所述第一绝缘层的顶部低于所述P型衬底的顶部。
11.根据权利要求10所述的方法，其特征在于，所述在所述第一绝缘层的上表面形成多条位线的步骤包括：
在所述第一绝缘层的上表面沉积位线材料层；其中，所述位线材料层的顶部高于所述P型衬底的顶部；
图形化刻蚀所述位线材料层，形成条状的位线。
12.根据权利要求11所述的方法，其特征在于，所述图形化刻蚀所述位线材料层之前，还包括：
回刻蚀所述位线材料层，使所述N型衬底被所述位线材料层包围部分的高度小于所述位线材料层高度的一半。
13.根据权利要求9-12任一项所述的方法，其特征在于，所述形成第二绝缘层的步骤包括：
沉积绝缘材料以填充所述位线之间的凹槽并覆盖所述位线；
平坦化绝缘材料形成第二绝缘层。
14.根据权利要求9-12任一项所述的方法，其特征在于，所述在所述第二绝缘层的上表面形成多条字线之前，还包括：
在所述第一柱体的侧壁上形成栅极氧化层，使所述栅极氧化层环绕所述第一柱体。
15.根据权利要求14所述的方法，其特征在于，所述在所述第二绝缘层的上表面形成多条字线的步骤包括：
在所述栅极氧化层周围沉积字线材料层；
回刻蚀所述字线材料层，使所述字线材料层的顶部低于所述N型衬底的顶部；
图形化刻蚀所述字线材料层，形成条状的字线。
16.根据权利要求13所述的方法，其特征在于，所述在至少一个隔离区中形成带有空隙的绝缘材料层的步骤包括：
在暴露出的所述字线表面沉积氧化隔离材料，形成绝缘材料层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
所述封闭层下方相邻的所述字线之间形成空隙。
17.根据权利要求13所述的方法，其特征在于，所述在至少一个隔离区中形成带有空隙的绝缘材料层的步骤包括：
部分去除所述第二绝缘层；
在暴露出的所述字线表面沉积氧化隔离材料，形成绝缘材料层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围形成空隙。
18.根据权利要求13所述的方法，其特征在于，所述在至少一个隔离区中形成带有空隙的绝缘材料层的步骤包括：
去除所述第二绝缘层；
在暴露出的所述字线和所述位线表面沉积氧化隔离材料，形成绝缘材料层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间均形成空隙。
19.根据权利要求13所述的方法，其特征在于，所述在至少一个隔离区中形成带有空隙的绝缘材料层的步骤包括：
去除所述第二绝缘层和所述第一绝缘层；
在暴露出的所述字线和所述位线表面沉积氧化隔离材料，形成绝缘材料层；
在所述字线上方的所述第一柱体周围填充氧化隔离材料，形成封闭层；
相邻的所述字线之间、所述位线与所述字线之间的所述通道立柱周围、相邻的所述位线之间、所述位线下方的所述通道立柱周围均形成空隙。
20.根据权利要求16-19任一项所述的方法，其特征在于，所述形成封闭层之后，还包括：
去除所述立柱掩膜和部分所述封闭层，使保留的所述封闭层的上表面与所述第一柱体的上表面平齐；
将所述第一柱体的上表面连接后端电容。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210021780.2A CN116471829A (zh) | 2022-01-10 | 2022-01-10 | 半导体结构及其制造方法 |
| PCT/CN2022/081462 WO2023130577A1 (zh) | 2022-01-10 | 2022-03-17 | 半导体结构及其制造方法 |
| US17/662,467 US20230225110A1 (en) | 2022-01-10 | 2022-05-09 | Semiconductor structure and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210021780.2A CN116471829A (zh) | 2022-01-10 | 2022-01-10 | 半导体结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116471829A true CN116471829A (zh) | 2023-07-21 |
Family
ID=87073013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210021780.2A Pending CN116471829A (zh) | 2022-01-10 | 2022-01-10 | 半导体结构及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116471829A (zh) |
| WO (1) | WO2023130577A1 (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9564200B2 (en) * | 2007-04-10 | 2017-02-07 | Snu R&Db Foundation | Pillar-type field effect transistor having low leakage current |
| KR100908819B1 (ko) * | 2007-11-02 | 2009-07-21 | 주식회사 하이닉스반도체 | 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법 |
| US9349746B1 (en) * | 2015-01-12 | 2016-05-24 | Macronix International Co., Ltd. | Method of fabricating deep trench semiconductor devices, and deep trench semiconductor devices |
| CN108461496B (zh) * | 2018-05-09 | 2023-09-29 | 长鑫存储技术有限公司 | 集成电路存储器及其形成方法、半导体集成电路器件 |
| CN113594162B (zh) * | 2021-07-05 | 2024-02-09 | 长鑫存储技术有限公司 | 存储器及其制造方法 |
| CN113611671B (zh) * | 2021-08-06 | 2023-04-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
-
2022
- 2022-01-10 CN CN202210021780.2A patent/CN116471829A/zh active Pending
- 2022-03-17 WO PCT/CN2022/081462 patent/WO2023130577A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023130577A1 (zh) | 2023-07-13 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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