CN210640252U

CN210640252U - 半导体结构

Info

Publication number: CN210640252U
Application number: CN201922132862.0U
Authority: CN
Inventors: 刘忠明; 白世杰
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2019-11-29
Filing date: 2019-11-29
Publication date: 2020-05-29
Anticipated expiration: 2029-11-29

Abstract

本公开提供一种半导体结构。结构包括：衬底；第一电容层，位于衬底上，包括多个第一电容；第二位线层，位于第一电容层上方，包括多条平行设置的第二位线；字线层，位于第二位线层的上方，包括平行设置的多条字线；第一位线层，位于字线层上方，包括多条平行设置的第一位线；第二电容层，位于第一位线层上方，包括多个第二电容；垂直于第二位线层、字线层、第一位线层的多个第一硅柱和第二硅柱，其中：每个第一硅柱的第一掺杂区电连接一个第一电容且第二掺杂区电连接一条第一位线；每个第二硅柱的第一掺杂区电连接一个第二电容且第二掺杂区电连接一条第二位线；多条字线包裹第一硅柱和/或第二硅柱的中部。本公开实施例具有较高的元件密度。

Description

半导体结构

技术领域

本公开涉及半导体制造技术领域，具体而言，涉及一种具有较高元件元件密度的半导体结构。

背景技术

随着存储需求的增加，在存储元件制造过程中提高元件的设置密度称为该领域的重大课题。

在相关技术中，存在建立垂直晶体管的4F²技术，该技术将晶体管垂直设置在衬底上，以增加单位面积内晶体管的数量。但是，随着存储密度的提升需求进一步升级，4F²技术已经达到了密度极限，继续缩短晶体管之间的间距将会产生严重的串扰问题，极大地影响了存储元件的表现。因此，业界急需一种能应对新的需求形式的存储器件半导体结构。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种半导体结构，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的存储阵列中元件密度受到限制的问题。

根据本公开的第一方面，提供一种半导体结构，包括：

衬底，所述衬底上形成有逻辑电路，所述逻辑电路包括多个逻辑元件；

第一电容层，位于所述衬底的上方，包括多个第一电容；

第二位线层，位于所述第一电容层的上方，包括多条平行设置的第二位线；

字线层，位于所述第二位线层的上方，包括平行设置的多条字线；

第一位线层，位于所述字线层的上方，包括多条平行设置的第一位线；

第二电容层，位于所述第一位线层的上方，包括多个第二电容；

垂直于所述第二位线层、所述字线层、所述第一位线层的多个第一硅柱和多个第二硅柱，其中：

每个所述第一硅柱的第一掺杂区电连接一个所述第一电容且第二掺杂区电连接一条所述第一位线；

每个所述第二硅柱的第一掺杂区电连接一个所述第二电容且第二掺杂区电连接一条所述第二位线；

所述多条字线包裹所述第一硅柱和/或所述第二硅柱的中部。

在本公开的一种示例性实施例中，所述第二位线包裹所述第二硅柱的至少部分第二掺杂区。

在本公开的一种示例性实施例中，所述第二位线的上表面连接所述第二硅柱的第二掺杂区。

在本公开的一种示例性实施例中，所述第二位线层和所述字线层的中间还包括：

第一中间层，包裹所述第一硅柱的至少部分第一掺杂区和所述第二硅柱的至少部分第二掺杂区。

在本公开的一种示例性实施例中，所述第一位线包裹所述第一硅柱的至少部分第二掺杂区。

在本公开的一种示例性实施例中，所述第一位线的下表面连接所述第一硅柱的第二掺杂区。

在本公开的一种示例性实施例中，所述第一位线层和所述字线层的中间还包括：

第二中间层，包裹所述第二硅柱的至少部分第一掺杂区和所述第一硅柱的至少部分第二掺杂区。

在本公开的一种示例性实施例中，所述字线和所述第一硅柱、所述第二硅柱之间均存在绝缘层。

在本公开的一种示例性实施例中，在同一层中，所述第一硅柱和所述第二硅柱呈m行n列排列，所述第一硅柱分为第一组和第二组，所述第二硅柱分为第三组和第四组，所述第一硅柱位于奇数行且所述第二硅柱位于偶数行，所述第一组的第一硅柱均位于奇数行奇数列，所述第二组的第一硅柱均位于相邻奇数行的偶数列；所述第三组的第二硅柱均位于偶数行偶数列，所述第四组的第二硅柱均位于相邻偶数行的奇数列。

在本公开的一种示例性实施例中，在同一层中，所述第一硅柱和所述第二硅柱呈m行n列排列，所述第一硅柱分为第一组和第二组，所述第二硅柱分为第三组和第四组，所述第一硅柱位于偶数行且所述第二硅柱位于奇数行，所述第一组的第一硅柱均位于偶数行偶数列，所述第二组的第一硅柱均位于相邻偶数行的奇数列；所述第三组的第二硅柱均位于奇数行奇数列，所述第四组的第二硅柱均位于相邻奇数行的偶数列。

本公开实施例通过在逻辑电路层的上方设置包括两种存储单元的五层结构，可以有效提高单位面积内的存储单元密度，有效地克服现有技术中元件密度的提升难题。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开示例性实施例中一种半导体结构的结构示意图。

图2是图1所示半导体结构的制造过程流程图。

图3是对应步骤S1和步骤S2的制造过程工艺图。

图4A～图4C是对应步骤S3的制造过程工艺图。

图5A和图5B是对应步骤S4的制造过程工艺图。

图6A～图6C是对应步骤S5的制造过程工艺图。

图7A～图7C是对应步骤S6的制造过程工艺图。

图8A～图8C是对应步骤S7的制造过程工艺图。

图9是本公开另一个实施例中提供的半导体结构900的示意图。

图10A～图10E是半导体结构900的制造过程的示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开示例性实施例中一种半导体结构的结构示意图。

参考图1，从剖面图看，半导体结构100可以包括：

衬底1，衬底1上形成有逻辑电路，逻辑电路包括多个逻辑元件11；

第一电容层2，位于衬底1的上方，包括多个第一电容21；

第二位线层3，位于第一电容层2的上方，包括多条平行设置的第二位线31；

字线层4，位于第二位线层3的上方，包括平行设置的多条字线41；

第一位线层5，位于字线层4的上方，包括多条平行设置的第一位线51，第一位线51与第二位线31的投影平行；

第二电容层6，位于第一位线层5的上方，包括多个第二电容61；

垂直于第二位线层3、字线层4、第一位线层4的多个第一硅柱A和多个第二硅柱B，其中：

每个第一硅柱A的第一掺杂区电连接一个第一电容21且第二掺杂区电连接一条第一位线51；

每个第二硅柱B的第一掺杂区电连接一个第二电容61且第二掺杂区电连接一条第二位线31；

多条字线包裹第一硅柱A和/或第二硅柱B的中部。

图2是图1所示半导体结构的制造过程流程图。

参考图2，制造过程200可以包括：

步骤S1，提供衬底，衬底上形成有逻辑电路，逻辑电路包括多个逻辑元件；

步骤S2，在衬底的上方制作第一电容层，第一电容层包括多个第一电容，每个第一电容的位置与一个第一硅柱的位置对应；

步骤S3，在第一电容层的上方制作第二位线层，第二位线层包括多条平行设置的第二位线，每条第二位线连接一个第二硅柱的第二掺杂区；

步骤S4，在第二位线层的上方制作字线层，字线层包括平行设置的多条字线，多条字线包裹第一硅柱和第二硅柱的中部，每个第一硅柱与一个第一电容连接；

步骤S5，在字线层的上方制作第一位线层，第一位线层包括多条平行设置的第一位线，每条第一位线连接一个第一硅柱的第二掺杂区；

步骤S6，在第一位线层的上方制作第二电容层，第二电容层包括多个第二电容，每个第二电容与一个第二硅柱连接。

图3～图8是图2所示制造过程的工艺示意图。

图3是对应步骤S1的示意图。

参考图3，在本公开实施例中，首先提供衬底1，在衬底1的表面形成绝缘层，绝缘层的上方设置有逻辑电路，逻辑电路包括多个逻辑元件11。在其他实施例中，也可以不形成绝缘层，直接在衬底表面形成逻辑电路，衬底可以是硅、锗或绝缘体上硅等。本公开对此不作特殊限定。

逻辑电路的形成过程可以为首先在绝缘层的表面制造多个逻辑元件11，逻辑元件11连接在下面制程中制造的多个字线和位线，用于对多个存储单元的读写进行控制，然后对逻辑元件11的表面和周围沉积介质，以包裹该多个逻辑元件11。

图4A～图4C是对应步骤S2的制造过程工艺图。

在制造第一电容之前，首先需要定位第一电容的位置。本公开实施例将存储单元(包括晶体管和对应的电容)倒立排布，以增加存储密度。因此，需要合理设置不同存储单元之间的位置排布，以避免倒立设置的存储单元在某一层的上方产生冲突。为了简化说明，接下来仅以存储单元中晶体管的硅柱的位置作为晶体管位置的代表，对电容位置在上和电容位置在下的两种存储单元的相对位置进行说明。

在一个实施例中，在同一层中可以设置第一硅柱A(对应图1中电容位置在下的存储单元)和第二硅柱B(对应图1中电容位置在上的存储单元)呈阵列排列，以避免干涉。但是，在本公开实施例中，为了进一步提高存储单元的设置密度，设置了将第一硅柱和第二硅柱交错排列，以提供更高的设置密度，并避免存储单元之间的距离过小。可以理解的是，本公开附图中硅柱的间距较大，是为了更便于查阅，在实际制造过程中，硅柱之间的间距可以更小，具体数值可以由本领域技术人员根据工艺要求自行确定，本公开不以此为限。

参考图4A，在同一层中(例如在第二位线层、字线层、第一位线层中)，可以设置第一硅柱A和第二硅柱B呈m行n列排列，第一硅柱A分为第一组和第二组，第二硅柱B分为第三组和第四组，其中，

第一硅柱A位于奇数行且第二硅柱B位于偶数行，第一组的第一硅柱A均位于奇数行奇数列，第二组的第一硅柱A均位于相邻奇数行的偶数列；第三组的第二硅柱B均位于偶数行偶数列，第四组的第二硅柱B均位于相邻偶数行的奇数列；

或者，第一硅柱A位于偶数行且第二硅柱B位于奇数行，第一组的第一硅柱A均位于偶数行偶数列，第二组的第一硅柱A均位于相邻偶数行的奇数列；第三组的第二硅柱B均位于奇数行奇数列，第四组的第二硅柱B均位于相邻奇数行的偶数列。

具体地，在行位置上相邻、列位置上也相邻的三个第一硅柱A或三个第二硅柱B呈三角形排布，三个行列相邻的第一硅柱A构成的三角形的区域内存在一个第二硅柱B，三个行列相邻的第二硅柱B构成的三角形的区域内存在一个第一硅柱A，即，可以将两个三角形视为相互交叉。

硅柱之间的行间距可以相等也可以不相等，列间距可以相等也可以不相等，在行间距相等、列间距相等时，行间距和列间距可以相等也可以不相等。此外，在一实施例中，还可以设置三个行列相邻的第一硅柱A构成的三角形为等边三角形，三个行列相邻的第二硅柱B构成的三角形为等边三角形，本公开对此不作特殊限制。

参考图4B，可以首先在衬底1上沉积一层导电层，作为多个第一电容21的极板。在一些实施例中，该导电层例如可以为多晶硅、锗硅、钨或者TiN等。接下来，可以在导电层上沉积电容间介电层，该电容间介电层可以为高介电常数材料，然后在电容间介电层的上方形成导电层作为多个第一电容的另一极板。第一电容21的具体形式本公开不做特殊限定，可以为DRAM芯片中常用的杯型或者柱型，本领域内技术人员可以根据工艺和性能要求自行确定，本公开不以此为限。

图4C为第一电容层2制造完成之后的俯视示意图。图4C中对第一电容21位置的标注仅为解释说明用。

图5A和图5B是对应步骤S3的制造过程工艺图。

可以理解的是，第二位线层3中的第二位线31用于控制图1中第二电容61所在的存储单元，即第二位线31与第二电容61、第二硅柱B对应。

参考图5A，首先可以在第一电容层2上沉积介质，然后在第二位线31对应的位置蚀刻凹槽并填充该凹槽以制造第二位线。

在本公开的一个实施例中，第二位线31包裹第二硅柱B的第二掺杂区，此时，可以在第二位线31上与第二硅柱B对应的位置进行打孔并填充重掺杂硅材料(例如为N+型硅)，以形成第二硅柱B的第二掺杂区。最后，可以在介质区中与第一硅柱A对应的位置蚀刻底部连接第一电容21位置的通孔，并对这些通孔填充重掺杂硅材料，以形成第一硅柱A的第一掺杂区。

参考图5B，第二位线层3制造完成后，从俯视图上来看，第二位线31仅连接第二硅柱B。

图6A～图6C是对应步骤S4的制造过程工艺图。

参考图6A，在制作字线层4时，首先可以沉积介质层，并在介质层上与字线41对应的位置蚀刻凹槽，然后，使用金属填充这些凹槽，以形成多条字线41。接下来，在字线41上与第一硅柱A和第二硅柱B对应的位置进行打孔，这些孔为通孔，底部连接第二位线层3中的第一硅柱A和第二硅柱B。可以理解的是，由于字线连接的是晶体管的栅极，因此，在字线41和第一硅柱A、第二硅柱B之间均存在绝缘层作为栅绝缘层。在一些实施例中，该栅绝缘层例如为二氧化硅。

当栅绝缘层为二氧化硅时，可以对字线41上的通孔的内表面进行二氧化硅沉积处理，以形成栅绝缘层。接着，在多个通孔中沉积硅材料，以作为晶体管的沟道区。对于硅柱整体来说，字线包裹的均为第一硅柱A和第二硅柱B的中部。

在本公开的一个实施例中，一条字线仅连接位于同一列的第一硅柱A和第二硅柱B，如图6B所示。此时，字线41为直线，工艺简单，控制效率高。

在本公开的另一个实施例中，在工艺条件允许下，一条字线也可以同时连接相邻两列的第一硅柱A和第二硅柱B，如图6C所示。此时，字线41例如为曲线。同时连接两种存储单元可以在同样面积内极大地增加一条字线控制的存储单元的数量，扩大字线之间的间距。

可以理解的是，第二位线层3与字线层4之间可以有绝缘物质进行隔离，本公开对此不做限定。

图7A～图7C是对应步骤S5的制造过程工艺图。

可以理解的是，第一位线层5中的第一位线51用于控制图1中第一电容所在的存储单元，即第一位线51与第一电容21、第一硅柱A对应。

参考图7A，制造第一位线层5的过程与制造第二位线层3的过程相似。首先需要沉积介质以形成介质区，接下来在介质区中与第一位线51对应的位置蚀刻凹槽并填充，以制造第一位线51。

在一个实施例中，第一位线51包裹第一硅柱A的第二掺杂区，此时，可以在第一位线上与第一硅柱A对应的位置进行打孔并填充重掺杂硅材料(例如为N+型硅)，以形成第一硅柱A的第二掺杂区。最后，可以在介质区中与第二硅柱B对应的位置蚀刻通孔，并对这些通孔填充重掺杂硅材料，以形成第二硅柱B的第一掺杂区。

可以理解的是，第一位线层5与字线层4之间可以有绝缘物质进行隔离，本公开对此不做限定。

在本公开的其他实施例中，第一硅柱A和第二硅柱B的上部、中部、下部也可以是一步形成，例如，在制造第二位线层3、字线层4和第一位线层5之后，对第一硅柱A和第二硅柱B对应的位置进行打孔和填充，以形成硅柱，本公开不对此做限定，本领域技术人员可以根据工艺相应自行选择具体的工艺做法。

参考图7B，第一位线层5制造完成后，从俯视图上来看，第一位线51仅连接位于同一列的硅柱。为了便于理解，附图中示出了第二位线31、字线41的位置。图7B中字线为直线，图7C中字线为曲线(详情对应图6C的说明)。

图8A～图8C是对应步骤S6的制造过程工艺图。

参考图8A，可以首先在第一位线层5上沉积金属层，以制造第二电容61的下极板。接下来，对金属层沉积介质层，并在介质层中与第二电容61对应的位置蚀刻凹槽，以填充第二电容61的介电层。最后，对介质层沉积金属层，以制造第二电容61的上极板。

可以理解的是，在上述各层的制造过程中，均存在必要的平坦化工艺，本公开于此不再赘述。

在上述图5A、图7A所示实施例中，第二位线31连接第二硅柱B的第二掺杂区的方式和第一位线51连接第一硅柱A的第二掺杂区的方式均为包裹，在本公开的另一种实施例中，第二位线31连接第二硅柱B的第二掺杂区的方式和第一位线51连接第一硅柱A的第二掺杂区的方式还可以为表面相接。此时，需要在字线层4的上下表面各设置一层能够容纳第一硅柱A的第二掺杂区和第二硅柱B的第二掺杂区的中间层。

图9是本公开另一个实施例中提供的半导体结构900的示意图。

在一个实施例中，第二位线31连接第二硅柱B的第二掺杂区的方式和第一位线51连接第一硅柱A的第二掺杂区的方式可以为表面相接，为简化说明，仅示出第二位线31连接第二硅柱B的第二掺杂区的方式、第一位线51连接第一硅柱A的第二掺杂区的方式中均为表面相接的图示，在实际应用中，也可以仅将第二位线31连接第二硅柱B的第二掺杂区的方式或第一位线51连接第一硅柱A的第二掺杂区的方式设置为表面相接，本公开不以此为限。

参考图9，当第二位线31连接第二硅柱B的第二掺杂区的方式、第一位线51连接第一硅柱A的第二掺杂区的方式中均为表面相接时，第二位线层3和字线层4之间可以设置有第一中间层7，该第一中间层包裹第一硅柱A的第一掺杂区和第二硅柱B的第二掺杂区；第一位线层5和字线层4的中间还包括第二中间层8，包裹第二硅柱B的第一掺杂区和第一硅柱A的第二掺杂区。

对应地，制造过程也包括对第一中间层7和第二中间层8的制造。

图10A～图10E是半导体结构900的制造过程的示意图。

由于在制造第二位线层3之前的工艺与制造半导体结构900的工艺相同，本公开不再重复描述。

参考图10A，与图5A所示工艺不同，制造第二位线层3时，通过蚀刻、填充制程制造多条第二位线31和第一硅柱A的第一掺杂区后，无需对第二位线31进行打孔处理，仅适用表面平坦化工艺对第二位线层3的上表面进行平坦化即可。

参考图10B，接下来，可以在第二位线层3上沉积介质层71，并在介质层71中与第一硅柱A和第二硅柱B对应的位置蚀刻凹槽，适用重掺杂硅材料填充这些凹槽后，即同时制作了第一硅柱A的第一掺杂区的一部分和第二硅柱B的第二掺杂区，进行表面平坦化工艺后，即形成了第一中间层7。

参考图10C，在第一中间层7上制作字线层4的方法与图6A～图6C所示相同，本公开于此不再重复。

参考图10D，制造第二中间层8时，可以在字线层4上沉积介质层81，并在介质层81中与第一硅柱A和第二硅柱B对应的位置蚀刻凹槽，适用重掺杂硅材料填充这些凹槽后，即同时制作了第一硅柱A的第二掺杂区和第二硅柱B的第一掺杂区的一部分，进行表面平坦化工艺后，即形成了第二中间层8。

参考图10E，最后，在第二中间层8上制造第一位线层5，方法与图7A～图7C所示相同，本公开于此不再重复。

可以理解的是，第一硅柱A和第二硅柱B的上部、中部、下部也可以是一步形成，本公开不对此做限定，本领域技术人员可以根据工艺相应自行选择具体的工艺做法。

综上所述，本公开实施例通过在逻辑电路层的上方设置五层结构，同时容纳电容在上和电容在下的两种存储单元，可以极大地提高存储单元的元件密度，进一步增加存储容量，有效克服现有技术中元件密度的瓶颈。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims

1.一种半导体结构，其特征在于，包括：

第一电容层，位于所述衬底的上方，包括多个第一电容；

所述多条字线包裹所述第一硅柱和/或所述第二硅柱的中部。

2.如权利要求1所述的半导体结构，其特征在于，所述第二位线包裹所述第二硅柱的至少部分第二掺杂区。

3.如权利要求1所述的半导体结构，其特征在于，所述第二位线的上表面连接所述第二硅柱的第二掺杂区。

4.如权利要求3所述的半导体结构，其特征在于，所述第二位线层和所述字线层的中间还包括：

5.如权利要求1所述的半导体结构，其特征在于，所述第一位线包裹所述第一硅柱的至少部分第二掺杂区。

6.如权利要求1所述的半导体结构，其特征在于，所述第一位线的下表面连接所述第一硅柱的第二掺杂区。

7.如权利要求6所述的半导体结构，其特征在于，所述第一位线层和所述字线层的中间还包括：

8.如权利要求1所述的半导体结构，其特征在于，所述字线和所述第一硅柱、所述第二硅柱之间均存在绝缘层。

9.如权利要求1所述的半导体结构，其特征在于，在同一层中，所述第一硅柱和所述第二硅柱呈m行n列排列，所述第一硅柱分为第一组和第二组，所述第二硅柱分为第三组和第四组，所述第一硅柱位于奇数行且所述第二硅柱位于偶数行，所述第一组的第一硅柱均位于奇数行奇数列，所述第二组的第一硅柱均位于相邻奇数行的偶数列；所述第三组的第二硅柱均位于偶数行偶数列，所述第四组的第二硅柱均位于相邻偶数行的奇数列。

10.如权利要求1所述的半导体结构，其特征在于，在同一层中，所述第一硅柱和所述第二硅柱呈m行n列排列，所述第一硅柱分为第一组和第二组，所述第二硅柱分为第三组和第四组，所述第一硅柱位于偶数行且所述第二硅柱位于奇数行，所述第一组的第一硅柱均位于偶数行偶数列，所述第二组的第一硅柱均位于相邻偶数行的奇数列；所述第三组的第二硅柱均位于奇数行奇数列，所述第四组的第二硅柱均位于相邻奇数行的偶数列。