CN106206442A - 深沟式半导体装置的制造方法以及深沟式半导体装置 - Google Patents
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Abstract
本发明涉及一种半导体装置的制造方法，包括：在一基板上形成交错的绝缘层以及导电层的起始堆叠、辨识用于起始堆叠的多个位线位置以及字线位置，其中包括一第一位线位置以及一第一字线位置、自起始堆叠形成第一位线位置中的位线的垂直排列，此位线的垂直排列具有相对的侧壁。此方法还包括通过形成一薄导电层于相对的侧壁的所选部分上，来形成一字线，相对的侧壁的所选部分位于第一字线位置中。在形成字线的步骤中还包括沉积邻近于各个薄导电层的导电材料，此沉积的导电材料直接与薄导电层接触。
Description
技术领域
本发明涉及一种半导体装置，具体来说，涉及半导体装置中包括三维(three-dimensional，3D)环绕式栅极(Gate-All-Around，GAA)垂直栅极(Vertical Gate，VG)结构的半导体结构，以及这类半导体结构以及装置的制造方法。
背景技术
为了在较小的区域中达到较大的存储容量，并且降低每个位的成本，半导体装置制造商对于进一步减少半导体结构与装置的临界尺寸有日渐增长的需求。举例来说，已渐增地应用使用薄膜晶体管(Thin Film Transistor)技术、电荷捕获存储器(charge trapping memory)技术以及交叉点阵列(cross-point array)技术的三维(Three-dimensional，3D)半导体装置，以达到半导体制造商所需的上述需求。半导体技术中的近来发展已包括制造3D垂直通道(Vertical Channel，VC)NAND结构或3D垂直栅极(Vertical Gate，VG)NAND结构的垂直结构。
发明内容
尽管制造半导体装置的近来发展，通过本发明可以认识到制造三维(Three-dimensional，3D)半导体装置时可能遇到的一或多个问题。举例来说，制造3D半导体装置的各种层以及结构时，关于可靠度与不想要的变化，其中3D半导体装置如垂直通道(Vertical Channel，VC)结构与3D垂直栅极(Vertical Gate，VG)结构，这些无变形、缺陷和/或弯曲的结构常常是难以实现的。
本发明大致上是关于半导体装置以及半导体装置的制造方法，半导体装置的制造方法提出在制造半导体装置过程中的一或多个问题，包括上述的以及本发明中的那些半导体装置。
在一例示性实施例中，一种半导体装置的制造方法叙述于本说明书中，包括于一基板上形成交错的绝缘层以及导电层的起始堆叠。此方法还包括辨识用于起始堆叠的多个位线位置以及字线位置，其中包括一第一位线位置以及一第一字线位置。此方法还包括自起始堆叠形成第一位线位置中的位线的垂直排列，位线的垂直排列具有相对的侧壁。此方法还包括通过形成一薄导电层于相对的侧壁的所选部分上形成第一字线位置中的一字线，相对的侧壁的所选部分辨识的第一字线位置中的那些部分。于第一字线位置中形成字线的步骤中还包括沉积邻近于各个薄导电层的导电材料，此沉积的导电材料直接与薄导电层接触。
于另一例示性实施例中，一种半导体装置的制造方法叙述于本发明中，包括于一基板上形成交错的绝缘层以及导电层的起始堆叠。此方法还包括辨识用于起始堆叠的多个位线位置以及字线位置。此方法还包括自起始堆叠形成位线的多个垂直排列，其中包括位线的第一垂直排列以及位线的第二垂直排列。位线的各个垂直排列包括相对的侧壁。此方法还包括形成一薄导电层于位线的第一垂直排列以及位线的第二垂直排列的相对的侧壁的所选部分上。相对的侧壁的所选部分可为辨识的字线位置中的那些部分。此方法还包括通过导电材料连接各个形成于位线的第一垂直排列上的薄导电层以及形成于位线的第二垂直排列上的对应的薄导电层。各个对应的薄导电层可形成于位线的第二垂直排列上，位线的第二垂直排列面对形成于位线的第一垂直排列上的薄导电层。
于另一例示性实施例中，一种半导体装置叙述于本发明中。此半导体装置包括一基板、一位线的第一垂直排列、形成于基板上的位线的第二垂直排列以及多条字线。各个位线的垂直排列包括相对的侧壁。各个位线的垂直排列还包括交错的绝缘层以及导电层。各条字线包括形成于位线的第一垂直排列以及位线的第二垂直排列的相对侧壁的所选部分上的一薄导电层。相对的侧壁的所选部分可为辨识的字线中的一部分。各字线还可包括连接各薄导电层的一导电结构，各薄导电层形成于位线的第一垂直排列上，各薄导电层包括形成于位线的第二垂直排列上的对应的薄导电层。各个对应的薄导电层可形成于位线的第二垂直排列上，位线的第二垂直排列面对形成于位线的第一垂直排列上的薄导电层。
为了对本发明的例示性实施例以及优点有更完全的了解，下文特举优选实施例，并配合所附图式，其中相似的附图标记表示相似的特征，作详细说明如下：
附图说明
第1A图显示了二维水平通道装置的范例图式；
第1B图显示了重新配置二维水平通道装置以垂直地延伸栅极的范例概念图；
第1C图显示了三维垂直通道装置的范例图式；
第2A图显示了三维垂直通道装置所需的空间范例概念图；
第2B图显示了三维垂直栅极装置所需的空间范例概念图；
第3A图显示了形成于半导体装置上的纵梁(stringer)的范例透视图；
第3B图显示了形成于半导体装置上的纵梁(stringer)的范例上视图；
第4图显示了三维装置中垂直结构的扭曲、变形和/或弯曲部分的范例影像；
第5图是一种三维半导体装置的制造方法的范例实施例；
第6A图显示了形成于基板上的交错的绝缘材料层以及导电材料层的范例实施例的剖面图；
第6B图显示了辨识位线以及字线位置的范例实施例的上视图；
第6C图显示了位线的多个垂直排列的范例实施例的透视图；
第6D图显示了形成于位线的多个垂直排列上的电荷捕获层的透视图；
第6E图显示了形成于位线的多个垂直排列上的电荷捕获层、绝缘层以及导电层的透视图；
第6F图显示了移除绝缘层、导电层以及电荷捕获层的所选部分的透视图；
第6G图显示了沉积绝缘材料的透视图；
第6H图显示了移除沉积的绝缘材料的所选部分以形成孔洞的透视图；
第6I图显示了沉积导电材料于形成的孔洞中的透视图；
第6J图显示了半导体装置的形成的字线以及位线的剖面透视图；
第7A图显示了形成于位线的多个垂直排列上的第一介电层的透视图；
第7B图显示了移除第一介电层的所选部分的透视图；
第7C图显示了沉积第二介电材料的透视图；
第7D图显示了移除沉积的第二介电材料的所选部分以形成孔洞的透视图；
第7E图显示了移除第一介电材料的所选部分的透视图；
第7F图显示了形成电荷捕获层以及导电层于位线的垂直排列的所选部分上的透视图；
第7G图显示了半导体装置的形成的字线以及位线的剖面透视图。
【附图标记说明】
302：纵梁
308：字线
309：绝缘层
310：位线
500：方法
502、504、506、508、510、510a、510b：行动
600：半导体结构
602：基板
604：绝缘层
606：导电层
607：侧壁
608：位线
609：部分
610：字线
612：电荷捕获层
614、614a、614b：导电层
614’：导电材料
616：绝缘层
616’：绝缘材料
618：孔洞
618a：导电结构
619：所选部分
622：第一介电层
628：孔洞
630：绝缘间隔区域
虽然为了便利性，于图式中可使用相似的元件号代表相似的元件，可以理解的是各个不同的例示性实施例可被视为明显的变化。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
以下将配合附图详细地叙述范例实施例，附图是形成本发明的一部分，且显示了可被实践的范例实施例。使用于本发明以及所附权利要求中的词汇“范例实施例”、“例示性实施例”以及“本实施例”不须意指单一实施例，虽然它们可能意指单一实施例，而各种的实施例可无困难地结合和/或在不脱离范例实施例的精神或范围内交换。再者，使用于本发明以及所附权利要求中的术语仅是为了叙述范例实施例，并非用以限制本发明以及所附权利要求。在这方面，如本发明以及所附权利要求中所使用，词汇“内”可包括“内”以及“上”，而词汇“一”可包括单数以及复数的引用。再者，基于内文，如本发明以及所附权利要求中所使用的词汇“通过”也可以表示“自”。再者，基于本说明书，如本发明以及所附权利要求书中所使用的词汇“如果”也可以表示“当”或“根据”。再者，如本发明以及所附权利要求书中所使用，词汇“和/或”可以表示并包括任何以及所有一或多项相关所列项目的组合。
半导体装置的制造的近来发展已导致三维(three-dimensional，3D)垂直结构的采用以及发展，包括3D垂直栅极(Vertical Gate，VG)结构、3D垂直通道(Vertical Channel，VC)结构以及3D环绕式栅极(Gate-All-Around，GAA)VG结构。一般而言，相较于3D VC结构，3D VG结构需要相对小的空间(或区域)。第1A图至第1C图提供二维(two-dimensional，2D)水平通道装置如何与3D VG结构相关的范例概念图。如第1A图以及第1B图中所示，可概念性地重新配置(第1A图以及第1B图)2D水平通道装置(第1A图)以垂直地延伸栅极。如第2A图至第2B图的比较例中所示，反之较大空间的3D VC装置(概念性地显示于第2A图中)需要沿着两个轴(如显示的X轴以及Y轴)跨越的增加空间，较大空间的3D VG装置(概念性地显示于第2B图中)占据沿着仅一个轴(如显示的X轴)跨越的增加空间。
半导体制造商往往在可信地制造3D垂直装置以及结构遇到困难，包括达成深沟的可信的图案化与蚀刻以及制造其垂直结构不具有变形、缺陷和/或弯曲的这类装置，其中深沟形成于制造这类结构的位线与字线的过程中。举例来说，因为这类半导体装置中的高深宽比需求，图案化或蚀刻以形成深沟(尤其是靠近结构的部分或底层)通常不易准确地进行且往往造成不想要的部分(下称“纵梁”)剩下和/或沿着侧壁形成和/或在半导体装置的层之间形成。当这类纵梁不想要地形成于其他东西之间，如连续的位线和/或字线之间，可造成层和/或结构之间的架桥效应，且可在制得的半导体装置中造成不想要的路径和/或泄漏。第3A图以及第3B图提供纵梁302的范例概念图，纵梁302不想要地形成于具有位线310、绝缘层309以及字线308的半导体装置上。
制造3D垂直装置与结构的过程中遇到的另一问题有关于3D垂直结构的一或多个垂直结构的一或多个部分中常常遇到的变形、扭曲和/或弯曲。第4图显示了发生于3D垂直结构的垂直结构中的这类问题的范例。
半导体装置与结构，包括三维(three-dimensional，3D)垂直装置与结构，及这类半导体装置与结构的制造方法描述于本发明中来提出半导体装置与结构中会遇到的一或多种问题，包括上述以及在此叙述的那些半导体装置与结构。可以理解本发明中在此叙述的原则可以被应用于NAND型以及NOR型装置以外的范围，包括浮动栅极存储器装置、电荷捕获存储器装置、非挥发性存储器装置和/或嵌入式存储器装置。
第5图至第7图显示了用于制造半导体装置与结构，如3D VG结构的范例实施例的方法范例实施例。如第5图中所显示的行动顺序，方法500的范例实施例可包括在行动502提供一基板602。方法500还可包括在行动504形成包括多个交错的绝缘层604以及导电层606的一起始堆叠于基板602上。第6A图中显示了形成于基板602上的交错的绝缘层604以及导电层606的起始堆叠的范例实施例的剖面图。绝缘材料可包括氧化物及其类似物，而导电材料可包括多晶硅及其类似物。方法500还可包括在行动506辨识位线608位置以及字线610位置。第6B图中显示了辨识位线608以及字线610位置的范例实施例的上视图。方法500还可包括在行动508形成位线608的一或多个垂直排列。各个位线608的垂直排列可具有相对的侧壁607，相对的侧壁607沿着位线608的垂直排列的长边。可通过移除交错的绝缘层604与导电层606的起始堆叠来形成位线608的垂直排列，其中移除的部分位于辨识的位线608位置之外。第6C图中显示了位线608的垂直排列的范例实施例的透视图。方法500还可包括在行动510形成字线610。字线610的形成还可包括在行动510a形成一或多层薄导电层(如第6F图至第6J图以及第7F图至第7G图中所显示的导电层614)于相对的侧壁607的所选部分(如第6F图至第6J图以及第7F图至第7G图中所显示的在辨识的字线610位置内)上。字线610的形成还可包括在行动510b沉积邻近于各薄导电层的导电材料(如第6I图至第6J图以及第7F图至第7G图中所显示的导电材料614’)。可实施各沉积的导电材料以提供沉积的导电材料以及薄导电层之间的直接接触。在这样做的时候，可形成各字线610以具有一部份，此部分包括一或多层薄导电层以及直接接触薄导电层的沉积的导电材料(如第6J图以及第7G图中所显示的虚线盒状区域)。这类半导体装置和/或包括位线608与字线610的半导体结构600的范例实施例至少显示于第6图至第7图中。
可根据上述一或多项行动制造半导体装置和/或半导体结构600的范例实施例，也可包括额外的行动，可以不同的顺序实施，以及/或可结合一或多项行动为单一行动或分开成为两或多项行动。在不脱离本发明的教示的情形下，范例实施例中也可以考虑NAND型以及NOR型之外的其他半导体装置。现在将会配合图式第5图至第7图叙述这些行动以及半导体装置。
(1)提供一基板(如行动502)
可通过任何一或多种制造方法获得适用于半导体装置与半导体结构600的基板602，如压合法(pressing method)、浮标法(float method)、泄降法(down-drawn method)、再引伸法(redrawing method)、熔融法以及/或其类似方法。
(2)形成多个交错的绝缘层以及导体层(如行动504)
如第6A图的剖面图中所显示，可以伴随着交错的绝缘层604以及导电层606的起始堆叠提供如自上述行动502获得的一基板602。绝缘材料可包括氧化物及其类似物，而导电材料可包括多晶硅及其类似物。各导电层606的厚度可约为200埃(Angstroms，)。在此确认范例实施例中各导电层606的厚度可约为各绝缘层604的厚度可约为在此确认范例实施例中各绝缘层604的厚度可约为
(3)辨识字线位置以及位线位置(如行动506)
具有交错的绝缘层604以及导电层606形成于其上的基板602可进行辨识(或规划或设计)过程，据以辨识(或规划或设计)用于后续行动(如下述以及在此叙述的)的半导体结构600的位线608位置以及字线610位置，后续行动包括形成位线608以及字线610。第6B图的上视图中显示了辨识位线608位至以及字线610位置的范例。
(4)形成位线的垂直排列(如行动508)
可自交错的绝缘层604与导电层606的起始堆叠形成位线608的一或多的垂直排列。各个位线608的垂直排列可具有相对的侧壁607，相对的侧壁607沿着位线608的垂直排列的长边。可通过移除辨识的位线608位置外的起始堆叠的部分形成各个位线608的垂直排列。第6C图中显示了位线608的垂直排列的范例实施例的透视图。
(5)形成多条字线(如行动510)
于范例实施例中，可通过形成薄导电层614于位线608的垂直排列的相对侧壁607的所选部份上以及沉积邻近于各薄导电层614的导电材料614’达到字线610的形成。位线608的垂直排列的相对侧壁607的所选部份可仅包括范例实施例中辨识的字线610位置内的那些部分，薄导电层614形成于所选部分。上述薄导电层614的形成以及邻近于各薄导电层614的导电材料614’的沉积可以一或多种方式实施，如下所解释。
(5A)第一范例实施例
第6D图至第6J图提供制造半导体结构600的范例实施例的范例图式。
如第6D图的透视图所显示，在形成位线608的垂直排列之后(如行动508)，可形成电荷捕获层612于位线608的垂直排列的至少一部分上。于范例实施例中，电荷捕获层612可形成于位线608的垂直排列的上表面以及相对侧壁607上。范例实施例中电荷捕获层612亦可形成于基板602的暴露部分上，基板602的暴露部分位于位线608的垂直排列之间。电荷捕获层612可为氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)、高介电常数(high-K)介电栅极间介电(high-K dielectric inter-gate-dielectric，high-KIGD)层，或任何其他合适的结构。电荷捕获层612的厚度可约为在此确认本发明的范例实施例中电荷捕获层612的厚度可为约180至约
可形成导电材料614’的薄层于电荷捕获层612上。范例实施例中亦可形成绝缘材料616’的薄层于导电层614上。导电层614的厚度可约为在此确认本发明的范例实施例中导电层614的厚度可为约100至约绝缘层616的厚度可约为在此确认本发明的范例实施例中绝缘层616的厚度可为约100至约第6E图显示了具有薄电荷捕获层612、薄导电层614以及薄绝缘层616的位线608的垂直排列的范例透视图。
接着可移除薄电荷捕获层612、薄导电层614以及薄绝缘层616的所选部分609。如第6F图中所示，被移除的所选部分609可包括辨识的字线610位置之外的那些部分。在移除所选部分609的过程中，仅有薄导电层614(与电荷捕获层612以及绝缘层16)的特定的剩余部分留下，而这些剩余部分位于字线610位置内。应理解在不脱离本发明的教示的情形下，除了上述行动之外可以使用其他的行动于本发明中以形成薄导电层614于侧壁607的所选部分上，或者可以使用其他的行动替代上述行动。
如第6G图中所示，可沉积绝缘材料616’于辨识的位线608位置之外的区域。于范例实施例中，亦可沉积绝缘材料616’于被移除的部分609中。
如第6H图中所示，可移除沉积的绝缘材料616’的所选部分以形成孔洞618，孔洞618暴露导电层614的至少一部分。被移除的各个所选部分(孔洞618)可包括沿着辨识的字线610位置的那些部分。于范例实施例中，孔洞618的尺寸可小于或约等于字线610的宽度。沉积的绝缘材料616’的被移除的所选部分(孔洞618)可对应沉积的绝缘材料616’的一或多个部分，其中沉积的绝缘材料616’直接接触形成于侧壁607上的薄导电层614(亦即移除过程暴露薄导电层614的至少一部分)。应理解本发明中如上述以及在此所述，移除沉积的绝缘材料616’的所选部分以形成孔洞618的过程中，允许形成邻近字线610之间的绝缘间隔(通过剩余的绝缘材料616’)。再者，移除沉积的绝缘材料616’的所选部分的过程中，允许下一个步骤形成对应(或面对)薄导电层614a与薄导电层614b之间的连接或桥梁，薄导电层614a与薄导电层614b形成于邻近的位线上(请参照第6J图)。
虽然第6H图中显示的沉积的绝缘材料616’的被移除的部分(孔洞618)具有圆形的剖面，应理解本发明中沉积的绝缘材料616’的被移除的部分(孔洞618)可具有一或多种其他剖面形状，包括方形、矩形、椭圆形以及其他形状。
如第6I图以及第6J图所示，可进行一沉积过程以沉积导电材料614’至沉积的绝缘材料616’的至少被移除的部分(孔洞618)中。如第6J图的剖面透视图所示，字线610的各部分(连续的位线608之间)可包括导电层614a与导电层614b以及导电材料614’，导电材料614’连接至导电层614a与导电层614b。
虽然第6I图至第6J图中所示的导电材料614’具有圆形剖面，应理解本发明中导电材料614’可具有一或多种其他剖面形状，包括方形、矩形、椭圆形以及其他形状。
(5B)第二范例实施例
第7A图至第7F图提供制造半导体结构600的另一范例实施例的范例图。
如第7A图的透视图中所示，形成位线608的垂直排列之后(如行动508)，可形成一第一介电层622于位线608的垂直排列上。于范例实施例中，第一介电层622可形成于位线608的垂直排列的相对侧壁607的上表面上。于范例实施例中第一介电层622可形成于基板602的暴露部分上，暴露部分位于位线608的垂直排列之间。于范例实施例中第一介电层622可包括氮，如氮化硅。第一介电层622的厚度可约为在此确认本发明的范例实施例中第一介电层622的厚度可为约200至约
可移除第一介电层622的所选部分619。如第7B图中所示，被移除的所选部分619可包括位于辨识的字线610位置外的那些部分。在移除所选部分619的过程中，仅有第一介电层622的特定的剩余部分留下，而这些剩余部分位于字线610位置内。应理解在不脱离本发明的教示的情形下，除了上述行动之外可以使用其他的行动于本发明中以形成第一介电层622于侧壁607的所选部分上(亦即在字线位置内)，或者可以使用其他的行动替代上述行动。
如第7C图所示，第二绝缘材料616’可沉积于辨识的位线608位置外的区域。于范例实施例中，第二介电材料亦可沉积于被移除的部分619中。
如第7D图所示，可移除沉积的第二绝缘材料616’的所选部分以形成孔洞628，孔洞628暴露第一介电层622的至少一部分。被移除的各个所选部分(孔洞628)可包括沿着辨识的字线610位置的部分。于范例实施例中，孔洞628的尺寸可小于或约等于字线610的宽度。沉积的第二绝缘材料616’的被移除的所选部分(孔洞628)可对应沉积的第二绝缘材料616’的一或多个部分，其中沉积的第二绝缘材料616’直接接触形成于侧壁607上的第一介电层622(亦即移除过程暴露第一介电层622的至少一部分)。应理解本发明中如上述以及在此所述，移除沉积的第二绝缘材料616’的所选部分以形成孔洞628的过程中，允许形成邻近字线610之间的绝缘间隔区域630。
虽然第7D图中显示的沉积的第二绝缘材料616’的被移除的部分(孔洞628)具有圆形的剖面，应理解本发明中沉积的第二绝缘材料616’的被移除的部分(孔洞628)可具有一或多种其他剖面形状，包括方形、矩形、椭圆形以及其他形状。
之后，可移除辨识的字线610位置内的第一介电材料622以暴露位线608的垂直排列的侧壁607的所选部分，所选部分是辨识的字线610位置内的那些部分。此显示于第7E图中。第7E图中所示，剩余的第二绝缘材料616’形成绝缘间隔区域630。绝缘间隔区域630使得后续的行动能够在辨识的字线610位置内形成电荷捕获层612于位线608的垂直排列的侧壁607的上表面上以及基板602的表面上。再者，可以用于第6图的上述或在此叙述的类似的物质实施一或更多其他的步骤，以形成或达成导电材料614’的薄导电层(包括614a以及614b)于电荷捕获层612的所选部分上以及导电结构618a(614’)。在这方面，所选部分是辨识的字线610位置内的那些部分。再者，亦可形成导电材料614’于对应的导电层614a与614b之间。以连接导电层614a与614b，如第7G图的剖面透视图所示。
虽然第7G图中显示的导电材料614’具有圆形的剖面，应理解本发明中导电材料614’可具有一或多种其他剖面形状，包括方形、矩形、椭圆形以及其他形状。
应理解本发明中电荷存储结构可包括氧化物-氮化物-氧化物(oxide-nitride-oxide)、硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)或能隙工程-SONOS(bandgapengineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)结构，能隙工程-SONOS结构包括具有穿隧介电层、捕获层以及阻挡氧化层的那些结构。穿隧介电层可包括氧化物、氮化物、氧化物子层(sub-layer)以及/或在零偏压下形成倒“U”形状价带的材料的复合物；捕获层可包括氮化物；而阻挡氧化层或栅极层可包括氧化物。穿隧介电层还可包括电洞穿隧层、带偏移层以及隔离层。本发明中亦可以考虑其他的内部结构，包括用于浮动栅极存储器、电荷捕获存储器、NAND型装置、NAND型装置以外的半导体装置、非挥发性存储器装置和/或嵌入式存储器装置的那些结构。
虽然上面的内容已描述根据本发明的原理的各种实施例，但是应当理解的是上述实施例仅以举例的方式被提出，并非限制性的。因此，在本发明中所描述的范例实施例的广度和范围不应被任何上述例示性实施例所限制，而是应当仅根据自此发明的权利要求及其等同的方案定义。再者，上述优点以及特征被提供于叙述的实施例中，不应限制将权利要求应用于完成任何或所有上述优点的工艺以及结构。
举例来说，如在本发明中所提到的，“形成”或“制造”一层、多个层、多层交错的层、多层、堆叠、结构以及/或装置可包括产生此层、多层、结构以及/或装置的任何方法，包括沉积、图案化、蚀刻以及/或类似的方法。一“多层”可为一层、一结构、包括多个内层和/或多个层、多个多层、多个结构的堆叠以及堆叠于或形成于另一堆叠上的堆叠。内部结构可包括半导体装置中的任何内部结构，包括电荷存储结构如硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)或能隙工程-SONOS(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)结构，BE-SONOS结构包括穿隧介电层、捕获层以及阻挡氧化层。
虽然本发明中可描述一或多个层、多层和/或结构为“硅”、“多晶硅”、“导电的”、“氧化物”和/或“绝缘”层、多层和/或结构，应理解其他材料和/或组成的层、多层和/或结构可被应用于范例实施例。再者，于范例实施例中这类结构可为结晶结构和/或非晶结构的型式。
再者，一或多个层、多层和/或构的“图案化”或“蚀刻”可包括产生所欲图案于一或多个层、多层和/或结构上的任何方法，包括根据抗光蚀屏蔽上的预形成图案，通过应用具有预形成图案的抗光蚀屏蔽(未显示)以及蚀刻此层、多层和/或结构实现微影工艺。
形成、沉积和/或残留于材料、层、结构之中和/或之上的“纵梁”以及/或形成、沉积和/或残留于材料、层和/或结构之间的“纵梁”可包括导电材料、绝缘材料以及具有开口、钻孔、缝隙、空隙、裂缝、孔洞、气泡及其类似物和/或其混合物的材料。再者，虽然本发明叙述范例实施例用来处理“纵梁”，叙述于本发明中主张的方法亦可有益地应用于处理和/或改进其他性能相关的问题和/或议题，包括形成、移位、尺寸的改变、形状的改变、组成的改变、组合、分割和/或半导体制造过程中其他型式的缺陷的迁移。
可以理解本发明中叙述的原则可以被应用于例示性实施例中叙述的NAND型装置以外的范围，包括NOR型装置、其他存储器存储装置、浮动栅极存储器装置、电荷捕获存储器装置、非挥发性存储器装置和/或嵌入式存储器装置。
在此使用的各种名词在本技术领域中具有特定的意义。一特定的词汇是否应被解释为“特定术语”是基于使用此词汇的上下文。“连接至”、“形成于…上”、“形成覆盖…”或其他相似的词语通常应被广泛地解释已包括多种情形，如直接形成、沉积以及连接于引用元件之间或通过引用元件之间的一或多个中间物。根据这些词语以及其他词语在本发明中使用的内容解释这些词语以及其他词语，且本发明所属技术领域具有通常知识者理当能够理解本发明中的这些词语。上述定义并非排除其他基于发明的内容可能被赋予那些词语的意义。
比较、测量以及定义时间的词语，如“此时”、“相等的”、“过程中”、“完全”及其类似词语应被理解为表示“实质上此时”、“实质上相等的”、“实质上在过程中”、“实质上完全”等，其中“实质上”表示这样的比较，测量和时间的定义是适用于完成不明确的或明确声明期望的结果。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (26)
1.一种半导体装置的制造方法，该方法包括：
于一基板上形成交错的多个绝缘层与多个导电层的一起始堆叠；
辨识用于该起始堆叠的多个位线位置以及多个字线位置，包括一第一位线位置以及一第一字线位置；
自该起始堆叠形成一位线的垂直排列于该第一位线位置中，该位线的垂直排列具有多个相对的侧壁；以及
形成一字线于该第一字线位置中，通过：
形成薄导电层于所述相对的侧壁的所选部分上，所述相对的侧壁的所选部分为位于该第一字线位置中的部分；以及
沉积导电材料邻近于各该薄导电层，沉积的导电材料与该薄导电层直接接触。
2.如权利要求1所述的方法，其特征在于，通过移除该第一位线位置外的该起始堆叠的部分，形成该位线的垂直排列。
3.如权利要求2所述的方法，其特征在于，在移除该起始堆叠的部分后以及形成所述薄导电层前，形成一电荷捕获层于至少所述相对的侧壁上。
4.如权利要求3所述的方法，其特征在于，该电荷捕获层亦形成于该位线的垂直排列的一上表面上以及该基板的所选区域上，该基板的所选区域为位于该第一字线位置中的区域。
5.如权利要求4所述的方法，其特征在于，所述薄导电层亦形成于该位线的垂直排列的该上表面的所选区域上，该上表面的所选区域为位于该第一字线位置中的区域。
6.如权利要求1所述的方法，其特征在于，在形成所述薄导电层于所述相对的侧壁的所选部分后：
沉积绝缘材料于所述辨识的位线位置外的区域中；以及
移除沉积绝缘材料的所选区域，沉积绝缘材料的各所选区域为与各薄导电层直接接触的部分。
7.如权利要求6所述的方法，其特征在于，在沉积绝缘材料的移除的所选部分中，进行沉积导电材料邻近于各该薄导电层。
8.如权利要求2所述的方法，其特征在于，在形成所述薄导电层于所述相对的侧壁的所选部分前：
形成一第一介电材料的薄层于所述相对的侧壁的所选部分上；以及
沉积第二介电材料于该第一位线位置外的该起始堆叠的被移除的部分中。
9.如权利要求8所述的方法，其特征在于，形成所述薄导电层与沉积导电材料的步骤，包括：
以导电材料仅取代该沉积的第二介电材料的所选部分，该沉积的第二介电材料的各所选部分为与该第一介电材料的各薄层直接接触的部分；及
以导电材料取代该第一介电材料的薄层。
10.如权利要求8所述的方法，其特征在于，在形成所述薄导电层前：
移除该沉积的第二介电材料的所选部分，该沉积的第二介电材料的各所选部分为与该第一介电材料的各薄层直接接触的部分；及
移除该第一介电材料的薄层。
11.一种半导体装置的制造方法，其特征在于，该方法包括：
形成交错的多个绝缘层与多个导电层的一起始堆叠于一基板上；
辨识用于该起始堆叠的多个位线位置以及多个字线位置；
自该起始堆叠形成多个位线的垂直排列，包括一第一位线的垂直排列以及一第二位线的垂直排列，所述位线的各垂直排列具有多个相对的侧壁；
形成薄导电层于该第一位线的垂直排列以及该第二位线的垂直排列的所述相对的侧壁的所选部分上，所述相对的侧壁的所选部分为位于所述辨识的字线位置中的部分；以及
通过导电材料，连接形成于该第一位线的垂直排列上的各该薄导电层以及形成于该第二位线的垂直排列上的对应的各该薄导电层，形成于该第二位线的垂直排列上的对应的各该薄导电层面对形成于该第一位线的垂直排列上的各该薄导电层。
12.如权利要求11所述的方法，其特征在于，通过移除所述辨识的位线位置外的该起始堆叠的部分，形成该第一位线的垂直排列以及该第二位线的垂直排列，被移除的部分包括位于该第一位线的垂直排列与该第二位线的垂直排列之间的该起始堆叠的部分。
13.如权利要求12所述的方法，其特征在于，在移除所述辨识的位线位置外的该起始堆叠的部分之后以及在形成所述薄导电层之前，形成一电荷捕获层于至少所述相对的侧壁上。
14.如权利要求13所述的方法，其特征在于，该电荷捕获层亦形成于该第一位线的垂直排列的一上表面上、该第二位线的垂直排列的一上表面上以及该基板的所选区域上，该基板的所选区域为位于所述辨识的字线位置中的区域。
15.如权利要求14所述的方法，其特征在于，所述薄导电层亦形成于该第一位线的垂直排列的该上表面的所选区域上以及该第二位线的垂直排列的该上表面的所选区域上，所述上表面的所选区域为位于所述辨识的字线位置中的区域。
16.如权利要求11所述的方法，其特征在于，在形成所述薄导电层于所述相对的侧壁的所选部分后：
沉积绝缘材料于所述辨识的位线位置之外的区域中；及
移除沉积绝缘材料的所选区域，沉积绝缘材料的各所选区域为与各薄导电层直接接触的部分。
17.如权利要求16所述的方法，其特征在于，在沉积绝缘材料移除的所选部分中，通过沉积导电材料进行所述薄导电层的连接。
18.如权利要求12所述的方法，其特征在于，在形成所述薄导电层于所述相对的侧壁的所选部分之前：
形成一第一介电材料的薄层于所述相对的侧壁的所选部分上；及
沉积第二介电材料于所述辨识的位线位置外的该起始堆叠的被移除的部分中。
19.如权利要求18所述的方法，其特征在于，形成所述薄导电层与连接所述薄导电层的步骤，包括：
以导电材料仅取代该沉积的第二介电材料的所选部分，该沉积的第二介电材料的所选部分为形成于该第一位线的垂直排列上的该第一介电材料的各薄层以及形成于该第二位线的垂直排列上的该第一介电材料的对应的薄层之间的部分；以及
以导电材料取代该第一介电材料的薄层；
其中形成于该第二位线的垂直排列上的该第一介电材料的对应的各该薄导电层面对形成于该第一位线的垂直排列上的该第一介电材料的各该薄导电层。
20.如权利要求18所述的方法，其特征在于，在形成所述薄导电层之前：
移除该沉积的第二介电材料的所选部分，该沉积的第二介电材料的各所选部分为形成于该第一位线的垂直排列上的该第一介电材料的各薄层以及形成于该第二位线的垂直排列上的该第一介电材料的对应的薄层之间的部分；以及
移除该第一介电材料的薄层；
其中形成于该第二位线的垂直排列上的该第一介电材料的对应的各该薄导电层面对形成于该第一位线的垂直排列上的该第一介电材料的各该薄导电层。
21.一种半导体装置，包括：
一基板；
一第一位线的垂直排列与一第二位线的垂直排列，形成于该基板上，各该第一位线的垂直排列与各该第二位线的垂直排列具有多个相对的侧壁，且包括交错的多个绝缘层与多个导电层；以及
多个字线，各该字线具有：
薄导电层，形成于该第一位线的垂直排列以及该第二位线的垂直排列的所述相对的侧壁的所选部分上，所述相对的侧壁的所选部分为位于所述字线中的部分；以及
导电结构，连接形成于该第一位线的垂直排列上的各该薄导电层与形成于该第二位线的垂直排列上的对应的薄导电层，形成于该第二位线的垂直排列上的对应的各该薄导电层面对形成于该第一位线的垂直排列上的薄导电层。
22.如权利要求21所述的半导体装置，其特征在于，还包括一电荷捕获层，该电荷捕获层形成于该第一位线的垂直排列上与该第二位线的垂直排列上。
23.如权利要求22所述的半导体装置，其特征在于，其中该电荷捕获层形成于所述侧壁以及各该薄导电层之间。
24.如权利要求22所述的半导体装置，其特征在于，该电荷捕获层包括氧化物-氮化物-氧化物层。
25.如权利要求21所述的半导体装置，其特征在于，还包括形成于连续的所述导电结构之间的绝缘材料。
26.如权利要求21所述的半导体装置，其特征在于，所述薄导电层与所述导电结构包括相同的导电材料。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |