JPH05308107A - 半導体装置及びその製作方法 - Google Patents

半導体装置及びその製作方法

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JPH05308107A
JPH05308107A JP4099837A JP9983792A JPH05308107A JP H05308107 A JPH05308107 A JP H05308107A JP 4099837 A JP4099837 A JP 4099837A JP 9983792 A JP9983792 A JP 9983792A JP H05308107 A JPH05308107 A JP H05308107A
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JP
Japan
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thin film
semiconductor device
film
insulating thin
source gas
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Pending
Application number
JP4099837A
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English (en)
Inventor
Keizo Harada
敬三 原田
Seisaku Yamanaka
正策 山中
Takao Maeda
貴雄 前田
Takatoshi Takigawa
貴稔 瀧川
Toshisuke Saka
俊祐 坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Publication date
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Priority to CA002072262A priority patent/CA2072262C/en
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Priority to DE69207285T priority patent/DE69207285T2/de
Priority to US07/907,229 priority patent/US5455453A/en
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Abstract

(57)【要約】 【目的】 省スペース、高集積化に十分対応し得る長期
信頼性にも優れた高熱放散性かつ、低コストのプラスチ
ックパッケージ型の半導体装置を提供する。 【構成】 銅又は銅合金の圧延金属基板１の表面に１〜
２０μｍ厚の絶縁薄膜２を形成する。この薄膜は、酸窒
化シリコンの単層膜や酸化シリコンと酸窒化シリコン
（若しくは窒化シリコン）を積層した複合膜を用い、こ
の薄膜２上又は基板１の露出面上に半導体素子８を搭載
する。さらに、２上に薄膜のＶcc配線３、ＧＮＤ配線
４、薄膜抵抗１０、薄膜コンデンサ１１などを適宜に設
ける。そしてボンディングワイヤ９により必要個所を結
線後、外部リードの内端側を含めた部分を樹脂で封止す
る。絶縁薄膜２が酸化シリコンと窒化シリコンの両者の
長所を兼ね備えているので、基板との熱膨張差によるク
ラック、吸湿により促進される剥離などが起こり難く、
低コストのプラスチックパッケージを用いて高集積化、
軽薄短小化、長期信頼性の確保が行える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願発明は、半導体素子等の電気
素子を搭載する半導体装置及びその作製方法に関する。
【０００２】
【従来の技術】半導体素子等の能動素子を含み、信号用
及び／若しくは電源系配線や抵抗体、コンデンサなどの
受動素子を具備した半導体装置は、ハイブリッドＩＣや
各種ＩＣパッケージなどに数多くみられる。中には、ア
ルミナ基板上にスクリーン印刷法でＡｇ−Ｐｄ系配線を
形成した基板、多層配線の積層セラミック基板もしくは
プリント配線基板を、リードフレーム及び樹脂封止形態
を用いた自動化が容易で低コストないわゆるプラスチッ
クパッケージの内部に搭載して複数素子を搭載可能とし
たものもある。また、特開昭６２−１８５３４９号のよ
うに、プラスチックパッケージにおいて、ＦｅＮｉ合金
よりなるリードフレームのダイパッドに形成された絶縁
薄膜上に抵抗体や薄膜配線層を形成する構造を採用して
高密度化を達成する試みもなされている。
【０００３】
【発明が解決しようとする課題】半導体パッケージなど
の電子部品は、より一層の高集積化、軽薄短小化、低コ
スト化の方向に進んでいる。また、高集積化・軽薄短小
化を進めると半導体素子の温度上昇を招くことから、高
熱放散性の半導体パッケージが求められている。特に、
量産性があり低コスト化が可能なプラスチックパッケー
ジ化の要求が高い。
【０００４】しかしながら、プラスチックパッケージ内
にアルミナ配線基板を用いたものは、微細配線化、薄型
化が難しい。また、プリント配線基板を用いたものは微
細配線化、素子搭載時、特にワイヤボンディング時の接
着剤軟化などの問題に加え、長期信頼性にも問題があ
る。さらに、高密度化が可能な特開昭６２−１８５３４
９号公報に記載の技術では、金属上で絶縁特性の良好な
絶縁薄膜を歩留良く作製することが難しいため量産性に
問題があった。このほか、上記の従来技術では、パッケ
ージとしての熱放散性に優れないことから、より一層の
高速高密度の要求にも対応できなかった。
【０００５】そこで、近年リードフレーム材料として多
用され出した銅又は銅合金（この合金は他元素の添加量
が５０ｗｔ％以下）の圧延材を基材にしてその表面に絶
縁薄膜を設け、この絶縁薄膜上又は基板の露出面上に能
動素子を搭載し、さらに、絶縁薄膜上に外部リードとの
中継等に用いる薄膜配線やノイズ除去用の薄膜抵抗、薄
膜コンデンサなどを設けることを考えた。この場合、絶
縁薄膜は無機質のものを接着剤を使わずに設ける。銅又
は銅合金は放熱性に優れ、また、熱膨張係数がモールド
樹脂に近くて安定した樹脂封止が可能であるが、絶縁フ
ィルムを接着剤で貼り合わせる構造では放熱性が悪化
し、耐熱性や薄型化の面でも問題が生じるからである。
樹脂フィルムや有機接着剤を用いるとパッケージの長期
信頼性も確保し難い。
【０００６】ところが、無機質の絶縁薄膜を銅又は銅合
金の基板上に直接設ける場合には次のことが問題とな
る。
【０００７】（１）かかる基板の熱膨張係数は１７×１
０-6程度であるのに対し、一般に無機質絶縁薄膜の絶膨
張係数は１０×１０-6以下であり、その差が大きい。一
方、薄膜形成工程では密着性や反応性を考慮して成膜温
度を上げる必要があり、そのため、成膜後の冷却におい
て熱膨張係数差により薄膜に過大な応力が加わり、この
応力で膜にクラックが生じ易くなり、また、吸湿が加速
され易くなって耐湿性にも問題がでる。 （２）銅や銅合金は表面が容易に酸化し、非常に脆い酸
化膜を生じる。従って、吸湿により絶縁膜と基板の界面
間に取込まれる水分により基板の表面が酸化し、その結
果、形成される酸化膜が絶縁膜に加わる応力で破壊され
て絶縁膜の剥離が起こる。 （３）圧延金属板の表面はＲｍａｘ＝０．２μｍ以上と
粗く、そのため、薄膜では被覆性が悪く絶縁が取り難
い。
【０００８】本発明は、熱放散性が良くて高集積化が図
れるコスト面でも有利なプラスチックパッケージ型の半
導体装置を実現するために、基板上の絶縁膜の絶縁特
性、並びに長期信頼性を悪くする上記の（１）〜（３）
の問題を無くすことを課題としている。
【０００９】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、銅もしくは銅を母相とし５０ｗｔ％以下
の他元素を添加した銅合金より成る圧延金属基板の表面
に、膜厚が１μｍ以上２０μｍ以下、より好ましくは３
μｍ以上１０μｍ以下の絶縁薄膜を設け、この絶縁薄膜
上もしくは金属基板の露出面に能動素子を搭載し、さら
に、その絶縁薄膜上に信号用及び／若しくは電源系の薄
膜配線や薄膜抵抗、薄膜コンデンサなどの受動素子を設
ける半導体装置を対象にして、前記絶縁薄膜を、酸素と
窒素を含むシリコン化合物によって形成する。
【００１０】本発明で用いる金属基板は、表面粗さがＲ
ｍａｘ≧０．１μｍであるものが好ましい。このような
面粗さは、基材の圧延工程で得ても良いし、圧延後に基
材表面を機械的或いは電気的に研磨して得てもよい。ま
た、この金属基板の表面にＮｉ、Ｃｒ、Ａｌ、Ｔｉ、Ａ
ｕ、Ｐｔ、Ａｇのどれかを用いた金属単層薄膜やこれ等
の中から選ばれた２種以上の金属から成る積層薄膜或い
は合金薄膜を形成しておくことも好ましい形態のひとつ
である。これ等の金属膜の膜圧が０．１μｍ以上１０μ
ｍ以下であるとより好ましい。
【００１１】絶縁薄膜上（或いは基板上）の信号用或い
は電源系の薄膜配線は、スパッタ法、真空蒸着法、イオ
ンプレーティング法などを用いて、例えば導電層として
のアルミ膜を形成し、その上に拡散防止層としてのニッ
ケル層を形成後、ワイヤボンディングなどが行われる最
上層に金層を設けた３層構造のものを用いる。このとき
微細配線パターンを得るためにメタルマスクによるパタ
ーニングを用いても良いし、フォトリソグラフィなどの
手法も用いることができる。これ等の薄膜配線を形成す
ることで、微細パターンによる高集積化が可能になり、
また同時に、金属基板と薄膜配線が絶縁薄膜により隔て
られていることから、絶縁薄膜をバイパスコンデンサと
して機能させることも可能になり、高速化を図るときに
必要な低ノイズ化なども実現できる。
【００１２】薄膜抵抗については、ＮｉＣｒ、ＴａＮ、
ＴｉＮ、ＣｒＳｉＯなどの薄膜抵抗体材料をスパッタ
法、真空蒸着、イオンプレーティング法などにより、所
望の抵抗値を持つものを形成する。抵抗値の微調整に
は、レーザトリミングなどを用いることもできる。薄膜
コンデンサについては、例えばＴａ2 Ｏ5 などをスパッ
タ法、真空蒸着、イオンプレーティング法などにより形
成することができる。また、上述したように、基板と薄
膜配線間の絶縁薄膜をコンデンサとして使用することも
できる。これ等の抵抗やコンデンサなどの受動素子は、
高速信号伝搬時に問題となる信号のリンキングを鈍らせ
る働きをすることから、半導体パッケージの高速化が可
能になる。
【００１３】シリコン化合物の絶縁薄膜は、（１）好ま
しくは窒素含有量がＳｉに対する原子比で０．３以上、
０．８以下の酸窒化シリコンの単層膜、（２）酸化シリ
コン層と、窒素をＳｉに対する原子比で０．３以上含む
酸窒化シリコン層もしくは窒化シリコン層を積層した２
層以上の複合膜、（３）酸化シリコン層と、窒素含有量
を膜厚方向に連続的に増加もしくは減少させ、最多含有
部の窒素量をＳｉに対する原子比で０．３以上にした酸
窒化シリコン層を積層した２層以上の複合膜のいずれで
あってもよい。また、好ましくは、これ等の酸窒化シリ
コン層、酸化シリコン層、窒化シリコン層が、膜の真応
力として圧縮応力もしくは８×１０9 （ｄｙｎ／cm2 ）
以下の引張り応力を持つもの、より好ましくは８×１０
9 （ｄｙｎ／cm2 ）以下の圧縮応力もしくは３×１０9
（ｄｙｎ／cm2 ）以下の引張り応力を持つものを用い
る。ここで云う薄膜の真応力とは、基板上に形成した薄
膜の全残留応力から、基板と薄膜の熱膨張係数差に起因
する熱応力を差し引いた値である。全残留応力の測定に
はいくつかの方法があるが、例えば、破壊試験として
は、膜を基材から剥がしそのそりから応力を求めること
が可能であるし、また非破壊試験としては、薄膜を形成
した基板のそりを測定することで、応力を求めることも
可能である。
【００１４】また、上の（１）〜（３）の各形態の絶縁
薄膜はいずれも膜中に水素を含むが、その結合水素の含
有量は、（１）の単層膜の場合、赤外吸収スペクトルの
吸収ピークにおいて次の、の関係式の少なくとも一
方を満たすものが好ましい。 ０．００１≦Ｉ１１／ＩＭ１≦０．３ ０．０１≦Ｉ２１／ＩＭ１≦１．５ ここで、ＩＭ１＝ｍａｘ（ＩＯ１，ＩＮ１） ＩＯ１，
ＩＮ１の内大きな方の数値 Ｉ１１：２１５０〜２３５０cm-1の波数範囲にあるＳｉ
−Ｈ結合による最大吸収ピーク高さ Ｉ２１：８６０〜９８０cm-1の波数範囲にあるＳｉ−Ｏ
Ｈ結合による最大吸収ピーク高さ ＩＯ１：１０２０〜１２００cm-1の波数範囲にあるＳｉ
−Ｏ結合による最大吸収ピーク高さ ＩＮ１：８４０〜９２０cm-1の波数範囲にあるＳｉ−Ｎ
結合による最大吸収ピーク高さ （２）の複合絶縁薄膜についても、各層のシリコン化合
物中の結合水素量が赤外吸収スペクトルの吸収ピークに
おいて次の、の関係式の少なくとも一方を満たすも
のが好ましい。 ０．００１≦Ｉ１２／ＩＭ２≦０．３ ０．０１≦Ｉ２２／ＩＭ２≦１．５ ここで、ＩＭ２＝ｍａｘ（ＩＯ２，ＩＮ２） ＩＯ２，
ＩＮ２の内大きな方の数値 Ｉ１２：２１５０〜２３５０cm-1の波数範囲にあるＳｉ
−Ｈ結合による最大吸収ピーク高さ Ｉ２２：８６０〜９８０cm-1の波数範囲にあるＳｉ−Ｏ
Ｈ結合による最大吸収ピーク高さ ＩＯ２：１０２０〜１２００cm-1の波数範囲にあるＳｉ
−Ｏ結合による最大吸収ピーク高さ ＩＮ２：８４０〜９２０cm-1の波数範囲にあるＳｉ−Ｎ
結合による最大吸収ピーク高さ さらに、（３）の複合膜についても、各層のシリコン化
合物中の結合水素量が赤外吸収スペクトルの吸収ピーク
において次の、の関係式の少なくとも一方を満たす
ものが好ましい。 ０．００１≦Ｉ１３／ＩＭ３≦０．３ ０．０１≦Ｉ２３／ＩＭ３≦１．５ ここで、ＩＭ３＝ｍａｘ（ＩＯ３，ＩＮ３） ＩＯ３，
ＩＮ３の内大きな方の数値 Ｉ１３：２１５０〜２３５０cm-1の波数範囲にあるＳｉ
−Ｈ結合による最大吸収ピーク高さ Ｉ２３：８６０〜９８０cm-1の波数範囲にあるＳｉ−Ｏ
Ｈ結合による最大吸収ピーク高さ ＩＯ３：１０２０〜１２００cm-1の波数範囲にあるＳｉ
−Ｏ結合による最大吸収ピーク高さ ＩＮ３：８４０〜９２０cm-1の波数範囲にあるＳｉ−Ｎ
結合による最大吸収ピーク高さ このほか、本発明の絶縁薄膜中に、添加元素として、
Ｆ、Ｃ、Ｂ、Ｓ、Ｐ、Ａｌ、Ｓｅ、Ａｓ、Ｇｅ、Ｇａ、
Ｚｎ、Ｔｅ、Ｓｂ、Ｓｎ、Ｉｎのいずれか１種もしくは
２種以上をＳｉに対する原子比で１０％以下含ませてお
くこと、或いは、この絶縁薄膜の表層及び／若しくは最
下層に、非導電性炭素、ＳｉＣ、Ａｌ2 Ｏ3 、Ｚｒ
2 Ｏ、ＡｌＮ、ＢＮのいずれか又はそれ等の複合物で形
成された耐湿性の保護膜を形成することも好ましいこと
である。
【００１５】次に、このような絶縁薄膜を基板の表面に
むら無く、密着性良く形成するために、本発明において
は、金属基板の表面の酸化物を、Ａｒガス、Ｈ2 ガスも
しくは両者の混合ガス雰囲気下で、基板温度：３５０℃
以下、雰囲気ガス圧：０．１〜３０Ｔｏｒｒ、放電出力
０．１〜１０Ｗ／ｃｍ2 、放電時間：１分以上の条件に
よるプラズマスクリーニングによって先ず除去し、その
後、Ｓｉソースガス、Ｎソースガス、Ｏソースガスを原
料にして、基板温度：３５０℃以下、成膜時ガス圧：
０．１Ｔｏｒｒ以上常圧以下、Ｓｉソースガスに対する
Ｎ及びＯソースガスの流量比：０．５〜３０より好まし
くは０．５〜１０の条件下でプラズマＣＶＤ（Ｐ−ＣＶ
Ｄ）法もしくはＣＶＤ法による気相成長で基板の表面に
絶縁薄膜を形成する。この際のＳｉソースガスとして
は、ＳｉｎＨ2n+2（ｎ＝１、２、３、４）やＳｉ（Ｃ2
Ｈ5 Ｏ）4 、或いはその他の有機Ｓｉ系ガスを用い、Ｎ
ソースガスとしてはＮ2 、ＮＨ3 などを、また、Ｏソー
スガスとしてはＯ2 、Ｏ3 、Ｎ2 Ｏ、ＮＯ、ＮＯ2 より
選択された一種もしくは複合のガスなどを使用する。
【００１６】また、別の方法として、金属基板の表面の
酸化物層を電気・化学的な処理によってまず除去し、そ
の後、ＳｉｎＨ2n+2（ｎ＝１、２、３、４）又はＳｉ
（Ｃ2Ｈ5 Ｏ）4 のＳｉソースガス、ＮＨ3 又はＮ2 の
Ｎソースガス、Ｎ2 Ｏ、ＮＯ、ＮＯ2 Ｏ2 、Ｏ3 から選
択された１種もしくは複合のＯソースガスを原料ガスと
して、金属基板温度：３５０℃以下、好ましくは２００
〜３５０℃、前処理時プラズマ放電時ガス圧：０．１〜
３０Ｔｏｒｒ、好ましくは０．５〜３０Ｔｏｒｒ、印加
高周波出力：０．１〜１０ｗ／ｃｍ2 、より好ましくは
０．５〜１０ｗ／ｃｍ2 、放電時間１分以上、好ましく
は５分以上、成膜時ガス圧：０．１〜５Ｔｏｒｒ、ガス
流量比：Ｆｓ／（Ｆｎ＋Ｆｏ）≦２、好ましくは０．１
≦Ｆｓ／（Ｆｎ＋Ｆｏ）≦２、｛但しＦｓはＳｉソース
のガス流量、ＦｎはＮソースのガス流量、ＦｏはＯソー
スのガス流量｝、高周波出力密度：０．１〜２．０ｗ／
ｃｍ2 、基板と電極間距離：１０〜４０mm、好ましくは
２０〜４０mm、基板温度：３５０℃以下、好ましくは２
００〜３５０℃、の条件で前記金属基板の表面に前記絶
縁薄膜をプラズマＣＶＤ法で形成する。
【００１７】なお、これ等以外の方法、例えば、高周波
マグネトロンスパッタ、レーザ蒸着、イオンプレーディ
ング、真空蒸着、ＥＣＲプラズマＣＶＤ、レーザＣＶ
Ｄ、光ＣＶＤなどによる成膜法でも、本発明の絶縁薄膜
は形成し得る。
【００１８】
【作用】酸化シリコン膜は、材料自身の強度が大きく、
かつ応力増大の原因となるヤング率やポアッソン比は小
さいため、クラックを生じ難い反面、水分を吸い易いと
いう性質をもつ。一方、窒化シリコンは、酸化シリコン
と違って膜にクラックが入り易いが水分の吸収は殆どな
いことが知られている。
【００１９】本発明で用いる酸窒化シリコンの薄膜は、
上記２つの材料の長所を兼ね備えており、従って、膜の
クラックが生じ難く、膜の劣化、剥離の原因となる吸湿
も抑制される。このことは、酸化シリリン層と酸窒化シ
リコン層もしくは窒化シリコン層を積層した膜について
も同じことが云える。
【００２０】また、発明者等は、クラックの発生メカニ
ズムについて調査した結果、銅又は銅合金基板上のシリ
コン化合物の絶縁薄膜にクラックが生じるのは、殆どが
その薄膜に引張り応力が生じた結果であり、これは、成
膜時に生じる真応力が過度の引張り応力である場合にの
み起こることを突き止めた。例えば、膜厚２０μｍ以下
の酸化シリコン、酸窒化シリコン、窒化シリコンについ
て真応力とクラック発生の関係を調べたところ、真応力
としての引張り応力が８×１０9 （ｄｙｎ／cm2 ）以下
の場合、及び圧縮応力の場合にはクラックが生じなかっ
た。これから、成膜時に生じる真応力の値が小さな引張
り応力もしくは圧縮応力であればクラックの問題が回避
されることを見い出した。
【００２１】また、半導体装置の信頼性試験のひとつで
ある温度サイクル試験においては、膜に対して繰り返し
の応力変化を与えることから、よりクラックが入り易い
状態になっている。このような繰り返し疲労試験に十分
に耐え得るためには、真応力レベルとして、８×１０9
ｄｙｎ／cm2 以下の圧縮応力もしくは３×１０9 ｄｙｎ
／cm2 以下の引張り応力にコントロールすれば良いこと
も見い出した。
【００２２】また、更に検討、実験を重ねた結果、成膜
時に生じる真応力を小さな引張もしくは圧縮力とするた
めの具体的な１手法として、膜中に含まれる水素量をコ
ントロールすることの有効性も見出した。膜中の含有水
素量を、赤外吸収スペクトルによる結合水素量の測定を
行ってコントロールすると、前述の真応力を膜にクラッ
クの生じない大きさにし得る。このことを解明してクラ
ックを生じる膜か、そうでない膜かの評価手段を確立す
ることに成功した。
【００２３】含有水素が薄膜の応力にどのように影響を
及ぼすかを以下に述べる。ＣＶＤやＰ−ＣＶＤ法などの
気相法により形成される酸化シリコン膜や酸窒化シリコ
ン膜は、良く知られるように結晶格子としての長距離秩
序を持たない非晶質構造となっている。但し、短距離秩
序、すなわち最小の場合１ユニットセル単位ではいわゆ
る結晶となっていることが知られている。例えば酸化シ
リコン膜の場合、セルとしては基本的にはＳｉとＯによ
る正４面体構造に近い形を保持しているが、その隣接し
たセル同士の結合においてはダングリングボンドや余分
な原子による結合により乱れが生じている。このよう
に、本来の結合としてのＳｉ−ＯやＳｉ−Ｎ結合以外の
結合手もしくはダングリングボンドなどが存在する場
合、その部分は局所的な歪を受けることになり、結果と
して膜全体にわたって応力が発生する。本発明者らはこ
のような現象に着目し、薄膜中に含まれる余分な原子と
しての水素原子についてその含有量と膜の内部応力の関
係を詳細に調査した。その結果、薄膜の真応力がクラッ
クの入り難い値に保れるときのＳｉ−Ｈ結合やＳｉ−Ｏ
Ｈ結合による吸収ピークとＳｉ−Ｏ或いはＳｉ−Ｎ結合
による吸収ピーク比の最適範囲を見い出すに至った。先
に上げた〜の関係式で表わされる値がそれである。
【００２４】薄膜中の水素含有量は、先に述べたよう
に、赤外吸収スペクトルによる結合水素量の測定を行っ
てコントロールすることができるので、成膜時の薄膜を
過度の引張り応力から確実に保護することが可能であ
り、そのため、得られる絶縁薄膜はクラックの無い良質
の膜となる。
【００２５】膜中に、余分な原子として、水素以外に前
述のＦ、Ｃ、Ｂ、Ｓ、Ｐ、Ａｌ、Ｓｅ、Ａｓ、Ｇｅ、Ｇ
ａ、Ｚｎ、Ｔｅ、Ｓｂ、Ｓｎ、Ｉｎの中のどれか１つ、
又は２種以上をＳｉ原子に対する比で１０％以下添加す
るのも、同様の理由から有効なことである。
【００２６】また、金属基板の表面にＮｉ、Ｃｒ、Ａ
ｌ、Ｔｉ、Ａｕ、Ｐｔ、Ａｇのどれかから成る単層薄膜
やそれ等の中の２種以上の金属を用いた積層構造の膜或
いは合金膜を予め設けておくと、これ等の膜が保護層と
なって、銅もしくは銅合金基板表面のもろい銅の酸化槽
の形成が抑制される。これ等の金属薄膜は、例えば、金
属基板上に絶縁薄膜が部分的に形成されない部分がある
場合に、むき出しになる金属基板と絶縁薄膜のエッジ部
分での吸湿劣化を防ぐのに有効であるが、その膜厚が
０．１μｍ以下では下地面を十分に覆いきれない面があ
るので効果が薄い。一方、その膜厚が１０μｍ以上では
成膜コストが上昇して実用的でなく、基板に対する密着
性も弱くなってその剥離が考えられるようになる。
【００２７】次に、プラズマＣＶＤ法又はＣＶＤ法で表
面の粗い圧延金属基板上にシリコン化合物の性能の良い
絶縁薄膜を形成するために見い出した方法の詳細条件と
その効果について説明を行う。
【００２８】基板を加熱してＡｒガス，Ｈ2 ガス或いは
その両者の混合ガス雰囲気下でプラズマ放電により予め
表層の酸化物を除去すると基板表面が清浄になり、膜の
密着性が高まる。この際の基板温度を３５０℃以下とし
たのは、それ以上では基板中に含まれる銅や銅合金の軟
化点を越えることによる。また、基板表面の清浄を十分
に行うためには、ガス圧や印加出力にもよるがプラズマ
放電時間を１分以上にするのが望ましい。
【００２９】酸素と窒素を含んだシリコン化合物の絶縁
薄膜を形成するための原料ガスとしては、先に述べた種
類のＳｉソースガス、Ｎソースガス、Ｏソースガスを用
いる。膜中の含有水素量は、これ等のガスの流量比を調
整してコントロールできるが、Ｈ2 ガスを反応ガスとし
て加えることもひとつの手法である。
【００３０】成膜時のガス圧は０．１Ｔｏｒｒ以上、常
圧以下であることが好ましい。この圧力が０．１Ｔｏｒ
ｒ以下では、成膜レートが小さ過ぎて実用上問題があ
り、また表面の粗い（Ｒｍａｘ≧０．１μｍ）圧延金属
基板に対して被覆性良く膜が形成されないため、膜の絶
縁特性も悪くなる。これは、気体の平均自由工程は雰囲
気真空度に依存し、ガス圧が低い程平均自由工程が長く
なる結果、膜の基板への付き回りが悪くなることに起因
する。
【００３１】膜中の酸素及び窒素の含有量調整は、ソー
スガスの流量比を調整して行う。このガス流量比Ｆｓ／
（Ｆｎ＋Ｆｏ）に関しての上限の規定は、窒素及び酸素
が膜中に十分に取り込まれず膜の比抵抗が小さくなるこ
と及び水素含有量が過剰になることを避けるためであ
り、一方、下限の規定は、膜中の水素量が不足して成膜
時にクラックが入り易い膜となることを避けるためであ
る。
【００３２】また、絶縁薄膜の膜厚を１〜２０μｍに限
定したのは、１μｍ以下では膜がたとへ付き回り良く基
板を覆ったとしても表面の粗い圧延金属板では絶縁歩留
が悪くなり、一方、２０μｍ以上では実用コスト高にな
ることに加え、クラック等も発生し易くなるためであ
る。これ等を考えると、この膜厚は３μｍ以上、１０μ
ｍ以下が特に好ましい。
【００３３】
【実施例】図１及び図２の実施例に基づき、本発明の詳
細内容について説明する。以下の実施例は本発明の一部
の概要を示すものであって、あくまでも一例に過ぎな
い。つまり、本発明を限定するものではない。
【００３４】図１及び図２の１は銅又は銅合金の圧延材
で作った金属基板、２は１の表面上に直接形成した絶縁
薄膜、３は２上に形成したＶcc配線、４は同じく２上に
形成したＧＮＤ配線、５は２上に形成した信号（Ｉ／
Ｏ）用配線であり、ＧＮＤ配線４は絶縁薄膜２を一部切
欠いてこの部分で一端を基板１に接続している。６はＶ
cc外部リード、７はＧＮＤ外部リードである。なお、配
線３、４、５はいずれも薄膜配線である。
【００３５】絶縁薄膜２上に搭載した半導体素子８の電
源用電極はボンディングワイヤ９を介してＶcc配線３に
接続される。また、Ｖcc配線３はＶcc外部リード６にボ
ンディングワイヤ９を用いて接続され、ＧＮＤ配線４は
ＧＮＤ外部リード７に接続されている。一方、素子８の
信号用電極は、最終的には６、７のリードと同様の形態
を有する信号用外部リード（図示せず）に接続するが、
図のように信号用配線５を設ける場合には少なくとも一
部の信号用電極は配線５経由で外部リードに接続する。
【００３６】このようにしておくと、１と３及び５と３
の間は絶縁薄膜２が絶縁層となって絶縁されるので、１
と３が電極となってＶcc配線３の形成域の全域にバイパ
スコンデンサが作り出され、素子８に対する素子スイッ
チング時のノイズの侵入が防止される。
【００３７】信号用配線５中には、必要に応じてＮｉＣ
ｒ、ＴａＮ、ＴｉＮ、ＣｒＳｉＯなどをスパッタ法、真
空蒸着、イオンプレーティングなどで形成した薄膜抵抗
１０やＴａ2 Ｏ5 などを１０と同様の方法で形成した薄
膜コンデンサ１１などの受動素子を設けることがある。
図２の１２はプラスチックボディ１３による封止を行っ
て完成した本発明の半導体装置（プラスチックフラット
パッケージ）の全体を示している。
【００３８】絶縁薄膜２は、酸窒化シリコンの単層膜、
酸化シリコン層と酸窒化シリコン層又は窒化シリコン層
を積層してある２層以上の複合膜、酸化シリコン層と窒
素含有量を膜厚方向に変化させてある酸窒化シリコン層
を積層してある２層以上の複合膜のどれかである。窒素
含有量をＳｉに対する原子比で既述の値に限定してある
ものや、含有水素量の赤外吸収ピーク比について先に述
べた関係式を満足させたものであれば、これに越したこ
とはない。また、その膜厚も先に述べた理由から１〜２
０μｍの範囲にしておく。
【００３９】このような膜は、ＳｉｎＨ2n+2（ｎ＝１、
２、３、４…）もしくはＴＥＯＳ｛Ｓｉ（Ｃ2 Ｈ5 Ｏ）
4 ｝などの有機Ｓｉソースガスと、ＮＨ3 又はＮ2 のＮ
ソースガスと、Ｎ2 Ｏ、ＮＯ、ＮＯ2 、Ｏ2 、Ｏ3 より
選ばれた１種もしくは数種（複合ガス）のＯソースガス
を原料にして本発明の方法を含む既述の成膜方法で作る
ことができる。
【００４０】以下に本発明のより詳細な実施例について
述べる。 （実験例１）図１で説明した如き基板１に半導体素子８
としてＣＭＯＳディジタルロジックＩＣを搭載し、図２
に示す表面実装型の樹脂封止の１３２ピンプラスチック
フラットパッケージ（ＰＱＦＰ）１２を作製した。この
パッケージのプラスチックボディ１３の大きさは２４×
２４×４ｍｍであり、外部リードピンの一辺の数は３３
本、ピンピッチは０．６４ｍｍである。また、図１及び
図２中の３に相当するＶcc配線の面積は、ボンディング
ワイヤ９による結線を無理なく行うため、４０ｍｍ2 を
確保した。この配線面積が絶縁薄膜２を誘電体として配
線と基板間に作り出されるバイパスコンデンサの実質電
極面積となる。
【００４１】この試作パッケージについて、その熱抵抗
を測定した結果、２２℃／Ｗの値が得られ、プラスチッ
クパッケージとしては従来にない小さい熱抵抗値になっ
ていた。また、搭載したＣＭＯＳディジタルロジックＩ
Ｃの同時スイッチング数を増加させても特に問題となる
ような信号ノイズ波形は現れず、半導体装置が高速対応
でも正常に機能することを確認できた。
【００４２】（実験例２）プラスチックパッケージとし
ての長期信頼性を評価するため実験例１と同じパッケー
ジ形態において下記条件の温度サイクル試験と耐湿試験
（ＰＣＴ）を実施した。 温度サイクル試験……−５５℃／１５０℃ １０００サ
イクル 耐湿試験（ＰＣＴ）……１２１℃ ２気圧 １０００時
間 温度サイクルについては１００サイクル毎に、耐湿試験
については１００時間毎にサンプルを取り出し、電気特
性により不良発生の有無を調べた。
【００４３】不良の発生したサンプルについてモールド
樹脂を開封して調査した結果、絶縁薄膜のクラックもし
くは吸湿による劣化が原因であることが判明したため、
本発明の構造による種々の絶縁薄膜を形成したサンプル
と比較のために作ったサンプルについて、信頼性評価試
験により不良の発生したサイクル数と時間を調べた。
【００４４】なお絶縁薄膜は基板表面のプラズマスクリ
ーニング後、プラズマＣＶＤにより下記の条件にて形成
した。 基板 ：Ｃｕ合金（Ｎｉ３．２、Ｓｉ０．７、Ｚｎ
０．３ｗｔ％） 基板温度 ：３００℃ ソースガス：ＳｉＨ4 、Ｎ2 Ｏ、ＮＨ3 ガス圧 ：０．５Ｔｏｒｒ 高周波出力：０．３Ｗ／ｃｍ2 膜厚 ：４μｍ 窒素含有量の調整はソースガスの流量比を変えて行い、
Ｎ含有量の定量にはＥＳＣＡを使用した。また、膜中に
は微量の水素が含まれていることも確認した。
【００４５】この試験で、絶縁薄膜として、単層の酸化
シリコン膜及び酸窒化シリコン膜を使用したときの調査
結果を表１に示す。また、絶縁薄膜として酸化シリコン
層と酸窒化シリコン層の積層複合膜を使用したときの膜
構成を表２に、この膜構成での試験後の調査結果を表３
に各々示す。さらに、表２の膜材料Ｂ（酸窒化シリコ
ン）を、窒素含有量が酸化シリコン層との界面より膜厚
方向に連続的に増加している傾斜組成材料に置き代え、
他は表２と同じ条件で信頼性評価試験を行ったときの調
査結果を表４に示す。なお、ここで用いた傾斜組成の酸
窒化シリコン層は窒素含有量の最も多い部分が表２に示
す値になっている。
【００４６】
【表１】
【００４７】
【表２】
【００４８】
【表３】
【００４９】
【表４】
【００５０】かかる試験における温度サイクル数及び耐
湿時間については、どの程度クリアーすれば良いかはパ
ッケージの実使用形態によって異なるが、概ね温度サイ
クル試験では３００サイクル以上、耐湿試験では３００
時間以上が目安となっている。
【００５１】上記の実験では、窒素含有量がＳｉに対す
る原子比で０．３に満たない、サンプル１、２、３、１
１、１７、２０、２３、３１、３７、４０、４３、及び
窒素含有量が上記の比で０．９を越えているサンプル１
０を除いていずれも３００サイクル、３００時間をクリ
アーし、パッケージに要求される長期信頼性が不足なく
確保されている。
【００５２】（実験例３）プラスチックパッケージとし
ての長期信頼性を評価するため実験例１と同じパッケー
ジ形態において下記条件の温度サイクル試験と耐湿試験
（ＰＣＴ）を実施した。 温度サイクル試験……−６５℃／１５０℃ １０００サ
イクル 耐湿試験（ＰＣＴ）……１２１℃ ２気圧 １０００時
間 温度サイクルについては１００サイクル毎に、耐湿試験
については１００時間毎にサンプルを取り出し、電気特
性により不良発生の有無を調べた。
【００５３】不良の発生したサンプルについてモールド
樹脂を開封して調査した結果、絶縁薄膜のクラックもし
くは吸湿による劣化が原因であることが判明したため、
本発明の構造による種々の絶縁薄膜を形成したサンプル
と比較のために作ったサンプルについて、信頼性評価試
験により不良の発生したサイクル数と時間を調べた。
【００５４】なお絶縁薄膜は基板表面のプラズマクリー
ニング後、プラズマＣＶＤにより下記の条件にて形成し
た。 基板 ：Ｃｕ合金（Ｎｉ３．２、Ｓｉ０．７、Ｚｎ
０．３ｗｔ％） 基板温度 ：３００℃ ソースガス：ＳｉＨ4 、Ｎ2 Ｏ、ＮＨ3 ガス圧 ：０．５Ｔｏｒｒ 高周波出力：０．３Ｗ／ｃｍ2 膜厚 ：４μｍ 窒素含有量及び水素含有量の調整はソースガスの流量比
を変えて行い、Ｎ含有量の定量にはＥＳＣＡを使用し
た。また、膜中の水素量は赤外吸収により調べた。
【００５５】この試験で、絶縁薄膜として、単層の酸窒
化シリコン膜を使用したときの調査結果を表５に示す。
また、絶縁薄膜として酸化シリコン層と酸窒化シリコン
層の積層複合膜を使用したときの膜構成を表６に、この
膜構成での試験後の調査結果を表７に各々示す。さら
に、表６の酸窒化シリコン（膜材料Ｂ）を、窒素含有量
が酸化シリコン層（膜材料Ａ）との界面より膜厚方向に
連続的に増加している傾斜組成材料に置き代え、他は表
６と同じ条件で信頼性評価試験を行ったときの調査結果
を表８に示す。なお、ここで用いた傾斜組成の酸窒化シ
リコン層は窒素含有量の最も多い部分が表２に示す値に
なっている。また、Ｉ１３／ＩＭ３については表６のＩ
１２／ＩＭ２と、Ｉ２３／ＩＭ３については表６のＩ２
２／ＩＭ２と各々同じ値の膜を用いた。
【００５６】
【表５】
【００５７】
【表６】
【００５８】
【表７】
【００５９】
【表８】
【００６０】この場合も温度サイクルと耐湿試験時間
は、３００サイクル以上、３００時間以上が目安とな
る。
【００６１】本実験では、窒素含有量や結合水素の赤外
吸収ピーク比が規定値を満たしていない表５のサンプル
５１、５２、６０、表６、７のサンプル６１、６５、６
８、６９、７４、表８の８１、８５、８８、８９、９４
を除いていずれも３００サイクル、３００時間をクリア
ーし、パッケージに要求される長期信頼性が不足なく確
保されている。なお、表５のサンプル５６、表６、７の
サンプル６７、表８のサンプル８７は、赤外吸収ピーク
比が規定値から外れているにも拘らず、温度サイクル、
耐湿試験の結果は良かったが、絶縁薄膜の誘電特性が悪
く、ＩＣの初期特性を満たしていなかった。
【００６２】（実験例４）酸化シリコン、窒化シリコン
もしくはその混合物膜を銅合金基板上に平行平板型Ｐ−
ＣＶＤ法により形成し、このときの成膜条件と膜組成、
真応力、絶縁特性及び膜中のクラック・ワレ等の対応関
係を調べた。
【００６３】真応力はストレスアナライザにより基板の
そり値から求めた。但し真応力は全応力の測定値から熱
応力を差し引いた値とした。また絶縁特性の評価につい
ては、１００mm2 の電極を絶縁薄膜上に１００個形成し
てその絶縁歩留りを調べた。絶縁性能は２００Ｖの電圧
印加時のリーク電流が１×１０-6Ａをしきい値とし、こ
れ以下を良品と判定した。
【００６４】共通の成膜条件を下に示す。 前処理条件 ：Ｈ2 プラズマエッチング、ガス圧
＝１Ｔｏｒｒ ＲＦパワー密度＝０.3Ｗ／cm2 基板 ：Ｃｕ合金（Ｎｉ３.2、Ｓｉ０.7、
Ｚｎ０.3wt％） 原料ガス ：ＳｉＨ4 ＋Ｎ2 Ｏ＋ＮＨ3 基板温度 ：２５０℃ 基板と電極間距離 ：３０mm 膜厚 ：５μｍ その他の成膜条件及び結果を表９にまとめた。表中酸素
及び窒素の含有量は、Ｓｉを１とした場合に各々ｘ、ｙ
で原子比を表した。また、表中に示したＳｉ、Ｏ、Ｎ以
外にＨ、Ｃなども微量膜中に含まれているが、これ等に
ついては、特に定量値を示さなかった。
【００６５】
【表９】
【００６６】表９から判るようにサンプル１０１、１０
４、１０９、１１０、１１９についてはクラックが発生
したり絶縁特性が良くなかった。
【００６７】以上の結果から、酸化シリコン、窒化シリ
コンもしくはその混合物をプラズマＣＶＤ法にて形成す
ることにより、良好な絶縁薄膜が得られることが判明し
た。なお、本実施例では原料ガスとしてＳｉＨ4 ＋Ｎ2
Ｏ＋ＮＨ3 のみを示したが、これ以外にも、Ｓｉソース
としてＴＥＯＳを用いたり、ＮソースとてＮ2 、Ｏソー
スとしてＮＯ、ＮＯ2 、Ｏ2 、Ｏ3 を用いることもでき
る。このときの応力に及ぼす成膜条件の影響はほぼ表９
の結果に近い。
【００６８】
【発明の効果】以上述べたように、本発明の半導体装置
及びその作製法によれば、銅又は銅合金の圧延金属基板
上に絶縁性が良くて耐クラック、耐湿性、耐剥離性にも
優れる絶縁薄膜を形成し、その上に薄膜配線やノイズ対
応のための受動素子などを設けて絶縁薄膜上或いは基板
の露出面上に能動素子を搭載するようにしたので、プラ
スチックパッケージの形態で高放熱性の確保、微細配線
化、薄型化の促進を図ることが可能になり、高集積、高
機能化の要求、小型化の要求並びに量産化による低コス
ト化の要求を併せて満たすことができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の内部構造の一例を示す斜
視図
【図２】本発明の半導体装置の全体構成の概要を示す断
面図
【符号の説明】
１ 金属基板 ２ 絶縁薄膜 ３ Ｖcc配線 ４ ＧＮＤ配線 ５ 信号用配線 ６ Ｖcc外部リード ７ ＧＮＤ外部リード ８ 半導体素子 ９ ボンディングワイヤ １０ 薄膜抵抗 １１ 薄膜コンデンサ １２ プラスチックフラットパッケージ １３ プラスチックボディ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9355−4Ｍ Ｈ０１Ｌ 23/14 Ｍ (72)発明者 瀧川 貴稔 伊丹市昆陽北一丁目１番１号 住友電気工 業株式会社伊丹製作所内 (72)発明者 坂 俊祐 伊丹市昆陽北一丁目１番１号 住友電気工 業株式会社伊丹製作所内

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 銅もしくは銅を母相とし５０ｗｔ％以下
    の他元素を添加した銅合金より成る圧延金属基板の表面
    に、膜厚が１μｍ以上２０μｍ以下の絶縁薄膜を設け、
    この絶縁薄膜上もしくは金属基板の露出面上に半導体素
    子を搭載し、さらに、その絶縁薄膜上に信号用及び／若
    しくは電源系の薄膜配線や薄膜抵抗、薄膜コンデンサな
    どの受動素子を設ける半導体装置であって、前記絶縁薄
    膜が酸素と窒素を含んだ酸窒化シリコン化合物であるこ
    とを特徴とする半導体装置。
  2. 【請求項２】 前記絶縁薄膜の窒素含有量をＳｉに対す
    る原子比で０．３以上、０．８以下にしてある請求項１
    記載の半導体装置。
  3. 【請求項３】 前記絶縁薄膜が膜中に水素を含み、その
    結合水素の量が赤外吸収スペクトルによる吸収ピークに
    おいて次の、の関係式の少なくとも一方を満たして
    いる請求項１又は２に記載の半導体装置。 ０．００１≦Ｉ１１／ＩＭ１≦０．３ ０．０１≦Ｉ２１／ＩＭ１≦１．５ ここで、 ＩＭ１＝ｍａｘ（ＩＯ１，ＩＮ１） ＩＯ１，ＩＮ１の
    内大きな方の数値 Ｉ１１：２１５０〜２３５０cm-1の波数範囲にあるＳｉ
    −Ｈ結合による最大吸収ピーク高さ Ｉ２１：８６０〜９８０cm-1の波数範囲にあるＳｉ−Ｏ
    Ｈ結合による最大吸収ピーク高さ ＩＯ１：１０２０〜１２００cm-1の波数範囲にあるＳｉ
    −Ｏ結合による最大吸収ピーク高さ ＩＮ１：８４０〜９２０cm-1の波数範囲にあるＳｉ−Ｎ
    結合による最大吸収ピーク高さ
  4. 【請求項４】 請求項１記載の半導体装置の絶縁薄膜に
    代えて、酸化シリコン層と、窒素をＳｉに対する原子比
    で０．３以上含んだ酸窒化シリコン層もしくは窒化シリ
    コン層を積層して成る２層以上の複合構造の絶縁薄膜を
    設けてある半導体装置。
  5. 【請求項５】 前記複合構造の絶縁薄膜が膜中に水素を
    含み、その結合水素の量が、赤外吸収スペクトルによる
    吸収ピークにおいて次の、の関係式の少なくとも一
    方を満足たしている請求項４記載の半導体装置。 ０．００１≦Ｉ１２／ＩＭ２≦０．３ ０．０１≦Ｉ２２／ＩＭ２≦１．５ ここで、 ＩＭ２＝ｍａｘ（ＩＯ２，ＩＮ２） ＩＯ２，ＩＮ２の
    内大きな方の数値 Ｉ１２：２１５０〜２３５０cm-1の波数範囲にあるＳｉ
    −Ｈ結合による最大吸収ピーク高さ Ｉ２２：８６０〜９８０cm-1の波数範囲にあるＳｉ−Ｏ
    Ｈ結合による最大吸収ピーク高さ ＩＯ２：１０２０〜１２００cm-1の波数範囲にあるＳｉ
    −Ｏ結合による最大吸収ピーク高さ ＩＮ２：８４０〜９２０cm-1の波数範囲にあるＳｉ−Ｎ
    結合による最大吸収ピーク高さ
  6. 【請求項６】 請求項１記載の半導体装置の絶縁薄膜に
    代えて、酸化シリコン層と、窒素含有量を膜厚方向に連
    続的に増加もくは減少させ、最多含有部の窒素量をＳｉ
    に対する原子比で０．３以上にした酸窒化シリコン層を
    積層して成る２層以上の複合構造の絶縁薄膜を設けてあ
    る半導体装置。
  7. 【請求項７】 前記絶縁薄膜が膜中に水素を含み、その
    結合水素の量が赤外吸収スペクトルによる吸収ピークに
    おいて次の、の関係式の少なくとも一方を満たして
    いる請求項６記載の半導体装置。 ０．００１≦Ｉ１３／ＩＭ３≦０．３ ０．０１≦Ｉ２３／ＩＭ３≦１．５ ここで、 ＩＭ３＝ｍａｘ（ＩＯ３，ＩＮ３） ＩＯ３，ＩＮ３の
    内大きな方の数値 Ｉ１３：２１５０〜２３５０cm-1の波数範囲にあるＳｉ
    −Ｈ結合による最大吸収ピーク高さ Ｉ２３：８６０〜９８０cm-1の波数範囲にあるＳｉ−Ｏ
    Ｈ結合による最大吸収ピーク高さ ＩＯ３：１０２０〜１２００cm-1の波数範囲にあるＳｉ
    −Ｏ結合による最大吸収ピーク高さ ＩＮ３：８４０〜９２０cm-1の波数範囲にあるＳｉ−Ｎ
    結合による最大吸収ピーク高さ
  8. 【請求項８】前記絶縁薄膜は、成膜時に膜に生じる真応
    力を、圧縮応力又は８×１０9 （ｄｙｎ／cm2 ）以下の
    引張り応力にしたものである請求項１乃至７のいずれか
    に記載の半導体装置。
  9. 【請求項９】 前記金属基板の表面粗さがＲｍａｘ≧
    ０．１μｍであり、また、前記絶縁薄膜の膜厚は３μｍ
    以上１０μｍ以下であり、さらに、その絶縁薄膜はプラ
    ズマＣＶＤ法で形成され、かつ成膜時に膜に生じる真応
    力を、圧縮応力又は８×１０9 （ｄｙｎ／cm2 ）以下の
    引張り応力にしたものである請求項１乃至７のいずれか
    に記載の半導体装置。
  10. 【請求項１０】 成膜時に絶縁薄膜に生じる真応力を、
    ８×１０9 （ｄｙｎ／cm2 ）以下の圧縮応力又は３×１
    ０9 （ｄｙｎ／cm2 ）以下の引張り応力にしてある請求
    項８又は９に記載の半導体装置。
  11. 【請求項１１】 前記金属基板の表面を、機械的又は電
    気的方法で研磨してある請求項１乃至１０のいずれかに
    記載の半導体装置。
  12. 【請求項１２】 前記絶縁薄膜が、添加元素として、
    Ｆ、Ｃ、Ｂ、Ｓ、Ｐ、Ａｌ、Ｓｅ、Ａｓ、Ｇｅ、Ｇａ、
    Ｚｎ、Ｔｅ、Ｓｂ、Ｓｎ、Ｉｎのいずれか１種もしくは
    ２種以上をＳｉに対する原子比で１０％以下含んでいる
    請求項１乃至１１のいずれかに記載の半導体装置。
  13. 【請求項１３】 前記絶縁薄膜が、表層及び／若しくは
    最下層に、非導電性炭素、ＳｉＣ、Ａｌ2 Ｏ3 、Ｚｒ2
    Ｏ、ＡｌＮ、ＢＮのいずれか又はそれ等の複合物で形成
    された耐湿性の保護膜を有している請求項１乃至１２の
    いずれかに記載の半導体装置。
  14. 【請求項１４】 前記金属基板が、表面にＮｉ、Ｃｒ、
    Ａｌ、Ｔｉ、Ａｕ、Ｐｔ、Ａｇの中の少なくとも１種か
    ら成る金属単層薄膜もしくはそれ等の中から選ばれた２
    種以上の金属の積層薄膜もしくは合金薄膜を有している
    請求項１乃至１３のいずれかに記載の半導体装置。
  15. 【請求項１５】 前記金属の単層又は積層薄膜の膜厚を
    ０．１〜１０μｍにしてある請求項１乃至１４に記載の
    半導体装置。
  16. 【請求項１６】 請求項１〜８のいずれかに記載の半導
    体装置の製作方法であって、金属基板の表面の酸化物
    を、Ａｒガス、Ｈ2 ガスもしくは両者の混合ガス雰囲気
    下で、基板温度：３５０℃以下、雰囲気ガス圧：０．１
    〜３０Ｔｏｒｒ、放電出力０．１〜１０ｗ／ｃｍ2 、放
    電時間：１分以上の条件によるプラズマクリーニングに
    よって先ず除去し、 その後、Ｓｉソースガス、Ｎソースガス、Ｏソースガス
    を原料にして、基板温度：３５０℃以下、成膜時ガス
    圧：０．１Ｔｏｒｒ以上常圧以下、Ｓｉソースガスに対
    するＮ及びＯソースガスの流量比：０．５〜３０の条件
    下でプラズマＣＶＤ法もしくはＣＶＤ法により金属基板
    の表面に所定の組成の絶縁薄膜を形成することを特徴と
    する半導体装置の製作方法。
  17. 【請求項１７】 請求項１〜１１のいずれかに記載の半
    導体装置の製作方法であって、金属基板の表面の酸化物
    を電気・化学的な処理によってまず除去し、その後、Ｓ
    ｉｎＨ2n+2（ｎ＝１・２・３・４）又はＳｉ（Ｃ2 Ｈ5
    Ｏ）4 のＳｉソースガス、ＮＨ3 又はＮ2 のＮソースガ
    スＮ2 Ｏ、ＮＯ、ＮＯ2 、Ｏ2 、Ｏ3から選択された１
    種もしくは複合のＯソースガスを原料ガスとして、 金属基板温度：２００〜３５０℃、前処理時プラズマ放
    電時ガス圧：０．５〜３０Ｔｏｒｒ、印加高周波出力：
    ０．５〜１０ｗ／ｃｍ2 、放電時間５分以上、成膜時ガ
    ス圧：０．１〜５Ｔｏｒｒ、ガス流量比：Ｆｓ／（Ｆｎ
    ＋Ｆｏ）≦２｛但しＦｓはＳｉソースのガス流量、Ｆｎ
    はＮソースのガス流量、ＦｏはＯソースのガス流量｝、
    高周波出力密度：０．１〜２．０ｗ／ｃｍ2 、基板と電
    極間距離：２０〜４０mm、基板温度：２００〜３５０℃
    の条件で前記金属基板の表面に前記絶縁薄膜をプラズマ
    ＣＶＤ法で形成することを特徴とする半導体装置の製作
    方法。
  18. 【請求項１８】 請求項１〜１１のいずれかに記載の半
    導体装置の製作方法であって、金属基板の表面の酸化物
    を電気・化学的な処理によってまず除去し、その後、Ｓ
    ｉｎＨ2n+2（ｎ＝１・２・３・４）又はＳｉ（Ｃ2 Ｈ5
    Ｏ）4 のＳｉソースガス、ＮＨ3 又はＮ2 のＮソースガ
    スＮ2 Ｏ、ＮＯ、ＮＯ2 、Ｏ2 、Ｏ3から選択された１
    種もしくは複合のＯソースガスを原料ガスとして、 金属基板温度：３５０℃以下、前処理時プラズマ放電時
    ガス圧：０．１〜３０Ｔｏｒｒ、印加高周波出力：０．
    １〜１０ｗ／ｃｍ2 、放電時間１分以上、成膜時ガス
    圧：０．１〜５Ｔｏｒｒ、ガス流量比：０．１≦Ｆｓ／
    （Ｆｎ＋Ｆｏ）≦２｛但しＦｓはＳｉソースのガス流
    量、ＦｎはＮソースのガス流量、ＦｏはＯソースのガス
    流量｝、高周波出力密度：０．１〜２．０ｗ／ｃｍ2 、
    基板と電極間距離：１０〜４０mm、基板温度：３５０℃
    以下の条件で前記金属基板の表面に前記絶縁薄膜をプラ
    ズマＣＶＤ法で形成することを特徴とする半導体装置の
    製作方法。
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EP92111016A EP0521441B1 (en) 1991-07-01 1992-06-29 Insulated support for semiconductor device and method for manufacturing the same
DE69207285T DE69207285T2 (de) 1991-07-01 1992-06-29 Isoliertes Trägerelement für Halbleitervorrichtung und Verfahren zu deren Herstellung
US07/907,229 US5455453A (en) 1991-07-01 1992-07-01 Plastic package type semiconductor device having a rolled metal substrate
US08/450,406 US5643834A (en) 1991-07-01 1995-05-25 Process for manufacturing a semiconductor substrate comprising laminated copper, silicon oxide and silicon nitride layers

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801435A (en) * 1995-02-27 1998-09-01 Seiko Epson Corporation Resin sealing type semiconductor device and method of making the same
WO2014148478A1 (ja) * 2013-03-18 2014-09-25 株式会社フジクラ 積層構造体および半導体装置
JP2020517115A (ja) * 2017-04-13 2020-06-11 ナイトライド ソリューションズ インコーポレイテッド 熱伝導及び電気絶縁のための装置

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376590A (en) * 1992-01-20 1994-12-27 Nippon Telegraph And Telephone Corporation Semiconductor device and method of fabricating the same
US5652461A (en) * 1992-06-03 1997-07-29 Seiko Epson Corporation Semiconductor device with a convex heat sink
US5648653A (en) * 1993-10-22 1997-07-15 Canon Kabushiki Kaisha Optical filter having alternately laminated thin layers provided on a light receiving surface of an image sensor
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3309686B2 (ja) * 1995-03-17 2002-07-29 セイコーエプソン株式会社 樹脂封止型半導体装置及びその製造方法
KR0159016B1 (ko) * 1995-06-28 1999-02-01 김주용 반도체소자의 금속배선간 절연막의 제조방법
US5757070A (en) * 1995-10-24 1998-05-26 Altera Corporation Integrated circuit package
US5744383A (en) * 1995-11-17 1998-04-28 Altera Corporation Integrated circuit package fabrication method
US5946542A (en) * 1996-02-26 1999-08-31 Micron Technology, Inc. Method of depositing passivation layers on semiconductor device arrays
JP3565983B2 (ja) * 1996-04-12 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5783857A (en) * 1996-07-25 1998-07-21 The Whitaker Corporation Integrated circuit package
US20070122997A1 (en) 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
US6291313B1 (en) 1997-05-12 2001-09-18 Silicon Genesis Corporation Method and device for controlled cleaving process
US6033974A (en) 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
US6162705A (en) 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
US6139699A (en) 1997-05-27 2000-10-31 Applied Materials, Inc. Sputtering methods for depositing stress tunable tantalum and tantalum nitride films
US6548382B1 (en) 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
US20050272254A1 (en) * 1997-11-26 2005-12-08 Applied Materials, Inc. Method of depositing low resistivity barrier layers for copper interconnects
US7253109B2 (en) * 1997-11-26 2007-08-07 Applied Materials, Inc. Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
US6911124B2 (en) * 1998-09-24 2005-06-28 Applied Materials, Inc. Method of depositing a TaN seed layer
SE514042C2 (sv) * 1998-05-08 2000-12-18 Nordic Sensor Technologies Ab Sensoranordning
US6547934B2 (en) 1998-05-18 2003-04-15 Applied Materials, Inc. Reduction of metal oxide in a dual frequency etch chamber
US6297147B1 (en) 1998-06-05 2001-10-02 Applied Materials, Inc. Plasma treatment for ex-situ contact fill
US6291326B1 (en) 1998-06-23 2001-09-18 Silicon Genesis Corporation Pre-semiconductor process implant and post-process film separation
US6064286A (en) * 1998-07-31 2000-05-16 The Whitaker Corporation Millimeter wave module with an interconnect from an interior cavity
TW520551B (en) 1998-09-24 2003-02-11 Applied Materials Inc Method for fabricating ultra-low resistivity tantalum films
US20010049181A1 (en) 1998-11-17 2001-12-06 Sudha Rathi Plasma treatment for cooper oxide reduction
US6355571B1 (en) * 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
US7053002B2 (en) 1998-12-04 2006-05-30 Applied Materials, Inc Plasma preclean with argon, helium, and hydrogen gases
US6372301B1 (en) * 1998-12-22 2002-04-16 Applied Materials, Inc. Method of improving adhesion of diffusion layers on fluorinated silicon dioxide
JP3454748B2 (ja) * 1999-02-26 2003-10-06 三洋電機株式会社 パック電池
US6821571B2 (en) * 1999-06-18 2004-11-23 Applied Materials Inc. Plasma treatment to enhance adhesion and to minimize oxidation of carbon-containing layers
KR100335775B1 (ko) * 1999-06-25 2002-05-09 박종섭 반도체 소자의 캐패시터 제조 방법
US6218726B1 (en) * 1999-07-08 2001-04-17 Industrial Technology Research Institute Built-in stress pattern on IC dies and method of forming
US6263941B1 (en) 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
US6221740B1 (en) 1999-08-10 2001-04-24 Silicon Genesis Corporation Substrate cleaving tool and method
JP2003506883A (ja) * 1999-08-10 2003-02-18 シリコン ジェネシス コーポレイション 低打ち込みドーズ量を用いて多層基板を製造するための劈開プロセス
US6500732B1 (en) 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
US6544862B1 (en) 2000-01-14 2003-04-08 Silicon Genesis Corporation Particle distribution method and resulting structure for a layer transfer process
US6794311B2 (en) 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
KR100545613B1 (ko) * 2001-01-18 2006-01-25 산요덴키가부시키가이샤 리튬 이차 전지
DE10102354C1 (de) * 2001-01-19 2002-08-08 Infineon Technologies Ag Halbleiter-Bauelement mit ESD-Schutz
US7037574B2 (en) * 2001-05-23 2006-05-02 Veeco Instruments, Inc. Atomic layer deposition for fabricating thin films
US20040018715A1 (en) * 2002-07-25 2004-01-29 Applied Materials, Inc. Method of cleaning a surface of a material layer
JP2004095953A (ja) * 2002-09-02 2004-03-25 Canon Inc 窒化シリコンの堆積膜形成方法
US8187377B2 (en) * 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers
US6797650B1 (en) * 2003-01-14 2004-09-28 Advanced Micro Devices, Inc. Flash memory devices with oxynitride dielectric as the charge storage media
JP3938067B2 (ja) * 2003-02-18 2007-06-27 株式会社日立製作所 電子回路装置
US7012499B2 (en) * 2003-06-02 2006-03-14 International Business Machines Corporation Method of fabrication of thin film resistor with 0 TCR
US7229911B2 (en) 2004-04-19 2007-06-12 Applied Materials, Inc. Adhesion improvement for low k dielectrics to conductive materials
US7821023B2 (en) 2005-01-10 2010-10-26 Cree, Inc. Solid state lighting component
US9070850B2 (en) 2007-10-31 2015-06-30 Cree, Inc. Light emitting diode package and method for fabricating same
US9793247B2 (en) * 2005-01-10 2017-10-17 Cree, Inc. Solid state lighting component
JP4908801B2 (ja) * 2005-08-16 2012-04-04 株式会社神戸製鋼所 電子部品用銅系基材及び電子部品
CN1945822B (zh) * 2005-10-07 2012-05-23 日立麦克赛尔株式会社 半导体器件、半导体模块及半导体模块的制造方法
KR100655446B1 (ko) * 2005-10-14 2006-12-08 삼성전자주식회사 웨이퍼 휨 시뮬레이션 방법
US7955900B2 (en) * 2006-03-31 2011-06-07 Intel Corporation Coated thermal interface in integrated circuit die
US9335006B2 (en) * 2006-04-18 2016-05-10 Cree, Inc. Saturated yellow phosphor converted LED and blue converted red LED
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US7811900B2 (en) 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
US10295147B2 (en) * 2006-11-09 2019-05-21 Cree, Inc. LED array and method for fabricating same
KR20080049947A (ko) * 2006-12-01 2008-06-05 엘지전자 주식회사 방송 시스템, 인터페이스 방법, 및 데이터 구조
US8330126B2 (en) 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
US9425172B2 (en) * 2008-10-24 2016-08-23 Cree, Inc. Light emitter array
US8329557B2 (en) 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
US8598809B2 (en) * 2009-08-19 2013-12-03 Cree, Inc. White light color changing solid state lighting and methods
US9468070B2 (en) 2010-02-16 2016-10-11 Cree Inc. Color control of light emitting devices and applications thereof
US9786811B2 (en) 2011-02-04 2017-10-10 Cree, Inc. Tilted emission LED array
US8354166B2 (en) 2011-02-28 2013-01-15 General Electric Company Coated polymer dielectric film
US10842016B2 (en) 2011-07-06 2020-11-17 Cree, Inc. Compact optically efficient solid state light source with integrated thermal management
USD700584S1 (en) 2011-07-06 2014-03-04 Cree, Inc. LED component
JP5830631B2 (ja) * 2013-05-13 2015-12-09 株式会社アルバック 搭載装置およびその製造方法
DE102015219366B4 (de) * 2015-05-22 2024-02-22 Volkswagen Aktiengesellschaft Interposer und Halbleitermodul zur Anwendung in automobilen Applikationen
JP6412900B2 (ja) * 2016-06-23 2018-10-24 株式会社東芝 高周波半導体用パッケージ
JP2019066453A (ja) 2017-09-29 2019-04-25 ミネベアミツミ株式会社 ひずみゲージ
JP6793103B2 (ja) 2017-09-29 2020-12-02 ミネベアミツミ株式会社 ひずみゲージ
JP2019066312A (ja) 2017-09-29 2019-04-25 ミネベアミツミ株式会社 ひずみゲージ
JP2019066454A (ja) 2017-09-29 2019-04-25 ミネベアミツミ株式会社 ひずみゲージ、センサモジュール
JP2019113411A (ja) * 2017-12-22 2019-07-11 ミネベアミツミ株式会社 ひずみゲージ、センサモジュール
JP2019184344A (ja) 2018-04-05 2019-10-24 ミネベアミツミ株式会社 ひずみゲージ及びその製造方法
EP3855148A4 (en) * 2018-10-23 2022-10-26 Minebea Mitsumi Inc. ACCELERATOR PEDAL, STEERING GEAR, 6-AXIS SENSOR, ENGINE, BUMPER AND THE LIKE
CN111522102A (zh) * 2019-02-01 2020-08-11 青岛海信宽带多媒体技术有限公司 一种光模块

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2150695B2 (de) * 1971-10-12 1977-09-15 Robert Bosch Gmbh, 7000 Stuttgart Verfahren zum isolierten aufbau von halbleiterelementen, gedruckten und/ oder monolithisch und/oder hybrid integrierten schaltungen
US3925804A (en) * 1974-01-29 1975-12-09 Westinghouse Electric Corp Structure of and the method of processing a semiconductor matrix or MNOS memory elements
US4015175A (en) * 1975-06-02 1977-03-29 Texas Instruments Incorporated Discrete, fixed-value capacitor
JPS52124865A (en) * 1976-04-13 1977-10-20 Sharp Corp Semiconductor device
JPS5386576A (en) * 1977-01-10 1978-07-31 Nec Corp Package for semiconductor element
JPS55128852A (en) * 1979-03-27 1980-10-06 Nec Corp Insulating type semiconductor device
JPS5899172A (ja) * 1981-12-07 1983-06-13 株式会社日立製作所 電気絶縁基板
EP0113088B1 (en) * 1982-12-22 1989-05-24 Sumitomo Electric Industries Limited Substrate for mounting semiconductor element
JPS59219949A (ja) * 1983-05-30 1984-12-11 Sumitomo Electric Ind Ltd プラスチツク封止型半導体装置用リ−ドフレ−ム
US4686559A (en) * 1984-08-03 1987-08-11 Advanced Micro Devices, Inc. Topside sealing of integrated circuit device
KR930010088B1 (ko) * 1985-04-24 1993-10-14 가부시기가이샤 히다찌세이꾸쇼 반도체 기억장치와 그 제조방법
US4639760A (en) * 1986-01-21 1987-01-27 Motorola, Inc. High power RF transistor assembly
JPS62179750A (ja) * 1986-02-04 1987-08-06 Nec Corp 樹脂封止型半導体装置
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
JP2566207B2 (ja) * 1986-09-23 1996-12-25 シーメンス、アクチエンゲゼルシヤフト 半導体デバイス
JPS63186454A (ja) * 1987-01-28 1988-08-02 Mitsubishi Electric Corp 半導体装置用放熱板装置
JPH0775251B2 (ja) * 1988-01-25 1995-08-09 三菱伸銅株式会社 リードフレーム材の製造方法
JPH0263148A (ja) * 1988-08-29 1990-03-02 Nec Corp 半導体装置
US5164339A (en) * 1988-09-30 1992-11-17 Siemens-Bendix Automotive Electronics L.P. Fabrication of oxynitride frontside microstructures
US5103283A (en) * 1989-01-17 1992-04-07 Hite Larry R Packaged integrated circuit with in-cavity decoupling capacitors
JP2604470B2 (ja) * 1989-06-26 1997-04-30 鳥取電機製造株式会社 半導体装置
US5244839A (en) * 1991-06-18 1993-09-14 Texas Instruments Incorporated Semiconductor hybrids and method of making same
JPH0521668A (ja) * 1991-07-16 1993-01-29 Sumitomo Electric Ind Ltd 半導体装置用基板
JP3029348U (ja) 1996-03-22 1996-09-27 明村 鍾 ウォーターベッド

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801435A (en) * 1995-02-27 1998-09-01 Seiko Epson Corporation Resin sealing type semiconductor device and method of making the same
WO2014148478A1 (ja) * 2013-03-18 2014-09-25 株式会社フジクラ 積層構造体および半導体装置
JP2014183128A (ja) * 2013-03-18 2014-09-29 Fujikura Ltd 積層構造体および半導体装置
JP2020517115A (ja) * 2017-04-13 2020-06-11 ナイトライド ソリューションズ インコーポレイテッド 熱伝導及び電気絶縁のための装置

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