JPH0521668A - 半導体装置用基板 - Google Patents
半導体装置用基板Info
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- JPH0521668A JPH0521668A JP3175182A JP17518291A JPH0521668A JP H0521668 A JPH0521668 A JP H0521668A JP 3175182 A JP3175182 A JP 3175182A JP 17518291 A JP17518291 A JP 17518291A JP H0521668 A JPH0521668 A JP H0521668A
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- Japan
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- thin film
- insulating
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- substrate
- semiconductor device
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】
【目的】 絶縁性能の悪化を招かずに銅合金基材上の絶
縁層の膜厚を薄くし、基材経由での放熱性を高めた半導
体素子用の基板を提供する。 【構成】 銅合金の基材１２の表面を電気的又は電気化
学的研磨によってＲａ0.05μｍ以下の面粗さにする。そ
して、この研磨面上に気相成膜法による無機質の（例え
ばアルミナの）絶縁薄膜層１３を設ける。基材１２と絶
縁薄膜層１３との間にＮｉ又はＮｉ合金の薄膜層１４を
設けるとより好ましい。このようにして平滑になった基
材表面上に絶縁薄膜層１３を成膜すると、膜が健全に成
長して僅か数μｍの膜厚で必要な絶縁性能を得ることが
でき、また数μｍの膜厚ならば熱の移動がスムーズに行
われるため放熱性も高まり、発熱量の多い半導体装置を
基板を用いる安価な形態によって実現可能となる。
縁層の膜厚を薄くし、基材経由での放熱性を高めた半導
体素子用の基板を提供する。 【構成】 銅合金の基材１２の表面を電気的又は電気化
学的研磨によってＲａ0.05μｍ以下の面粗さにする。そ
して、この研磨面上に気相成膜法による無機質の（例え
ばアルミナの）絶縁薄膜層１３を設ける。基材１２と絶
縁薄膜層１３との間にＮｉ又はＮｉ合金の薄膜層１４を
設けるとより好ましい。このようにして平滑になった基
材表面上に絶縁薄膜層１３を成膜すると、膜が健全に成
長して僅か数μｍの膜厚で必要な絶縁性能を得ることが
でき、また数μｍの膜厚ならば熱の移動がスムーズに行
われるため放熱性も高まり、発熱量の多い半導体装置を
基板を用いる安価な形態によって実現可能となる。
Description
【０００１】
【産業上の利用分野】本願発明は、銅合金を基材とする
半導体装置用基板、特に発熱量の多い半導体装置に対応
できる基板に関するものである。
半導体装置用基板、特に発熱量の多い半導体装置に対応
できる基板に関するものである。
【０００２】
【従来の技術】半導体装置の発熱量は、高発熱素子を具
備している場合や、１個当りの素子発熱量は大したこと
はなくても素子の搭載密度が高いと云った場合に多くな
る。従って、この種の半導体装置においては素子搭載部
の構成材を経由しての放熱が必要になる。
備している場合や、１個当りの素子発熱量は大したこと
はなくても素子の搭載密度が高いと云った場合に多くな
る。従って、この種の半導体装置においては素子搭載部
の構成材を経由しての放熱が必要になる。
【０００３】この要求に対し、シングルチップの装置の
場合には、きわめて高価ではあるがヒートシンク付きの
セラミックＰＧＡ（ピングリッドアレイ）で対応するこ
とが多い。また、マルチチップの場合には、図３に示す
ような金属基板などを用いて対応している。図示の半導
体装置用基板１は、金属基材２上に樹脂絶縁層３を形成
後、接着剤４を使って銅箔を貼り、その銅箔をエッチン
グ処理して配線５を作り出したものであって、金属基材
２が、基板１上に搭載された半導体素子６（７はボンデ
ィングワイヤ）の熱を吸収して外部に逃がす働きをす
る。従って、この金属基材２には、放熱性の良い銅合金
が多用されている。
場合には、きわめて高価ではあるがヒートシンク付きの
セラミックＰＧＡ（ピングリッドアレイ）で対応するこ
とが多い。また、マルチチップの場合には、図３に示す
ような金属基板などを用いて対応している。図示の半導
体装置用基板１は、金属基材２上に樹脂絶縁層３を形成
後、接着剤４を使って銅箔を貼り、その銅箔をエッチン
グ処理して配線５を作り出したものであって、金属基材
２が、基板１上に搭載された半導体素子６（７はボンデ
ィングワイヤ）の熱を吸収して外部に逃がす働きをす
る。従って、この金属基材２には、放熱性の良い銅合金
が多用されている。
【０００４】
【発明が解決しようとする課題】図３の半導体装置用基
板１は、半導体素子６と金属基材２の間に熱伝導率の低
い樹脂絶縁層３と接着剤４が存在するため、銅合金基材
への熱伝達が悪くて放熱性が高まらず、特に、瞬間的な
大きな発熱に対しては満足に太刀打ちできない面があ
る。
板１は、半導体素子６と金属基材２の間に熱伝導率の低
い樹脂絶縁層３と接着剤４が存在するため、銅合金基材
への熱伝達が悪くて放熱性が高まらず、特に、瞬間的な
大きな発熱に対しては満足に太刀打ちできない面があ
る。
【０００５】そこで、銅合金基材の表面を蒸着、スパッ
タ、イオンプレーティングなどのＰＶＤ法、熱ＣＶＤ、
プラズマＣＶＤ等のＣＶＤ法等の気相成膜法で作られる
アルミナ、酸化シリコン、窒化シリコン、酸化イットリ
ウム、酸化ジルコニウム、酸窒化シリコン等の無機質薄
膜で絶縁することを考えた。ところが、コストアップを
避けるために圧延するなどして得られた銅合金板をその
まま基材として利用し、その上に気相成膜法で薄膜を作
る場合には膜厚を２０μｍ以上にしないと絶縁性の良い
膜が得られないと云う問題に行き当った。しかし、この
ような厚い膜が半導体と金属基材間にあると放熱性は高
まらない。
タ、イオンプレーティングなどのＰＶＤ法、熱ＣＶＤ、
プラズマＣＶＤ等のＣＶＤ法等の気相成膜法で作られる
アルミナ、酸化シリコン、窒化シリコン、酸化イットリ
ウム、酸化ジルコニウム、酸窒化シリコン等の無機質薄
膜で絶縁することを考えた。ところが、コストアップを
避けるために圧延するなどして得られた銅合金板をその
まま基材として利用し、その上に気相成膜法で薄膜を作
る場合には膜厚を２０μｍ以上にしないと絶縁性の良い
膜が得られないと云う問題に行き当った。しかし、この
ような厚い膜が半導体と金属基材間にあると放熱性は高
まらない。
【０００６】本発明は、かかる課題を解決して絶縁特性
を維持しながら放熱性を向上させた半導体装置用の基板
を提供しようとするものである。
を維持しながら放熱性を向上させた半導体装置用の基板
を提供しようとするものである。
【０００７】
【課題を解決するための手段】上記の課題を解決する本
発明の基板は、半導体素子を搭載する銅合金製基材の少
なくとも絶縁層形成領域が化学的又は電気化学的研磨に
よりＲａ0.05μｍ以下の表面粗さに研磨処理され、この
処理面上に気相成膜法による無機質の絶縁薄膜層を設け
てあるものである。
発明の基板は、半導体素子を搭載する銅合金製基材の少
なくとも絶縁層形成領域が化学的又は電気化学的研磨に
よりＲａ0.05μｍ以下の表面粗さに研磨処理され、この
処理面上に気相成膜法による無機質の絶縁薄膜層を設け
てあるものである。
【０００８】なお、かかる基板は、上記絶縁薄膜と銅合
金製基材との間にＮｉ又はＮｉ合金の薄膜を介在すると
より好ましいものとなる。
金製基材との間にＮｉ又はＮｉ合金の薄膜を介在すると
より好ましいものとなる。
【０００９】
【作用】圧延する等して得られた銅合金板の表面は、直
径数μｍ程度の介在物があったり、その介在物が抜け落
ちたりした欠陥があるため、面粗さＲａが0.05μｍ以上
ある。これに対し、気相成膜法による薄膜は、基材の表
面粗さがＲａ0.05μｍ以上では表面の段差によって健全
な成長が阻害される。また、このようにして初期成長時
に異常が起こると膜の性状は２０μｍ以上の厚さに成膜
するまでは正常に戻らない。
径数μｍ程度の介在物があったり、その介在物が抜け落
ちたりした欠陥があるため、面粗さＲａが0.05μｍ以上
ある。これに対し、気相成膜法による薄膜は、基材の表
面粗さがＲａ0.05μｍ以上では表面の段差によって健全
な成長が阻害される。また、このようにして初期成長時
に異常が起こると膜の性状は２０μｍ以上の厚さに成膜
するまでは正常に戻らない。
【００１０】発明者等は、このことを解明し、化学的又
は電気化学的研磨で基材表面の面粗さＲａ＝0.05〜０.3
μｍを小さくすることを想い至った。かかる研磨法によ
れば、表面の穴の縁や突起などが優先的に研磨されるた
め、僅か数秒〜数分の処理で面粗さをＲａ0.05μｍ以下
にすることができる。
は電気化学的研磨で基材表面の面粗さＲａ＝0.05〜０.3
μｍを小さくすることを想い至った。かかる研磨法によ
れば、表面の穴の縁や突起などが優先的に研磨されるた
め、僅か数秒〜数分の処理で面粗さをＲａ0.05μｍ以下
にすることができる。
【００１１】このＲａ0.05μｍ以下の面粗さは機械的精
密研磨によっても得ることができるが、この方法は経済
的でない。そこで、本発明では表面研磨を化学的又は電
気化学的に行う方法を採った。研磨の液や条件について
は、例えば「金属エッチング技術」（アグネ、１９７
４、ギュンター ペツォー著、松村源太郎訳）に記載さ
れているものなどから適宜選択して使用することができ
る。
密研磨によっても得ることができるが、この方法は経済
的でない。そこで、本発明では表面研磨を化学的又は電
気化学的に行う方法を採った。研磨の液や条件について
は、例えば「金属エッチング技術」（アグネ、１９７
４、ギュンター ペツォー著、松村源太郎訳）に記載さ
れているものなどから適宜選択して使用することができ
る。
【００１２】このようにして得られたＲａ0.05μｍ以下
の基材表面には、気相合成法による絶縁薄膜が滑らかに
堆積し、従って、膜厚が薄くても欠陥による絶縁不良個
所はきわめて少なくなり、十分な絶縁性が得られる。ま
た、膜厚は僅か数μｍで良いので、素子から基材への熱
移動がスムーズで放熱性も高まる。
の基材表面には、気相合成法による絶縁薄膜が滑らかに
堆積し、従って、膜厚が薄くても欠陥による絶縁不良個
所はきわめて少なくなり、十分な絶縁性が得られる。ま
た、膜厚は僅か数μｍで良いので、素子から基材への熱
移動がスムーズで放熱性も高まる。
【００１３】なお、銅合金は、表面が酸化し易いので、
銅合金との密着性が高いＮｉ又はＮｉ合金で保護し、そ
の上に絶縁薄膜を設けると、絶縁薄膜との密着性を確保
し易い。
銅合金との密着性が高いＮｉ又はＮｉ合金で保護し、そ
の上に絶縁薄膜を設けると、絶縁薄膜との密着性を確保
し易い。
【００１４】
【実施例】図１は、本発明の第１実施例を示している。
このように、例示の基板１１は、銅又は銅合金の圧延材
から成る基材１２上に気相成膜法でアルミナの厚さ数μ
ｍの絶縁薄膜層１３を直接形成し、さらに、その上に蒸
着等による薄膜配線１５を作り出した構造にしてある。
このように、例示の基板１１は、銅又は銅合金の圧延材
から成る基材１２上に気相成膜法でアルミナの厚さ数μ
ｍの絶縁薄膜層１３を直接形成し、さらに、その上に蒸
着等による薄膜配線１５を作り出した構造にしてある。
【００１５】また、図２の第２実施例の基板２１は、基
材１２と絶縁薄膜層１３との間にＮｉ又はＮｉ合金の薄
膜層１４を設け、基材上に蒸着したこの薄膜層１４で基
材表面の酸化を防止するようにしてある。いずれの実施
例も基材１２の表面は、電気的又は電気化学的研磨で面
粗さをＲａ0.05μｍ以下にしてある。また、半導体素子
搭載領域には接合用の金属層を設けてもよい。その場
合、配線材料と同じにすると工程の増加がなく簡便であ
る。
材１２と絶縁薄膜層１３との間にＮｉ又はＮｉ合金の薄
膜層１４を設け、基材上に蒸着したこの薄膜層１４で基
材表面の酸化を防止するようにしてある。いずれの実施
例も基材１２の表面は、電気的又は電気化学的研磨で面
粗さをＲａ0.05μｍ以下にしてある。また、半導体素子
搭載領域には接合用の金属層を設けてもよい。その場
合、配線材料と同じにすると工程の増加がなく簡便であ
る。
【００１６】絶縁薄膜層１３の形成材料はアルミナを例
示したが、酸化シリコンをはじめ、前述した各種材料等
であってもよい。これ等は電気的及び化学的に安定した
物質であり、絶縁抵抗も大きい。この絶縁薄膜層１３の
膜厚は絶縁性の面から下限を１μｍ程度に、また、素子
と基材間の熱伝達の面から上限を１０μｍ程度にしてお
くのが望ましい。
示したが、酸化シリコンをはじめ、前述した各種材料等
であってもよい。これ等は電気的及び化学的に安定した
物質であり、絶縁抵抗も大きい。この絶縁薄膜層１３の
膜厚は絶縁性の面から下限を１μｍ程度に、また、素子
と基材間の熱伝達の面から上限を１０μｍ程度にしてお
くのが望ましい。
【００１７】なお、第２実施例では、基材１２をＧＮＤ
回路の一部として利用し、半導体素子６の電源系電極パ
ッドのひとつ（電源又はＧＮＤ電極パッド）を基材１２
で中継してリードフレーム（図示せず）の外部引出しリ
ードに接続するようにしてある。この場合、例えば、薄
膜配線１５（電源系に利用するもの）を他方の電源系の
配線回路として用いると絶縁薄膜層１３の一部（薄膜配
線１５を形成した部分）がバイパスコンデンサとして働
くのでノイズ吸収面でも有利になる。ボンディング箇所
にも所定の金属層を設けてよい。また、勿論第１実施例
でも同じ構造を採用できる。
回路の一部として利用し、半導体素子６の電源系電極パ
ッドのひとつ（電源又はＧＮＤ電極パッド）を基材１２
で中継してリードフレーム（図示せず）の外部引出しリ
ードに接続するようにしてある。この場合、例えば、薄
膜配線１５（電源系に利用するもの）を他方の電源系の
配線回路として用いると絶縁薄膜層１３の一部（薄膜配
線１５を形成した部分）がバイパスコンデンサとして働
くのでノイズ吸収面でも有利になる。ボンディング箇所
にも所定の金属層を設けてよい。また、勿論第１実施例
でも同じ構造を採用できる。
【００１８】この第２実施例から判るように、絶縁薄膜
層１３は基材上の必要個所にのみに設ければよい。絶縁
薄膜層１３の非形成領域は基材表面を研磨せずにそのま
まにしておく方が好都合なこともあり、従って、このよ
うなケースではレジストによる保護等を行い、場所を限
定して基材表面の必要個所を電気的又は電気化学的方法
で研磨する。
層１３は基材上の必要個所にのみに設ければよい。絶縁
薄膜層１３の非形成領域は基材表面を研磨せずにそのま
まにしておく方が好都合なこともあり、従って、このよ
うなケースではレジストによる保護等を行い、場所を限
定して基材表面の必要個所を電気的又は電気化学的方法
で研磨する。
【００１９】以下に、より詳細な実施例について述べ
る。
る。
【００２０】１０mm角、0.25mm厚のりん青銅圧延板を５
０枚用意し、そのうち２５枚をサンプルＡとして酸化Ｃ
ｒ水溶液中で電解研磨して表面粗さをＲａ0.05μｍ以下
にした。残２５枚はサンプルＢとして研磨処理を施して
いない。このサンプルＡ、Ｂ上に同時処理で厚さ０.3μ
ｍのＮｉ蒸着を施し、次いで絶縁薄膜としてＡｌ2 Ｏ3
をイオンプレーティング法で３μｍ厚に成膜した。ま
た、その上に更に３.5mm角のＡｌ蒸着膜の電極を形成し
た。
０枚用意し、そのうち２５枚をサンプルＡとして酸化Ｃ
ｒ水溶液中で電解研磨して表面粗さをＲａ0.05μｍ以下
にした。残２５枚はサンプルＢとして研磨処理を施して
いない。このサンプルＡ、Ｂ上に同時処理で厚さ０.3μ
ｍのＮｉ蒸着を施し、次いで絶縁薄膜としてＡｌ2 Ｏ3
をイオンプレーティング法で３μｍ厚に成膜した。ま
た、その上に更に３.5mm角のＡｌ蒸着膜の電極を形成し
た。
【００２１】そして、これ等のサンプルの電極とリン青
銅基材間に直流１００Ｖを印加し、リーク電流値から絶
縁薄膜の良否を判定した。この判定は、リーク電流０.1
ｍＡ未満を良、それ以上を不良とした。
銅基材間に直流１００Ｖを印加し、リーク電流値から絶
縁薄膜の良否を判定した。この判定は、リーク電流０.1
ｍＡ未満を良、それ以上を不良とした。
【００２２】その結果、本発明品であるサンプルＡは不
良率が０％、比較品であるサンプルＢは不良率が約８０
％（20／25）であり、本発明では僅か３μｍの膜厚でも
要求される絶縁性能を確保できることが判った。この薄
い絶縁膜であれば、素子の熱がスムーズに基材に伝わる
ので、瞬間的な大きな発熱に対しても充分に対応するこ
とができる。
良率が０％、比較品であるサンプルＢは不良率が約８０
％（20／25）であり、本発明では僅か３μｍの膜厚でも
要求される絶縁性能を確保できることが判った。この薄
い絶縁膜であれば、素子の熱がスムーズに基材に伝わる
ので、瞬間的な大きな発熱に対しても充分に対応するこ
とができる。
【００２３】
【発明の効果】以上述べたように、本発明では銅合金基
材上の絶縁薄膜を絶縁性の低下を招かずに薄くしたの
で、基板上の搭載素子の熱を効率良く基材に伝えて基材
経由で半導体装置の外部に逃がすことができ、発熱量の
多い半導体装置を、ヒートシンクを用いない安価な装置
形態によって実現することが可能になると云う効果があ
る。
材上の絶縁薄膜を絶縁性の低下を招かずに薄くしたの
で、基板上の搭載素子の熱を効率良く基材に伝えて基材
経由で半導体装置の外部に逃がすことができ、発熱量の
多い半導体装置を、ヒートシンクを用いない安価な装置
形態によって実現することが可能になると云う効果があ
る。
【図１】本発明の基板の一例を示す側面図
【図２】他の実施例の側面図
【図３】従来の基板の一例を示す側面図
１ 半導体装置用基板
２ 金属基材
３ 樹脂絶縁層
４ 接着剤
５ 配線
６ 半導体素子
７ ボンディングワイヤ
１１、２１ 基板
１２ 基材
１３ 絶縁薄膜層
１４ Ｎｉ又はＮｉ合金の薄膜層
１５ 薄膜配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 坂 俊祐
伊丹市昆陽北一丁目１番１号 住友電気工
業株式会社伊丹製作所内
(72)発明者 山中 正策
伊丹市昆陽北一丁目１番１号 住友電気工
業株式会社伊丹製作所内
Claims (3)
- 【請求項１】 半導体素子を搭載する銅合金製基材の少
なくとも絶縁層形成領域が化学的又は電気化学的研磨に
よりＲａ0.05μｍ以下の表面粗さに研磨処理され、この
処理面上に気相成膜法による無機質の絶縁薄膜層を設け
てあることを特徴とする半導体装置用基板。 - 【請求項２】 請求項１記載の半導体装置用基板の絶縁
薄膜と銅合金製基材との間にＮｉ又はＮｉ合金の薄膜を
介在してある半導体装置用基板。 - 【請求項３】 上記銅合金製基材が圧延したままの圧延
材である請求項１又は２記載の半導体装置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175182A JPH0521668A (ja) | 1991-07-16 | 1991-07-16 | 半導体装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175182A JPH0521668A (ja) | 1991-07-16 | 1991-07-16 | 半導体装置用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521668A true JPH0521668A (ja) | 1993-01-29 |
Family
ID=15991713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175182A Pending JPH0521668A (ja) | 1991-07-16 | 1991-07-16 | 半導体装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521668A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455453A (en) * | 1991-07-01 | 1995-10-03 | Sumitomo Electric Industries, Ltd. | Plastic package type semiconductor device having a rolled metal substrate |
| JP2002535835A (ja) * | 1999-01-11 | 2002-10-22 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体電子モジュール |
-
1991
- 1991-07-16 JP JP3175182A patent/JPH0521668A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455453A (en) * | 1991-07-01 | 1995-10-03 | Sumitomo Electric Industries, Ltd. | Plastic package type semiconductor device having a rolled metal substrate |
| US5643834A (en) * | 1991-07-01 | 1997-07-01 | Sumitomo Electric Industries, Ltd. | Process for manufacturing a semiconductor substrate comprising laminated copper, silicon oxide and silicon nitride layers |
| JP2002535835A (ja) * | 1999-01-11 | 2002-10-22 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体電子モジュール |
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