JPH0521668A - 半導体装置用基板 - Google Patents
半導体装置用基板Info
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- JPH0521668A JPH0521668A JP3175182A JP17518291A JPH0521668A JP H0521668 A JPH0521668 A JP H0521668A JP 3175182 A JP3175182 A JP 3175182A JP 17518291 A JP17518291 A JP 17518291A JP H0521668 A JPH0521668 A JP H0521668A
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- JP
- Japan
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- thin film
- insulating
- base
- substrate
- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract
(57)【要約】
【目的】 絶縁性能の悪化を招かずに銅合金基材上の絶
縁層の膜厚を薄くし、基材経由での放熱性を高めた半導
体素子用の基板を提供する。 【構成】 銅合金の基材12の表面を電気的又は電気化
学的研磨によってRa0.05μm以下の面粗さにする。そ
して、この研磨面上に気相成膜法による無機質の(例え
ばアルミナの)絶縁薄膜層13を設ける。基材12と絶
縁薄膜層13との間にNi又はNi合金の薄膜層14を
設けるとより好ましい。このようにして平滑になった基
材表面上に絶縁薄膜層13を成膜すると、膜が健全に成
長して僅か数μmの膜厚で必要な絶縁性能を得ることが
でき、また数μmの膜厚ならば熱の移動がスムーズに行
われるため放熱性も高まり、発熱量の多い半導体装置を
基板を用いる安価な形態によって実現可能となる。
縁層の膜厚を薄くし、基材経由での放熱性を高めた半導
体素子用の基板を提供する。 【構成】 銅合金の基材12の表面を電気的又は電気化
学的研磨によってRa0.05μm以下の面粗さにする。そ
して、この研磨面上に気相成膜法による無機質の(例え
ばアルミナの)絶縁薄膜層13を設ける。基材12と絶
縁薄膜層13との間にNi又はNi合金の薄膜層14を
設けるとより好ましい。このようにして平滑になった基
材表面上に絶縁薄膜層13を成膜すると、膜が健全に成
長して僅か数μmの膜厚で必要な絶縁性能を得ることが
でき、また数μmの膜厚ならば熱の移動がスムーズに行
われるため放熱性も高まり、発熱量の多い半導体装置を
基板を用いる安価な形態によって実現可能となる。
Description
【0001】
【産業上の利用分野】本願発明は、銅合金を基材とする
半導体装置用基板、特に発熱量の多い半導体装置に対応
できる基板に関するものである。
半導体装置用基板、特に発熱量の多い半導体装置に対応
できる基板に関するものである。
【0002】
【従来の技術】半導体装置の発熱量は、高発熱素子を具
備している場合や、1個当りの素子発熱量は大したこと
はなくても素子の搭載密度が高いと云った場合に多くな
る。従って、この種の半導体装置においては素子搭載部
の構成材を経由しての放熱が必要になる。
備している場合や、1個当りの素子発熱量は大したこと
はなくても素子の搭載密度が高いと云った場合に多くな
る。従って、この種の半導体装置においては素子搭載部
の構成材を経由しての放熱が必要になる。
【0003】この要求に対し、シングルチップの装置の
場合には、きわめて高価ではあるがヒートシンク付きの
セラミックPGA(ピングリッドアレイ)で対応するこ
とが多い。また、マルチチップの場合には、図3に示す
ような金属基板などを用いて対応している。図示の半導
体装置用基板1は、金属基材2上に樹脂絶縁層3を形成
後、接着剤4を使って銅箔を貼り、その銅箔をエッチン
グ処理して配線5を作り出したものであって、金属基材
2が、基板1上に搭載された半導体素子6(7はボンデ
ィングワイヤ)の熱を吸収して外部に逃がす働きをす
る。従って、この金属基材2には、放熱性の良い銅合金
が多用されている。
場合には、きわめて高価ではあるがヒートシンク付きの
セラミックPGA(ピングリッドアレイ)で対応するこ
とが多い。また、マルチチップの場合には、図3に示す
ような金属基板などを用いて対応している。図示の半導
体装置用基板1は、金属基材2上に樹脂絶縁層3を形成
後、接着剤4を使って銅箔を貼り、その銅箔をエッチン
グ処理して配線5を作り出したものであって、金属基材
2が、基板1上に搭載された半導体素子6(7はボンデ
ィングワイヤ)の熱を吸収して外部に逃がす働きをす
る。従って、この金属基材2には、放熱性の良い銅合金
が多用されている。
【0004】
【発明が解決しようとする課題】図3の半導体装置用基
板1は、半導体素子6と金属基材2の間に熱伝導率の低
い樹脂絶縁層3と接着剤4が存在するため、銅合金基材
への熱伝達が悪くて放熱性が高まらず、特に、瞬間的な
大きな発熱に対しては満足に太刀打ちできない面があ
る。
板1は、半導体素子6と金属基材2の間に熱伝導率の低
い樹脂絶縁層3と接着剤4が存在するため、銅合金基材
への熱伝達が悪くて放熱性が高まらず、特に、瞬間的な
大きな発熱に対しては満足に太刀打ちできない面があ
る。
【0005】そこで、銅合金基材の表面を蒸着、スパッ
タ、イオンプレーティングなどのPVD法、熱CVD、
プラズマCVD等のCVD法等の気相成膜法で作られる
アルミナ、酸化シリコン、窒化シリコン、酸化イットリ
ウム、酸化ジルコニウム、酸窒化シリコン等の無機質薄
膜で絶縁することを考えた。ところが、コストアップを
避けるために圧延するなどして得られた銅合金板をその
まま基材として利用し、その上に気相成膜法で薄膜を作
る場合には膜厚を20μm以上にしないと絶縁性の良い
膜が得られないと云う問題に行き当った。しかし、この
ような厚い膜が半導体と金属基材間にあると放熱性は高
まらない。
タ、イオンプレーティングなどのPVD法、熱CVD、
プラズマCVD等のCVD法等の気相成膜法で作られる
アルミナ、酸化シリコン、窒化シリコン、酸化イットリ
ウム、酸化ジルコニウム、酸窒化シリコン等の無機質薄
膜で絶縁することを考えた。ところが、コストアップを
避けるために圧延するなどして得られた銅合金板をその
まま基材として利用し、その上に気相成膜法で薄膜を作
る場合には膜厚を20μm以上にしないと絶縁性の良い
膜が得られないと云う問題に行き当った。しかし、この
ような厚い膜が半導体と金属基材間にあると放熱性は高
まらない。
【0006】本発明は、かかる課題を解決して絶縁特性
を維持しながら放熱性を向上させた半導体装置用の基板
を提供しようとするものである。
を維持しながら放熱性を向上させた半導体装置用の基板
を提供しようとするものである。
【0007】
【課題を解決するための手段】上記の課題を解決する本
発明の基板は、半導体素子を搭載する銅合金製基材の少
なくとも絶縁層形成領域が化学的又は電気化学的研磨に
よりRa0.05μm以下の表面粗さに研磨処理され、この
処理面上に気相成膜法による無機質の絶縁薄膜層を設け
てあるものである。
発明の基板は、半導体素子を搭載する銅合金製基材の少
なくとも絶縁層形成領域が化学的又は電気化学的研磨に
よりRa0.05μm以下の表面粗さに研磨処理され、この
処理面上に気相成膜法による無機質の絶縁薄膜層を設け
てあるものである。
【0008】なお、かかる基板は、上記絶縁薄膜と銅合
金製基材との間にNi又はNi合金の薄膜を介在すると
より好ましいものとなる。
金製基材との間にNi又はNi合金の薄膜を介在すると
より好ましいものとなる。
【0009】
【作用】圧延する等して得られた銅合金板の表面は、直
径数μm程度の介在物があったり、その介在物が抜け落
ちたりした欠陥があるため、面粗さRaが0.05μm以上
ある。これに対し、気相成膜法による薄膜は、基材の表
面粗さがRa0.05μm以上では表面の段差によって健全
な成長が阻害される。また、このようにして初期成長時
に異常が起こると膜の性状は20μm以上の厚さに成膜
するまでは正常に戻らない。
径数μm程度の介在物があったり、その介在物が抜け落
ちたりした欠陥があるため、面粗さRaが0.05μm以上
ある。これに対し、気相成膜法による薄膜は、基材の表
面粗さがRa0.05μm以上では表面の段差によって健全
な成長が阻害される。また、このようにして初期成長時
に異常が起こると膜の性状は20μm以上の厚さに成膜
するまでは正常に戻らない。
【0010】発明者等は、このことを解明し、化学的又
は電気化学的研磨で基材表面の面粗さRa=0.05〜0.3
μmを小さくすることを想い至った。かかる研磨法によ
れば、表面の穴の縁や突起などが優先的に研磨されるた
め、僅か数秒〜数分の処理で面粗さをRa0.05μm以下
にすることができる。
は電気化学的研磨で基材表面の面粗さRa=0.05〜0.3
μmを小さくすることを想い至った。かかる研磨法によ
れば、表面の穴の縁や突起などが優先的に研磨されるた
め、僅か数秒〜数分の処理で面粗さをRa0.05μm以下
にすることができる。
【0011】このRa0.05μm以下の面粗さは機械的精
密研磨によっても得ることができるが、この方法は経済
的でない。そこで、本発明では表面研磨を化学的又は電
気化学的に行う方法を採った。研磨の液や条件について
は、例えば「金属エッチング技術」(アグネ、197
4、ギュンター ペツォー著、松村源太郎訳)に記載さ
れているものなどから適宜選択して使用することができ
る。
密研磨によっても得ることができるが、この方法は経済
的でない。そこで、本発明では表面研磨を化学的又は電
気化学的に行う方法を採った。研磨の液や条件について
は、例えば「金属エッチング技術」(アグネ、197
4、ギュンター ペツォー著、松村源太郎訳)に記載さ
れているものなどから適宜選択して使用することができ
る。
【0012】このようにして得られたRa0.05μm以下
の基材表面には、気相合成法による絶縁薄膜が滑らかに
堆積し、従って、膜厚が薄くても欠陥による絶縁不良個
所はきわめて少なくなり、十分な絶縁性が得られる。ま
た、膜厚は僅か数μmで良いので、素子から基材への熱
移動がスムーズで放熱性も高まる。
の基材表面には、気相合成法による絶縁薄膜が滑らかに
堆積し、従って、膜厚が薄くても欠陥による絶縁不良個
所はきわめて少なくなり、十分な絶縁性が得られる。ま
た、膜厚は僅か数μmで良いので、素子から基材への熱
移動がスムーズで放熱性も高まる。
【0013】なお、銅合金は、表面が酸化し易いので、
銅合金との密着性が高いNi又はNi合金で保護し、そ
の上に絶縁薄膜を設けると、絶縁薄膜との密着性を確保
し易い。
銅合金との密着性が高いNi又はNi合金で保護し、そ
の上に絶縁薄膜を設けると、絶縁薄膜との密着性を確保
し易い。
【0014】
【実施例】図1は、本発明の第1実施例を示している。
このように、例示の基板11は、銅又は銅合金の圧延材
から成る基材12上に気相成膜法でアルミナの厚さ数μ
mの絶縁薄膜層13を直接形成し、さらに、その上に蒸
着等による薄膜配線15を作り出した構造にしてある。
このように、例示の基板11は、銅又は銅合金の圧延材
から成る基材12上に気相成膜法でアルミナの厚さ数μ
mの絶縁薄膜層13を直接形成し、さらに、その上に蒸
着等による薄膜配線15を作り出した構造にしてある。
【0015】また、図2の第2実施例の基板21は、基
材12と絶縁薄膜層13との間にNi又はNi合金の薄
膜層14を設け、基材上に蒸着したこの薄膜層14で基
材表面の酸化を防止するようにしてある。いずれの実施
例も基材12の表面は、電気的又は電気化学的研磨で面
粗さをRa0.05μm以下にしてある。また、半導体素子
搭載領域には接合用の金属層を設けてもよい。その場
合、配線材料と同じにすると工程の増加がなく簡便であ
る。
材12と絶縁薄膜層13との間にNi又はNi合金の薄
膜層14を設け、基材上に蒸着したこの薄膜層14で基
材表面の酸化を防止するようにしてある。いずれの実施
例も基材12の表面は、電気的又は電気化学的研磨で面
粗さをRa0.05μm以下にしてある。また、半導体素子
搭載領域には接合用の金属層を設けてもよい。その場
合、配線材料と同じにすると工程の増加がなく簡便であ
る。
【0016】絶縁薄膜層13の形成材料はアルミナを例
示したが、酸化シリコンをはじめ、前述した各種材料等
であってもよい。これ等は電気的及び化学的に安定した
物質であり、絶縁抵抗も大きい。この絶縁薄膜層13の
膜厚は絶縁性の面から下限を1μm程度に、また、素子
と基材間の熱伝達の面から上限を10μm程度にしてお
くのが望ましい。
示したが、酸化シリコンをはじめ、前述した各種材料等
であってもよい。これ等は電気的及び化学的に安定した
物質であり、絶縁抵抗も大きい。この絶縁薄膜層13の
膜厚は絶縁性の面から下限を1μm程度に、また、素子
と基材間の熱伝達の面から上限を10μm程度にしてお
くのが望ましい。
【0017】なお、第2実施例では、基材12をGND
回路の一部として利用し、半導体素子6の電源系電極パ
ッドのひとつ(電源又はGND電極パッド)を基材12
で中継してリードフレーム(図示せず)の外部引出しリ
ードに接続するようにしてある。この場合、例えば、薄
膜配線15(電源系に利用するもの)を他方の電源系の
配線回路として用いると絶縁薄膜層13の一部(薄膜配
線15を形成した部分)がバイパスコンデンサとして働
くのでノイズ吸収面でも有利になる。ボンディング箇所
にも所定の金属層を設けてよい。また、勿論第1実施例
でも同じ構造を採用できる。
回路の一部として利用し、半導体素子6の電源系電極パ
ッドのひとつ(電源又はGND電極パッド)を基材12
で中継してリードフレーム(図示せず)の外部引出しリ
ードに接続するようにしてある。この場合、例えば、薄
膜配線15(電源系に利用するもの)を他方の電源系の
配線回路として用いると絶縁薄膜層13の一部(薄膜配
線15を形成した部分)がバイパスコンデンサとして働
くのでノイズ吸収面でも有利になる。ボンディング箇所
にも所定の金属層を設けてよい。また、勿論第1実施例
でも同じ構造を採用できる。
【0018】この第2実施例から判るように、絶縁薄膜
層13は基材上の必要個所にのみに設ければよい。絶縁
薄膜層13の非形成領域は基材表面を研磨せずにそのま
まにしておく方が好都合なこともあり、従って、このよ
うなケースではレジストによる保護等を行い、場所を限
定して基材表面の必要個所を電気的又は電気化学的方法
で研磨する。
層13は基材上の必要個所にのみに設ければよい。絶縁
薄膜層13の非形成領域は基材表面を研磨せずにそのま
まにしておく方が好都合なこともあり、従って、このよ
うなケースではレジストによる保護等を行い、場所を限
定して基材表面の必要個所を電気的又は電気化学的方法
で研磨する。
【0019】以下に、より詳細な実施例について述べ
る。
る。
【0020】10mm角、0.25mm厚のりん青銅圧延板を5
0枚用意し、そのうち25枚をサンプルAとして酸化C
r水溶液中で電解研磨して表面粗さをRa0.05μm以下
にした。残25枚はサンプルBとして研磨処理を施して
いない。このサンプルA、B上に同時処理で厚さ0.3μ
mのNi蒸着を施し、次いで絶縁薄膜としてAl2 O3
をイオンプレーティング法で3μm厚に成膜した。ま
た、その上に更に3.5mm角のAl蒸着膜の電極を形成し
た。
0枚用意し、そのうち25枚をサンプルAとして酸化C
r水溶液中で電解研磨して表面粗さをRa0.05μm以下
にした。残25枚はサンプルBとして研磨処理を施して
いない。このサンプルA、B上に同時処理で厚さ0.3μ
mのNi蒸着を施し、次いで絶縁薄膜としてAl2 O3
をイオンプレーティング法で3μm厚に成膜した。ま
た、その上に更に3.5mm角のAl蒸着膜の電極を形成し
た。
【0021】そして、これ等のサンプルの電極とリン青
銅基材間に直流100Vを印加し、リーク電流値から絶
縁薄膜の良否を判定した。この判定は、リーク電流0.1
mA未満を良、それ以上を不良とした。
銅基材間に直流100Vを印加し、リーク電流値から絶
縁薄膜の良否を判定した。この判定は、リーク電流0.1
mA未満を良、それ以上を不良とした。
【0022】その結果、本発明品であるサンプルAは不
良率が0%、比較品であるサンプルBは不良率が約80
%(20/25)であり、本発明では僅か3μmの膜厚でも
要求される絶縁性能を確保できることが判った。この薄
い絶縁膜であれば、素子の熱がスムーズに基材に伝わる
ので、瞬間的な大きな発熱に対しても充分に対応するこ
とができる。
良率が0%、比較品であるサンプルBは不良率が約80
%(20/25)であり、本発明では僅か3μmの膜厚でも
要求される絶縁性能を確保できることが判った。この薄
い絶縁膜であれば、素子の熱がスムーズに基材に伝わる
ので、瞬間的な大きな発熱に対しても充分に対応するこ
とができる。
【0023】
【発明の効果】以上述べたように、本発明では銅合金基
材上の絶縁薄膜を絶縁性の低下を招かずに薄くしたの
で、基板上の搭載素子の熱を効率良く基材に伝えて基材
経由で半導体装置の外部に逃がすことができ、発熱量の
多い半導体装置を、ヒートシンクを用いない安価な装置
形態によって実現することが可能になると云う効果があ
る。
材上の絶縁薄膜を絶縁性の低下を招かずに薄くしたの
で、基板上の搭載素子の熱を効率良く基材に伝えて基材
経由で半導体装置の外部に逃がすことができ、発熱量の
多い半導体装置を、ヒートシンクを用いない安価な装置
形態によって実現することが可能になると云う効果があ
る。
【図1】本発明の基板の一例を示す側面図
【図2】他の実施例の側面図
【図3】従来の基板の一例を示す側面図
1 半導体装置用基板
2 金属基材
3 樹脂絶縁層
4 接着剤
5 配線
6 半導体素子
7 ボンディングワイヤ
11、21 基板
12 基材
13 絶縁薄膜層
14 Ni又はNi合金の薄膜層
15 薄膜配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 坂 俊祐
伊丹市昆陽北一丁目1番1号 住友電気工
業株式会社伊丹製作所内
(72)発明者 山中 正策
伊丹市昆陽北一丁目1番1号 住友電気工
業株式会社伊丹製作所内
Claims (3)
- 【請求項1】 半導体素子を搭載する銅合金製基材の少
なくとも絶縁層形成領域が化学的又は電気化学的研磨に
よりRa0.05μm以下の表面粗さに研磨処理され、この
処理面上に気相成膜法による無機質の絶縁薄膜層を設け
てあることを特徴とする半導体装置用基板。 - 【請求項2】 請求項1記載の半導体装置用基板の絶縁
薄膜と銅合金製基材との間にNi又はNi合金の薄膜を
介在してある半導体装置用基板。 - 【請求項3】 上記銅合金製基材が圧延したままの圧延
材である請求項1又は2記載の半導体装置用基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3175182A JPH0521668A (ja) | 1991-07-16 | 1991-07-16 | 半導体装置用基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3175182A JPH0521668A (ja) | 1991-07-16 | 1991-07-16 | 半導体装置用基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0521668A true JPH0521668A (ja) | 1993-01-29 |
Family
ID=15991713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3175182A Pending JPH0521668A (ja) | 1991-07-16 | 1991-07-16 | 半導体装置用基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0521668A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5455453A (en) * | 1991-07-01 | 1995-10-03 | Sumitomo Electric Industries, Ltd. | Plastic package type semiconductor device having a rolled metal substrate |
JP2002535835A (ja) * | 1999-01-11 | 2002-10-22 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体電子モジュール |
-
1991
- 1991-07-16 JP JP3175182A patent/JPH0521668A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5455453A (en) * | 1991-07-01 | 1995-10-03 | Sumitomo Electric Industries, Ltd. | Plastic package type semiconductor device having a rolled metal substrate |
US5643834A (en) * | 1991-07-01 | 1997-07-01 | Sumitomo Electric Industries, Ltd. | Process for manufacturing a semiconductor substrate comprising laminated copper, silicon oxide and silicon nitride layers |
JP2002535835A (ja) * | 1999-01-11 | 2002-10-22 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体電子モジュール |
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