JP2014183128A - 積層構造体および半導体装置 - Google Patents
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Abstract
【課題】半導体素子に圧縮応力を生じさせることによって、半導体素子の不具合を抑制することが可能な、積層構造体および半導体装置を実現すること。
【解決手段】基板100は、はんだ接合時の温度から低下する際に、当該基板100における各層の線膨張係数の相違に基づく湾曲作用と、当該基板100全体の平均線膨張係数に基づく伸縮作用とにより、半導体素子110に対して圧縮応力を生じさせるように、各層の材料および厚みが設定されている。
【選択図】図1
【解決手段】基板100は、はんだ接合時の温度から低下する際に、当該基板100における各層の線膨張係数の相違に基づく湾曲作用と、当該基板100全体の平均線膨張係数に基づく伸縮作用とにより、半導体素子110に対して圧縮応力を生じさせるように、各層の材料および厚みが設定されている。
【選択図】図1
Description
本発明は、表面上に半導体素子がはんだ接合される積層構造体、および当該積層構造体を備える半導体装置に関する。
従来、基板上に半導体素子が実装された半導体装置において、半導体素子等から発せられた熱により、半導体素子に熱応力がかかり、当該半導体素子に亀裂が生じるといった問題が生じていた。そこで、従来、このような問題を解決することを目的とした技術が考案されている。
例えば、下記特許文献1には、半導体素子(SiC)と基板(セラミック)との間に、熱応力を緩和するためのマトリックス材(Ni/CNT複合材料)を挟んで構成された積層構造体が開示されている。当該積層構造体によれば、半導体素子と基板との間に生じる熱応力による半導体素子の損傷を防止できるとされている。
ここで、基板の変形により半導体素子に生じる熱応力としては、圧縮応力と引張応力とが挙げられる。例えば、基板が積層構造を有している場合において、当該基板がはんだ接合等によって加熱された場合、当該基板における半導体素子との接合面には、その冷却時に、基板全体の平均線膨張係数に基づく収縮作用のみならず、各層の線膨張係数の相違に基づく湾曲作用が生じる。特に、各層の材料および厚みに応じて、基板の湾曲方向および曲率半径が変化する。
(基板が凸状に湾曲する場合)
そして、半導体素子側の層の線膨張係数が、他の層の線膨張係数よりも小さい場合、上記冷却時において、基板が半導体素子に対して凸状に湾曲する傾向にある。(但し、半導体素子側の層の線膨張係数が、他の層の線膨張係数より小さい場合でも、必ずしも凸状に湾曲するとは限らない。正確な反りの方向は、基板が3層の場合には後述する数式(10)、基板がn層の場合には後述する数式(14)により規定される。)この場合、当該湾曲作用は、基板における半導体素子との接合面を伸張させようとするが、その伸張量が、上記平均線膨張係数に基づく収縮作用による収縮量より大きいものであれば、実際には、基板における半導体素子との接合面は伸張することとなる。反対に、その伸張量が、上記平均線膨張係数に基づく収縮作用による収縮量より小さいものであれば、実際には、基板における半導体素子との接合面は収縮することとなる。
そして、半導体素子側の層の線膨張係数が、他の層の線膨張係数よりも小さい場合、上記冷却時において、基板が半導体素子に対して凸状に湾曲する傾向にある。(但し、半導体素子側の層の線膨張係数が、他の層の線膨張係数より小さい場合でも、必ずしも凸状に湾曲するとは限らない。正確な反りの方向は、基板が3層の場合には後述する数式(10)、基板がn層の場合には後述する数式(14)により規定される。)この場合、当該湾曲作用は、基板における半導体素子との接合面を伸張させようとするが、その伸張量が、上記平均線膨張係数に基づく収縮作用による収縮量より大きいものであれば、実際には、基板における半導体素子との接合面は伸張することとなる。反対に、その伸張量が、上記平均線膨張係数に基づく収縮作用による収縮量より小さいものであれば、実際には、基板における半導体素子との接合面は収縮することとなる。
(基板が凹状に湾曲する場合)
反対に、半導体素子側の層の線膨張係数が、他の層の線膨張係数よりも大きい場合、上記冷却時において、基板が半導体素子に対して凹状に湾曲する傾向にある。(但し、半導体素子側の層の線膨張係数が、他の層の線膨張係数より大きい場合でも、必ずしも凹状に湾曲するとは限らない。正確な反りの方向は、基板が3層の場合には後述する数式(10)、基板がn層の場合には後述する数式(14)により規定される。)この場合、当該湾曲作用は、基板における半導体素子との接合面を収縮させようとする。そして、実際にも、基板における半導体素子との接合面は、収縮することとなる。
反対に、半導体素子側の層の線膨張係数が、他の層の線膨張係数よりも大きい場合、上記冷却時において、基板が半導体素子に対して凹状に湾曲する傾向にある。(但し、半導体素子側の層の線膨張係数が、他の層の線膨張係数より大きい場合でも、必ずしも凹状に湾曲するとは限らない。正確な反りの方向は、基板が3層の場合には後述する数式(10)、基板がn層の場合には後述する数式(14)により規定される。)この場合、当該湾曲作用は、基板における半導体素子との接合面を収縮させようとする。そして、実際にも、基板における半導体素子との接合面は、収縮することとなる。
(基板における半導体素子との接合面が伸張する場合)
そして、上記平均線膨張係数に基づく収縮作用と、上記各層の線膨張係数の相違に基づく湾曲作用との双方により、基板における半導体素子との接合面が伸張する場合、半導体素子の収縮量に関わらず、半導体素子に引張応力が生じることとなる。
そして、上記平均線膨張係数に基づく収縮作用と、上記各層の線膨張係数の相違に基づく湾曲作用との双方により、基板における半導体素子との接合面が伸張する場合、半導体素子の収縮量に関わらず、半導体素子に引張応力が生じることとなる。
(基板における半導体素子との接合面が収縮する場合)
また、上記平均線膨張係数に基づく収縮作用と、上記各層の線膨張係数の相違に基づく湾曲作用との双方により、基板における半導体素子との接合面が収縮する場合において、(a)基板における半導体素子との接合面の収縮量が、半導体素子の収縮量を上回るとき、実際には、半導体素子に圧縮応力が生じることとなり、(b)基板における半導体素子との接合面の収縮量が、半導体素子の収縮量を下回るとき、実際には、半導体素子に引張応力が生じることとなる。
また、上記平均線膨張係数に基づく収縮作用と、上記各層の線膨張係数の相違に基づく湾曲作用との双方により、基板における半導体素子との接合面が収縮する場合において、(a)基板における半導体素子との接合面の収縮量が、半導体素子の収縮量を上回るとき、実際には、半導体素子に圧縮応力が生じることとなり、(b)基板における半導体素子との接合面の収縮量が、半導体素子の収縮量を下回るとき、実際には、半導体素子に引張応力が生じることとなる。
このように半導体素子には圧縮応力および引張応力の双方が生じ得るため、半導体装置において、半導体素子に対して適切な応力を生じさせるためには、基板の上記接合面における、基板の湾曲作用による収縮量または伸長量、基板全体の平均線膨張係数による収縮量、半導体素子の収縮量のそれぞれを考慮しつつ、基板の材料および厚みを設計しなければならない。
ここで発明者らは、半導体素子に引張応力が生じると半導体表面に生じている微小な亀裂(マイクロクラック)が拡張することが原因で、半導体素子に不具合が生じる可能性があることを見出した。このことから、発明者らは、上記亀裂が拡張しないように半導体素子に対して圧縮応力を生じさせることが、半導体素子の不具合を抑制するための一手段として有効であることを導出した。
しかしながら、上記特許文献1に記載の技術は、半導体素子と基板との間に生じる熱応力を緩和するだけでしかなく、当該熱応力の方向を制御するものではない。したがって、上記特許文献1に記載の技術では、半導体素子に引張応力が生じる場合があり、よって、半導体素子の不具合を抑制することができない。
本発明は、このような問題に鑑みてなされたものであり、その目的は、半導体素子に圧縮応力を生じさせることによって、半導体素子の不具合を抑制することが可能な、積層構造体および半導体装置を実現することにある。
上述した課題を解決するため、本発明に係る積層構造体は、表面上に半導体素子がはんだ接合される積層構造体であって、前記表面上に前記半導体素子がはんだ接合された後、当該積層構造体の前記はんだ接合部分の温度が、前記はんだ接合時の温度から低下する際に、当該積層構造体における各層の線膨張係数の相違に基づく湾曲作用と、基板全体の平均線膨張係数に基づく伸縮作用とにより、前記半導体素子に対して圧縮応力を生じさせるように、前記各層の材料および厚みが設定されていることを特徴とする。
上記積層構造体によれば、温度低下時に半導体素子に圧縮応力が生じるように、当該積層構造体における各層の線膨張係数の相違に基づく湾曲作用と、基板全体の平均線膨張係数に基づく伸縮作用との双方を考慮しつつ、上記各層の材料および厚みが設定されているため、半導体素子に対してより確実に圧縮応力を生じさせることができる。特に、上記積層構造体によれば、曲率半径の変形量は温度変化に比例し、また、材料の平均的な線膨張係数による歪も温度変化に比例することから、はんだ接合時の温度以下において、常に半導体素子に圧縮応力を生じさせることができる。
上記積層構造体において、以下数式(1)を満たすように、前記各層の材料および厚みが設定されていることが好ましい。
上記数式(1)において、tは、当該積層構造体の厚みを示す。Rは、当該積層構造体(前記使用時)の中立軸の曲率半径を示す。R0は、当該積層構造体(前記はんだ接合時)の中立軸の曲率半径を示す。αは、当該積層構造体における基板全体の平均線膨張係数を示す。αchipは、前記半導体素子の線膨張係数を示す。Tは、前記使用時の前記はんだ接合部分の温度と前記はんだ接合時の前記はんだ接合部分の温度との温度差を示す。
上記構成の積層構造体によれば、はんだ接合後の温度低下時において、上記平均線膨張係数に基づく基材の収縮量と、湾曲作用に基づく伸縮量の合計(すなわち、実際に基板における半導体素子との接合面に生じる収縮量)が、半導体素子の収縮量を上回るため、半導体素子に圧縮応力を生じさせることができる。
上記積層構造体において、以下数式(2)を満たし、かつ、以下数式(3)を満たすように、前記各層の材料および厚みが設定されていることが好ましい。
上記数式(2)において、Rは、当該積層構造体(前記使用時)の中立軸の曲率半径を示す。R0は、当該積層構造体(前記はんだ接合時)の中立軸の曲率半径を示す。また、上記数式(3)において、tは、当該積層構造体の厚みを示す。αは、当該積層構造体における基板全体の平均線膨張係数を示す。αchipは、前記半導体素子の線膨張係数を示す。Tは、前記使用時の前記はんだ接合部分の温度と前記はんだ接合時の前記はんだ接合部分の温度との温度差を示す。
上記構成の積層構造体によれば、上記収縮作用による上記接合面の収縮だけでなく、上記湾曲作用による上記接合面の収縮が生じるように、各層の材料および厚みが設定されているため、はんだ接合時の温度以下において、常に半導体素子に圧縮応力を生じさせることができる。
上記積層構造体において、さらに以下数式(4)を満たすように、前記各層の材料および厚みが設定されていることが好ましい。
上記構成の積層構造体によれば、半導体素子に対して、発明者らが見出したより適切な量の圧縮応力を生じさせることができる。
上記積層構造体において、前記半導体素子側から順に、第1の層および第2の層を備え、前記半導体素子は、GaAs(ガリウム砒素)が材料として用いられており、前記第1の層は、CuW(銅タングステン)が材料として用いられており、前記第2の層は、AlN(窒化アルミニウム)が材料として用いられていることが好ましい。
上記構成の積層構造体によれば、半導体素子に亀裂が生じないように、当該半導体素子に対してより適切かつ確実に圧縮応力を生じさせることができる。
上記積層構造体において、前記半導体素子側から順に、第1の層および第2の層を備え、前記半導体素子は、GaAs(ガリウム砒素)が材料として用いられており、前記第1の層は、CuW(銅タングステン)が材料として用いられており、前記第2の層は、Cu(銅)が材料として用いられていることが好ましい。
上記構成の積層構造体によれば、半導体素子に亀裂が生じないように、当該半導体素子に対してより適切かつ確実に圧縮応力を生じさせることができる。
上記積層構造体において、前記半導体素子側から順に、第1の層、第2の層、および第3の層を備え、前記半導体素子は、GaAs(ガリウム砒素)が材料として用いられており、前記第1の層は、CuW(銅タングステン)が材料として用いられており、前記第2の層は、AlN(窒化アルミニウム)が材料として用いられており、前記第3の層は、W(タングステン)が材料として用いられていることが好ましい。
上記構成の積層構造体によれば、半導体素子に亀裂が生じないように、当該半導体素子に対してより適切かつ確実に圧縮応力を生じさせることができる。
また、本発明に係る半導体装置は、上記積層構造体と、前記積層構造体の表面上にはんだ接合される半導体素子とを備えたことを特徴とする。
上記積層構造体によれば、上記積層構造体と同様の効果を奏することができる。
本発明によれば、半導体素子に圧縮応力を生じさせることによって、半導体素子の不具合を抑制することが可能な、積層構造体および半導体装置を実現することができる。
以下、添付の図面を参照して、本発明の一実施形態に係る半導体装置について説明する。
〔半導体装置10の構成〕
まず、図1を参照して、本実施形態に係る半導体装置10の構成について説明する。図1は、本実施形態に係る半導体装置10の構成を示す側面図である。
まず、図1を参照して、本実施形態に係る半導体装置10の構成について説明する。図1は、本実施形態に係る半導体装置10の構成を示す側面図である。
半導体装置10は、基板100および半導体素子110を備えている。基板100は、平板状の部材である。半導体素子110は、底面が基板100の表面に密着した状態で、はんだ接合によって、基板100の表面上に固定される。
〔基板100の構成例〕
次に、図2を参照して、基板100の構成について説明する。図2は、本実施形態に係る基板100の構成例を示す断面図である。図2に示すように、基板100は、互いに材料が異なる複数の層が積層された、積層構造体である。
次に、図2を参照して、基板100の構成について説明する。図2は、本実施形態に係る基板100の構成例を示す断面図である。図2に示すように、基板100は、互いに材料が異なる複数の層が積層された、積層構造体である。
例えば、図2(a)に示す例では、基板100は、第1の層102および第2の層104が積層された、2層構造を有している。また、図2(b)に示す例では、基板100は、第1の層102、第2の層104、および第3の層106が積層された、3層構造を有している。基板100は、2層構造および3層構造に限らず、4層以上の積層構造を有するものであってもよい。
上記各層は、はんだ、接着材等の接着手段(図示省略)によって、または、当該層に用いられている材料そのものが溶着することによって、他の層と貼り合せられている。
〔基板100の条件(第1例)〕
ここで、本実施形態の基板100において、注目すべきは、当該基板100の表面上に半導体素子110がはんだ接合された後、当該基板100のはんだ接合部分の温度が、はんだ接合時の温度から低下する際(より好ましくは、使用時の温度へ変化する際)に、当該基板100における各層の線膨張係数の相違に基づく湾曲作用と、当該基板100における基板全体の平均線膨張係数に基づく伸縮作用とにより、半導体素子110に対して圧縮応力を生じさせるように、各層の材料および厚みが設定されている、という点である。
ここで、本実施形態の基板100において、注目すべきは、当該基板100の表面上に半導体素子110がはんだ接合された後、当該基板100のはんだ接合部分の温度が、はんだ接合時の温度から低下する際(より好ましくは、使用時の温度へ変化する際)に、当該基板100における各層の線膨張係数の相違に基づく湾曲作用と、当該基板100における基板全体の平均線膨張係数に基づく伸縮作用とにより、半導体素子110に対して圧縮応力を生じさせるように、各層の材料および厚みが設定されている、という点である。
上記「使用時の温度」とは、半導体装置10の使用が想定される範囲内の温度であって、予め定められた温度を示す。上記「使用時の温度」は、単一の温度(例えば、「25℃」等)であってもよく、範囲を有するもの(例えば、「−40℃〜85℃」等)であってもよい。後者の場合、信頼性試験に適用される温度範囲をカバーすることで、より信頼性が高い半導体装置を提供することができる。
具体的には、基板100は、以下数式(1)を満たすように、各層の材料および厚みが設定されている。
上記数式(1)において、tは、基板100の厚みを示す。また、Rは、基板100(常温時)の中立軸の曲率半径を示す。また、R0は、基板100(はんだ接合温度時)の中立軸の曲率半径を示す。また、αは、基板100全体の平均線膨張係数を示す。また、αchipは、半導体素子110の線膨張係数を示す。また、Tは、基板100(はんだ接合部分)における使用時の温度とはんだ接合時の温度との温度差を示す。
上記数式(1)は、基板100における基板全体の平均線膨張係数に基づく収縮作用と、基板100における各層の線膨張係数の相違に基づく湾曲作用との双方が考慮されたものであり、特に、上記収縮作用による上記接合面の収縮量が、上記湾曲作用による上記接合面の伸張量よりも大きくなるように、基板100の材料および厚みを規定するものである。よって、本実施形態の基板100は、上記数式(1)を満たすように構成されることにより、上記温度低下時において、半導体素子110に対してより確実に圧縮応力が生じさせることが可能となる。
〔基板100の作用〕
次に、図3および図4を参照して、本実施形態に係る基板100の作用について説明する。図3は、本実施形態に係る半導体装置10に生じる収縮作用を概略的に示す。
図4は、本実施形態に係る基板100に生じる湾曲作用を概略的に示す。
次に、図3および図4を参照して、本実施形態に係る基板100の作用について説明する。図3は、本実施形態に係る半導体装置10に生じる収縮作用を概略的に示す。
図4は、本実施形態に係る基板100に生じる湾曲作用を概略的に示す。
(基板全体の平均線膨張係数に基づく圧縮作用)
図3に示すように、上記温度変化に伴う半導体素子110の収縮量は、αchipTによって表すことができる。また、上記温度変化に伴う基板100の収縮量は、αTによって表すことができる。したがって、αchipTよりもαTが大きくなるように(すなわち、上記数式(1)における右辺の値が正となるように)、基板100の各層の材料を選択することにより、基板100は、基板全体の平均線膨張係数に基づく作用としては、半導体素子110に対して圧縮応力を生じさせることが可能となる。反対に、半導体素子110の収縮量αchipTよりも、基板100の収縮量αTを小さくしてしまうと、半導体素子110に対して引張応力を生じさせてしまうこととなる。
図3に示すように、上記温度変化に伴う半導体素子110の収縮量は、αchipTによって表すことができる。また、上記温度変化に伴う基板100の収縮量は、αTによって表すことができる。したがって、αchipTよりもαTが大きくなるように(すなわち、上記数式(1)における右辺の値が正となるように)、基板100の各層の材料を選択することにより、基板100は、基板全体の平均線膨張係数に基づく作用としては、半導体素子110に対して圧縮応力を生じさせることが可能となる。反対に、半導体素子110の収縮量αchipTよりも、基板100の収縮量αTを小さくしてしまうと、半導体素子110に対して引張応力を生じさせてしまうこととなる。
(各層の線膨張係数の相違に基づく圧縮作用)
また、上記使用時における基板100の曲率半径Rが、上記はんだ接合時における基板100の曲率半径R0よりも、小さくなるように(すなわち、上記数式(1)における左辺の値が負となるように)、基板100の各層の材料が選択された場合には、基板100は、図4(a)に示すように、半導体素子110に対して凹状に湾曲し、各層の線膨張係数の相違に基づく作用としては、半導体素子110に対して圧縮応力を生じさせることとなる。
また、上記使用時における基板100の曲率半径Rが、上記はんだ接合時における基板100の曲率半径R0よりも、小さくなるように(すなわち、上記数式(1)における左辺の値が負となるように)、基板100の各層の材料が選択された場合には、基板100は、図4(a)に示すように、半導体素子110に対して凹状に湾曲し、各層の線膨張係数の相違に基づく作用としては、半導体素子110に対して圧縮応力を生じさせることとなる。
(各層の線膨張係数の相違に基づく引張作用)
反対に、上記使用時における基板100の曲率半径Rが、上記はんだ接合時における基板100の曲率半径R0よりも、大きくなるように(すなわち、上記数式(1)における左辺の値が正となるように)、基板100の各層の材料が選択された場合には、基板100は、図4(b)に示すように、半導体素子110に対して凸状に湾曲し、各層の線膨張係数の相違に基づく作用としては、半導体素子110に対して引張応力を生じさせることとなる。
反対に、上記使用時における基板100の曲率半径Rが、上記はんだ接合時における基板100の曲率半径R0よりも、大きくなるように(すなわち、上記数式(1)における左辺の値が正となるように)、基板100の各層の材料が選択された場合には、基板100は、図4(b)に示すように、半導体素子110に対して凸状に湾曲し、各層の線膨張係数の相違に基づく作用としては、半導体素子110に対して引張応力を生じさせることとなる。
(全体的な作用)
このように、基板100による作用は、基板全体の平均線膨張係数に基づく伸縮作用と、各層の線膨張係数の相違に基づく湾曲作用とに分類される。このため、基板100において、上記湾曲作用が、半導体素子110に引張応力を生じさせるものであっても、上記収縮作用が、上記引張量よりも大きな圧縮量を有するものであれば(すなわち、上記数式(1)の大小関係を満たすものであれば)、結果的に、当該基板100は、半導体素子110に対して圧縮応力を生じさせることとなる。また、上記伸縮作用が、半導体素子110に引張応力を生じさせるものであっても、上記湾曲作用が、上記引張量よりも大きな圧縮量を有するものであれば、結果的に、当該基板100は、半導体素子110に対して圧縮応力を生じさせることとなる。すなわち、本実施形態の基板100は、上記数式(1)を満たすように各層の材料および厚みが設定されることにより、半導体素子110に対して、より確実に圧縮応力を生じさせることができる。
このように、基板100による作用は、基板全体の平均線膨張係数に基づく伸縮作用と、各層の線膨張係数の相違に基づく湾曲作用とに分類される。このため、基板100において、上記湾曲作用が、半導体素子110に引張応力を生じさせるものであっても、上記収縮作用が、上記引張量よりも大きな圧縮量を有するものであれば(すなわち、上記数式(1)の大小関係を満たすものであれば)、結果的に、当該基板100は、半導体素子110に対して圧縮応力を生じさせることとなる。また、上記伸縮作用が、半導体素子110に引張応力を生じさせるものであっても、上記湾曲作用が、上記引張量よりも大きな圧縮量を有するものであれば、結果的に、当該基板100は、半導体素子110に対して圧縮応力を生じさせることとなる。すなわち、本実施形態の基板100は、上記数式(1)を満たすように各層の材料および厚みが設定されることにより、半導体素子110に対して、より確実に圧縮応力を生じさせることができる。
〔基板100の条件(第2例)〕
ここで、基板100が以下数式(2)を満たすものである場合(すなわち、はんだ接合時における基板100の曲率が、上記使用時における基板100の曲率よりも大きい場合)、当該基板100は、上記温度低下の際、各層の線膨張係数の相違に基づく作用としては、凹状に湾曲することとなる。すなわち、基板100における半導体素子110との接合面は、各層の線膨張係数の相違に基づいて収縮することとなる。
ここで、基板100が以下数式(2)を満たすものである場合(すなわち、はんだ接合時における基板100の曲率が、上記使用時における基板100の曲率よりも大きい場合)、当該基板100は、上記温度低下の際、各層の線膨張係数の相違に基づく作用としては、凹状に湾曲することとなる。すなわち、基板100における半導体素子110との接合面は、各層の線膨張係数の相違に基づいて収縮することとなる。
よって、基板100が上記数式(2)を満たすものである場合、当該基板100は、さらに以下数式(3)を満たせばよい。すなわち、基板100の線膨張係数(基板全体の平均線膨張係数)を、半導体素子110の線膨張係数よりも高くすればよい。
これにより、基板100における半導体素子110との接合面は、各層の線膨張係数の相違に基づく湾曲作用によって収縮するだけでなく、基板全体の平均線膨張係数に基づく収縮作用によっても収縮するため、半導体素子110に対して、より適切かつ確実に圧縮応力を生じさせることができる。
既に説明したとおり、基板100は、積層構造を有している。よって、上記数式(1)および上記数式(2)に用いた、基板100全体としての線膨張係数αは、各層の材料および厚みによって変化する。例えば、基板100全体としての線膨張係数αは、以下に説明する方法によって、求めることが可能である。
〔基板100の各パラメータ(2層構造の場合)〕
基板100が2層の積層構造を有する場合、当該基板100の線膨張係数αは、以下数式(5)によって求めることが可能である。
基板100が2層の積層構造を有する場合、当該基板100の線膨張係数αは、以下数式(5)によって求めることが可能である。
上記数式(5)において、t1は、第1の層102の厚みを示す。また、E1は、第1の層102のヤング率を示す。また、α1は、第1の層102の材料の線膨張係数を示す。また、t2は、第2の層104の厚みを示す。また、E2は、第2の層104のヤング率を示す。また、α2は、第2の層104の材料の線膨張係数を示す。
基板100が2層の積層構造を有する場合、当該基板100の各層の線膨張係数の相違に基づく圧縮量(上記数式(1)の左辺)は、以下数式(6)によって求められる。
上記数式(6)において、Fは、以下数式(7)によって求められる。
上記数式(6)において、Gは、以下数式(8)によって求められる。
〔基板100の各パラメータ(3層構造の場合)〕
基板100が3層の積層構造を有する場合、当該基板100の線膨張係数αは、以下数式(9)によって求めることが可能である。
基板100が3層の積層構造を有する場合、当該基板100の線膨張係数αは、以下数式(9)によって求めることが可能である。
上記数式(9)において、t1は、第1の層102の厚みを示す。また、E1は、第1の層102のヤング率を示す。また、α1は、第1の層102の材料の線膨張係数を示す。また、t2は、第2の層104の厚みを示す。また、E2は、第2の層104のヤング率を示す。また、α2は、第2の層104の材料の線膨張係数を示す。また、t3は、第3の層106の厚みを示す。また、E3は、第3の層106のヤング率を示す。また、α3は、第3の層106の材料の線膨張係数を示す。
基板100が3層の積層構造を有する場合、当該基板100の各層の線膨張係数の相違に基づく圧縮量(上記数式(1)の左辺)は、以下数式(10)によって求められる。
上記数式(10)において、Fは、以下数式(11)によって求められる。
上記数式(10)において、Gは、以下数式(12)によって求められる。
〔基板100の各パラメータ(n層構造の場合)〕
基板100がn層(nは4以上の自然数)の積層構造を有する場合、当該基板100の線膨張係数αは、以下数式(13)によって求めることが可能である。
基板100がn層(nは4以上の自然数)の積層構造を有する場合、当該基板100の線膨張係数αは、以下数式(13)によって求めることが可能である。
上記数式(13)において、t1は、第1の層102の厚みを示す。また、E1は、第1の層102のヤング率を示す。また、α1は、第1の層102の材料の線膨張係数を示す。また、t2は、第2の層104の厚みを示す。また、E2は、第2の層104のヤング率を示す。また、α2は、第2の層104の材料の線膨張係数を示す。また、t3は、第3の層106の厚みを示す。また、E3は、第3の層106のヤング率を示す。また、α3は、第3の層106の材料の線膨張係数を示す。
基板100がn層の積層構造を有する場合、当該基板100の各層の線膨張係数の相違に基づく圧縮量(上記数式(1)の左辺)は、以下数式(14)によって求められる。
上記数式(14)において、Gは、以下数式(15)によって求められる。
上記数式(14)において、Fは、以下数式(16)によって求められる。
上記数式(15)および数式(16)において、Tijは、以下数式(17)によって求められる。
上記数式(15)において、Aijは、以下数式(18)によって求められる。
上記数式(15)および数式(16)において、Xiは、以下数式(19)によって求められる。
上記数式(16)において、Kijは、以下数式(20)によって求められる。
上記数式(16)において、Yは、以下数式(21)によって求められる。
以下、本実施形態に係る半導体装置10の実施例を説明する。
〔基板100の条件〕
各実施例では、以下数式(22)によって求められる値を、“基板100の温度変化時における圧縮率”として規定した。そして、当該圧縮率が、0〜0.001の範囲内となる基板100を、“半導体素子110に対して適切な圧縮応力を生じさせることができる基板100”と規定し、実施例1〜3では、当該圧縮率が上記範囲内に収まるように、基板100の各層の材料および厚みを設定した。一方、比較例1〜4では、上記条件の適否を検証するため、上記圧縮率が上記範囲外となるように、基板100の各層の材料および厚みを設定した。
各実施例では、以下数式(22)によって求められる値を、“基板100の温度変化時における圧縮率”として規定した。そして、当該圧縮率が、0〜0.001の範囲内となる基板100を、“半導体素子110に対して適切な圧縮応力を生じさせることができる基板100”と規定し、実施例1〜3では、当該圧縮率が上記範囲内に収まるように、基板100の各層の材料および厚みを設定した。一方、比較例1〜4では、上記条件の適否を検証するため、上記圧縮率が上記範囲外となるように、基板100の各層の材料および厚みを設定した。
そして、各実施例および各比較例では、基板100を10個用意し、各々について、半導体素子110をはんだ接合(低温のヒーター上に材料、はんだを積層し、上から圧力をかけながら加熱することによる)した後、基板100のはんだ接合部分の温度がはんだ接合時の温度から使用時の温度へ変化する際の、半導体素子110の亀裂の有無を確認した。なお、各実施例および各比較例では、少なくとも1つの半導体素子110に亀裂が確認された場合は、「亀裂:あり」と判定することとした。
〔その他実施条件〕
半導体素子の材料 :GaAs(ガリウム砒素、線膨張係数:5.8ppm)
はんだ材料※ :Au80Sn20(金錫、融点:273℃)
はんだ接合時の温度 :275℃
使用時の温度 :25℃
※本実施例では、はんだ材料として、他の層よりも厚みが薄くなり、且つ、十分に柔らかいものを使用したため、はんだ層を1つの層としては考慮しない。但し、はんだ材料として、降伏応力が50MPaよりも大きいものを使用する場合、または、厚みが他の材料の10/1よりも大きくなる場合には、はんだ層を1つの層として考慮することが好ましい。
半導体素子の材料 :GaAs(ガリウム砒素、線膨張係数:5.8ppm)
はんだ材料※ :Au80Sn20(金錫、融点:273℃)
はんだ接合時の温度 :275℃
使用時の温度 :25℃
※本実施例では、はんだ材料として、他の層よりも厚みが薄くなり、且つ、十分に柔らかいものを使用したため、はんだ層を1つの層としては考慮しない。但し、はんだ材料として、降伏応力が50MPaよりも大きいものを使用する場合、または、厚みが他の材料の10/1よりも大きくなる場合には、はんだ層を1つの層として考慮することが好ましい。
〔実施例1〕
(基板100の構成)
第1の層102の材料:CuW(銅タングステン、線膨張係数:6.5ppm、ヤング率:320GPa)
第1の層102の厚み:300μm
第2の層104の材料:AlN(窒化アルミニウム、線膨張係数:4.5ppm、ヤング率:280GPa)
第2の層104の厚み:300μm
R0 :4.5m
R :−0.9m
圧縮率 :0.0003
(実施結果)
亀裂 :なし
〔実施例2〕
(基板100の構成)
第1の層102の材料:AlN(窒化アルミニウム、線膨張係数:4.5ppm、ヤング率:280GPa)
第1の層102の厚み:50μm
第2の層104の材料:Cu(銅、線膨張係数:16.7ppm、ヤング率:128GPa)
第2の層104の厚み:450μm
R0 :10.2m
R :0.2m
圧縮率 :0.0008
(実施結果)
亀裂 :なし
〔実施例3〕
(基板100の構成)
第1の層102の材料:CuW(銅タングステン、線膨張係数:6.5ppm、ヤング率:320GPa)
第1の層102の厚み:200μm
第2の層104の材料:AlN(窒化アルミニウム、線膨張係数:4.5ppm、ヤング率:280GPa)
第2の層104の厚み:100μm
第3の層106の材料:W(タングステン、線膨張係数:5.1ppm、ヤング率:330GPa)
第3の層106の厚み:100μm
R0 :5.5m
R :−0.6m
圧縮率 :0.0001
(実施結果)
亀裂 :なし
〔比較例1〕
(基板の構成)
第1の層102の材料:AlN
第1の層102の厚み:500μm
第2の層104の材料:CuW
第2の層104の厚み:300μm
R0 :9.6m
R :1.0m
圧縮率 :−0.0005
(実施結果)
亀裂 :あり
〔比較例2〕
(基板の構成)
第1の層102の材料:CuW
第1の層102の厚み:100μm
第2の層104の材料:Cu
第2の層104の厚み:330μm
R0 :−1.0m
R :0.1m
圧縮率 :−0.0001
(実施結果)
亀裂 :あり
〔比較例3〕
(基板の構成)
第1の層102の材料:Cu
第1の層102の厚み:150μm
第2の層104の材料:AlN
第2の層104の厚み:500μm
R0 :−1.2m
R :−0.2m
圧縮率 :0.0012
(実施結果)
亀裂 :あり
〔比較例4〕
(基板の構成)
第1の層102の材料:CuW
第1の層102の厚み:150μm
第2の層104の材料:AlN
第2の層104の厚み:500μm
第3の層106の材料:Cu
第3の層106の厚み:100μm
R :0.2m
R0 :−0.2m
圧縮率 :−0.0001
(実施結果)
亀裂 :あり
〔実施例および比較例についての考察〕
上記各実施例のとおり、“上記数式(22)によって求められる上記圧縮率が、0〜0.001の範囲内となる”という条件を満たすように、基板100の各層の材料および厚みを設定することにより、半導体素子110に亀裂が生じないことが確認された。これは、半導体素子110に対し、適度な圧縮応力が生じたためと考えられる。
(基板100の構成)
第1の層102の材料:CuW(銅タングステン、線膨張係数:6.5ppm、ヤング率:320GPa)
第1の層102の厚み:300μm
第2の層104の材料:AlN(窒化アルミニウム、線膨張係数:4.5ppm、ヤング率:280GPa)
第2の層104の厚み:300μm
R0 :4.5m
R :−0.9m
圧縮率 :0.0003
(実施結果)
亀裂 :なし
〔実施例2〕
(基板100の構成)
第1の層102の材料:AlN(窒化アルミニウム、線膨張係数:4.5ppm、ヤング率:280GPa)
第1の層102の厚み:50μm
第2の層104の材料:Cu(銅、線膨張係数:16.7ppm、ヤング率:128GPa)
第2の層104の厚み:450μm
R0 :10.2m
R :0.2m
圧縮率 :0.0008
(実施結果)
亀裂 :なし
〔実施例3〕
(基板100の構成)
第1の層102の材料:CuW(銅タングステン、線膨張係数:6.5ppm、ヤング率:320GPa)
第1の層102の厚み:200μm
第2の層104の材料:AlN(窒化アルミニウム、線膨張係数:4.5ppm、ヤング率:280GPa)
第2の層104の厚み:100μm
第3の層106の材料:W(タングステン、線膨張係数:5.1ppm、ヤング率:330GPa)
第3の層106の厚み:100μm
R0 :5.5m
R :−0.6m
圧縮率 :0.0001
(実施結果)
亀裂 :なし
〔比較例1〕
(基板の構成)
第1の層102の材料:AlN
第1の層102の厚み:500μm
第2の層104の材料:CuW
第2の層104の厚み:300μm
R0 :9.6m
R :1.0m
圧縮率 :−0.0005
(実施結果)
亀裂 :あり
〔比較例2〕
(基板の構成)
第1の層102の材料:CuW
第1の層102の厚み:100μm
第2の層104の材料:Cu
第2の層104の厚み:330μm
R0 :−1.0m
R :0.1m
圧縮率 :−0.0001
(実施結果)
亀裂 :あり
〔比較例3〕
(基板の構成)
第1の層102の材料:Cu
第1の層102の厚み:150μm
第2の層104の材料:AlN
第2の層104の厚み:500μm
R0 :−1.2m
R :−0.2m
圧縮率 :0.0012
(実施結果)
亀裂 :あり
〔比較例4〕
(基板の構成)
第1の層102の材料:CuW
第1の層102の厚み:150μm
第2の層104の材料:AlN
第2の層104の厚み:500μm
第3の層106の材料:Cu
第3の層106の厚み:100μm
R :0.2m
R0 :−0.2m
圧縮率 :−0.0001
(実施結果)
亀裂 :あり
〔実施例および比較例についての考察〕
上記各実施例のとおり、“上記数式(22)によって求められる上記圧縮率が、0〜0.001の範囲内となる”という条件を満たすように、基板100の各層の材料および厚みを設定することにより、半導体素子110に亀裂が生じないことが確認された。これは、半導体素子110に対し、適度な圧縮応力が生じたためと考えられる。
一方、上記各比較例のとおり、“上記数式(22)によって求められる上記圧縮率が、0〜0.001の範囲内となる”という条件が満たされないように、基板100の各層の材料および厚みを設定した場合には、半導体素子110に亀裂が生じることが確認された。これは、半導体素子110に対し、引張応力または過度な圧縮応力が生じたためと考えられる。
以上により、上記条件を満たすように、基板100の各層の材料および厚みを設定することにより、半導体素子110に亀裂を生じさせないという効果を奏することができ、すなわち、上記条件が適切であることが、明らかになった。
〔補足説明〕
図5は、本実施形態に係る半導体装置10(実施例3)における収縮率の変化を示す。図5に示すように、本実施形態の半導体装置10において、基板100は、僅かな温度低下により、収縮する(すなわち、半導体素子に圧縮応力を生じさせる)ことが決定づけられる。そして、その収縮率(図5において、三角形のプロットで示されている)は、温度の低下に比例して変化する。その理由は、図5に示すように、曲率半径の変形量(図5において、四角形のプロットで示されている)は温度変化に比例し、また、材料の平均的な線膨張係数による歪(図5において、他の四角形のプロットで示されている)も温度変化に比例するためである。したがって、本実施形態の半導体装置10は、はんだ接合時の温度以下において、常に半導体素子に圧縮応力を生じさせることができる。すなわち、本実施形態に係る半導体装置10は、その使用温度がいずれに設定されている場合であっても、常に半導体素子に圧縮応力を生じさせることができる。なお、図5は、実施例3に関するものであるが、他の実施例においても同様に、基板100は、僅かな温度低下により収縮することが決定づけられ、その収縮率は、温度の低下に比例して増加する。
図5は、本実施形態に係る半導体装置10(実施例3)における収縮率の変化を示す。図5に示すように、本実施形態の半導体装置10において、基板100は、僅かな温度低下により、収縮する(すなわち、半導体素子に圧縮応力を生じさせる)ことが決定づけられる。そして、その収縮率(図5において、三角形のプロットで示されている)は、温度の低下に比例して変化する。その理由は、図5に示すように、曲率半径の変形量(図5において、四角形のプロットで示されている)は温度変化に比例し、また、材料の平均的な線膨張係数による歪(図5において、他の四角形のプロットで示されている)も温度変化に比例するためである。したがって、本実施形態の半導体装置10は、はんだ接合時の温度以下において、常に半導体素子に圧縮応力を生じさせることができる。すなわち、本実施形態に係る半導体装置10は、その使用温度がいずれに設定されている場合であっても、常に半導体素子に圧縮応力を生じさせることができる。なお、図5は、実施例3に関するものであるが、他の実施例においても同様に、基板100は、僅かな温度低下により収縮することが決定づけられ、その収縮率は、温度の低下に比例して増加する。
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、半導体素子が基板上にはんだ接合される半導体装置に利用することができる。例えば、本発明は、半導体レーザダイオードが基板上にはんだ接合される半導体レーザ装置等に好適に利用することができる。
10 半導体装置
100 基板(積層構造体)
102 第1の層
104 第2の層
106 第3の層
110 半導体素子
100 基板(積層構造体)
102 第1の層
104 第2の層
106 第3の層
110 半導体素子
Claims (8)
- 表面上に半導体素子がはんだ接合される積層構造体であって、
前記表面上に前記半導体素子がはんだ接合された後、当該積層構造体の前記はんだ接合部分の温度が、前記はんだ接合時の温度から低下する際に、当該積層構造体における各層の線膨張係数の相違に基づく湾曲作用と、基板全体の平均線膨張係数に基づく伸縮作用とにより、前記半導体素子に対して圧縮応力を生じさせるように、前記各層の材料および厚みが設定されている
ことを特徴とする積層構造体。 - 前記半導体素子側から順に、第1の層および第2の層を備え、
前記半導体素子は、
GaAs(ガリウム砒素)が材料として用いられており、
前記第1の層は、
CuW(銅タングステン)が材料として用いられており、
前記第2の層は、
AlN(窒化アルミニウム)が材料として用いられている
ことを特徴とする請求項1から4のいずれか1項に記載の積層構造体。 - 前記半導体素子側から順に、第1の層および第2の層を備え、
前記半導体素子は、
GaAs(ガリウム砒素)が材料として用いられており、
前記第1の層は、
CuW(銅タングステン)が材料として用いられており、
前記第2の層は、
Cu(銅)が材料として用いられている
ことを特徴とする請求項1から4のいずれか1項に記載の積層構造体。 - 前記半導体素子側から順に、第1の層、第2の層、および第3の層を備え、
前記半導体素子は、
GaAs(ガリウム砒素)が材料として用いられており、
前記第1の層は、
CuW(銅タングステン)が材料として用いられており、
前記第2の層は、
AlN(窒化アルミニウム)が材料として用いられており、
前記第3の層は、
W(タングステン)が材料として用いられている
ことを特徴とする請求項1から4のいずれか1項に記載の積層構造体。 - 請求項1から7のいずれか1項に記載の積層構造体と、
前記積層構造体の表面上にはんだ接合される半導体素子と
を備えたことを特徴とする半導体装置。
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Citations (10)
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JPH02257660A (ja) * | 1989-03-30 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置 |
JPH05308107A (ja) * | 1991-07-01 | 1993-11-19 | Sumitomo Electric Ind Ltd | 半導体装置及びその製作方法 |
JPH11204704A (ja) * | 1998-01-14 | 1999-07-30 | Sony Corp | 半導体装置 |
JP2000150741A (ja) * | 1998-11-11 | 2000-05-30 | Nec Corp | 半導体装置 |
JP2003204020A (ja) * | 2002-01-04 | 2003-07-18 | Mitsubishi Electric Corp | 半導体装置 |
JP2004327711A (ja) * | 2003-04-24 | 2004-11-18 | Toyota Motor Corp | 半導体モジュール |
JP2005243819A (ja) * | 2004-02-25 | 2005-09-08 | Ngk Spark Plug Co Ltd | ヒートシンク材およびヒートシンク材の製造方法、ならびにヒートシンク付きセラミックパッケージ |
JP2010103338A (ja) * | 2008-10-24 | 2010-05-06 | Nec Electronics Corp | 半導体装置、及びその製造方法 |
JP2010147101A (ja) * | 2008-12-16 | 2010-07-01 | Tdk Corp | 電子部品 |
JP2013229472A (ja) * | 2012-04-26 | 2013-11-07 | Denso Corp | 半導体装置 |
-
2013
- 2013-03-18 JP JP2013055680A patent/JP2014183128A/ja active Pending
-
2014
- 2014-03-18 WO PCT/JP2014/057299 patent/WO2014148478A1/ja active Application Filing
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02257660A (ja) * | 1989-03-30 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置 |
JPH05308107A (ja) * | 1991-07-01 | 1993-11-19 | Sumitomo Electric Ind Ltd | 半導体装置及びその製作方法 |
JPH11204704A (ja) * | 1998-01-14 | 1999-07-30 | Sony Corp | 半導体装置 |
JP2000150741A (ja) * | 1998-11-11 | 2000-05-30 | Nec Corp | 半導体装置 |
JP2003204020A (ja) * | 2002-01-04 | 2003-07-18 | Mitsubishi Electric Corp | 半導体装置 |
JP2004327711A (ja) * | 2003-04-24 | 2004-11-18 | Toyota Motor Corp | 半導体モジュール |
JP2005243819A (ja) * | 2004-02-25 | 2005-09-08 | Ngk Spark Plug Co Ltd | ヒートシンク材およびヒートシンク材の製造方法、ならびにヒートシンク付きセラミックパッケージ |
JP2010103338A (ja) * | 2008-10-24 | 2010-05-06 | Nec Electronics Corp | 半導体装置、及びその製造方法 |
JP2010147101A (ja) * | 2008-12-16 | 2010-07-01 | Tdk Corp | 電子部品 |
JP2013229472A (ja) * | 2012-04-26 | 2013-11-07 | Denso Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
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