JP2000150741A - 半導体装置 - Google Patents
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- H01L2924/35—Mechanical effects
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- H01L2924/3511—Warping
Abstract
(57)【要約】 （修正有）
【課題】 ＰＨＳ構造の半導体チップをマウント基板に
マウントした場合における半導体チップでの反りの発生
を防止する。 【解決手段】 ＧａＡｓ基板１１の裏面にＡｕ層１２が
形成されたＰＨＳ構造の半導体チップ１をマウント基板
２上にマウントしている半導体装置において、マウント
基板２を構成するＣｕ層２１の一部を熱膨張率の異なる
Ａｌ層２２で構成して多層構造とし、かつ加熱された際
のマウント基板２の反りが半導体チップ１が加熱された
ときの反りと整合するように構成する。半導体チップを
マウントした後、室温まで冷却するとソルダが固化する
と同時に半導体チップ１とマウント基板２との反りがな
くなり、半導体チップの表面が傾いていることが要因と
されるマーク検出率の低下や、電極パッドが傾いている
ことが要因とされるボンディングワイヤの接着不良が改
善される。
マウントした場合における半導体チップでの反りの発生
を防止する。 【解決手段】 ＧａＡｓ基板１１の裏面にＡｕ層１２が
形成されたＰＨＳ構造の半導体チップ１をマウント基板
２上にマウントしている半導体装置において、マウント
基板２を構成するＣｕ層２１の一部を熱膨張率の異なる
Ａｌ層２２で構成して多層構造とし、かつ加熱された際
のマウント基板２の反りが半導体チップ１が加熱された
ときの反りと整合するように構成する。半導体チップを
マウントした後、室温まで冷却するとソルダが固化する
と同時に半導体チップ１とマウント基板２との反りがな
くなり、半導体チップの表面が傾いていることが要因と
されるマーク検出率の低下や、電極パッドが傾いている
ことが要因とされるボンディングワイヤの接着不良が改
善される。
Description
【０００１】
【発明の属する技術分野】本発明はパッケージ基板上に
半導体チップを搭載する半導体装置に関し、特に半導体
チップの裏面に金属膜を形成して放熱性を高めたプレー
ティッドヒートシンク（ＰＨＳ）構造の半導体装置に関
する。
半導体チップを搭載する半導体装置に関し、特に半導体
チップの裏面に金属膜を形成して放熱性を高めたプレー
ティッドヒートシンク（ＰＨＳ）構造の半導体装置に関
する。
【０００２】
【従来の技術】近年における半導体装置の高出力化にと
もない、半導体チップにおいて発生する熱による温度上
昇のための電気特性や信頼性の低下が大きな問題になり
つつある。そのため、この種の温度の上昇を抑制するこ
とが重要な要素の一つとなっており、特に熱伝導特性の
悪いＧａＡｓ基板を用いた半導体装置では、ＧａＡｓ基
板厚を薄くして裏面に接地電極を兼ねて放熱用のＰＨＳ
であるＡｕ層を設け、ＧａＡｓ／Ａｕの２層構造とし放
熱特性を向上させる手法が採用されている。図４はＰＨ
Ｓ構造の半導体装置の一例を示す図であり、半導体チッ
プ１はＧａＡｓ基板１１の下面にＡｕ層１２を設けたＰ
ＨＳ構造とし、この半導体チップ１をＡｕＳｎ等のソル
ダ３によってＣｕ等の金属板からなるマウント基板２Ｂ
上にマウントする。また、前記マウント基板２Ｂには絶
縁板４によってリード端子５が支持されており、前記半
導体チップ１の電極パッド１３とリード端子５とをボン
ディングワイヤ６により電気接続を行っている。このた
め、この半導体装置では、半導体チップ１で発生する熱
は熱伝導性の高いＡｕ層１２を介してすみやかにマウン
ト基板２Ｂにまで電熱され、マウント基板２Ｂの表面か
ら高い効率で放熱されることになり、半導体装置の温度
上昇を抑制することが可能となる。
もない、半導体チップにおいて発生する熱による温度上
昇のための電気特性や信頼性の低下が大きな問題になり
つつある。そのため、この種の温度の上昇を抑制するこ
とが重要な要素の一つとなっており、特に熱伝導特性の
悪いＧａＡｓ基板を用いた半導体装置では、ＧａＡｓ基
板厚を薄くして裏面に接地電極を兼ねて放熱用のＰＨＳ
であるＡｕ層を設け、ＧａＡｓ／Ａｕの２層構造とし放
熱特性を向上させる手法が採用されている。図４はＰＨ
Ｓ構造の半導体装置の一例を示す図であり、半導体チッ
プ１はＧａＡｓ基板１１の下面にＡｕ層１２を設けたＰ
ＨＳ構造とし、この半導体チップ１をＡｕＳｎ等のソル
ダ３によってＣｕ等の金属板からなるマウント基板２Ｂ
上にマウントする。また、前記マウント基板２Ｂには絶
縁板４によってリード端子５が支持されており、前記半
導体チップ１の電極パッド１３とリード端子５とをボン
ディングワイヤ６により電気接続を行っている。このた
め、この半導体装置では、半導体チップ１で発生する熱
は熱伝導性の高いＡｕ層１２を介してすみやかにマウン
ト基板２Ｂにまで電熱され、マウント基板２Ｂの表面か
ら高い効率で放熱されることになり、半導体装置の温度
上昇を抑制することが可能となる。
【０００３】
【発明が解決しようとする課題】しかしながら、このＰ
ＨＳ構造の半導体装置では、半導体チップ１が半導体
（ＧａＡｓ基板１１）と金属（Ａｕ層１２）との２層構
造をしていることが要因となり、次のような問題が生じ
ている。すなわち、前記した半導体装置の製造方法につ
いてみた場合、先ず図５（ａ）のようにＧａＡｓ基板１
１とＡｕ層１２の２層構造である半導体チップ１と、Ｃ
ｕやＣｕを主成分とする合金などの単層の基板からなる
マウント基板２Ｂとを加熱する。この加熱により、図５
（ｂ）のように、単層基板構造のマウント基板２Ｂは平
坦なままであるが、半導体チップ１は２層構造であるた
め、ＧａＡｓとＡｕとの熱膨張率の相違に伴うバイメタ
ル効果により、半導体チップ１は上に凹となる反りを生
じる。次いで、図５（ｃ）のように、ソルダであるＡｕ
Ｓｎ３をマウント基板２Ｂにのせ、溶融した後に半導体
チップ１をＡｕＳｎソルダ３上に押し付ける。このと
き、前記した半導体チップ１の反りによりＡｕＳｎソル
ダ３の厚さが場所により異なってしまう。そして、この
状態で冷却すると、ＡｕＳｎソルダ３の厚さの分布が保
持されたまま固化し、したがって半導体チップ１の反り
は戻らない。そのため、完成された半導体装置では、図
５（ｄ）のように、マウント基板２Ｂは平坦であるが、
半導体チップ１は反りを保持した構成となってしまう。
ＨＳ構造の半導体装置では、半導体チップ１が半導体
（ＧａＡｓ基板１１）と金属（Ａｕ層１２）との２層構
造をしていることが要因となり、次のような問題が生じ
ている。すなわち、前記した半導体装置の製造方法につ
いてみた場合、先ず図５（ａ）のようにＧａＡｓ基板１
１とＡｕ層１２の２層構造である半導体チップ１と、Ｃ
ｕやＣｕを主成分とする合金などの単層の基板からなる
マウント基板２Ｂとを加熱する。この加熱により、図５
（ｂ）のように、単層基板構造のマウント基板２Ｂは平
坦なままであるが、半導体チップ１は２層構造であるた
め、ＧａＡｓとＡｕとの熱膨張率の相違に伴うバイメタ
ル効果により、半導体チップ１は上に凹となる反りを生
じる。次いで、図５（ｃ）のように、ソルダであるＡｕ
Ｓｎ３をマウント基板２Ｂにのせ、溶融した後に半導体
チップ１をＡｕＳｎソルダ３上に押し付ける。このと
き、前記した半導体チップ１の反りによりＡｕＳｎソル
ダ３の厚さが場所により異なってしまう。そして、この
状態で冷却すると、ＡｕＳｎソルダ３の厚さの分布が保
持されたまま固化し、したがって半導体チップ１の反り
は戻らない。そのため、完成された半導体装置では、図
５（ｄ）のように、マウント基板２Ｂは平坦であるが、
半導体チップ１は反りを保持した構成となってしまう。
【０００４】このため、半導体チップに反りが生じた状
態の半導体装置では、次のワイヤボンディング工程で半
導体チップの表面が傾いていることにより、光の反射方
向がそれるために生じるマーク検出率の低下が生じる。
また、電極パッドが傾いているために、ボンディングツ
ールが電極パッド面に適切な力で当接されなくなり、ボ
ンディングワイヤの接着不良が生じるるという問題も生
じる。さらに、通常では金属からなるマウント基板の熱
膨張率が、半導体、ここではＧａＡｓからなる半導体チ
ップの熱膨張率より大きいため、マウント後の冷却時に
はマウント基板から半導体チップに圧縮応力が加わり、
半導体チップに割れや欠けが生じる等、半導体装置の信
頼性が低下するという問題も生じる。
態の半導体装置では、次のワイヤボンディング工程で半
導体チップの表面が傾いていることにより、光の反射方
向がそれるために生じるマーク検出率の低下が生じる。
また、電極パッドが傾いているために、ボンディングツ
ールが電極パッド面に適切な力で当接されなくなり、ボ
ンディングワイヤの接着不良が生じるるという問題も生
じる。さらに、通常では金属からなるマウント基板の熱
膨張率が、半導体、ここではＧａＡｓからなる半導体チ
ップの熱膨張率より大きいため、マウント後の冷却時に
はマウント基板から半導体チップに圧縮応力が加わり、
半導体チップに割れや欠けが生じる等、半導体装置の信
頼性が低下するという問題も生じる。
【０００５】なお、このような半導体チップに生じる反
りを防止するために、特許第２６２９６５３号公報に記
載の技術では、半導体チップの対向する２辺のそれぞれ
を支持体によりマウント基板に対して押さえる構造を採
用しているが、この構造では別部材の支持体が必要であ
り、半導体装置の小型化、低価格化を図る上での障害と
なる。また、特許第２７５７８０５号公報では、半導体
チップの下面に形成するＰＨＳ構造を異なる金属の複数
層に形成し、半導体チップ自体における反りの防止を図
っているが、この技術では半導体チップの構造が複雑に
なり、かつ製造工数も増加して高価格になるという問題
も生じる。
りを防止するために、特許第２６２９６５３号公報に記
載の技術では、半導体チップの対向する２辺のそれぞれ
を支持体によりマウント基板に対して押さえる構造を採
用しているが、この構造では別部材の支持体が必要であ
り、半導体装置の小型化、低価格化を図る上での障害と
なる。また、特許第２７５７８０５号公報では、半導体
チップの下面に形成するＰＨＳ構造を異なる金属の複数
層に形成し、半導体チップ自体における反りの防止を図
っているが、この技術では半導体チップの構造が複雑に
なり、かつ製造工数も増加して高価格になるという問題
も生じる。
【０００６】本発明の目的の一つはＰＨＳ構造の半導体
チップをマウント基板にマウントした場合でも、半導体
チップにおける反りの発生を防止し、信頼性の高い半導
体装置の製造を可能とした半導体装置を提供することに
ある。
チップをマウント基板にマウントした場合でも、半導体
チップにおける反りの発生を防止し、信頼性の高い半導
体装置の製造を可能とした半導体装置を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明は、半導体層の裏
面に金属層が形成されたＰＨＳ構造の半導体チップをマ
ウント基板上にマウントしている半導体装置において、
前記マウント基板の少なくとも一部を熱膨張率の異なる
材料からなる多層構造とし、かつ加熱された際の反りが
前記半導体チップが加熱されたときの反りと整合するよ
うに構成したことを特徴とする。ここで、前記マウント
基板は、平面全領域、あるいはマウントされる半導体チ
ップの長辺に沿って延長される部分が多層構造として構
成される。例えば、本発明においては、半導体チップは
ＧａＡｓ基板の裏面にＡｕ層が一体に形成されたＰＨＳ
構造とされ、前記マウント基板はＣｕ基板の全領域にＡ
ｌ層が、または一部の領域にＷ層が積層された構成とさ
れる。
面に金属層が形成されたＰＨＳ構造の半導体チップをマ
ウント基板上にマウントしている半導体装置において、
前記マウント基板の少なくとも一部を熱膨張率の異なる
材料からなる多層構造とし、かつ加熱された際の反りが
前記半導体チップが加熱されたときの反りと整合するよ
うに構成したことを特徴とする。ここで、前記マウント
基板は、平面全領域、あるいはマウントされる半導体チ
ップの長辺に沿って延長される部分が多層構造として構
成される。例えば、本発明においては、半導体チップは
ＧａＡｓ基板の裏面にＡｕ層が一体に形成されたＰＨＳ
構造とされ、前記マウント基板はＣｕ基板の全領域にＡ
ｌ層が、または一部の領域にＷ層が積層された構成とさ
れる。
【０００８】本発明の半導体装置では、マウント基板を
熱膨張率がそれぞれ異なる多層構造にし、それぞれの層
の膜厚を調整することでバイメタル効果により、半導体
チップと整合した反りをマウント基板に生じさせる。こ
の状態で半導体チップをマウントすると、マウント基板
との反りが整合するため、ソルダは厚さが均一に形成さ
れる。このため、室温まで冷却するとソルダが固化する
と同時に反りがなくなり、マウント基板が平坦になると
同時に半導体チップも平坦になる。したがって、次のボ
ンディング工程で半導体チップの表面が傾いていること
が要因とされるマーク検出率の低下や、電極パッドが傾
いていることが要因とされるボンディングワイヤの接着
不良が改善される。
熱膨張率がそれぞれ異なる多層構造にし、それぞれの層
の膜厚を調整することでバイメタル効果により、半導体
チップと整合した反りをマウント基板に生じさせる。こ
の状態で半導体チップをマウントすると、マウント基板
との反りが整合するため、ソルダは厚さが均一に形成さ
れる。このため、室温まで冷却するとソルダが固化する
と同時に反りがなくなり、マウント基板が平坦になると
同時に半導体チップも平坦になる。したがって、次のボ
ンディング工程で半導体チップの表面が傾いていること
が要因とされるマーク検出率の低下や、電極パッドが傾
いていることが要因とされるボンディングワイヤの接着
不良が改善される。
【０００９】 〔発明の詳細な説明〕次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の半導体装置の第１の
実施形態の斜視図であり、図４に示した半導体装置と同
様な構成とした例である。半導体チップ１はＰＨＳ構造
に構成されており、マイクロ波高出力素子としてＧａＡ
ｓ基板１１を用いて構成されているが、ＧａＡｓ基板１
１を薄く研磨し、その下面に接地電極を兼ねて放熱用の
ＰＨＳであるＡｕ層１２が設けられている。また、Ｇａ
Ａｓ基板１１の表面には複数個の電極パッド１３が配設
されている。一方、マウント基板２は、熱膨張率がそれ
ぞれ異なる金属を積層した多層金属構造として形成され
ている。ここでは、Ｃｕ（銅）層２１の下層にＡｌ（ア
ルミニウム）層２２を一体に積層した構成とされてい
る。そして、前記マウント基板２の表面にＡｕＳｎソル
ダ３によって前記半導体チップ１をマウントする。ま
た、前記マウント基板２には絶縁板４を介してリード端
子５が支持されており、前記半導体チップ１の電極パッ
ド１３とリード端子５とがボンディングワイヤ６により
電気接続されている。
参照して説明する。図１は本発明の半導体装置の第１の
実施形態の斜視図であり、図４に示した半導体装置と同
様な構成とした例である。半導体チップ１はＰＨＳ構造
に構成されており、マイクロ波高出力素子としてＧａＡ
ｓ基板１１を用いて構成されているが、ＧａＡｓ基板１
１を薄く研磨し、その下面に接地電極を兼ねて放熱用の
ＰＨＳであるＡｕ層１２が設けられている。また、Ｇａ
Ａｓ基板１１の表面には複数個の電極パッド１３が配設
されている。一方、マウント基板２は、熱膨張率がそれ
ぞれ異なる金属を積層した多層金属構造として形成され
ている。ここでは、Ｃｕ（銅）層２１の下層にＡｌ（ア
ルミニウム）層２２を一体に積層した構成とされてい
る。そして、前記マウント基板２の表面にＡｕＳｎソル
ダ３によって前記半導体チップ１をマウントする。ま
た、前記マウント基板２には絶縁板４を介してリード端
子５が支持されており、前記半導体チップ１の電極パッ
ド１３とリード端子５とがボンディングワイヤ６により
電気接続されている。
【００１０】図２は図１の半導体装置の製造方法を工程
順に示す図である。先ず、図２（ａ）のように、ＧａＡ
ｓ基板１１の下面にＡｕ層１２を一体に形成したＰＨＳ
構造の半導体チップ１と、Ｃｕ層２１の下層にＡｌ層２
２を一体に形成した２層構造のマウント基板２を用意す
る。そして、図２（ｂ）のように、前記半導体チップ１
とマウント基板２とを、ＡｕＳｎの溶融温度（約２８０
℃）よりも若干高めの３００℃程度に加熱する。このと
き、半導体チップ１は、これまでと同様にＧａＡｓとＡ
ｕとの熱膨張率の相違により、バイメタル効果によって
反りが発生する。一方、前記マウント基板２はＣｕとＡ
ｌの積層構造であり、両者の熱膨張率の相違により、バ
イメタル効果によって反りが発生する。ここで、マウン
ト基板２を構成するＣｕの熱膨張率は約１７Ｅ−６／Ｋ
程度であり、Ａｌの熱膨張率は約２３．７Ｅ−６／Ｋ程
度である。一方、半導体チップ１を構成するＧａＡｓの
熱膨張率は約５．９Ｅ−６／Ｋ程度であり、Ａｕの熱膨
張率は１４．２Ｅ−６／Ｋ程度である。したがって、前
記半導体チップ１とマウント基板２はそれぞれ、バイメ
タル効果により上に凹となる反りを生じる。この時、Ｃ
ｕ層２１とＡｌ層２２の厚さを適当に選ぶことにより、
その反り量を半導体チップ１の反り量と整合するよう
に、つまり、半導体チップ１の裏面（Ａｕ面）の曲率半
径と、マウント基板２の表面（Ｃｕ面）の曲率半径の差
が、前記ＡｕＳｎソルダ３の厚さと同等になるように設
定する。
順に示す図である。先ず、図２（ａ）のように、ＧａＡ
ｓ基板１１の下面にＡｕ層１２を一体に形成したＰＨＳ
構造の半導体チップ１と、Ｃｕ層２１の下層にＡｌ層２
２を一体に形成した２層構造のマウント基板２を用意す
る。そして、図２（ｂ）のように、前記半導体チップ１
とマウント基板２とを、ＡｕＳｎの溶融温度（約２８０
℃）よりも若干高めの３００℃程度に加熱する。このと
き、半導体チップ１は、これまでと同様にＧａＡｓとＡ
ｕとの熱膨張率の相違により、バイメタル効果によって
反りが発生する。一方、前記マウント基板２はＣｕとＡ
ｌの積層構造であり、両者の熱膨張率の相違により、バ
イメタル効果によって反りが発生する。ここで、マウン
ト基板２を構成するＣｕの熱膨張率は約１７Ｅ−６／Ｋ
程度であり、Ａｌの熱膨張率は約２３．７Ｅ−６／Ｋ程
度である。一方、半導体チップ１を構成するＧａＡｓの
熱膨張率は約５．９Ｅ−６／Ｋ程度であり、Ａｕの熱膨
張率は１４．２Ｅ−６／Ｋ程度である。したがって、前
記半導体チップ１とマウント基板２はそれぞれ、バイメ
タル効果により上に凹となる反りを生じる。この時、Ｃ
ｕ層２１とＡｌ層２２の厚さを適当に選ぶことにより、
その反り量を半導体チップ１の反り量と整合するよう
に、つまり、半導体チップ１の裏面（Ａｕ面）の曲率半
径と、マウント基板２の表面（Ｃｕ面）の曲率半径の差
が、前記ＡｕＳｎソルダ３の厚さと同等になるように設
定する。
【００１１】しかる上で、図２（ｃ）のように、マウン
ト基板２上にＡｕＳｎソルダ３を乗せると、マウント基
板２の熱によってＡｕＳｎソルダ３は溶融され、さらに
このＡｕＳｎソルダ３の溶融後にＡｕＳｎソルダ３上に
半導体チップ１を押し付けることにより、半導体チップ
１をマウント基板２の表面上にマウントし、両者を一体
化する。このとき、前記したように、半導体チップ１の
Ａｕ面の曲率半径と、マウント基板２のＣｕ面の曲率半
径との差がＡｕＳｎソルダ３の厚さと同等であるため、
半導体チップ１とマウント基板２とは両者間の間隔を均
等に保った状態、換言すればＡｕＳｎソルダ３を均一な
厚さに保った状態でマウントが行われる。そして、前記
半導体チップ１とマウント基板２とを冷却することによ
り、図２（ｄ）のように、半導体チップ１及びマウント
基板２の反りは平坦に戻るが、このときＡｕＳｎソルダ
３の厚さが均一なため、半導体チップ１の反りもマウン
ト基板２に平行になり平坦となる。なお、通常では、強
度上の点からマウント基板２の厚さは半導体チップ１の
厚さに比べて厚いため、冷却後のマウント基板２の平坦
性に半導体チップ１が与える影響は小さい。
ト基板２上にＡｕＳｎソルダ３を乗せると、マウント基
板２の熱によってＡｕＳｎソルダ３は溶融され、さらに
このＡｕＳｎソルダ３の溶融後にＡｕＳｎソルダ３上に
半導体チップ１を押し付けることにより、半導体チップ
１をマウント基板２の表面上にマウントし、両者を一体
化する。このとき、前記したように、半導体チップ１の
Ａｕ面の曲率半径と、マウント基板２のＣｕ面の曲率半
径との差がＡｕＳｎソルダ３の厚さと同等であるため、
半導体チップ１とマウント基板２とは両者間の間隔を均
等に保った状態、換言すればＡｕＳｎソルダ３を均一な
厚さに保った状態でマウントが行われる。そして、前記
半導体チップ１とマウント基板２とを冷却することによ
り、図２（ｄ）のように、半導体チップ１及びマウント
基板２の反りは平坦に戻るが、このときＡｕＳｎソルダ
３の厚さが均一なため、半導体チップ１の反りもマウン
ト基板２に平行になり平坦となる。なお、通常では、強
度上の点からマウント基板２の厚さは半導体チップ１の
厚さに比べて厚いため、冷却後のマウント基板２の平坦
性に半導体チップ１が与える影響は小さい。
【００１２】このように、半導体チップ１のマウント後
は、半導体チップ１の表面は平坦状態とされるため、次
のワイヤボンディング工程において、半導体チップ１の
表面が傾いていることが要因となるマーク検出率の低下
や、電極パッド１３の表面が傾いていることが要因とさ
れるボンディングワイヤ６の接着不良が改善される。さ
らに、通常では、マウント基板２の熱膨張率は、ＧａＡ
ｓが主体の半導体チップ１の熱膨張率より大きいため、
冷却時には半導体チップ１に圧縮応力が加わり、信頼性
の低下の要因となるおそれがあるが、加熱時に上側に凹
に沿っているマウント基板２では凹側の表面に圧縮応力
が生じているため、これが熱膨張による伸張を緩和する
ことになり、その分冷却時の半導体チップ１に加わる圧
縮応力が緩和でき、前記したような問題は抑制できる。
したがって、第１の実施形態の半導体装置では、信頼性
の高い半導体装置を得ることが可能となる。
は、半導体チップ１の表面は平坦状態とされるため、次
のワイヤボンディング工程において、半導体チップ１の
表面が傾いていることが要因となるマーク検出率の低下
や、電極パッド１３の表面が傾いていることが要因とさ
れるボンディングワイヤ６の接着不良が改善される。さ
らに、通常では、マウント基板２の熱膨張率は、ＧａＡ
ｓが主体の半導体チップ１の熱膨張率より大きいため、
冷却時には半導体チップ１に圧縮応力が加わり、信頼性
の低下の要因となるおそれがあるが、加熱時に上側に凹
に沿っているマウント基板２では凹側の表面に圧縮応力
が生じているため、これが熱膨張による伸張を緩和する
ことになり、その分冷却時の半導体チップ１に加わる圧
縮応力が緩和でき、前記したような問題は抑制できる。
したがって、第１の実施形態の半導体装置では、信頼性
の高い半導体装置を得ることが可能となる。
【００１３】図３は本発明の第２の実施形態の斜視図で
あり、図１と等価な部分には同一符号を付してある。前
記第１の実施形態では、マウント基板の全体がＣｕとＡ
ｌの２層構造として構成されているが、マウント基板の
反りを決定する部分だけを２層構造とすることも可能で
ある。通常高出力用の半導体チップは基本ＦＥＴを並列
に接続した構成をとるため、横長のチップとなり、長辺
方向の反りが問題となる場合が多い。そこで、第２の実
施形態では、マウント基板２Ａとして、Ｃｕ層２１の表
面側にタングステン（Ｗ）層２３を積層したＷ／Ｃｕの
２層構造を採用するが、Ｗ層２３はＣｕ層２１の両側に
沿った領域にのみ形成している。すなわち、マウント基
板２の全領域をＷ／Ｃｕの２層構造にした場合には、Ｗ
とソルダとしてのＡｕＳｎの接着性が悪く、また別なソ
ルダを適用したとしてもＷの熱伝導性が悪いため、十分
な放熱特性が得られない。したがって、第２の実施形態
では、ＰＨＳ構造の半導体チップ１をマウントする領域
以外の部分で、半導体チップ１の長辺方向には連続とな
るようにマウント基板２ＡをＷ層２３とＣｕ層２１の２
層構造とし、その一方で半導体チップ１のマウント領域
は特に２層構造とはしないでＣｕ層２１の単層構造とし
ている。なお、図３において、マウント基板２Ａ上に絶
縁板４を介してリード端子５が支持されており、このリ
ード端子５と半導体チップ１の電極パッド１３とがボン
ディングワイヤ６によって電気接続されることは第１の
実施形態と同じである。
あり、図１と等価な部分には同一符号を付してある。前
記第１の実施形態では、マウント基板の全体がＣｕとＡ
ｌの２層構造として構成されているが、マウント基板の
反りを決定する部分だけを２層構造とすることも可能で
ある。通常高出力用の半導体チップは基本ＦＥＴを並列
に接続した構成をとるため、横長のチップとなり、長辺
方向の反りが問題となる場合が多い。そこで、第２の実
施形態では、マウント基板２Ａとして、Ｃｕ層２１の表
面側にタングステン（Ｗ）層２３を積層したＷ／Ｃｕの
２層構造を採用するが、Ｗ層２３はＣｕ層２１の両側に
沿った領域にのみ形成している。すなわち、マウント基
板２の全領域をＷ／Ｃｕの２層構造にした場合には、Ｗ
とソルダとしてのＡｕＳｎの接着性が悪く、また別なソ
ルダを適用したとしてもＷの熱伝導性が悪いため、十分
な放熱特性が得られない。したがって、第２の実施形態
では、ＰＨＳ構造の半導体チップ１をマウントする領域
以外の部分で、半導体チップ１の長辺方向には連続とな
るようにマウント基板２ＡをＷ層２３とＣｕ層２１の２
層構造とし、その一方で半導体チップ１のマウント領域
は特に２層構造とはしないでＣｕ層２１の単層構造とし
ている。なお、図３において、マウント基板２Ａ上に絶
縁板４を介してリード端子５が支持されており、このリ
ード端子５と半導体チップ１の電極パッド１３とがボン
ディングワイヤ６によって電気接続されることは第１の
実施形態と同じである。
【００１４】この構成では、Ｗの熱膨張率は約４．５Ｅ
−６／Ｋ程度であり、Ｃｕの熱膨張率は約１７Ｅ−６／
Ｋ程度であるので、Ｗ／Ｃｕの２層構造部分の面積がＣ
ｕの単層領域の面積に比べて十分大きな場合には、図２
に示したマウント方法で半導体チップ１をマウント基板
２Ａにマウントすることにより、半導体チップ１の長辺
方向においては、第１の実施形態と同様に半導体チップ
１を平坦化する効果がある。なお、半導体チップ１の短
辺方向では若干の反りが生じるが、辺の長さが短いため
に反りによる半導体チップ表面の傾斜や電極パッドの傾
斜は僅かであり、特に問題にはならない。また、短辺方
向の反りをも防止する場合には、図３のマウント基板２
Ａの単層領域の両端部をＷ／Ｃｕの２層構造にしてもよ
い。この第２の実施形態では、半導体チップ１とマウン
ト基板２Ａとの接着性や放熱特性を考慮することなく、
半導体チップの反りを制御するためだけに２層構造とな
る材料を選択することができ、設計の自由度を高めるこ
とが可能となる。
−６／Ｋ程度であり、Ｃｕの熱膨張率は約１７Ｅ−６／
Ｋ程度であるので、Ｗ／Ｃｕの２層構造部分の面積がＣ
ｕの単層領域の面積に比べて十分大きな場合には、図２
に示したマウント方法で半導体チップ１をマウント基板
２Ａにマウントすることにより、半導体チップ１の長辺
方向においては、第１の実施形態と同様に半導体チップ
１を平坦化する効果がある。なお、半導体チップ１の短
辺方向では若干の反りが生じるが、辺の長さが短いため
に反りによる半導体チップ表面の傾斜や電極パッドの傾
斜は僅かであり、特に問題にはならない。また、短辺方
向の反りをも防止する場合には、図３のマウント基板２
Ａの単層領域の両端部をＷ／Ｃｕの２層構造にしてもよ
い。この第２の実施形態では、半導体チップ１とマウン
ト基板２Ａとの接着性や放熱特性を考慮することなく、
半導体チップの反りを制御するためだけに２層構造とな
る材料を選択することができ、設計の自由度を高めるこ
とが可能となる。
【００１５】ここで、前記第１及び第２の実施形態にお
けるマウント基板の２層構造を構成する熱膨張率の異な
る材料の層厚については特に言及していないが、これは
半導体チップにおいて生じる反り量に追従して層厚を計
算すればよい。また、マウント基板を構成する材料は、
金属に限られるものはなく、熱伝導性のよい材料であれ
ば任意に採用できる。また、マウント基板は２層に限ら
れるものではなく、３層以上の構成としてもよい。
けるマウント基板の２層構造を構成する熱膨張率の異な
る材料の層厚については特に言及していないが、これは
半導体チップにおいて生じる反り量に追従して層厚を計
算すればよい。また、マウント基板を構成する材料は、
金属に限られるものはなく、熱伝導性のよい材料であれ
ば任意に採用できる。また、マウント基板は２層に限ら
れるものではなく、３層以上の構成としてもよい。
【００１６】
【発明の効果】以上説明したように本発明は、ＰＨＳ構
造の半導体チップをマウントするためのマウント基板の
構成として、少なくとも一部を熱膨張率の異なる材料か
らなる多層構造とし、かつ加熱された際の反りが半導体
チップが加熱されたときの反りと整合するように構成し
ているので、加熱状態でのマウントを行った後は、半導
体チップの表面はマウント基板と共に平坦状態とされる
ため、次の工程におけるマーク検出やボンディングワイ
ヤの接続を好適に行うことができ、信頼性の高い半導体
装置を得ることかてきる。また、マウント基板の平面全
領域を多層構造とすることで、前記した効果を高めるこ
とができ、また、半導体チップの長辺に沿って延長され
る部分を多層構造とすることで、半導体チップのマウン
ト性が損なわれることなく、前記した効果を得ることも
可能となる。
造の半導体チップをマウントするためのマウント基板の
構成として、少なくとも一部を熱膨張率の異なる材料か
らなる多層構造とし、かつ加熱された際の反りが半導体
チップが加熱されたときの反りと整合するように構成し
ているので、加熱状態でのマウントを行った後は、半導
体チップの表面はマウント基板と共に平坦状態とされる
ため、次の工程におけるマーク検出やボンディングワイ
ヤの接続を好適に行うことができ、信頼性の高い半導体
装置を得ることかてきる。また、マウント基板の平面全
領域を多層構造とすることで、前記した効果を高めるこ
とができ、また、半導体チップの長辺に沿って延長され
る部分を多層構造とすることで、半導体チップのマウン
ト性が損なわれることなく、前記した効果を得ることも
可能となる。
【図１】本発明の第１の実施形態の半導体装置の外観斜
視図である。
視図である。
【図２】図１の半導体装置の製造方法における半導体チ
ップのマウント工程を工程順に示す図である。
ップのマウント工程を工程順に示す図である。
【図３】本発明の第２の実施形態の半導体装置の外観斜
視図である。
視図である。
【図４】従来の半導体装置の外観斜視図である。
【図５】従来の半導体装置の製造方法における半導体チ
ップのマウント工程を工程順に示す図である。
ップのマウント工程を工程順に示す図である。
１ 半導体チップ ２ マウント基板 ２Ａ マウント基板 ２Ｂ マウント基板 ３ ＡｕＳｎソルダ ４ 絶縁板 ５ リード端子 ６ ボンディングワイヤ １１ ＧａＡｓ基板 １２ Ａｕ層 １３ 電極パッド ２１ Ｃｕ層 ２２ Ａｌ層 ２３ Ｗ層
Claims (6)
- 【請求項１】 半導体層の裏面に金属層が形成されたＰ
ＨＳ構造の半導体チップをマウント基板上にマウントし
ている半導体装置において、前記マウント基板の少なく
とも一部を熱膨張率の異なる材料からなる多層構造と
し、かつ加熱された際の反りが前記半導体チップが加熱
されたときの反りと整合するように構成したことを特徴
とする半導体装置。 - 【請求項２】 前記マウント基板は、平面全領域が多層
構造である請求項１に記載の半導体装置。 - 【請求項３】 前記マウント基板は、マウントされる半
導体チップの長辺に沿って延長される部分が多層構造で
ある請求項１に記載の半導体装置。 - 【請求項４】 前記半導体チップはＧａＡｓ基板の裏面
にＡｕ層が一体に形成されており、前記マウント基板は
Ｃｕ基板の全領域にＡｌ層が、または一部の領域にＷ層
が積層されている請求項２又は３に記載の半導体装置。 - 【請求項５】 前記半導体チップはソルダによって前記
マウント基板にマウントされ、前記半導体チップの反り
時の曲率半径と前記マウント基板の反り時の曲率半径と
の差が前記ソルダの層厚と同等である請求項１ないし４
のいずれかに記載の半導体装置。 - 【請求項６】 前記半導体チップは表面に電極パッドが
配設され、前記電極パッドは前記マウント基板に搭載さ
れたリード端子にボンディングワイヤにより電気接続さ
れる請求項１ないし５のいずれかに記載に半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32093998A JP3216620B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32093998A JP3216620B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150741A true JP2000150741A (ja) | 2000-05-30 |
| JP3216620B2 JP3216620B2 (ja) | 2001-10-09 |
Family
ID=18126978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32093998A Expired - Fee Related JP3216620B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216620B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958535B2 (en) * | 2000-09-22 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Thermal conductive substrate and semiconductor module using the same |
| JP2011249684A (ja) * | 2010-05-28 | 2011-12-08 | Shinko Electric Ind Co Ltd | 放熱用部品及びそれを備えた半導体パッケージ |
| WO2014148478A1 (ja) * | 2013-03-18 | 2014-09-25 | 株式会社フジクラ | 積層構造体および半導体装置 |
| US20180295717A1 (en) * | 2017-04-07 | 2018-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures and methods |
| US10141199B2 (en) * | 2015-08-31 | 2018-11-27 | Infineon Technologies Ag | Selecting a substrate to be soldered to a carrier |
-
1998
- 1998-11-11 JP JP32093998A patent/JP3216620B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958535B2 (en) * | 2000-09-22 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Thermal conductive substrate and semiconductor module using the same |
| JP2011249684A (ja) * | 2010-05-28 | 2011-12-08 | Shinko Electric Ind Co Ltd | 放熱用部品及びそれを備えた半導体パッケージ |
| WO2014148478A1 (ja) * | 2013-03-18 | 2014-09-25 | 株式会社フジクラ | 積層構造体および半導体装置 |
| JP2014183128A (ja) * | 2013-03-18 | 2014-09-29 | Fujikura Ltd | 積層構造体および半導体装置 |
| US10141199B2 (en) * | 2015-08-31 | 2018-11-27 | Infineon Technologies Ag | Selecting a substrate to be soldered to a carrier |
| US20180295717A1 (en) * | 2017-04-07 | 2018-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures and methods |
| US11304290B2 (en) * | 2017-04-07 | 2022-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3216620B2 (ja) | 2001-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |