KR101011930B1 - 반도체 디바이스 - Google Patents

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Abstract

본 발명은 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 회로 기판에 리드를 접착하여 기판으로 사용하여, 외부장치와 전기적으로 연결되는 다수의 입출력 핀을 확보하는 데 있다.
이를 위해 본 발명은 다수의 리드가 접착된 인쇄회로기판으로 이루어진 기판과, 기판 중 인쇄회로기판에 탑재되고, 다수의 본드패드를 갖는 반도체 다이와, 반도체 다이의 본드 패드와 기판의 리드 또는 반도체 다이의 본드 패드와 기판의 인쇄회로기판을 상호간 전기적으로 연결하는 다수의 도전성 와이어 및 기판, 반도체 다이 및 도전성 와이어를 인캡슐레이션하되, 다수의 리드는 측부방향으로 돌출되도록 하고, 기판 중 인쇄회로기판의 하면이 하부로 노출되도록 하는 인캡슐란트를 포함하는 반도체 디바이스를 개시한다.
인쇄회로기판, 리드, 반도체 디바이스, 입출력 핀

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스에 관한 것으로서, 보다 자세하게는 회로 기판에 리드를 접착하여 기판으로 사용하므로, 외부장치와 전기적으로 연결되는 다수의 입출력 핀을 확보할 수 있는 반도체 디바이스에 관한 것이다.
일반적으로 반도체 디바이스에서 사용되는 리드프레임은 금속 스트립(metal strip)을 기계적 스탬핑(mechanical stamping) 또는 화학적 에칭(chemical etching)에 의해 제조한 것으로, 그 역할은 반도체 다이와 외부 회로를 연결해주는 전선(lead) 역할과, 반도체 디바이스를 외부 장치에 고정시켜 주는 버팀대(frame)의 역할을 동시에 수행하는 것을 말한다.
이러한 리드프레임은 크게 구리 계열(구리: 철: 인 = 99.8: 0.01: 0.025), 구리 얼로이 계열(구리: 크롬: 주석: 아연 = 99: 0.25: 0.25: 0.22), 얼로이 42 계열(철: 니켈 = 58: 42) 등으로 구분할 수 있다. 이러한 리드프레임을 이용한 반도체 디바이스는 관통 홀 실장(through hole mounting) 방식인 DIP(Dual Inline Package), 더욱 작고 전기적 성능이 우수한 표면 실장(surface mounting) 방식인QFP(Quad Flat Package) 및 SOP (Small Outline package) 등이 있다.
그러나 이러한 반도체 디바이스는 인캡슐란트(encapsulant)의 측부를 통해서 일정 길이의 리드가 외부로 돌출된 형태를 하기 때문에, 반도체 디바이스의 사이즈가 커질 뿐만 아니라, 입출력 핀(input output pin)의 개수가 적은 문제가 있다. 즉, 최근의 반도체 다이는 고집적화 및 고기능화됨으로써 많은 개수의 입출력 핀이 필요하지만, 상기 리드프레임은 이러한 수요를 충족시키기 어렵다.
또한 반도체 디바이스의 측부 저면으로 리드가 돌출된 QFN(Quad Flat No lead)은 전기적 성능이 우수하고, 반도체 디바이스의 사이즈는 작지만, 입출력 핀(input output pin)의 개수가 적은 문제가 있다.
따라서, 이러한 문제를 해결하기 위해 라미네이트(laminate), 테이프(tape) 또는 필름(film)형 인쇄회로기판을 이용한 BGA(Ball Grid Array) 또는 PGA(Pin Grid Array) 등의 반도체 디바이스가 개발되고 있다. 이러한 반도체 디바이스에서는 인캡슐란트의 측부가 아닌 인캡슐란트의하부(즉, 인쇄회로기판의 하부)에 다수의 솔더볼 또는 메탈핀이 어레이(array)되므로, 비교적 많은 개수의 입출력 핀이 확보될 수 있다.
그러나 이러한 반도체 디바이스는 회로기판의 가격이 고가일 뿐만 아니라, 전기적 성능이 리드프레임을 이용한 반도체 디바이스에 비해 떨어지는 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 회로 기판에 리드를 접착하여 기판으로 사용하여, 외부장치와 전기적으로 연결되는 다수의 입출력 핀을 갖는 반도체 디바이스를 제공하는데 있다.
또한, 본 발명의 다른 목적은 회로 기판에 리드를 접착하여 기판으로 사용하여, 회로 기판과 리드프레임의 이점을 모두 갖는 반도체 디바이스를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 디바이스는 다수의 리드가 접착된 인쇄회로기판으로 이루어진 기판과, 상기 기판 중 인쇄회로기판에 탑재되고, 다수의 본드패드를 갖는 반도체 다이와, 상기 반도체 다이의 본드 패드와 상기 기판의 리드 또는 상기 반도체 다이의 본드 패드와 상기 기판의 인쇄회로기판을 상호간 전기적으로 연결하는 다수의 도전성 와이어 및 상기 기판, 상기 반도체 다이 및 상기 도전성 와이어를 인캡슐레이션하되, 상기 다수의 리드는 측부방향으로 돌출되도록 하고, 기판 중 인쇄회로기판의 하면이 하부로 노출되도록 하는 인캡슐란트을 포함할 수 있다.
상기 인쇄회로기판은 평평한 제1면과 상기 제1면과 반대면으로서 평평한 제2면으로 이루어진 절연층과, 상기 절연층의 제1면에 형성되어 상기 도전성 와이어를 통해서 상기 반도체 다이의 본드 패드와 전기적으로 연결된 적어도 하나의 제1배선 패턴과, 상기 절연층의 제2면에 형성된 적어도 하나의 제2배선 패턴 및 상기 절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선 패턴과 상기 제2배선 패턴을 전기적으로 연결하는 적어도 하나의 도전성 비아를 포함할 수 있다.
상기 인쇄회로기판은 상기 절연층의 제1면에 형성된 제1배선 패턴의 일부를 노출 시켜 상기 반도체 다이와 전기적으로 연결되도록 하는 제1솔더 마스크 및 상기 절연층의 제2면에 형성된 제2배선 패턴의 일부를 노출 시키는 제2솔더 마스크를 더 포함할 수 있다.
상기 인쇄회로기판의 제2배선 패턴은 상기 인캡슐란트의 하부로는 노출될 수 있다.
상기 기판에서 인쇄회로기판의 제2배선 패턴에 용착되어 상기 반도체 다이와 전기적으로 연결된 솔더볼을 더 포함할 수 있다.
상기 기판의 리드는 일측이 상기 인캡슐란트의 내측에서 상기인쇄회로기판의 외주연에 접착제로 접착되고, 타측이 상기 인캡슐란트의 측부로 노출되어 일정 길이로 연장될 수 있다.
상기 기판의 리드는 상부에 와이어 본딩영역이 형성되어, 상기 반도체 다이의 본드패드와 도전성 와이어를 통해서 전기적으로 연결될 수 있다.
상기 반도체 다이는 상기 인쇄회로기판에 탑재되고, 다수의 도전성 범프가 하부에 형성된 제1반도체 다이 및 상기 제1반도체 다이의 상부에 탑재되고, 다수의 본드패드가 형성된 제2반도체 다이를 포함할 수 있다.
상기 제1반도체 다이는 상기 도전성 범프를 통해서 상기 인쇄회로기판의 제1 배선 패턴과 전기적으로 연결될 수 있다.
상기 제2반도체 다이의 본드 패드는 상기 도전성 와이어를 통해서 상기 인쇄회로기판의 제1배선 패턴 또는 리드와 전기적으로 연결될 수 있다.
본 발명에 의한 반도체 디바이스는 인쇄회로기판과 상기 인쇄회로기판의 외주연에서 일정거리 이격되어 배열된 다수의 리드를 포함하는 기판과, 상기 기판 중 인쇄회로기판에 탑재되고, 다수의 본드패드를 갖는 반도체 다이와, 상기 반도체 다이의 본드 패드와 상기 기판의 리드 또는 상기 반도체 다이의 본드 패드와 상기 기판의 인쇄회로기판을 상호간 전기적으로 연결하는 다수의 도전성 와이어 및 상기 기판, 상기 반도체 다이 및 상기 도전성 와이어를 인캡슐레이션하되, 상기 다수의 리드는 하부방향으로 노출되도록 하고, 기판 중 인쇄회로기판의 하면이 하부로 노출되도록 하는 인캡슐란트을 포함할 수 있다.
상기 인쇄회로기판은 평평한 제1면과 상기 제1면과 반대면으로서 평평한 제2면으로 이루어진 절연층과, 상기 절연층의 제1면에 형성되어 상기 도전성 와이어를 통해서 상기 반도체 다이의 본드 패드와 전기적으로 연결된 적어도 하나의 제1배선 패턴과, 상기 절연층의 제2면에 형성된 적어도 하나의 제2배선 패턴 및 상기 절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선 패턴과 상기 제2배선 패턴을 전기적으로 연결하는 적어도 하나의 도전성 비아를 포함할 수 있다.
상기인쇄회로기판은 상기 절연층의 제1면에 형성된 제1배선 패턴의 일부를 노출 시켜 상기 반도체 다이와 전기적으로 연결되도록 하는 제1솔더 마스크 및 상기 절연층의 제2면에 형성된 제2배선 패턴의 일부를 노출 시키는 제2솔더 마스크를 더 포함할 수 있다.
상기 인쇄회로기판의 제2배선 패턴은 상기 인캡슐란트의 하부로는 노출될 수 있다.
상기 기판에서 인쇄회로기판의 제2배선 패턴에 용착되어 상기 반도체 다이와 전기적으로 연결된 솔더볼을 더 포함할 수 있다.
상기 기판의 리드는 내측의 인쇄회로기판 방향으로 저면에 하프 에칭부가 형성된 락킹돌기를 포함할 수 있다.
상기 기판의 리드는 상기 인캡슐레이션의 하부로는 노출될 수 있다.
상기 반도체 다이는 상기 인쇄회로기판에 탑재되고, 다수의 도전성 범프가 하부에 형성된 제1반도체 다이 및 상기 제1반도체 다이의 상부에 탑재되고, 다수의 본드패드가 형성된 제2반도체 다이를 포함할 수 있다.
상기 제1반도체 다이는 상기 도전성 범프를 통해서 상기 인쇄회로기판의 제1배선 패턴과 전기적으로 연결될 수 있다.
상기 제2반도체 다이의 본드 패드는 상기 도전성 와이어를 통해서 상기 인쇄회로기판의 제1배선 패턴 또는 리드와 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 발명에 의한 반도체 디바이스는 회로기판의 배선 패턴에 연결된 솔더볼과 회로 기판에 접착된 리드를 통해서 외부장치에 전기적으로 연결될 수 있으므로 리드 개수 이외에도 솔더볼의 개수만큼 입출력 핀의 개수가 증가 될 수 있게 된다.
또한 상기와 같이 하여 본 발명에 의한 반도체 디바이스는 회로 기판에 리드를 접착하여 기판으로 사용하여 회로 기판과 리드프레임의 이점을 모두 가질 수 있게 된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명에 일 실시예에 따른 반도체 디바이스(100)는 기판(110), 상기 기판(110)에 탑재된 반도체 다이(120), 상기 기판(110)과 반도체 다이(120)를 전기적으로 연결하는 도전성 와이어(130), 상기 기판(110), 반도체 다이(120) 및 도전성 와이어(130)를 인캡슐레이션(encapsulation)하는 인캡슐란트(140) 및 상기 기판(110)에 용착되는 솔더볼(150)을 포함한다.
상기 기판(110)은 절연층(111)과, 상기 절연층(111)에 형성된 적어도 하나의 제1배선 패턴(112), 상기 제1배선 패턴(112)의 일부를 노출시키는 제1솔더 마스 크(113), 상기 절연층(111)에서 상기 제1배선 패턴(112)이 형성된 면의 반대면에 형성된 적어도 하나의 제2배선 패턴(114), 상기 제2배선 패턴(114)의 일부를 노출시키는 제2솔더 마스크(115) 및 상기 제1배선 패턴(112)과 상기 제2배선 패턴(114)을 전기적으로 연결하는 적어도 하나의 도전성 비아(116)로 이루어진 인쇄회로기판(Printed Circuit Board, 이하 "PCB", 110a)과 상기 제1솔더 마스크(113)의 상부에 접착된 다수의 리드(117)를 포함할 수 있다.
상기 절연층(111)은 평평한 제1면(111a)과 상기 제1면(111a)과 반대면으로서 평평한 제2면(111b)으로 이루어진다.
상기 제1배선 패턴(112)은 상기 절연층(111)의 제1면(111a)에 형성되며, 상기 반도체 다이(120)와 전기적으로 연결된다. 이러한 제1배선 패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제1솔더 마스크(113)는 상기 절연층(111)의 제1면(111a)에서 상기 제1배선 패턴(112)의 외주연에 일정두께로 형성되어, 상기 제1배선 패턴(112)을 외부환경으로부터 보호한다. 상기 제1솔더 마스크(113)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2배선 패턴(114)은 상기 절연층(111)의 제2면(111b)에 형성되며, 상기 솔더볼(150)과 전기적으로 연결된다. 이러한 제2배선 패턴(114)은 상기 제1배선 패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제2솔더 마스크(115)는 상기 절연층(111)의 제2면(111b)에서 상기 제2배선 패턴(114)의 외주연에 일정두께로 형성되어, 상기 제2배선 패턴(114)을 외부환경으로부터 보호한다. 상기 제2솔더 마스크(115)는 상기 제2배선 패턴(114)에 솔더볼(150)이 용착될 때, 상기 솔더볼(150)의 위치가 변화되지 않도록 한다. 상기 제2솔더 마스크(115)는 상기 제1솔더 마스크(113)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 도전성 비아(116)는 상기 절연층(111)의 제1면(111a)과 제2면(111b)사이를 관통하여 상기 절연층(111)의 제1면(111a)에 형성된 제1배선 패턴(112)과 상기 절연층(111)의 제2면(111b)에 형성된 제2배선 패턴(114)을 전기적으로 연결한다.
상기 리드(117)는 상기 PCB(110a)에서 상기 제1솔더 마스크(113)의 상부에 접착제(117b)로 접착되고, 상기 PCB(110a)로부터 외부 방향을 향하여 일정 길이 연장되어 있다. 물론 상기 리드(117)는 상기 PCB(110a)와 전기적으로 절연된 상태이며, 다수의 리드(117)도 각각 전기적으로 절연된 상태이다. 이러한 상기 리드(117)는 PCB(110a)에 접착된 일측이 인캡슐란트(140)의 내측에 위치하고, 타측이 상기 인캡슐란트(140)의 측부로 노출되어 일정길이 외부로 연장된다. 그리고 상기 리드(117)는 상부에 와이어 본딩 영역(117a)이 형성되어, 상기 반도체 다이(120)의 본드 패드(123)와 도전성 와이어(130)를 통해서 전기적으로 연결된다. 그러므로 상기 반도체 다이(120)에서 전달되는 전기적 신호는 상기 리드(117)를 통하여 외부 장치에 전달된다. 물론, 상기 리드(117)는 인캡슐란트(140)의 측부(141)를 통하여 외부 장치에 솔더 등을 통하여 상기 외부장치의 표면에 또는 표면을 관통하여 실장 되는 부분이다. 즉, 상기 반도체 디바이스(100)는 PCB(110a)에 리드(117)를 접착 또는 리드(117)에 PCB(110a)를 접착하여 PCB(110a)의 제2배선 패턴(114)에 용착된 솔더볼(150)과 상기 리드(117)을 통해서 외부 장치와 전기적으로 연결될 수 있다.
상기 반도체 다이(120)는 평평한 제1면(121)과, 상기 제1면(121)의 반대면으로서 평평한 제2면(122)을 가지며, 상기 제1면(121)에는 적어도 하나의 본드 패드(123)가 형성된다. 상기 반도체 다이(120)는 상기 기판(110) 중 제1솔더 마스크(113)에 접착제(124)로 접착된다. 상기 반도체 다이(120)의 본드 패드(123)는 상기 도전성 와이어(130)를 통해서 상기 기판(110)의 제1배선 패턴(112) 또는 상기 리드(117)와 전기적으로 연결된다.
상기 도전성 와이어(130)는 상기 기판(110)의 제1배선 패턴(112)과 리드(117)를 각각 상기 반도체 다이(120)의 본드 패드(123)와 상호간 전기적으로 연결한다. 상기 도전성 와이어(130)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 와이어(130)는 바람직하게는 금(Au)으로 형성하는데, 연성과 전기전도도가 다른 금속에 비해서 높아서, 도전성 와이어(130)를 얇게 형성할 수 있으며, 얇게 형성하여도 전기전도도가 높아 와이어 본딩시에 용이하기 때문이다.
상기 인캡슐란트(140)는 상기 기판(110), 반도체 다이(120) 및 상기 도전성 와이어(130)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이 션(encapsulation)한다. 즉, 상기 인캡슐란트(140)는 상기 기판(110)에서 상기 절연층(111)의 제1면(111a)에 형성된 제1배선 패턴(112)과 제1솔더 마스크(113) 및 리드(117)의 일측, 상기 반도체 다이(120) 및 상기 도전성 와이어(130)를 인캡슐레이션한다. 그리고, 상기 기판(110)의 리드(117)는 상기 인캡슐란트(140)의 측부(141)를 통해서 외부로 소정 길이 연장 및 절곡되어 있다. 도 1에서는 리드(117)가 인캡슐란트(140)의 바깥 방향으로 절곡된 형태가 도시되어 있으나, 이는 안쪽 방향으로 절곡된 형태도 가능하다. 또한, 상기 기판(110)의 상기 제2배선 패턴(114)은 상기 인캡슐란트(140)의 하부를 통해서 외부로 노출되어 상기 솔더볼(150)과 전기적으로 연결된다.
상기 솔더볼(150)은 상기 절연층(111)의 제2면(111b)에 형성된 제2배선 패턴(114)에 용착되어, 상기 도전성 비아(116), 상기 제1배선 패턴(112) 및 상기 도전성 와이어(130)를 통해서 상기 반도체 다이(120)와 전기적으로 연결된다. 상기 솔더볼(150)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 반도체 디바이스(100)는 PCB(110a)에 리드(117)를 접착하여 PCB(110a)의 제2배선 패턴(114)에 용착된 솔더볼(150)과 상기 리드(117)를 통해서 외부 장치와 전기적으로 연결될 수 있다. 그러므로 상기 반도체 디바이스(100)는 상기 리드(117)의 개수 이외에도 상기 제2배선 패턴(114)의 개수만큼 입출력 핀의 개수가 증가하게 된다. 그리고 상기 반도체 디바이스(100)는 PCB(110a)에 리드(117)를 접착 또는 리드(117)에 PCB(110a)를 접착하여 기판(110)으로 사용하므로 회로기판의 이점과 리드프레임의 이점을 모두 가질 수 있다.
도 2을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 2에 도시된 바와 같이, 본 발명에 다른 실시예에 따른 반도체 디바이스(200)는 기판(210)과, 상기 기판(210)에 탑재된 제1반도체 다이(220a)와 제2반도체 다이(220b)를 포함하는 반도체 다이(220)와, 상기 기판(210)과 반도체 다이(220)를 전기적으로 연결하는 도전성 와이어(230), 상기 기판(210), 반도체 다이(220) 및 도전성 와이어(230)를 인캡슐레이션(encapsulation)하는 인캡슐란트(240) 및, 상기 기판(210)에 용착되는 솔더볼(150)을 포함한다. 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 기판(210), 반도체 다이(220), 도전성 와이어(230) 및 인캡슐란트(240)를 제외하면 상술한 도 1의 반도체 디바이스(100)와 동일한 구조를 가진다.
따라서, 차이점 위주로 설명하면, 상기 기판(210)은 절연층(211)과, 상기 절연층(211)에 형성된 적어도 하나의 제1배선 패턴(212), 상기 제1배선 패턴(212)의 일부를 노출시키는 제1솔더 마스크(213), 상기 절연층(211)에서 상기 제1배선 패턴(212)이 형성된 면의 반대면에 형성된 적어도 하나의 제2배선 패턴(214), 상기 제2배선 패턴(214)의 일부를 노출시키는 제2솔더 마스크(215) 및 상기 제1배선 패턴(212)과 상기 제2배선 패턴(214)을 전기적으로 연결하는 적어도 하나의 도전성 비아(216)로 이루어진 PCB(210a)와 상기 제1솔더 마스크(213)의 상부에 접착된 다 수의 리드(217)를 포함할 수 있다.
상기 절연층(211)은 평평한 제1면(211a)과 상기 제1면(211a)과 반대면으로서 평평한 제2면(211b)으로 이루어진다.
상기 제1배선 패턴(212)은 상기 절연층(211)의 제1면(211a)에 형성된다. 상기 제1배선 패턴(212)은 상기 제1반도체 다이(220a)와 도전성 범프(225)로 전기적으로 연결되고, 상기 제2반도체 다이(220b)와 도전성 와이어(230)로 전기적으로 연결된다. 이러한 제1배선 패턴(212)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제1솔더 마스크(213)는 상기 절연층(211)의 제1면(211a)에서 상기 제1배선 패턴(212)의 외주연에 일정두께로 형성되어, 상기 제1배선 패턴(212)을 외부환경으로부터 보호한다. 상기 제1솔더 마스크(213)는 상기 제1배선 패턴(212)에 상기 제2반도체 다이(220a)의 도전성 범프(225)가 용착될 때, 상기 도전성 범프(225)의 위치가 변화되지 않도록 한다. 상기 제1솔더 마스크(213)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2배선 패턴(214)은 상기 절연층(211)의 제2면(211b)에 형성되며, 상기 솔더볼(150)과 전기적으로 연결된다. 이러한 제2배선 패턴(214)은 상기 제1배선 패턴(212)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제2솔더 마스크(215)는 상기 절연층(211)의 제2면(211b)에서 상기 제2 배선 패턴(214)의 외주연에 일정두께로 형성되어, 상기 제2배선 패턴(214)을 외부환경으로부터 보호한다. 상기 제2솔더 마스크(215)는 상기 제2배선 패턴(214)에 솔더볼(150)이 용착될 때, 상기 솔더볼(150)의 위치가 변화되지 않도록 한다. 상기 제2솔더 마스크(215)는 상기 제1솔더 마스크(213)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 도전성 비아(216)는 상기 절연층(211)의 제1면(211a)과 제2면(211b)사이를 관통하여 상기 절연층(211)의 제1면(211a)에 형성된 제1배선 패턴(212)과 상기 절연층(211)의 제2면(211b)에 형성된 제2배선 패턴(214)을 전기적으로 연결한다.
상기 리드(217)는 상기 PCB(210a)에서상기 제1솔더 마스크(213)의 상부에 접착제(217b)로 접착되고, 상기 PCB(210a)로부터 외부 방향을 향하여 일정 길이 연장되어 있다. 물론 상기 리드(217)는 상기 PCB(210a)와 전기적으로 절연된 상태이며, 다수의 리드(217)도 각각 전기적으로 절연된 상태이다. 이러한 상기 리드(217)는 PCB(210a)에 접착된 일측이 인캡슐란트(240)의 내측에 위치하고, 타측이 상기 인캡슐란트(240)의 측부로 노출되어 일정길이 외부로 연장된다. 그리고 상기 리드(217)는 상부에 와이어 본딩 영역(217a)이 형성되어, 상기 제2반도체 다이(220b)의 본드 패드(223)와 도전성 와이어(230)를 통해서 전기적으로 연결된다. 그러므로 상기 반도체 다이(220)에서 전달되는 전기적 신호는 상기 리드(217)를 통하여 외부 장치에 전달된다. 물론, 상기 리드(217)는 인캡슐란트(240)의 측부(241)를 통하여 외부 장치에 솔더 등을 통하여 표면에 또는 표면을 관통하여 실장 되는 부분이다.
상기 반도체 다이(220)는 상기 기판(210) 중 제1솔더 마스크(213)에 탑재되는 제1반도체 다이(220a)와 상기 제1반도체 다이(220a)에 탑재되는 제2반도체 다이(220b)를 포함한다.
상기 제1반도체 다이(220a)는 평평한 제1면(221a)과, 상기 제1면(221a)의 반대면으로서 평평한 제2면(222a)을 가지며, 상기 제2면(222a)에 형성된 적어도 하나의 도전성 범프(225)를 포함한다. 상기 제1반도체 다이(220a)의 도전성 범프(225)는 상기 기판(210)의 제1배선 패턴(212)에 전기적으로 연결된다. 이러한 도전성 범프(225)는 주석/납(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2반도체 다이(220b)는 평평한 제1면(221b)과, 상기 제1면(221b)의 반대면으로서 평평한 제2면(222b)을 가지며, 상기 제1면(221b)에는 적어도 하나의 본드 패드(223)가 형성된다. 상기 제2반도체 다이(220b)의 제2면(222b)은 상기 제1반도체 다이(220a)의 제1면(221a)에 접착제(224)로 접착된다. 상기 제2반도체 다이(220b)의 본드 패드(223)는 상기 도전성 와이어(230)를 통해서 상기 기판(210)의 제1배선 패턴(212) 또는 상기 리드(217)와 전기적으로 연결된다.
상기 도전성 와이어(230)는 상기 기판(210)의 제1배선 패턴(212)과 상기 기판(210)의 리드(217)를 각각 상기 제2반도체 다이(220b)의 본드 패드(223)와 상호간 전기적으로 연결한다. 상기 도전성 와이어(230)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것 은 아니다.
상기 인캡슐란트(240)는 상기 기판(210), 반도체 다이(220) 및 상기 도전성 와이어(230)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 인캡슐란트(240)는 상기 기판(210)에서 상기 절연층(211)의 제1면(211a)에 형성된 제1배선 패턴(212)과 제1솔더 마스크(213) 및 리드(217)의 일측, 상기 제1반도체 다이(220a), 상기 제2반도체 다이(220b) 및 상기 도전성 와이어(230)를 인캡슐레이션한다. 그리고, 상기 기판(210)의 리드(217)는 상기 인캡슐란트(240)의 측부(241)를 통해서 외부로 소정 길이 연장 및 절곡되어 있다. 도 2에서는 리드(217)가 인캡슐란트(240)의 바깥 방향으로 절곡된 형태가 도시되어 있으나, 이는 안쪽 방향으로 절곡된 형태도 가능하다. 또한, 상기 기판(210)의 상기 제2배선 패턴(214)은 상기 인캡슐란트(240)의 하부를 통해서 외부로 노출되어 상기 솔더볼(150)과 전기적으로 연결된다.
상기 제1반도체 다이(220a)는 도전성 범프(225)를 통해서 상기 솔더볼(150)과 전기적으로 연결되고, 상기 제2반도체 다이(220b)는 상기 본드패드(223)와 상기 도전성 와이어(230)을 통해서 상기 솔더볼(150) 또는 상기 리드(217)와 전기적으로 연결된다. 즉, 상기 반도체 디바이스(200)는 PCB(210a)에 리드(217)를 접착 또는 리드(217)에 PCB(210a)를 접착하여 PCB(210a)의 제2배선 패턴(214)에 용착된 솔더볼(150)과 상기 리드(217)을 통해서 외부 장치와 전기적으로 연결될 수 있다. 그러므로 상기 반도체 디바이스(200)는 상기 리드(217)의 개수 이외에도 상기 제2배선 패턴(214)의 개수만큼 입출력 핀의 개수가 증가하게 된다. 그리고 상기 반도체 디 바이스(200)는 PCB(210a)에 리드(217)을 접착하여 기판(210)으로 사용하므로 회로기판의 이점과 리드프레임의 이점을 모두 가질 수 있다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(300)는 기판(310)과, 상기 기판(310)에 탑재된 제1반도체 다이(220a)와 제2반도체 다이(220b)를 포함하는 반도체 다이(220)와, 상기 기판(310)과 반도체 다이(220)를 전기적으로 연결하는 도전성 와이어(330), 상기 기판(310), 반도체 다이(220) 및 도전성 와이어(330)를 인캡슐레이션(encapsulation)하는 인캡슐란트(340) 및, 상기 기판(310)에 용착되는 솔더볼(150)을 포함한다. 본 발명의 다른 실시예에 따른 반도체 디바이스(300)는 기판(310), 도전성 와이어(330) 및 인캡슐란트(340)를 제외하면 상술한 도 2의 반도체 디바이스(200)와 동일한 구조를 가진다.
따라서, 차이점 위주로 설명하면, 상기 기판(310)은 절연층(311)과, 상기 절연층(311)에 형성된 적어도 하나의 제1배선 패턴(312), 상기 제1배선 패턴(312)의 일부를 노출시키는 제1솔더 마스크(313), 상기 절연층(311)에서 상기 제1배선 패턴(312)이 형성된 면의 반대면에 형성된 적어도 하나의 제2배선 패턴(314), 상기 제2배선 패턴(314)의 일부를 노출시키는 제2솔더 마스크(315) 및 상기 제1배선 패 턴(312)과 상기 제2배선 패턴(314)을 전기적으로 연결하는 적어도 하나의 도전성 비아(316)로 이루어진 PCB(310a)와 상기 절연층(311)의 외주연에 일정거리 이격되어 배열된 다수의 리드(317)를 포함할 수 있다.
상기 절연층(311)은 평평한 제1면(311a)과 상기 제1면(311a)과 반대면으로서 평평한 제2면(311b)으로 이루어진다.
상기 제1배선 패턴(312)은 상기 절연층(311)의 제1면(311a)에 형성된다. 상기 제1배선 패턴(312)은 상기 제1반도체 다이(220a)와 도전성 범프(225)를 통해서로 전기적으로 연결되고, 상기 제2반도체 다이(220b)와 본드 패드(223) 및 도전성 와이어(330)를 통해서 전기적으로 연결된다. 이러한 제1배선 패턴(312)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제1솔더 마스크(313)는 상기 절연층(311)의 제1면(311a)에서 상기 제1배선 패턴(312)의 외주연에 일정두께로 형성되어, 상기 제1배선 패턴(312)을 외부환경으로부터 보호한다. 상기 제1솔더 마스크(313)는 상기 제1배선 패턴(312)에 상기 제2반도체 다이(220a)의 도전성 범프(225)가 용착될 때, 상기 도전성 범프(225)의 위치가 변화되지 않도록 한다. 상기 제1솔더 마스크(313)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2배선 패턴(314)은 상기 절연층(311)의 제2면(311b)에 형성되며, 상 기 솔더볼(150)과 전기적으로 연결된다. 이러한 제2배선 패턴(314)은 상기 제1배선 패턴(312)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제2솔더 마스크(315)는 상기 절연층(311)의 제2면(311b)에서 상기 제2배선 패턴(314)의 외주연에 일정두께로 형성되어, 상기 제2배선 패턴(314)을 외부환경으로부터 보호한다. 상기 제2솔더 마스크(315)는 상기 제2배선 패턴(314)에 솔더볼(150)이 용착될 때, 상기 솔더볼(150)의 위치가 변화되지 않도록 한다. 상기 제2솔더 마스크(315)는 상기 제1솔더 마스크(313)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 도전성 비아(316)는 상기 절연층(311)의 제1면(311a)과 제2면(311b)사이를 관통하여 상기 절연층(311)의 제1면(311a)에 형성된 제1배선 패턴(312)과 상기 절연층(311)의 제2면(311b)에 형성된 제2배선 패턴(314)을 전기적으로 연결한다.
상기 리드(317)는 상기 PCB(310a)의 외주연에서 일정거리 이격되어 배열된다. 물론 상기 리드(317)는 상기 PCB(310a)와 전기적으로 절연된 상태이며, 다수의 리드(317)도 각각 전기적으로 절연된 상태이다. 이러한 상기 리드(317)는 상부에 와이어 와이어 본딩 영역(317a)이 형성되어, 상기 제2반도체 다이(220b)의 본드 패드(223)와 도전성 와이어(330)를 통해서 전기적으로 연결된다. 그리고 상기 리드(317)의 하부(317b)는 상기 인캡슐란트(340)의 하부(342)로 노출된다. 그러므로 상기 제2반도체 다이(220b)에서 전달되는 전기적 신호는 상기 리드(317)를 통하여 외부 장치에 전달된다. 물론, 상기 리드(317)는 인캡슐란트(340)의 하부(342)를 통 하여 외부 장치에 솔더 등을 통하여 표면 실장 되는 부분이다. 상기 리드(317)는 일측에 락킹 돌기(317c)가 형성되어 있다. 이러한 락킹 돌기(317c)는 반도체 디바이스(300)의 인캡슐란트(340) 내측에 위치하도록, 저면에 하프 에칭부(317d)가 형성됨으로써, 상기 리드(317)와 인캡슐란트(340) 상호간의 결합력을 향상시키는 역할을 한다.
상기 도전성 와이어(330)는 상기 기판(310)의 제1배선 패턴(312)과 리드(317)를 각각 상기 제2반도체 다이(220b)의 본드 패드(223)와 상호간 전기적으로 연결한다. 상기 도전성 와이어(330)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다.
상기 인캡슐란트(340)는 상기 기판(310), 반도체 다이(220) 및 상기 도전성 와이어(330)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 인캡슐란트(340)는 상기 기판(310)에서 상기 절연층(311)의 제1면(311a)에 형성된 제1배선 패턴(312)과 제1솔더 마스크(313) 및 상기 리드(317)의 와이어 본딩 영역(317a)와 락킹돌기(317c), 상기 제1반도체 다이(220a), 상기 제2반도체 다이(220b) 및 상기 도전성 와이어(330)를 인캡슐레이션한다. 그리고, 상기 기판(310)의 리드(317)와 상기 제2배선 패턴(314)은 상기 인캡슐란트(340)의 하부(324)를 통해서 외부로 노출되어 상기 솔더볼(150)과 전기적으로 연결된다.
상기 제1반도체 다이(220a)는 도전성 범프(225)를 통해서 상기 솔더볼(150)과 전기적으로 연결되고, 상기 제2반도체 다이(220b)는 상기 본드패드(223)와 상기 도전성 와이어(330)을 통해서 상기 솔더볼(150) 또는 상기 리드(317)과 전기적으로 연결된다. 즉, 상기 반도체 디바이스(300)는 솔더볼(150)과 상기 리드(317)을 통해서 외부 장치와 전기적으로 연결될 수 있다. 그러므로 상기 반도체 디바이스(300)는 상기 리드(317)의 개수 이외에도 상기 솔더볼(150)의 개수만큼 입출력 핀의 개수가 증가하게 된다. 그리고 상기 반도체 디바이스(300)는 PCB(310a)와 리드(317)를 포함하는 기판(310)을 사용하므로 회로기판의 이점과 리드프레임의 이점을 모두 가질 수 있다.
도 4를 참조하면, 도 1의 반도체 디바이스의 제조 방법을 도시한 순서도가 도시되어 있다.
도 4에 도시된 바와 같이, 반도체 디바이스(100)의 제조 방법은 기판 준비 단계(S1), 반도체 다이 어태치(die attach) 단계(S2), 와이어 본딩(wire bonding) 단계(S3), 인캡슐레이션(encapsulation) 단계(S4), 댐바 컷팅(dam-bar cutting) 단계(S5), 솔더볼(solder ball) 용착 단계(S6) 및 리드 포밍(lead forming) 단계(S7)를 포함한다.
도 5a 내지 도 5j를 참조하면, 도 4의 반도체 디바이스의 제조 방법을 도시한 단면도, 평면도 및 저면도가 도시되어 있다.
도 5a에 도시된 바와 같이, 기판 준비 단계(S1)에서는 절연층(111)과, 상기 절연층(111)에 형성된 적어도 하나의 제1배선 패턴(112), 상기 제1배선 패턴(112) 의 일부를 노출시키는 제1솔더 마스크(113), 상기 절연층(111)에서 상기 제1배선 패턴(112)이 형성된 면의 반대면에 형성된 적어도 하나의 제2배선 패턴(114), 상기 제2배선 패턴(114)의 일부를 노출시키는 제2솔더 마스크(115), 상기 제1배선 패턴(112)과 상기 제2배선 패턴(114)을 전기적으로 연결하는 적어도 하나의 도전성 비아(116)로 이루어진 PCB(110a) 및 상기 제1솔더 마스크(113)의 상부에 접착된 다수의 리드(117)로 이루어진 기판(110)을 준비한다. 이때, 상기 리드(117)는 댐바(도면에 도시되지 않음)를 통해서 상호간 연결되어 있다. 그리고 상기 댐바는 상기 PCB(110a)의 각 변과 대략 평행하게 형성되어 있으나, 상기 댐바 컷팅 단계(S5)에서 상기 리드(117)의 전기적인 절연을 위해 제거된다. 이러한 기판(110)의 구조에 대해서는 이미 위에서 상세히 설명하였으므로, 구체적인 설명은 생략하기로 한다.
도 5b에 도시된 바와 같이, 반도체 다이 어태치 단계(S2)에서는 상면에 다수의 본드 패드(123)가 형성된 반도체 다이(120)가 접착제 (124)를 이용하여 기판(110)중 PCB(110a)에 어태치된다. 상기 접착제(124)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물중 선택된 어느 하나를 이용할 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.
도 5c에 도시된 바와 같이, 와이어 본딩 단계(S3)에서는 도전성 와이어(130)를 이용하여 상기 반도체 다이(120)와 기판(110)을 상호간 전기적으로 연결한다. 즉, 상기 도전성 와이어(130)는 기판(110)의 제1배선 패턴(112)과 리드(117)를 각 각 상기 반도체 다이(120)의 본드 패드(123)와 상호간 전기적으로 연결한다. 이때, 상기 도전성 와이어(130)는 상기 리드(117)에 구비된 와이어 본딩 영역(117a)에 본딩된다.
도 5d 내지 도 5e에 도시된 바와 같이, 인캡슐레이션 단계(S4)에서는 상기 기판(110), 반도체 다이(120) 및 상기 도전성 와이어(130)는 인캡슐란트(140)를 이용하여 인캡슐레이션된다. 여기서, 상기 인캡슐레이션은 상기 기판(110)에서 상기 리드(117)의 댐바(117c) 내측영역으로만 수행 되도록 한다. 즉, 상기 리드(117)의 일부영역과 상기 댐바(117c)는 상기 인캡슐란트(140)의 측부(141)를 통해서 외부로 노출되도록 한다. 또한 상기 인캡슐레이션은 상기 기판(110)의 상기 제2배선 패턴(114)과 제2솔더 마스크(115)가 인캡슐란트(140)의 하부(142)로 노출되도록 수행한다.
도 5f 내지 도 5g에 도시된 바와 같이, 댐바 컷팅 단계(S5)에서는 상기 리드(117)에 연결된 댐바(117c)를 컷팅해 제거함으로써, 상기 리드(117)가 전기적으로 절연되도록 한다. 즉, 댐바 컷팅 툴(117d)을 이용하여 상기 인캡슐란트(140)의 외측에 위치된 댐바(117c)를 컷팅하여 제거한다.
또한, 이러한 댐바 컷팅 단계(S5) 전에 또는 후에는 추가적으로 솔더 플레이트 단계가 더 수행될 수 있다. 즉, 댐바 컷팅 단계(S5)에서 댐바가 댐바 컷팅 툴(117d)에 의해 제거되면서 상기 리드(117)의 일부 금속 영역이 그대로 공기중으 로 노출되어 산화되기 쉽고, 또한 기본적으로 구리 재질의 리드(117)는 산화되기 쉽다. 따라서, 이러한 산화 현상을 방지하고, 반도체 디바이스의 실장을 용이하게 하기 위해 상기 인캡슐란트(140)의 외부로 노출된 리드(117)를 솔더로 미리 도금한다. 더불어, 이러한 솔더 플레이트 단계 후에는 마킹 단계가 더 수행될 수 있다. 즉, 인캡슐란트(140)의 표면에 제품명, 상품명 또는 제조회사 등을 잉크 또는 레이저를 이용하여 마킹한다.
도 5h에 도시된 바와 같이, 솔더볼 용착 단계(S6)에서는 기판(110)의 제2배선 패턴(114)에 솔더볼(150)을 용착한다. 예를들면, 상기 제2배선 패턴(114)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(150)을 임시로 안착한다. 이후, 반도체 디바이스(100)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(150)이 상기 제2배선 패턴(114)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 상기 솔더볼(150)은 상기 기판(110)을 통해서 반도체 다이(120)와 전기적으로 연결된다. 그래서 상기 반도체 다이(120)는 상기 솔더볼(150)을 통해서 외부 장치(미도시)에 실장되어, 외부 장치와 전기적으로 연결될 수 있다.
도 5i 내지 도 5j에 도시된 바와 같이, 리드 포밍 단계(S7)에서는 상기 인캡슐란트(140)를 통해 외부로 돌출된 리드(117)를 적절한 모양으로 포밍한다. 즉, 리 드 포밍 툴(도시되지 않음)을 이용하여 인캡슐란트(140)의 측부(141)에 위치된 리드(117)를 소정 모양으로 포밍함으로써, 상기 리드(117)가 외부 장치에 실장될 수 있는 형태가 되도록 한다. 비록 도면에서는 상기 리드(117)가 인캡슐란트(140)의 외측 방향으로 포밍된 형태가 도시되어 있으나, 이는 인캡슐란트(140)의 하부 내측 방향으로 포밍된 형태도 가능하다.
도 6은 도 3의 반도체 디바이스의 제조 방법을 도시한 순서도가 도시되어 있다.
도 6에 도시된 바와 같이, 반도체 디바이스(300)의 제조 방법은 기판 준비 단계(S11), 반도체 다이 어태치(die attach) 단계(S12), 와이어 본딩(wire bonding) 단계(S13), 인캡슐레이션(encapsulation) 단계(S14), 디 테이핑 (de-taping) 단계(S15) 및 솔더볼(solder ball) 용착 단계(S16)를 포함한다.
도 7a 내지 도 7g는 도 6의 반도체 디바이스의 제조 방법을 도시한 도면이다.
도 7a에 도시된 바와 같이, 기판 준비 단계(S11)에서는 절연층(311)과, 상기 절연층(311)에 형성된 적어도 하나의 제1배선 패턴(312), 상기 제1배선 패턴(312)의 일부를 노출시키는 제1솔더 마스크(313), 상기 절연층(311)에서 상기 제1배선 패턴(312)이 형성된 면의 반대면에 형성된 적어도 하나의 제2배선 패턴(314), 상기 제2배선 패턴(314)의 일부를 노출시키는 제2솔더 마스크(315) 및 상기 제1배선 패턴(312)과 상기 제2배선 패턴(314)을 전기적으로 연결하는 적어도 하나의 도전성 비아(316)로 이루어진 PCB(310a) 및 상기 절연층(311)의 외주연에 일정거리 이격되어 배열된 다수의 리드(317)로 이루어진 기판(310)을 준비한다. 이때, 상기 기판(310)은테이프(318)에 접착제로 고정된다. 즉, 상기 기판(310)의 제2배선 패턴(314), 제2솔더 마스크(315) 및 리드(317)는 상기 테이프(318)의 상부에 접착제로 고정된다. 이러한 테이프(318)는 상기 디 테이핑 단계(S15)에서 제거 되어 본 발명의 반도체 디바이스(300)에서 구비되지 않는다. 이러한 기판(310)의 구조에 대해서는 이미 위에서 상세히 설명하였으므로, 구체적인 설명은 생략하기로 한다.
도 7b에 도시된 바와 같이, 반도체 다이 어태치 단계(S12)에서는 상기 반도체 다이(220)는 상기 기판(310)중 PCB(310a)에 어태치된다. 즉, 반도체 다이 어태치 단계(S12)에서는 제2면(222a)에 다수의 도전성 범프(225)가 형성된 제1반도체 다이(220a)를 상기 기판(310)중 PCB(310a)에 어태치한다. 그리고 다수의 본드 패드(223)가 형성된 제2반도체 다이(220b)가 접착제(224)를 이용하여 상기 제1반도체 다이(220a)의 제1면(221a)에 어태치된다. 이때, 상기 도전성 범프(225)는 상기 기판(310)의 제2배선 패턴(314)에 접촉 되도록 어태치되어, 상기 제1반도체 다이(220a)는 상기 기판(310)과 전기적으로 연결된다. 그리고 상기 접착제(224)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물중 선택된 어느 하나를 이용할 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.
도 7c에 도시된 바와 같이, 와이어 본딩 단계(S13)에서는 도전성 와이어(330)를 이용하여 상기 제2반도체 다이(220b)와 기판(310) 및 리드(317)을 상호간 전기적으로 연결한다. 즉, 상기 도전성 와이어(330)는 제2반도체 다이(220b)의 본드 패드(223)와 제1배선패턴(312), 제2반도체 다이(220b)의 본드패드(223)와 리드(317)를 각각 전기적으로 연결한다. 이때, 상기 도전성 와이어(330)는 상기 리드(317)에 구비된 와이어 본딩 영역(317a)에 본딩된다.
도 7d에 도시된 바와 같이, 인캡슐레이션 단계(S14)에서는 상기 기판(310), 반도체 다이(220) 및 상기 도전성 와이어(330)를 인캡슐란트(340)를 이용하여 인캡슐레이션한다. 여기서, 상기 인캡슐레이션은 상기 리드(317)와 상기 기판(310)의 상기 제2배선 패턴(314)과 제2솔더 마스크(315)가 인캡슐란트(340)의 하부(342)로 노출되도록 수행한다. 그리고 상기 리드(317)의 락킹 돌기(317c)는 반도체 디바이스(300) 중 인캡슐란트(340)의 내측에 위치하여, 상기 리드(317)와 인캡슐란트(340) 상호간의 결합력을 향상시키는 역할을 한다.
도 7e에 도시된 바와 같이, 디 테이핑 단계 (S15)에서는 상기 기판(310)에 접착되어 있는 테이프(318)가 제거된다. 상기 테이프(318)는 상기 기판(310)의 제2배선 패턴(314), 제2솔더 마스크(315) 및 리드(317)의 하부에 접착되어 상기 인캡슐레이션 단계(S14) 이전에는 상기 기판(310)을 고정하고, 인캡슐란트(240)가 형성 된 후에는 상기 기판(310)이 상기 인캡슐란트(240)로 고정되므로 제거 된다.
도 7f 내지 도 7g에 도시된 바와 같이, 솔더볼 용착 단계(S16)에서는 기판(310)의 제2배선 패턴(314)에 솔더볼(150)을 용착한다. 예를들면, 상기 제2배선 패턴(314)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(150)을 임시로 안착한다. 이때, 상기 리드(317)에도 솔더볼(150)을 안착할 수 있으나, 본발명에서 이를 한정하는 것은 아니다. 이후, 반도체 디바이스(300)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(150)이 상기 제2배선 패턴(314)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 상기 솔더볼(150)은 상기 기판(310)을 통해서 반도체 다이(220)와 전기적으로 연결된다. 그래서 상기 반도체 다이(220)는 상기 솔더볼(150)을 통해서 외부 장치(미도시)에 실장되어, 외부 장치와 전기적으로 연결될 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 도1의 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 5a 내지 도 5j는 도 4의 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 6은 도 3의 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 7a 내지 도 7g는 도 6의 반도체 디바이스의 제조 방법을 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100,200, 300; 반도체 디바이스
110,210,310; 기판 110a, 210a, 310a; 회로 기판
117,217,317; 리드 120, 220; 반도체 다이
130,230, 330, 도전성 와이어 140, 240, 340; 인캡슐란트

Claims (20)

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  11. 인쇄회로기판과 상기 인쇄회로기판의 외주연에서 일정거리 이격되어 배열된 다수의 리드를 포함하는 기판;
    상기 기판 중 인쇄회로기판에 탑재되고, 다수의 본드패드를 갖는 반도체 다이;
    상기 반도체 다이의 본드 패드와 상기 기판의 리드 또는 상기 반도체 다이의 본드 패드와 상기 기판의 인쇄회로기판을 상호간 전기적으로 연결하는 다수의 도전성 와이어; 및
    상기 기판, 상기 반도체 다이 및 상기 도전성 와이어를 인캡슐레이션하되, 상기 다수의 리드는 하부방향으로 노출되도록 하고, 기판 중 인쇄회로기판의 하면이 하부로 노출되도록 하는 인캡슐란트를 포함하고,
    상기 기판의 리드는 내측의 인쇄회로기판 방향으로 저면에 하프 에칭부가 형성되어 상기 인캡슐란트의 내측에 위치되는 락킹 돌기를 포함하는 것을 특징으로 하는 반도체 디바이스.
  12. 제 11 항에 있어서, 상기 인쇄회로기판은
    평평한 제1면과 상기 제1면과 반대면으로서 평평한 제2면으로 이루어진 절연층;
    상기 절연층의 제1면에 형성되어 상기 도전성 와이어를 통해서 상기 반도체 다이의 본드 패드와 전기적으로 연결된 적어도 하나의 제1배선 패턴;
    상기 절연층의 제2면에 형성된 적어도 하나의 제2배선 패턴; 및
    상기 절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선 패턴과 상기 제2배선 패턴을 전기적으로 연결하는 적어도 하나의 도전성 비아를 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제 12 항에 있어서, 상기 인쇄회로기판은
    상기 절연층의 제1면에 형성된 제1배선 패턴의 일부를 노출시켜 상기 반도체 다이와 전기적으로 연결되도록 하는 제1솔더 마스크; 및
    상기 절연층의 제2면에 형성된 제2배선 패턴의 일부를 노출시키는 제2솔더 마스크를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 12 항에 있어서,
    상기 인쇄회로기판의 제2배선 패턴은 상기 인캡슐란트의 하부로는 노출되는 것을 특징으로 하는 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 기판에서 인쇄회로기판의 제2배선 패턴에 용착되어 상기 반도체 다이와전기적으로 연결된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 삭제
  17. 제 11항에 있어서,
    상기 기판의 리드는 상기 인캡슐레이션의 하부로는 노출되는 것을 특징으로 하는 반도체 디바이스.
  18. 제 12 항에 있어서,
    상기 반도체 다이는
    상기 인쇄회로기판에 탑재되고, 다수의 도전성 범프가 하부에 형성된 제1반도체 다이; 및
    상기 제1반도체 다이의 상부에 탑재되고, 다수의 본드패드가 형성된 제2반도체 다이를 포함하는 것을 특징으로 하는 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 제1반도체 다이는 상기 도전성 범프를 통해서 상기 인쇄회로기판의 제1배선 패턴과 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스.
  20. 제 18 항에 있어서,
    상기 제2반도체 다이의 본드 패드는 상기 도전성 와이어를 통해서 상기 인쇄 회로기판의 제1배선 패턴 또는 리드와 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스.
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