KR101332046B1 - 반도체 장치 및 그의 전력 공급 방법 - Google Patents

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Abstract

복수의 출력 셀(101)을 갖는 액정 드라이버에 있어서, 출력 셀(101)의 구성 요소인 연산 증폭기(105)는, 반도체 소자인 액정 드라이버 내에 형성된 전원 배선(109a)에 접속되어 있다. 또한, 반도체 소자를 실장하는 기판상에 바이패스 배선(201)이 형성되고, 바이패스 배선(201)은, 전원 배선(109a)에 대하여, 모든 출력 셀의 연산 증폭기(105)마다 범프(203)를 통하여 접속된다.

Description

반도체 장치 및 그의 전력 공급 방법{SEMICONDUCTOR DEVICE, AND METHOD FOR SUPPLYING ELECTRIC POWER TO SAME}
본 발명은 기판상에 반도체 소자인 집적 회로를 실장하여 이루어지는 반도체 장치에 관한 것으로, 특히 박형 화상 표시 장치의 구동 회로에 적용되는 반도체 장치의 전력 공급 방법에 관한 것이다.
최근 들어, 액정 표시 패널, 플라즈마 화상 표시 패널, EL(Electro-Luminescence) 화상 표시 패널 등의 박형 화상 표시 패널을 화상 표시 소자로서 구성하는 박형 화상 표시 장치가 실용화되어 있다.
이들 화상 표시 장치에서는, 전자 회로로부터 발생하는 열의 발생원으로서, 출력단 트랜지스터나, 반도체, 저항기, 트랜스를 포함하는 집적 회로를 들 수 있다. 즉, 전기·열 변환 전력이 큰 전자 회로 부품으로부터 집중적으로 열이 발생한다. 최근의 화상 표시 장치에서는, 고정밀화, 초고정밀화에 수반하여, 패널이 갖는 다수의 화소에 표시 신호를 공급하기 위한 구동 주파수가 상승하고 있다. 이 때문에 특히, 표시 장치의 소스선을 구동하는 집적 회로의 자기 발열은 무시할 수 없을 만큼 커지고 있다.
여기서, 특허문헌 1에는, 집적 회로의 칩 크기 축소를 위해, 내부의 전원 배선을 칩의 외주의 전원 패드까지 인출하지 않고, 전원 배선을 행하는 방법이 기재되어 있다. 도 5에 액정 드라이버(소스 드라이버)의 레이아웃의 개략도를 나타낸다. 도 5는 액정 드라이버인 집적 회로에 있어서의 출력 셀의 배치와 전원 배선의 배치를 나타내는 도면이다.
액정 드라이버에는, 액정의 소스 라인을 구동하기 위한 출력 셀(101)이 다수 배치되어 있다. 또한, 각 출력 셀(101)은, 구성 요소로서, 예를 들어 래치 회로(102), 레벨 시프터(103), DAC 회로(104), 연산 증폭기(105), 패드(106)를 갖고 있다.
래치 회로(102)는, 표시를 행하는 데이터를 유지한다. 레벨 시프터(103)는, 래치한 데이터를 액정 구동 전원 레벨로 시프트시킨다. DAC 회로(104)는, 데이터에 대응하는 구동 전압을 출력한다. 연산 증폭기 회로(105)는, DAC 회로(104)로부터 출력되는 전압을 임피던스 변환을 하여 출력한다. 패드(106)는, 액정 드라이버의 집적 회로와 패키지의 배선을 접속한다. 각 출력 셀(101)에서는, 도 5에 나타내는 바와 같이, 그의 구성 요소가 직선상으로 배치되어 있다.
출력 셀(101)의 각 구성 요소에는 전원을 공급할 필요가 있어, 전원 패드(108)가 집적 회로의 주변에 배치되어 있다. 전원 패드(108)가 이렇게 배치되어 있는 경우, 도 5에 나타낸 바와 같이, 출력 셀(101)로부터 전원 패드(108)까지 배선을 리드(lead)할 필요가 있다. 도 5에서는 전원 패드(108)를 2개 설치하여, 전원 패드(108)와 연산 증폭기(105)를 배선(109a)으로 접속하고 있다. 마찬가지로, 배선(109b)으로 전원 패드(108)와 DAC 회로(104)를 접속하고, 배선(109c)으로 전원 패드(108)와 레벨 시프터(103)를 각각 접속하고 있다. 래치 회로(102)의 전원은 전원 패드(108)와는 다르므로 생략한다. 이렇게 각 구성 요소가 별도의 배선을 통해서 전원을 공급 받는다. 이러한 배선에 의해, 각 구성 요소의 동작에 의한 노이즈가 다른 구성 요소에 영향을 미치는 것을 방지하고 있다.
도 6은, 필름 패키지에 액정 드라이버를 실장한 형상을 나타낸다. 도 6에 나타내는 액정 드라이버는, 필름 패키지 기재(110)상에 액정 드라이버(113)를 탑재한 것이다. 필름 패키지 기재(110)의 한쪽의 긴 변을 따라 출력 단자(111)가 형성되어 있고, 다른 쪽의 긴 변을 따라 입력 단자(112)가 형성되어 있다. 또한, 입력 단자(112)에 포함되는 패키지의 전원 단자와, 액정 드라이버(113)에 있어서의 전원 패드(108)는, 배선(114)을 통해서 접속되어 있다. 도 6에 있어서, 그 밖의 입력 배선 및 출력 배선은 생략하고 있다.
도 5에 나타내는 리드(lead)용의 배선(109a 내지 109c)은, 저항을 낮게 할 필요가 있으므로 배선 폭을 굵게 할 필요가 있다. 특히, 연산 증폭기부의 배선(109a)은, 액정 패널의 화소 등의 용량성 부하를 충방전할 필요가 있어, 큰 스위칭 노이즈가 발생한다. 이로 인해, 연산 증폭기부의 전원 배선은 저저항의 배선을 통해 전원에 접속할 필요가 있다.
도 7은, 특허문헌 1의 기술을 사용해서 전원 배선의 바이패스를 행한 도면이다. 도 7에 나타낸 바와 같이, 테이프 기판상에 배치한 바이패스 배선(201)을 설치하고, 연산 증폭기의 전원 라인(109a)에 배치한 범프(202)를 통해서, 전원 라인(109a)과 바이패스 배선(201)을 접속한다.
도 8에, 액정 드라이버를 실장한 필름 패키지의 상태를 나타낸다. 도 8의 구성에서는, 도 6의 구성 외에, 바이패스 배선(201)이 필름 패키지 기재(110)상의 배선으로서 추가되어 있다. 범프(202)는, 연산 증폭기의 전원 배선용으로 설치된 범프이다. 바이패스 배선(201)은, 입력 단자(112)에 있어서, 전원 배선(114)과 같은 전원 입력 단자에 접속된다.
상기 구성에 의해, 전원 패드로부터 출력 셀의 연산 증폭기부까지의 전원까지의 배선을 저저항으로 할 수 있기 때문에, 스위칭 노이즈를 빠르게 흡수할 수 있다.
일본 공개 특허 공보 「일본 특허 공개 제2006-80167호 공보(2006년 3월 23일 공개)」
상술한 바와 같이, 최근의 집적 회로의 집적도 향상에 의해, 액정 드라이버에 있어서도 칩 크기의 축소나 출력수의 증가에 의해, 드라이버 자체의 발열이 문제가 되고 있다. 이 발열은, 드라이버가 동작함으로써 흐르는 전류가 전원 배선의 저항에 의해 열로서 방출되는 것이다. 동작 전류는 트랜지스터의 스위칭시에 많이 흐른다. 이로 인해, 전원이 안정되어 있지 않으면 스위칭의 완료가 늦어져, 보다 많은 전류가 흘러서 드라이버의 발열로 이어진다.
특허문헌 1의 구성은, 필름 기재상에 형성한 바이패스 배선을, 종래는 반도체 소자 내에서 리드되어 있었던 전원용 배선의 대용으로 함으로써, 반도체 소자의 배선을 저감시켜, 반도체 장치의 소형화 및 경량화를 도모하는 것이다. 또한, 상기 바이패스 배선은, 반도체 소자 내에 형성되는 배선에 비해, 대폭으로 저저항화할 수 있기 때문에, 이에 의해 전원의 안정화가 행해진다.
그리고, 특허문헌 1의 구성에서는, 전원의 안정화가 행해짐으로써 스위칭 노이즈의 저감이 행해져, 발열이 억제된다고 생각하고 있었다. 그러나, 이러한 전원의 안정화만으로는, 집적 회로의 발열의 저감이 충분히 행해지지 않는다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 기판상에 집적 회로(반도체 소자)를 실장하여 이루어지는 반도체 장치에 있어서, 집적 회로에 있어서의 발열의 억제를 행하는 것을 목적으로 하고 있다.
상기한 과제를 해결하기 위해서, 본 발명은 반도체 소자를 기판상에 실장하여 이루어지는 반도체 장치에 있어서, 상기 반도체 소자는, 복수의 출력 셀과, 상기 복수의 모든 출력 셀의 각 구성 요소마다 전력을 공급하는 전원 배선을 구비하고 있고, 상기 기판은, 바이패스 배선을 구비하고 있고, 상기 바이패스 배선은, 상기 전원 배선 중 적어도 1개에 대하여, 상기 전원 배선에 접속되는 거의 모든 출력 셀의 구성 요소마다 접속 단자를 갖고 있는 것을 특징으로 하고 있다.
상기한 구성에 의하면, 상기 바이패스 배선은, 반도체 소자를 실장하는 기판상에 형성되기 때문에, 반도체 소자에 형성되는 전원 배선에 비해, 대폭으로 저저항화를 도모할 수 있다. 그리고, 상기 바이패스 배선이, 상기 전원 배선에 대하여, 상기 전원 배선에 접속되는 모든 출력 셀의 구성 요소마다 접속 단자를 갖고 있음으로써, 출력 셀의 구성 요소가 동작함으로써 흐르는 전류의 대부분은, 바이패스 배선에 의해 전원으로부터 공급된다. 따라서, 종래, 반도체 소자에 형성되는 전원 배선에 있어서 발생하고 있었던 발열을 효과적으로 억제할 수 있다. 또한, 바이패스 배선은 반도체 소자상의 배선보다도 폭이 넓고 표면적이 크기 때문에, 방열도 효율적으로 행해진다.
본 발명은 반도체 소자를 기판상에 실장하여 이루어지는 반도체 장치에 있어서, 상기 반도체 소자는, 복수의 출력 셀과, 상기 복수의 모든 출력 셀의 각 구성 요소마다 전력을 공급하는 전원 배선을 구비하고 있고, 상기 기판은, 바이패스 배선을 구비하고 있고, 상기 바이패스 배선은, 상기 전원 배선 중 적어도 1개에 대하여, 상기 전원 배선에 접속되는 거의 모든 출력 셀의 구성 요소마다 접속 단자를 갖고 있다.
그로 인해, 출력 셀의 구성 요소가 동작함으로써 흐르는 전류의 대부분은, 저저항의 바이패스 배선에 의해 전원으로부터 공급되고, 종래, 반도체 소자에 형성되는 전원 배선에 있어서 발생하고 있었던 발열을 효과적으로 억제할 수 있다고 하는 효과를 발휘한다.
또한, 바이패스 배선은 반도체 소자상의 배선보다도 폭이 넓고 표면적이 크기 때문에, 방열도 효율적으로 행해진다.
도 1은 본 발명의 일 실시 형태를 나타내는 것이며, 액정 드라이버의 개략적인 레이아웃을 나타내는 도면이다.
도 2는 필름 패키지에 상기 액정 드라이버를 실장한 형상을 나타내는 평면도이다.
도 3은 상기 액정 드라이버에 있어서의 전원 배선의 배선 저항을 고려한 회로도이다.
도 4는 일반적인 레일 투 레일(rail-to-rail)의 연산 증폭기 회로를 나타내는 회로도이다.
도 5는 종래의 액정 드라이버의 개략적인 레이아웃을 나타내는 도면이다.
도 6은 필름 패키지에 종래의 액정 드라이버를 실장한 형상을 나타내는 평면도이다.
도 7은 바이패스 배선을 구비한 종래의 액정 드라이버의 개략적인 레이아웃을 나타내는 도면이다.
도 8은 필름 패키지에 바이패스 배선을 구비한 종래의 액정 드라이버를 실장한 형상을 나타내는 평면도이다.
본 발명의 일 실시 형태에 대해서 도 1 내지 도 4에 기초하여 상세하게 설명하면 이하와 같다. 본 발명은 이하에 한정되는 것은 아니다. 또한, 본 실시 형태에 사용하는 각 공정의 조건 등은, 통상의 반도체 장치의 실장 공정에서 사용되고 있는 조건과 마찬가지이며, 특별한 경우를 제외하고 그 상세한 설명은 생략한다.
도 1에, 본 실시 형태에 따른 액정 드라이버(여기서는, 소스 드라이버)의 레이아웃의 개략도를 나타낸다. 도 1은, 액정 드라이버인 집적 회로에 있어서의 출력 셀의 배치와 전원 배선의 배치를 나타내는 도면이다.
액정 드라이버에는, 액정의 소스 라인을 구동하기 위한 출력 셀(101)이 다수 배치되어 있다. 또한, 각 출력 셀(101)은, 구성 요소로서, 예를 들어 래치 회로(102), 레벨 시프터(103), DAC 회로(104), 연산 증폭기(105), 패드(106)를 갖고 있다.
출력 셀(101)의 각 구성 요소에는 전원을 공급할 필요가 있어, 전원 패드(108)가 집적 회로의 주변에 배치되어 있고, 출력 셀(101)로부터 전원 패드(108)까지의 배선이 리드되어 있다. 도 1에서는 전원 패드(108)를 2개 설치하여, 전원 패드(108)와 연산 증폭기(105)를 배선(109a)을 통해 접속하고 있다. 마찬가지로, 배선(109b)을 통해 전원 패드(108)와 DAC 회로(104)를 접속하고, 배선(109c)을 통해 전원 패드(108)와 레벨 시프터(103)를 각각 접속하고 있다. 래치 회로(102)의 전원은 전원 패드(108)와는 다르므로 생략한다. 이와 같이 각 구성 요소가 별도의 배선을 통해 전원 공급을 받는다. 배선(109a 내지 c)은, 액정 드라이버인 집적 회로, 즉 반도체 소자 내에 있어서 형성된 배선이다. 이상의 구성은, 도 5에 나타내는 종래의 액정 드라이버와 같다.
도 2는, 필름 패키지에 액정 드라이버를 실장한 형상을 나타낸다. 도 2에 나타내는 액정 드라이버는, 필름 패키지 기재(110)상에 액정 드라이버(113)를 탑재한 것이다. 필름 패키지 기재(110)의 한쪽의 긴 변을 따라 출력 단자(111)가 형성되어 있고, 다른 쪽의 긴 변을 따라 입력 단자(112)가 형성되어 있다. 또한, 입력 단자(112)에 포함되는 패키지의 전원 단자와, 액정 드라이버(113)에 있어서의 전원 패드(108)는, 배선(114)을 통해 접속되어 있다. 도 2에 있어서, 그 밖의 입력 배선 및 출력 배선은 생략하고 있다.
또한, 도 2의 구성에서는, 바이패스 배선(201)이 필름 패키지 기재(110)상의 배선으로서 추가되어 있다. 범프(203)는, 필름 패키지 기재(110)에 형성된 바이패스 배선(201)과, 액정 드라이버(113)에 형성된 배선(109)을 전기적으로 접속하기 위한 범프이다. 여기에서는, 연산 증폭기(105)용의 전원 배선(109a)에 대하여 설치된 바이패스 배선(201)을 예시하고 있다. 바이패스 배선(201)은, 입력 단자(112)에 있어서, 전원 배선(114)과 같은 전원 입력 단자에 접속된다.
본 실시 형태에 있어서의 구성에서는, 범프(203)는, 모든 출력 셀마다 설치되어 있다. 즉, 액정 드라이버(113)가 n단의 출력 셀을 갖는 경우, 범프(203)도 n개 형성된다. 바꿔 말하면, 바이패스 배선(201)은, 전원 배선(109a)에 접속되는 모든 출력 셀의 연산 증폭기(105)마다 범프(203)를 갖고, 전원 배선(109a)과 접속되어 있다. 이에 의해, 각 출력 버퍼의 전원을 바이패스 배선(201)과 접속한다. 단, 본 발명에 있어서는, 바이패스 배선은, 반드시 모든 출력 셀의 구성 요소마다 접속될 필요는 없고, 일부이면 범프를 갖지 않는 출력 셀일 수도 있다(바이패스 배선이 거의 모든 출력 셀의 구성 요소마다 접속된 것이어도 됨).
도 3은, 도 1, 2에 있어서의 전원 배선의 배선 저항을 고려한 도면이다. 연산 증폭기(102)가 동작함으로써 흐르는 전류 I의 대부분은, 바이패스 배선(201)에 의해 전원으로부터 공급된다. 이것은, 패키지상에 형성되는 바이패스 배선(201)은, 반도체 소자인 액정 드라이버(113) 내에 형성되는 배선(109a)보다도 저저항이기 때문이다. 구체예로서, 바이패스 배선(201)은, 배선(109a)의 저항값의 1/10보다 작은 저항값이 되도록 구성할 수도 있어, 바이패스 배선(201)에 있어서의 발열은 적다. 또한, 바이패스 배선(201)은 집적 회로상의 배선보다도 폭이 넓고 표면적이 크기 때문에, 방열도 효율적으로 행해진다.
본 실시 형태에서는, 상기 바이패스 배선에 의한 열 대책을, 연산 증폭기의 전원 배선에만 행하고 있지만, 액정 드라이버상의 모든 전원 배선에 실시하는 것도 가능하다. 그러나, 도 2에 나타낸 바와 같이, 거의 모든 출력 셀에 범프를 형성할 필요가 있어, 범프 형성에 의한 칩 크기의 증대가 어느 정도 발생한다. 이로 인해, 특히 스위칭의 전류가 많은 전원 배선을 선택해서 행해야 한다. 액정 드라이버의 경우, 출력의 연산 증폭기의 버퍼 회로에 행하는 것이 유효하다. 또한, 연산 증폭기의 경우, 최종단의 출력 버퍼의 전원 배선에만 실시하는 것도 가능하다.
도 4에, 일반적인 레일 투 레일의 연산 증폭기 회로를 나타낸다. 또한, 도 4에 있어서의 연산 증폭기 회로는, 액정 드라이버에 있어서 일반적으로 사용되는 주지의 구성이기 때문에, 그의 전체에 관한 상세한 설명은 생략한다.
액정 드라이버의 경우, 상술한 바와 같이 출력 셀이 가늘고 길기 때문에, 연산 증폭기의 회로를 트랜지스터 크기의 큰 트랜지스터(Q1)와 트랜지스터(Q2)로 나누어, 2단으로 구성하는 경우가 많다. 이 경우, 연산 증폭기의 전원(ＶＤＤ)을 출력단의 트랜지스터(Q1 및 Q2)에 접속되는 전원(ＶＤＤ2)과, 그 밖의 전원(ＶＤＤ1)으로 나누게 된다. 이러한 분할이 행해진 경우, 상술한 바이패스 배선에 의한 열 대책을, 액정 패널의 부하를 구동하는 전원(ＶＤＤ2)에 실시함으로써 효과가 크다.
또한, 본 실시 형태에 있어서의 열 대책을 행한 디바이스의 측정 결과예를 하기 표 1에 나타내었다. 또한, 이하의 결과에 있어서, 디바이스 A, B는 열 대책의 실시를 행하고 있지 않은 경우의 디바이스(비교예), 디바이스 C는 열 대책의 실시를 행한 디바이스이다. 또한, 디바이스 A 내지 C의 크기비는, 디바이스 A의 칩 크기를 100으로 한 경우, 디바이스 B의 칩 크기가 53, 디바이스 C의 칩 크기가 46이다. 측정 결과를 얻는데 있어서는, 액정 드라이버에 있어서, 가장 발열이 발생하기 쉬운 표시 패턴을 표시하는 경우의 구동을 행하게 하고, 또한 방열 대책을 행하지 않은 경우에 도달한 포화 온도를 구하고 있다.
Figure 112012023965710-pct00001
상기 표 1에 나타낸 바와 같이, 디바이스 A의 발열은 190℃인 것에 비해서, 디바이스 A와 동등한 기능의 디바이스 B에서는 240℃가 되었다. 여기서, 디바이스 B는, 디바이스 A와 동등한 기능이지만, 배선의 미세화 등에 의해 칩 크기를 축소한 것이다. 그로 인해, 디바이스 B에서는, 미세화된 배선에서 저항이 증가하고, 발열량이 증가하고 있다.
또한, 디바이스 C는, 디바이스 A, B와 동등한 기능이지만, 배선의 미세화 등에 의해 칩 크기를 디바이스 B보다도 더 축소한 것이다. 디바이스 C에 있어서, 본 실시 형태의 열 대책을 행하지 않으면, 디바이스 B 이상의 온도가 되는 것이 예상되지만, 본 실시 형태의 열 대책을 행함으로써 발열이 억제되어, 디바이스 온도의 측정 결과는 190℃이었다.
본 발명은 상술한 각 실시 형태에 한정되는 것은 아니며, 청구항에 나타낸 범위에서 다양한 변경이 가능하고, 다른 실시 형태에서 각각 개시된 기술적 수단을 적절히 조합해서 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.
본 발명은 반도체 장치에 있어서 발열을 억제할 수 있고, 예를 들어 액정 표시 장치 등의 박형 표시 장치의 구동 회로에 이용할 수 있다.
101: 출력 셀
102: 래치 회로
103: 레벨 시프터(출력 셀의 구성 요소)
104: DAC 회로(출력 셀의 구성 요소)
105: 연산 증폭기(출력 셀의 구성 요소)
106: 패드
108: 전원 패드
109a 내지 109c: 전원 배선
110: 필름 패키지 기재
113: 액정 드라이버(반도체 소자)
201: 바이패스 배선
203: 범프(접속 단자)

Claims (9)

  1. 반도체 소자를 기판상에 실장하여 이루어지는 반도체 장치로서,
    상기 반도체 소자는 복수의 출력 셀과, 상기 복수의 모든 출력 셀의 각 구성 요소마다 전력을 공급하는 전원 배선을 구비하고 있고,
    상기 기판은 바이패스 배선을 구비하고 있고,
    상기 바이패스 배선은 상기 전원 배선 중 적어도 1개에 대하여, 상기 전원 배선에 접속되는 모든 출력 셀의 구성 요소마다 접속 단자를 갖고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 출력 셀은 출력 버퍼를 구비하고 있고,
    상기 접속 단자는 상기 출력 버퍼의 전원에 연결되는 전원 배선에 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 출력 버퍼는 연산 증폭기인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 접속 단자는 상기 연산 증폭기의 최종 출력단의 전원 배선에 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 소자는 표시 장치의 구동용 집적 회로인 것을 특징으로 하는 반도체 장치.
  6. 반도체 소자를 기판상에 실장하여 이루어지는 반도체 장치의 전력 공급 방법으로서,
    상기 반도체 소자는 복수의 출력 셀과, 상기 복수의 모든 출력 셀의 각 구성 요소마다 전력을 공급하는 전원 배선을 구비하고 있고,
    상기 기판은 바이패스 배선을 구비하고 있고,
    상기 바이패스 배선을 상기 전원 배선 중 적어도 1개에 대하여, 상기 전원 배선에 접속되는 모든 출력 셀의 구성 요소마다 접속하는 접속 단자에 의해, 바이패스 배선을 통하여 상기 각 구성 요소에 전력을 공급하는 것을 특징으로 하는 반도체 장치로의 전력 공급 방법.
  7. 제6항에 있어서,
    상기 출력 셀은 출력 버퍼를 구비하고 있고,
    상기 접속 단자는 상기 출력 버퍼의 전원에 연결되는 전원 배선에 배치되는 것을 특징으로 하는 반도체 장치로의 전력 공급 방법.
  8. 제7항에 있어서, 상기 출력 버퍼는 연산 증폭기인 것을 특징으로 하는 반도체 장치로의 전력 공급 방법.
  9. 제8항에 있어서, 상기 접속 단자는 상기 연산 증폭기의 최종 출력단의 전원 배선에 배치되는 것을 특징으로 하는 반도체 장치로의 전력 공급 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9118324B2 (en) * 2008-06-16 2015-08-25 Silicon Works Co., Ltd. Driver IC chip and pad layout method thereof
JP5405283B2 (ja) * 2009-12-10 2014-02-05 シャープ株式会社 半導体装置およびその電力供給方法
US9385714B2 (en) * 2013-09-30 2016-07-05 Skyworks Solutions, Inc. Self-leveling logic receiver
US9711536B2 (en) 2014-03-07 2017-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010090758A (ko) * 2000-04-07 2001-10-19 마찌다 가쯔히꼬 반도체장치 및 이를 사용하는 액정모듈
KR20070064896A (ko) * 2005-12-19 2007-06-22 삼성전자주식회사 반도체 칩, 필름 기판 및 이를 이용한 반도체 칩 패키지
KR20070119530A (ko) * 2006-06-14 2007-12-20 샤프 가부시키가이샤 Ｉｃ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3293135B2 (ja) 1990-04-24 2002-06-17 セイコーエプソン株式会社 回路セル・アレイを備えた半導体装置
JP3235615B2 (ja) * 1990-04-24 2001-12-04 セイコーエプソン株式会社 半導体チップの実装体とそれを用いた表示装置
US6759732B1 (en) 1990-04-24 2004-07-06 Seiko Epson Corporation Semiconductor device with circuit cell array and arrangement on a semiconductor chip
JP2000250425A (ja) * 1999-02-25 2000-09-14 Fujitsu Ltd ドライバｉｃ実装モジュール
JP3757840B2 (ja) * 2000-11-30 2006-03-22 セイコーエプソン株式会社 半導体チップ実装基板、電気光学装置、液晶装置、エレクトロルミネッセンス装置及び電子機器
JP4252518B2 (ja) * 2004-09-07 2009-04-08 シャープ株式会社 半導体装置
JP2007139912A (ja) * 2005-11-15 2007-06-07 Sharp Corp 駆動素子実装表示装置
JP5168872B2 (ja) * 2006-10-06 2013-03-27 富士電機株式会社 半導体集積回路
JP5190913B2 (ja) * 2007-01-15 2013-04-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4472737B2 (ja) 2007-08-31 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置、半導体素子及び基板
JP5657264B2 (ja) * 2010-03-31 2015-01-21 ラピスセミコンダクタ株式会社 半導体集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010090758A (ko) * 2000-04-07 2001-10-19 마찌다 가쯔히꼬 반도체장치 및 이를 사용하는 액정모듈
KR20070064896A (ko) * 2005-12-19 2007-06-22 삼성전자주식회사 반도체 칩, 필름 기판 및 이를 이용한 반도체 칩 패키지
KR20070119530A (ko) * 2006-06-14 2007-12-20 샤프 가부시키가이샤 Ｉｃ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치

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