JPH0622270B2

JPH0622270B2 - 半導体集積回路装置

Info

Publication number: JPH0622270B2
Application number: JP59173244A
Authority: JP
Inventors: 勲志水; 康夫永井; 正利木村; 憲二金子
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-08-22
Filing date: 1984-08-22
Publication date: 1994-03-23
Anticipated expiration: 2009-03-23
Also published as: JPS6151866A

Description

【発明の詳細な説明】〔技術分野〕本発明は、高速性が要求される信号処理回路と高耐圧性
が要求される信号処理回路とを同一チップ内に具備する
半導体集積回路装置に関するものである。

〔背景技術〕

半導体集積回路装置（以下ＩＣともいう）が多種多様な
技術分野に利用されるようになったが、これに伴い、Ｉ
Ｃの多機能化の要求は強まる一方である。

例えば、本発明者等は、近年特に着目されているディス
プレイ装置である螢光表示装置（Vacu-um Fluorescent
Display, 以下その頭文字をとってＶＦＤともいう）に
用いられるアノードやグリッドの駆動回路をＩＣ化（ワ
ンチップ化）する要求にせまられた。ＶＦＤについて
は、電子通信学会誌、１９８２年７月号（Vol 65,No.
7）７０８項から７４７項に詳しく記載されているが、
最近は、表示容量，表示密度が飛躍的に大きなグラフィ
ック螢光表示パネル等の製品化のニーズが高まってい
る。この動向にかんがみて本発明者は大容量かつ高輝度
のドットマトリックス表示螢光表示管を開発すべく検討
を重ねたが、その結果以下に述べる事項が明らかとなっ
た。

螢光表示管の高輝度化を達成するためには、カソードか
ら発生する電子を急激に加速し、螢光体に高速で衝突さ
せる必要があるがこのためには、アノード・グリッドに
例えば１５０〜２５０Ｖもの高電圧を印加しなければな
らずアノード及び駆動回路（ドライバー）に相当の高耐
圧機能が必要であることがわかった。

また大容量の螢光表示管の表示機能を向上させるために
は、螢光体マトリックスを高速で走査（駆動）する必要
があり、そのためには、アノード及びグリッド駆動装置
においてデータが入力されてから駆動出力が得られるま
での時間を極めて短くする必要があり、このためには、
駆動回路においてデータ転送等を実行するロジック回路
を非常に高速動作させる必要があることがわかった。

高速化のためにロジック素子は、その寄生容量低減のた
めその素子サイズは小さくなる一方で、高耐圧機能を有
する素子のサイズは耐圧に耐える構造にするため必然的
に大きくなり、これらの素子サイズの著るしく異なる素
子をいかに配置するかは、チップ面積を可能な限り小さ
くしなければならないというＩＣの基本的機能を満足さ
せるうえで非常に重要なポイントとなる。

また電源配線の配置法や高耐圧回路と高速ロジック回路
との相互の影響をいかにおさえるかといった事項も、Ｉ
Ｃの特性，信頼性向上の観点から非常に重要な問題であ
る。例えば、本発明者の検討によると、１５０〜２５０
Ｖもの高電圧電源配線をチップ周辺部に配置すると、そ
の配線の電位の影響によって、例えばチップ周辺部でＩ
Ｃ内に侵入した水の電気分解がすすみ、このため発生す
るイオンの影響によってボンディングパッド等の腐食が
促進されることが明らかとなった。

また、高電源配線の電位によって、例えば、層間絶縁膜
等のパッシベーション膜内の分極が生じ、この分極した
イオンの影響で例えば空乏層の広がり制限され耐圧不良
が発生したり、寄生チャネルが発生し、このためにロジ
ック回路等で誤動作が生じる恐れがあることが明らかと
なった。

本発明は、上記した問題点を解決し、超高速，高耐圧と
いう異なる機能をそれぞれ最大限に発揮することを追求
した過程の中で本発明者によってなされたものである。

〔発明の目的〕

本発明の目的は、高速性が要求される信号処理回路と高
耐圧性が要求される出力回路とを具備する半導体集積回
路装置の高信頼度化，高集積化を可能にする技術を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面より明らかになるであろ
う。

〔発明の概要〕

本発明の代表的なものの概要を簡単に説明すると以下の
通りである。

高速ロジック回路をチップ中央部に配置し、そのまわり
に高耐圧素子を含む高耐圧ドライバーを配置する。さら
に高速ロジック回路のグランド配線ＧＮＤ１と高耐圧ド
ライバーのグランド配線ＧＮＤ２とを別個に設け、中央
に形成された高速ロジック回路をとり囲むように、高速
ロジック用グランド配線ＧＮＤを配置する。一方、前記
グランド配線ＧＮＤ１をとり囲むようにロジック回路用
電源配線（低電圧電源配線）Ｖ_CC1 を配置し、さらにそ
の外側に高耐圧ドライバー用高電位配線（高電源配線）
Ｖ_CC2 を設ける。以上のような配線配置を採用すること
により、高耐圧ドライバーが形成されたチップ周辺か
ら、高速ロジックの形成されたチップ中央に向う方向の
電位勾配を小さく（ゆるやかに）し、１５０〜２５０Ｖ
もの高電源配線の電位による影響が高速ロジック回路に
およぶのを防止する。

また、高電源配線Ｖ_CC2 のさらに外側（周囲）に、配線
Ｖ_CC2 をとり囲むように高耐圧ドライバー用グランド配
線ＧＮＤ２を配置し、水の浸入等による悪影響を受けや
すいチップ周辺に、高電源配線の電位の影響がおよぶの
を防止する。

さらに上述した手法を応用し、高速ロジック回路と高耐
圧ドライバーの近接部分において、デッドスペースを設
けることを極力防止し高集積化を図る。

さらに、高電源配線Ｖ_CC2 の影響による耐圧不良の発生
や寄生チャネル発生を防止するためにチャネルストッパ
ー等を設けるといったデバイスの工夫をほどこす。

上記したような構成により、前記目的を達成することが
できる。

〔実施例〕

まず、説明の便宜上、本発明の対象の一例である螢光表
示装置の全体構成およびアノード（又はグリッド）駆動
用ＩＣの回路構成につき簡単に説明し、この後レイアウ
トやデバイス構造上の新規な特徴について説明する。

第２図は、本発明の対象の一例である螢光表示装置の全
体構成を示す図である。中央部に３２０×２４０の螢光
体よりなる螢光体ドットマトリックス７が配置されその
周囲には、アノードドライバー１，２，グリッドドライ
バー３，４が配置されている。アノードドライバー１，
２，グリッドドライバー３，４は、第１図からわかるよ
うに、それぞれアノードドライブ用ＩＣ８，およびグリ
ッドドライブ用ＩＣ９から構成されている。それぞれの
ＩＣは、特に限定されるものではないが、例えば３２の
駆動出力ピンを有し、３２本のグリッド電極、あるいは
アノード電極を駆動することができるようになってい
る。それぞれのＩＣは、例えばコンピュータ５およびコ
ントロールサーキット６によって制御されグリッドドラ
イバーには、コントロールサーキット６から送信される
入力データＤ_INが、それぞれラインＬ_１，Ｌ_２を介して
入力され、この入力データにもとづきグリット電極Ｇ_１
〜Ｇ₃₂₀を、例えば図面において上から下へ順次駆動
（走査）し、この動作をくり返す。一番上のグリッド電
極から一番下のグリッド電極までを１回走査するのに要
する時間は例えば0.017秒（１／６０秒）である。

一方アノード電極ドライブ用ＩＣ８には、ラインＬ_５，
Ｌ_６を介して入力データＤ_INがＩＣ内部のシフトレジス
タ（第３図に記載する）によって転送され、アノードド
ライブ用ＩＣのシフトレジスタ全部に情報が転送された
時点で、コントロールサーキット６からラインＬ_３，Ｌ
_４を介して、ラッチ信号が発せられシフトレジスタの情
報をラッチ回路によって一時保持し、この情報にもとづ
いて、高耐圧ドライバーを駆動して、グリッド電極３２
０本を並列出力でもって、同時に駆動する。このように
して正電圧が印加されたアノード電極A_nと正電圧が印加
されたグリッド電極 G_nの交点に位置するドット（螢光
体）が発光する。

ここで簡単に螢光表示管の発光動作について説明する。
カソード電極に規定の電圧を印加するとカソードは、約
６５０℃に加熱され電子を放出する。グリッドはカソー
ドとアノードの間にありカソードから放出された電子の
移動を制御する。すなわちグリッドに正電圧を印加する
とカソードから放出された電子をアノードに均一に加速
拡散せしめ、負電圧が印加された場合は、電子がアノー
ド側に移動することを遮断する。グリッドおよびアノー
ド（螢光体）の双方に正電圧が印加された時のみアノー
ドから発生した電子は、アノードに到達し、螢光体を刺
激発光せしめるのである。

以上簡単に本発明に係る螢光表示装置の全体について説
明した。

次に、アノードドライブ用ＩＣ８，（グリッドドライブ
用ＩＣ９）の具体的回路構成について説明する。第３図
は、アノード（又はグリッド）ドライブ用ＩＣ８の全体
回路構成を示す。

図中、数字を囲んだ丸は外部接続端子を示し、第２図の
ラインＬ_５，Ｌ_６に接続されるデータ入力端子（ＤＡＴ
ＡＩＮ），シフトレジスタ用のクロックを入力するク
ロック入力端子（ＣＬＯＣＫ），ラッチ信号入力端子
（ＬＡＴＣＨ），電源端子（Ｖ_CC1 ，Ｖ_CC2 ，ＧＮＤ
１，ＧＮＤ２）出力端子（ＯＵＴＰＵＴ），データ出力
端子（ＤＡＴＡＯＵＴ）などが設けられている。デー
タ入力端子には、ダイオードＤ_１，トランジスタＱ_２，
Ｑ_３，Ｑ_４，抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４などからなる
入力信号のレベル変換回路１０が設けられており、ＴＴ
Ｌ（トランジスタ・トランジスタ・ロジック）レベルの
入力信号をシフトレジスタの動作レベルに変換する。ク
ロック入力端子，ラッチ信号入力端子にもレベル変換回
路１０と同様の回路構成のレベル変換回路が接続されて
いる。

第３図中Ｄ_１〜Ｄ₃₂は、コンプリメンタリーショットキ
ートランジスタロジック(Complementary Schotttoky Tr
ansistor Logic，以下その頭文字をとってＣＳＴＬとい
う。）よりなるＤ型フリップフロップ回路であり、デー
タ入力端子から入力されるデータを高速転送する高速シ
フトレジスタを構成する。

ＤＬ_１〜ＤＬ₃₂は同じくＣＳＴＬよりなる、Ｄ型フリッ
プ回路であり、シフトレジスを構成するフリップフロッ
プ回路Ｄ_１〜Ｄ₃₂の出力をラッチ信号の供給タイミン
グで並列にラッチするラッチ回路を構成する。

Ａ_１〜Ａ₃₂は５番端子に供給される、例えば１５０〜２
５０Ｖの電源Ｖ_CC2 で動作する高耐圧素子を具備するア
ノード（あるいはグリッド）ドライブ回路であって、ラ
ッチ回路の出力に基づいて、アノード（グリッド）を駆
動する。

以上説明したように、このＩＣの回路は、ＣＳＴＬを用
いた高速ロジック部と、例えば１５０〜２５０Ｖもの高
電圧電源（Ｖ_CC2 ）によって動作する高耐圧素子を含む
高耐圧ドライバー部とに大別できる。

ＣＳＴＬは、第４図にその基本的回路構成を示すように
ショットキークランプ構造の順方向動作する２つのＮＰ
ＮトランジスタＱ_B，Ｑ_Cとベースが一定電圧にバイアス
された非飽和のＰＮＰ負荷トランジスタＱAよりなるロ
ジック回路である。また第３図からわかるようにシフト
レジスタを構成するフリップフロップおよびラッチ回路
は、スタック構成となっており低消費電力化が図られて
いる。

次に高耐圧素子を含む高耐圧ドライバーＡ_１〜Ａ₃₂の具
体的回路構成の一例を第５図を用いて説明する。同図に
示す如く、この回路はトランジスタＱ₁₀₁〜Ｑ₁₀₆よりな
り、トランジスタＱ₁₀₁Ｑ₁₀₂，Ｑ₁₀₃，Ｑ₁₀₆が高耐圧ト
ランジスタである。

以上、螢光表示装置の全体構成およびアノード（又はグ
リッド）駆動用ＩＣの全体回路構成につき説明した。

次に本発明の重要なポイントである、アノード（グリッ
ド）駆動用ＩＣにおけるレイアウト技術の新規な特徴に
つき説明する。

第１図は、アノード（グリッド）駆動用ＩＣのレイアウ
トの平面図を示す。

同図に示される如く、高速ロジック回路となるＣＳＴＬ
をチップ１中央付近に配置し、そのＣＳＴＬをとりかこ
むように低耐圧素子がたとえば２点鎖線で囲まれた領域
２に配置される。さらにその低耐圧素子形成領域をとり
囲むようにしてチップ周縁のたとえば一点鎖線でかこま
れた領域３に高耐圧素子が形成される。低耐圧素子領域
２は、入力信号のレベル変換回路１０等のレベル変換回
路及び高耐圧ドライバＡ_１，Ａ_２，…，Ａ₃₂内に含まれ
る低耐圧トランジスタＱ₁₀₄，Ｑ₁₀₅等が形成される。高
耐圧素子形成領域３には高耐圧ドライバＡ_１，Ａ_２，
…，Ａ₃₂のたとえば高耐圧トランジスタＱ₁₀₁，Ｑ₁₀₂，
Ｑ₁₀₃，Ｑ₁₀₆等が形成される。

上記の様に素子を配置する理由は高速化されたロジック
回路であるＣＳＴＬは素子サイズが極めて小さく集積度
が高くできるが、高耐圧機能を有する素子の素子サイズ
は後述するように大きいため集積度が高くできないた
め、チップ中心の小さな領域に微細な素子を形成し、そ
のまわりの広い領域に素子サイズの大きな素子を形成す
る方が、高耐圧素子のレイアウトの自由度が大きいため
である。また、ＣＳＴＬは常に動作しているものの第３
図に示すようにスタック構成となっており、その消費電
力が低くおさえられることからその発熱量は少ない。し
かし、高耐圧素子の含まれる高耐圧ドライバは、常に動
作しているわけでないが、その発熱量は大きい、すなわ
ち、チップ周囲に発熱量の大きいものを配置し、放熱効
果を高めようというものである。

次に、配線関係について説明する。同図において注目す
べきは、高速ロジック用グランド配線ＧＮＤ１と高耐圧
ドライバ用グランド配線ＧＮＤ２とを個別に設け、中央
に形成された高速ロジック回路ＣＳＴＬをとり囲むよう
にロジック回路用グランド配線ＧＮＤ１を配置する。一
方、高耐圧ドライバ用グランド配線ＧＮＤ２はチップ周
辺に配置する。

高速ロジック用グランド配線ＧＮＤ１は第３図示される
配線ｌ₁₂であり、高耐圧ドライバ用グランド配線ＧＮＤ
２は第３図に示される配線ｌ₂₂である。

このようにロジック用グランド配線ＧＮＤ１と高耐圧ド
ライバ用グランド配線ＧＮＤ２を個別に設けたことによ
り、高耐圧ドライバ用グランド配線に流れる電流の影響
をロジック部が受けることがなくなり、高信頼化が図れ
る。

また、高速ロジック回路ＣＳＴＬは高速ロジック用グラ
ンド配線ＧＮＤ１により電気的にシールドされ、高耐圧
部の電気的影響を少なくしている。さらに、高速ロジッ
ク用グランド配線ＧＮＤ１は、低耐圧素子形成領域の一
部と高耐圧素子形成領域の間に分枝４を持ち、上記領域
間の電気的影響をなくしている。

一方、電源供給配線も、ロジック回路用電源配線Ｖ_CC1
およびＶ_CC1 ′と高耐圧ドライバ用高電位配線Ｖ_CC2 と
にわけられて設けられる。Ｖ_CC1 は第３図における入力
バッファ１０等の電源配線でありＶ_CC1 ′は、シフトレ
ジスタやラッチ回路を構成するＣＳＴＬ用の電源配線で
ある。ロジック回路用電源配線Ｖ_CC1 は高速ロジック用
グランド配線ＧＮＤ１及び低耐圧素子形成領域２を取り
囲むように配置され、その外側に高耐圧ドライバ用高電
位配線Ｖ_CC2 が配置される。

第３図に示される配線ｌ_３，ｌ₁₅はロジック回路用電源
配線でありＶ_CC1 より供給される。配線ｌ₁₈が高耐圧ド
ライバ用高電位配線Ｖ_CC2 を表わす。

以上のような電源およびグランド配線位置をとることに
より、１５０〜２５０Ｖもの高電位が印加される高耐圧
ドライバ用電位配線Ｖ_CC2 の電気的影響が、低耐圧素
子、高速ロジック回路ＣＳＴＬにおよぶことを防ぐこと
ができる。すなわち、チップ周縁の高耐圧素子が形成さ
れる領域３から高速ロジック回路ＣＳＴＬが形成される
チップ中心方向の電位勾配（傾度）を見た場合、１５０
〜２５０Ｖもの電位がロジック回路用電源配線Ｖ_CC1 の
電位５Ｖまで低下し、高速ロジック用グランド配線ＧＮ
Ｄ１で接地電位となる。このため、高速ロジック回路に
は１５０〜２５０Ｖもの高電位配線Ｖ_CC2 の電気的影響
がおよばず、高速ロジック回路の誤動作を防ぎ高信頼化
することができる。

さらに、高電源配線Ｖ_CC2 の外側に高耐圧ドライバ用グ
ランド配線ＧＮＤ２を配置し、水の浸入等による悪影響
を防止する。すなわち第１図に示すように高電源配線Ｖ
_CC2はできるだけチップ周辺から内側に形成し、チップ
周辺に高耐圧ドライバ用グランド配線ＧＮＤ２を形成す
る。一方、高耐圧ドライバＡ_１，Ａ_２，…，Ａ₃₂からの
出力端子ＯＵＴＰＵＴ１，…，３２は極力ドライバ用グ
ランド配線ＧＮＤ２に近接して設け、出力端子ＯＵＴＰ
ＵＴ１，…，３２に高電位がおよばないようにする。以
上の配置法により、チップ周辺から水が侵入してきても
極端な電流によるイオン化を防止し出力端子ＯＵＴＰＵ
Ｔ１，…，３２の腐食を防止する。

また、回路上の要求から高耐圧ドライバ用グランド配線
ＧＮＤ２は図示の如く２箇所から端子を取り、みかけ上
の抵抗を低くおさえている。さらに、高電位配線Ｖ_CC2
も２箇所から取っている。理想的には、高電位配線Ｖ
_CC2 の端子は高耐圧ドライバ用グランド配線ＧＮＤ２の
端子側（図面ではチップ右辺）からでなく、チップ左辺
側からとり高耐圧ドライバＡ_１，…，Ａ₃₂に印加される
相対的な電位を同じにすることが望ましい。本実施例に
おいては端子位置が実装性の制約より決定されるため、
上記の様に配置した。

電源配線（Ｖ_CC1 ，Ｖ_CC2 ，ＧＮＤ１，ＧＮＤ２）の製
造上の特徴は、グランド用配線（ＧＮＤ１，ＧＮＤ２）
を第１層配線とし、電源供給用配線（Ｖ_CC1 ，Ｖ_CC2 ）
を配線自由度に大きい第２層配線として形成し、配線長
の短縮化を図っている。各々の高耐圧ドライバヘの電源
供給は後述するごとき、層間絶縁膜に開けたスルーホー
ルを介して行なう。

次に、アノード（又はグリッド）駆動用ＩＣの各々の高
耐圧ドライバの新規なレイアウトを第６図、第７図を用
いて説明する。

第６図は、アノード駆動用ＩＣの高耐圧ドライバＡ_１〜
Ａ₃₂のレイアウトの１っとその配線を示す。但し、各ト
ランジスタの拡散パターンは、後述するため、記載しな
い。また、図中のＱ₁₀₁〜Ｑ₁₀₆の各符号は各トランジス
タの配置関係を相対的に示している。アノード駆動用Ｉ
Ｃの高耐圧ドレイバ回路は第３図に示すごとく構成さ
れ、高耐圧トランジスタ、Ｑ₁₀₁，Ｑ₁₀₂，Ｑ₁₀₃，Ｑ₁₀₆
と、それを入力信号ＩＮにより駆動させる低耐圧トラン
ジスタＱ₁₀₄，Ｑ₁₀₅を具備する。

同図に示される如く、チップ端（ドライバ用グランド配
線ＧＮＤ２側）から高耐圧トランジスタＱ₁₀₂，Ｑ₁₀₁，
Ｑ₁₀₆が順次配置されチップ中心（ロジック用グランド
配線ＧＮＤ１側）に高耐圧トランジスタＱ₁₀₃と低耐圧
トランジスタＱ₁₀₄，Ｑ₁₀₅とが面積を増大させることな
く効率よく配置されている。

このように高耐圧トランジスタの内側に低耐圧トランジ
スタを配置したことにより、デッドスペースをなくすこ
とができチップ面積を最少限におさえることができる。

なお、図中Ｂ，Ｃ，Ｅの各荷号はトランジスタのベー
ス，エレクタ，エミッタの各々の電極を示し、鎖線はコ
ンタクトホールを示し、、×印は第１層配線と第２層配
線の接触部を示し、一点鎖線は各トランジスタを電気的
に分離するアイソレーション（Ｉ_ＳＯ）領域を示す。

さらに、１つの高耐圧ドライバとその隣りのそれとを線
対称となるように、２個の高耐圧ドライバを１つの単位
としてチップレイアウトができ、設計時間の短縮が図れ
るとともに、配線の共用化も１部で可能となる。たとえ
ば第１図、及び同図で示される様にドライバ用グランド
配線ＧＮＤ２より分岐したグランド配線１０がそれにあ
たる。こように、することにより、ブロック間のインピ
ーダンスを等しくすることができる。

第７図はアノード用高耐圧ドライバのレイアウト手法を
適用したグリッド用高耐圧ドライバのレイアウトを示
す。チップ外側に高耐圧トランジスタＱ₂₀₁〜Ｑ₂₀₅が配
置されその内側に低耐圧トランジスタＱ₂₀₆，Ｑ₂₀₇が形
成されている。

次にデバイス構造について、第８図，第９図，第１０図
を用いて説明する。第８図は、第６図Ａ−Ａ′断面図を
示す。第９図及び第１０図は各々高耐圧ＮＰＮトランジ
スタ，高耐圧ＰＮＰトランジスタの平面パターンを示
す。

図中左はチップ周辺、右はチップ中心方向を示す。

同図に示されるときチップ周辺に高耐圧トランジスタＱ
₁₀₁，Ｑ₁₀₂〜Ｑ₁₀₆が、又、チップ中心側に低耐圧トラ
ンジスタＱ₁₀₅及び高速ロジック回路ＣＳＴＬが形成さ
れる。各素子はＰ⁻型基板１００，ｎ^＋型埋込層１０
１，ｎ⁻型半導体層１０２よりなる基体表面に選択的に
不純物を導入して形成される。

同図に示される如き、高耐圧トランジスタＱ₁₀₁，
Ｑ₁₀₂，Ｑ₁₀₆は、半導体層の厚い部分に形成され、低耐
圧トランジスタ，ＣＳＴＬ素子は半導体層の薄い部分に
形成される。

高耐圧トランジスタＱ₁₀₂，Ｑ₁₀₆はグラフトベース構造
のＮＰＮトランジスタで、Ｐ^＋型層１０３，Ｐ型層１０
４よりなるベース領域，ｎ^＋型層１０５よりなるエミッ
タ領域及び半導体層１０２，埋込層１０１，ｎ^＋型層１
０６，１０７よりなるコレクタ領域で構成され、第９図
の平面図で示すごとくパターンを有する。

高耐圧トランジスタＱ₁₀₁はＰＮＰトランジスタで埋込
層１０１，半導体層１０２，ｎ^＋型層１０８よりなるベ
ース領域，Ｐ^＋１０９，Ｐ型層１１０よりなるコレクタ
領域，Ｐ^＋型層１１１Ｐ型層１１２よりなるエミッタ領
域で構成され、第１０図の平面図で示すごとくパターン
を有する。

上記高耐圧トランジスタにおいて注目すべきは、高耐圧
ＮＰＮトランジスタのＰ^＋型層１０４及び高耐圧ＰＮＰ
トランジスタのＰ^＋型層１０９，各アイソレーション
（Ｉ_ＳＯ）層１１３周縁及び表面に低濃度Ｐ⁻型層１１
４を有していることである。この理由は、高電源配線Ｖ
_CC（１５０〜２５０Ｖ）下のＩ_ＳＯ層、高耐圧トランジ
スタ間の配線に１５０〜２５０Ｖの高電位が印加された
状態の配線下のＩ_ＳＯ層Ｐ^＋型層１０４，１０９の表面
から延びる空乏層を延びやすくし、エッジ部の空乏層の
曲率を大きくし、高耐圧化を図る。また、高電位により
層間絶縁膜が分極したとしても、Ｐ⁻型層をもうけるこ
とにより耐圧不良を防ぐことができる。

また、高耐圧ＮＰＮトランジスタのｎ^＋型層１０６，高
耐圧トランジスタのｎ^＋型層１０８表面に低濃度ｎ⁻型
１１５を有していることである。この理由は、高耐圧Ｎ
ＰＮトランジスタのコレクタ領域及び高耐圧ＰＮＰトラ
ンジスタのベース領域に１５０〜２５０Ｖもの高電位が
印加された場合において、各ｎ^＋型層１０６，１０８上
に低電位となる配線、負電荷チャージこぼれにより、半
導体層１０６表面が容易に反転し、空乏層が延びてしま
うため、ｎ⁻型層を設け、反転を防止（寄生チャネルの
発生を防止）して高耐圧化を図っている。第９図，第１
０図に示すごとくｎ^＋型層１０６，ＮＰＮトランジスタ
Ｑ₁₀₂，Ｑ₁₀₆のベース領域を、ｎ⁻型層１０８，ＰＮＰ
トランジスタＱ₁₀₁のコレクタ領域をとりかこむ様に形
成されているため、それ自体でも寄生チャネル防止層の
働きをする。

さらに、ＮＰＮトランジスタＱ₁₀₂，Ｑ₁₀₆のベース領
域，ＰＮＰトランジスタＱ₁₀₁のコレクタ領域の平面パ
ターンは、角部が純角となり、この部分での空乏層の曲
率を大きくする。

以上の様に、高耐圧トランジスタＱ₁₀₁，Ｑ₁₀₂，Ｑ₁₀₆
は半導体層の厚い部に形成され高耐圧化が計られている
とともにＰ⁻型層１１４，Ｐ⁻型層１１５等の高耐圧化
のための種々の工夫が施されている。

一方、低耐圧トランジスタＱ₁₀₅，高速ロジックＣＳＴ
Ｌ素子のＮＰＮトランジスタＱ_Ｂ，Ｑ_Ｃ，ＰＮＰトラン
ジスタＱ_Ａは第８図に示す如く半導体層１０２の薄い部
分に形成され、高集積化されている。

低耐圧トランジスタＱ₁₀₅，ＣＳＴＬ素子のショットキ
ークランプダイオード付ＮＰＮトランジスタＱ_Ｂ，Ｑ_Ｃ
はＰ型層１１６よりなるベース領域，ｎ^＋型層１１７よ
りなるエミッタ領域，ｎ^＋型層１１８，埋込層１０１，
半導体層１０２よりなるコレクタ領域から構成される。

ＣＳＴＬ素子の負荷ＰＮＰトランジスタＱ_Ａは、ｎ^＋型
層１１９，埋込層１０１，半導体層１０２よりなるベー
ス領域Ｐ型層１２０よりなるエミッタ領域，Ｐ型層１２
１よりなるコレクタ領域から構成される。

同図において特徴的なことは、低耐圧トランジスタＱ
₁₀₅，ＣＳＴＬ素子のショットキークランプダイオード
付トランジスタＱ_Ｂ，Ｑ_Ｃのコレクタ領域である半導体
層１０２の不純物濃度がｎ−Well層１２２により実効的
に高められ、その部分の寄生抵抗を低減し、高速化が計
られる。特に、前記した如く高速性が必要とされるＣＳ
ＴＬ素子にあっては、ショットキークランプダイオード
の寄生直列抵抗をｎ−Well層１２２により低減し、超高
速化が計られる。

また、前記の如く、電源配線（Ｖ_CC1 ，Ｖ_CC2 ，ＧＮＤ
１，ＧＮＤ２）を配置し、１５０〜２５０Ｖもの高電位
の影響が高速ロジック回路に及ばないようにする。

以上に説明した様に種々のデバイス上の工夫を施すこと
により、同一チップ上に１５０〜２５０Ｖもの高耐圧素
子と高速ロジック回路用のＣＳＴＬ素子を共存させつ
つ、各素子の要求性能を十分に引きだす、ことができる
とともに、各素子間の影響をなくすことができる。

なお、第１層配線１２２はアルミニウム，第２層配線１
２３は、アルミニウム又はシリコンを含むアルミニウム
より形成される。また、層間絶縁膜１２４，最終保護膜
１２５は、ポリイミド系樹脂よりなる。１２６は表面酸
化膜を示す。

〔発明の効果〕

本発明によれば、下記の理由により効果が得られる。

(1) 素子サイズの微細なＣＳＴＬ素子をチップ中心
に、大きな高耐圧素子をチップ周辺に配置したことによ
り、チップ周辺にデッドスペースなく素子サイズの大き
な高耐圧素子をレイアウトできるため、高集積化が可能
となる。

(2) ロジック用グランド配線ＧＮＤ１と、高耐圧ドラ
イバ用グランド配線ＧＮＤ２を個別に設けたことによ
り、両素子間の電気的影響をなくすことができ、信頼性
が向上する。

(3) ＣＳＴＬ素子形成領域を取り囲むようにロジック
用グランド配線ＧＮＤ１を形成し、その外側に高電位配
線Ｖ_CC2 を形成するとともに、両配線ＧＮＤ１とＶ_CC2
の間に高速ロジック用電源配線Ｖ_CC1 を形成したことに
より、高電位配線により形成される電界を低耐圧素子形
成領域に及ばない様にすることができ、高速ロジック回
路の信頼性が確保できる。

(4) 高電位配線Ｖ_CC2 の外側のチップ周辺に高耐圧ド
ライバ用グランド配線ＧＮＤ２を形成し、このグランド
配線の内側近傍に出力端子ＯＵＴＰＵＴを設けることに
より、出力端子ＯＵＴＰＵＴに高電位配線Ｖ_CC2 からの
電界が及ばないようにすることができるとともに、水な
どがチップ周辺から進入してきても強電界によるイオン
化をさせにくくしているため、出力端子ＯＵＴＰＵＴの
腐食を防止することができ、高信頼化が図れる。

(5) 高耐圧トランジスタ，低耐圧トランジスタを具備
する高耐圧ドライバーのレイアウトにおいて、チップ端
方向に素子サイズの大きな高耐圧トランジスタを、チッ
プ中心方向に高耐圧素子の素子サイズと比べ小さな低耐
圧トランジスタを配置したことにより、低耐圧トランジ
スタのレイアウトをデッドスペースなく所望にレイアウ
トすることが可能となり、高集積化が計られる。

(6) 高耐圧トランジスタの形成領域内の深いｎ^＋型拡
散に低濃度ｎ⁻型層を設けたことにより、素子領域内の
エピタキシャル層上に低電位配線および低電位が印加さ
れることにより発進するたとえばＰ型領域（ベース拡散
又はアイソレーション拡散領域）から伸びる空乏層が深
いｎ^＋で電界集中を生じるのを防ぎ耐圧化を計る。

(7) 高耐圧トランジスタの形成領域内の所望部分に低
濃度Ｐ⁻型層を設けたことにより、その部分での空乏層
の発生を容易にするとともにその曲率を大きくすること
ができ、高耐圧化が計られる。

(8) 低耐圧トランジスタ、ＣＳＴＬ素子のＮＰＮトラ
ンジスタのコレクタ領域及びＣＳＴＬ素子ショットキー
直下低抗領域となる半導体層の不純物濃度を、ｎ−Well
層により高めたことにより、その部分の寄生抵抗を低減
することができ、両素子の高速化が計れる。

(9) チップ周辺の半導体層の膜厚の厚い部分に高耐圧
素子、チップ中心の半導体層の膜厚の薄い部分にＣＳＴ
Ｌ素子を形成したことにより、高耐圧性を必要とする素
子の高耐圧化を図りつつ、高速性を必要とする素子の高
速化・高集積化が達成できることより、同一チップ内に
両素子を共存させることができる。

以上本発明者によりなされた発明を実施例にもとずき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその利用分野である半導体集積回路の製造技術に適用
した場合について説明したが、それに限定されるもので
はない。

本発明は、少なくとも同一チップ上にサイズの異なる素
子及び、同一チップ上に高耐圧素子と高速性を必要とす
る素子を有する条件のものには適用できる。

【図面の簡単な説明】

第１図は本発明の半導体装置の平面図、第２図は本発明の対象の一例である螢光表示装置の全体
構成図、第３図は本発明の対象の一例であるアノード（又はグリ
ッド）ドライブ用ＩＣの全体回路構成図、第４図はＣＳＴＬ素子の基本回路構成図、第５図は本発明の対象の一例であるアノード用高耐圧ド
ライバーの回路構成図、第６図は本発明によるアノード用高耐圧ドライバーの平
面図、第７図は本発明によるグリッド用高耐圧ドライバーの平
面図、第８図は第６図のＡ−Ａ′断面図、第９図は第８図における高耐圧ＮＰＮトランジスタの平
面図、第１０図は第８図における高耐圧ＰＮＰトランジスタの
平面図である。Ｖ_CC1 ……ロジック用電源配線、Ｖ_CC2 ……高耐圧ドラ
イバ高電位電源配線、ＧＮＤ１……ロジック用グランド
配線、ＧＮＤ２……高耐圧ドライバ用グランド配線、Ｏ
ＵＴＰＵＴ１，…，ＯＵＴＰＵＴ32……出力端子、Ｑ
₁₀₁，Ｑ₁₀₂，Ｑ₁₀₃，Ｑ₁₀₆，Ｑ₂₀₁〜Ｑ₂₀₅……高耐圧ト
ランジスタ、Ｑ₁₀₄，Ｑ₁₀₅，Ｑ₂₀₆，Ｑ₂₀₇……高耐圧ト
ランジスタ、Ａ₁〜Ａ₃₂……高耐圧ドライバ、１……チ
ップ、２……低耐圧トランジスタ形成領域、３……高耐
圧トランジスタ形成領域、１００……基板、１０１……
埋込層、１０２……半導体層、１１４……Ｐ⁻型層、１
１５……ｎ⁻型層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者金子憲二東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭51−102581（ＪＰ，Ａ) 特開昭49−29987（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】半導体基板主面に高耐圧部と、低耐圧部と
を有し、前記半導体基板主面中心に低耐部を、前記半導
体基板主面周縁に高耐圧部を具備してなる半導体集積回
路装置であって前記低耐圧部を囲むような第１の接地配
線と、前記項耐圧部を囲むような前記半導体基板主面周
縁に第２の接地配線を具備し、さらに前記第１の接地配
線と第２の接地配線との間に少なくとも１つの電源供給
源を具備することを特徴とする半導体集積回路装置。
【請求項２】前記電源供給配線は第１の電源供給配線
と、第２の電源供給配線よりなり、第１の電源供給配線
は低電位であって、前記第１の接地配線近傍に配置され
第２の電源供給配線は高電位であって、前記第１の電源
供給配線と前記第２の接地配線間に位置していることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。