JPS6151866A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、高速性が要求される信号処理回路と高耐圧性
が要求される信号処理回路とを同一チップ内に具備する
半導体集積回路装置に関するものである。

〔背景技術〕

半導体集積回路装置（以下ＩＣともいう）が多種多様な
技術分野に利用されるようになったが、これに伴い、Ｉ
Ｃの多機能化の要求は強まる一方である。

例えば、本発明者等は、近年特に着目されているディス
プレイ装置である螢光表示装置（Ｖａｃｕ−ｕｍ　Ｆｌ
ｕｏｒｅｓｃｅｎｔ　Ｄｉｓｐｌａｙ、　　以下その頭
文字をとってＶＦＤともいう）に用いられるアノードや
グリッドの駆動回路をＩＣ化（ワンチップ化）する要求
にせまられた。ＶＦＤについては、電子通信学会誌、１
９８２年７月号（Ｖｏｌ　６．５　、　ｈ　７　）７０
８項から７４７項に詳しく記載されているが、最近は、
表示容量２表示密度が飛躍的に大きなグラフィック螢光
表示パネル等の製品化のニーズが高まっている。この動
向にかんがみて本発明者は大容量かつ高輝度のドツトマ
トリックス表示螢光表示管を開発すべく検討ｆ：重ねた
が、その結果以下に述べる事項が明らかとなった。

螢光表示管の高輝度化を達成するためには、カソードか
ら発生する電子を急激に加速し、螢光体に高速で衝突さ
せる必要があるがこのためには、アノード・グリッドに
例えば１５０〜２５０Ｖもの高電圧を印加しなければな
らずアノード及び駆動回路（ドライバー）に相当の高耐
圧機能が必要であることがわかった。

また大容量の螢光表示管の表示機能を向上させるために
は、螢光体マトリックスを高速で走介（駆動）する必要
があシ、そのためには、アノード及びグリッド駆動装置
においてデータが入力されてから駆動出力が得られるま
での時間を極めて短くする必要がらり、このためには、
駆動回路においてデータ転送等を実行するロジック回路
を非常に商運動作させる必要があることがわかった。

高速化のためにロジック素子は、その寄生容量低減のた
めその素子サイズは小さくなる一方で、高耐圧機能を有
する素子のサイズは耐圧に耐える構造にするため必然的
に犬きくな）、これら必素子サイズの著るしく異なる素
子をいかに配置するかは、チップ面積を可能な限シ小さ
くしなければならないというＩＣの基本的機能を満足さ
せるうえで非常に重要なボイ／トとなる。

また電源配線の配置法や高耐圧回路と高速ロジック回路
との相互の影響をいかにおさえるがといった事項も、Ｉ
Ｃの特性、信頼性向上の観点から非常に重要な問題であ
る。例えば、本発明者の検討によると、１５０〜２５０
Ｖもの高電圧電源配線をチップ周辺部に配置すると、そ
の配線の電位　□の影響によって、例えばチップ周辺部
でＩＣ内に侵入した水の電気分解がすすみ、このため発
注するイオンの影響によってポンディングパッド等の腐
食が促進されることが明らかとなった。

また、高電源配線の電位によって、例えば、層間絶Ｒ膜
等のパッシベーション膜内で分極が生じ、この分極した
イオンの影響で例えば空乏層の広がシが制限され耐圧不
良が発生したフ、寄生チャネルが発生し、このためにロ
ジック回路等で誤動作が生じる恐れがあることが明らか
となった。

本発明は、上記した問題点を解決し、超高速。

高耐圧という異なる機能をそれぞれ最大限に発揮するこ
とを追求した過程の中で本発明者によってなされたもの
である。

〔発明の目的〕

本発明の目的は、高速性が要求される信号処理回路と高
耐圧性が要求される出力回路とを具備する半導体集積回
路装置の高信頼度化、高集積化を可能にする技術を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細嘗の記述および添付図面より明らかになるであろう
。

〔発明の概要〕

本発明の代表的なものの概要を簡単に説明すると以下の
通りである。

高速ロジック回路をチップ中央部に配置し、そのまわり
に高耐圧素子を含む高耐圧ドライバーを配置する。さら
に高速ロジック回路のグランド配、ＩＧＮＤ１と高耐圧
ドライバーのグランド配線ＧＮＤ２とを別個に設け、中
央に形成された高速ロジック回路をとり囲むように、高
速ロジック用グランド配線ＧＮＤＩを配置する。一方、
前記グランド配線ＧＮＤＩをとシ囲むようにロジック回
路用電源配線（低電圧電源配線）Ｖｃｃｔを配置し、さ
らにその外側に高耐圧ドライバー用高電位配線（高電源
配線）Ｖｃｃｌを設ける。以上のような配線配置を採用
することによシ、高耐圧ドライバーが形成されたチップ
周辺から、高速ロジックの形成されたチップ中央に向う
方向の電位勾配を小さく（ゆるやかに）し、１５Φ〜２
５０ｖもの高電源配線の電位による影響が高速ロジック
回路におよぶのを防止する。

また、高電源配線ｖｃＣｔのさらに外側（周囲）に、配
線ＶＣＣ！をとシ囲むように高耐圧ドライバー用グラン
ド配線ＧＮＤ２を配置し、水の浸入等による悪影響を受
けやすいチップ周辺に、高′ε源配線の電位の影響がお
よぶのを防止する。

さらに上述した手法を応用し、高速ロジック回路と高耐
圧ドライバーの近接部分において、デッドスペースを設
けることを極力防止し高集積化を図る。

さらに、高電源配線Ｖｃｃｚの影響による耐圧不良の発
生べ）　ｒ−ＪＰ生チャネル発生を防止するためにチャ
ネルストッパー等を設けるといったデバイスの工夫をほ
どこす。

上記したような構成によシ、前記目的を達成することが
できる。

〔実施例〕

まず、説明の便宜上、本発明の対象の一例である螢光表
示装置の全体構成およびアノード（又はグリッド）駆動
用ＩＣの回路構成につき簡単に説明し、この後レイアウ
トやデバイス構造上の新規な特徴について説明する。

第２図は、本発明の対象の一例である螢光表示装置の全
ＤＢ　溝底を示す図である。中央部に３２０×２４０の
螢光体よシなる螢光体ドツトマトリックス７が配置され
その周囲には、アノードドライバー１，２．グリッドド
ライバー３．４が配置されている。アノートド之イバー
１，２．グリッドドライバー３．４は、第１図かられか
るように、それぞれアノードドライブ用ＩＣ８，および
グリッドドライブ用ＩＣ９から構成されている。それぞ
れのＩＣは、特に限定されるものではないが、例えば３
２の駆動出力ピンを有し、３２本のグリッド電極、ある
いはアノード電極を駆動することができるようになって
いる。それぞれのＩＣは、例えばコンピュータ５および
コントロール？−４ット６によって制御されグリッドド
ライバーには、コントロールサーキット６がら送信され
る入力データＩ）ｒＮ　　が、それぞれラインＬ１．Ｌ
！を介して入力され、この入力データにもとづきグリッ
ド電極Ｇ！〜Ｇ、、、を、例えば図面において上から下
へ順次駆動（走丘）し、この動作をくシ返す。

一番上のグリッド電極から一番下のグリッド電極までを
１回走査するのに要する時ｒ＃ｆＪは例えば０．０１７
秒（１／６０秒）である。

一方アノード電極ドライブ用ＩＣ８には、ラインＬ、、
Ｌ、を介して入力データＤＩＮ　　がＩＣ内部のシフト
レジスタ（第３図に記載する）によって転送され、アノ
ードドライブ用ＩＣのシフトレジスタ全部に情報が転送
された時点で、コントロールサーキット６からラインＬ
３．Ｌ、を介して、ラッチ信号が発せられ７７トレジス
タの情報をラッチ回路によって一時保持し、この情報に
もとづいて、高耐圧ドライバーを駆動して、グリッド電
極３２０本を並列出力でもって、同時に駆動する。

このようにして正電圧が印加されたアノード電極Ａ１ｚ
　　と正電圧が印加されたグリッド電極Ｇｎの交点に位
置するドツト（螢光体）が発光する。

ここで簡単に螢光表示管の発光動作について説明する。

カソード電極に規定の電圧を印加するとカソードは、約
６５０℃に加熱され電子を放出する。グリッドはカソー
ドとアノードの間にありカソードから放出された電子の
移動を制御する。すなわちグリッドに正電圧を印加する
とカソードから放出された電子をアノードに均一に加速
拡散せしめ、負電圧が印加された場合は、電子がアノ−
ド側に移動することを遮断する。グリッドおよびアノー
ド（螢光体）の双方に正電圧が印加きれた時のみカンー
ドから発生した電子は、アノードに到達し、螢光体を刺
激発光せしめるのである。

以上簡単に本発明に係る螢光表示装置の全体について説
明した。

次に、アノードドライブ用ＩＣ８，（グリッドドライブ
用ＩＣ９）の具体的回路構成について説明する。第３図
は、アノード（又はグリッド）ドライブ用ＩＣ８の全体
回路構成を示す。

図中、数字を囲んだ丸は外部接続端子を示し、Ｍ２図の
ラインＬｓ　　、Ｌａに接続されるデータ入力端子（Ｄ
ＡＴＡ　　ＩＮ）、シフトレジスタ用のクロックを入力
するクロック入力端子（ＣＬＯＣＫ）、ラッチ信号入力
端子（ＬＡＴＣＨ）、電源端子（Ｖｃｃｌ　＋　ＶＣＣ
４＋　ＧＮＤ　１　、　ＧＮＤ　２　）出力端子（ＯＵ
ＴＰＵＴ）＋データ出力端子（ＤＡＴＡ　　０ＵＴ）な
どが設けられている。データ入力端子には、ダイオード
Ｄｉ、トランジスタＱｚ　＋Ｑｓ　＋　Ｑ４　Ｈ抵抗Ｒ
ｔ　、　Ｒｔ　、　Ｒｓ　、　Ｒ４などからなる入力”
ｌＦｆ号のレベル変換回路１０が設けられておシ、ＴＴ
Ｌ（トランジスタ・トランジスタ・ロジック）レベルの
入力信号をシフトレジスタの動作レベルに変換する。ク
ロック入力端子、ランチ信号入力端子にもレベル変換回
路１０と同様の回路構成のレベル変換回路が接続されて
いる。

第３図中Ｄ１〜Ｉ）ｓｚ　　は、コンプリメンタリ−シ
ョットキートランジスタロジック（Ｃｏｍｐ　ｌ　ｅｍ
ｅｎ−ｔａｒｙ　５ｃｈｏｔｔｏｋｙ　Ｔｒａｎｓｉｓ
ｔｏｒ　Ｌｏｇｉｃ＋以下その頭文字をとってＣ３ＴＬ
という。）よシなるＤ型７リツプ７０ツブ回路であり、
データ入力端子から入力されるデータを高速転送する高
速シフトレジスタを構成する。

ＤＬ、〜ＤＬ３ｚ　　は同じ（Ｃ８ＴＬよりなる、Ｄ型
フリップ回路であυ、シフトレジスタを構成するフリッ
プフロップ回路Ｄ１〜Ｄ、２　のＱ出力をラッチ信号の
供給タイミングで並列にラッチするラッチ回路を構成す
るＯ Ａ１〜Ａｓｔ　は５番端子に供給される、例えば１５０
〜２５０■の電源ＶＣＣｚで動作する高耐圧素子を具備
するアノード（あるいはグリッド）、ドライブ回路であ
って、ラッチ回路の出力に基づいて、アノード（グリッ
ド）を駆動する。

以上説明したように、このＩＣの回路は、Ｃ３ＴＬを用
いた高速ロジック部と、例えば１５０〜２５０Ｖもの高
電圧電源（Ｖｃｃｚ）によって動作する高耐圧素子を含
む高耐圧ドライバ一部とに大別できる。

Ｃ３ＴＬは、第４図にその基本的回路構成を示すように
ショットキークランプ構造の順方向動作する２つのＮＰ
ＮＩランジスタＱＢ、Ｑｃトベースが一定電圧にバイア
スされた非飽和のＰＮＰ負荷トランジスタＱＡ　よシな
るロジック回路である。

また第３図かられかるようにシフトレジスタを構成する
フリップフロップおよびラッチ回路は、スタック構成と
なっておシ低消費電力化が図られている。

次に高耐圧素子を含む高耐圧ドライバーＡ、〜Ａ　３２
　　の具体的回路構成の一例を第５図を用いて説明する
。同図に示す如く、この回路はトランジスタＱ１゜、〜
Ｑ、。６よシなシ、トランジスタＱｔｏｓＱ＊ｏｔ　＋
　Ｑｔ。３．Ｑ８゜６が高耐圧トランジスタである。

以上、螢光表示装置の全体構成およびアノード（又はグ
リッド）駆動用ＩＣの全体回路構成につき説明した。

次に本発明のＭ要なポイントである、アノード（グリッ
ド）駆動用ＩＣにおけるレイアウト技術の新規な特徴に
つき説明する。

第１図は、アノード（グリッド）駆動用ＩＣのレイアラ
）・の平面図を示す。

同図に示される如く、高速ロジック回路となるＣ３ＴＬ
をチップ１中央付近に配置し、そのＣ３ＴＬをとりかこ
むように低耐圧素子がたとえば２点鎖線で囲まれた領域
２に配置される。さらにその低耐圧素子形成領域をと９
囲むようにしてチップ周縁のたとえば一点鎖紛でかこま
れた領域３に高耐圧素子が形成される。低耐圧素子領域
２は、入力信号のレベル変換回路１０等のレベル変換回
路及び高耐圧ドライバＡ！ｌ　Ａ、ｌ・・・、Ａ、２　
内に含まれる低耐圧トランジスタＱｌ◎４ＩＱ１０１　
等が形成される。高耐圧素子形成領域３には高耐圧ドラ
イバＡ１．Ａ、、・・・、Ａ３！　　のたとえば高耐圧
トランジスタＱｓｏｔ　＋　Ｑｓｏｚ　ｒ　Ｑｌｏｓ　
ｒ　Ｑｔｏａ等が形成される。

上記の様に素子を配置する理由は高速化されたロジック
回路であるＣ３ＴＬは素子サイズが極めて小さく集積度
が高くできるが、高耐圧機能を有する素子の素子サイズ
は後述するように大きいため集積度が高くできないため
、チップ中心の小さな領域に微細な素子を形成し、その
まわりの広い領域に素子サイズの大きな素子を形成する
方が、高耐圧素子のレイアウトの自由度が大きいためで
ある。また、Ｃ５ＴＬは常に動作しているものの第３図
に示すようにスタック擾１４成となっておシ、その消費
電力が低くおざえられることからその発熱量は少ない。

しかし、高耐圧素子の含まれる高耐圧ドライバは、常に
動作しているわけでないが、その発熱量は大きい。すな
わち、チップ周囲に発熱量の大きいものを配置し、放熱
効果を高めようというものである。

次に、配線関係について説明する。同図において注目す
べきは、高速ロジック用グランド配線ＧＮＤＩと高耐圧
ドライバ用グランド配線ＧＮＤ２とを個別に設け、中央
に形成された高速ロジック回路ＣＳ　’Ｌ’　Ｌをと９
囲むようにロジック回路用グランド配線ＧＮＤＩを配置
する。一方、高耐圧ドライバ用グランド配線ＧＮＤ２は
チップ周辺に配置する。

高速ロジック用グランド配線ＧＮＤＩは第３図示される
配線ｌＸ！　　であり、高耐圧ドライバ用グランド配線
ＧＮＤ２は第３図に示される配線ｌｔｔである。

このようにロジック用グランド配置ＧＮＤ１と高耐圧ド
ライバ用グランド配、％ＪＧＮＤ２を個別に設けたこと
によシ、高耐圧ドライバ用グランド配線に流れる１１流
の影ｅをロジック部が受けることがなくなり、高信頼化
が図れる。

また、高速ロジック回路Ｃ３ＴＬは高速ロジック用グラ
ンド配線ＧＮＤ１によ！１７電気的にシールドされ、高
耐圧部の電気的影響を少なくしている。

さらに、高速ロジック用グランド配線ＧＮＤＩは、低耐
圧素子形成領域の一部と高耐圧素子形成領域の間に分枝
４金持ち、上記領域間の電気的影棉をなくしている。

−１、電源供給配線も、ロジック回路用電源配線ＶＣＣ
＋　およびＶＣＣｓ’　　と高耐圧ドライバ用高電位配
線Ｖｃｃｔ　　とにわけられて設けられる。ＶＣＣｌは
第３図における入力バッファ１０等の電源配線でありＶ
ｃｃ１′　　は、シフトレジスタやラッチ回路を構成す
るＣ３ＴＬ用の電源配線である。ロジック回路用電源配
ｍＶｃｃ！は高速ロジック用グランド配線ＧＮＤ１及び
低耐圧素子形成領域２全取り囲むように配置され、その
外側に高耐圧ドライバ用高電位配線ＶＣＣ！が配置され
る。

第３図に示される配線Ｉｓ　　ｒ　１１５　　はロジッ
ク回路用電源配線でありＶｃｃｔ　　より供給される。

配線１１．が高耐圧ドライバ用高電位配線ＶＣＣｚを表
わす。

以上のような電源およびグランド配縁配置をとることに
より、１５０〜２５０ｖもの高電位が印加される高耐圧
ドライバ用電位配線ＶＣＣ！の電気的影響が、低耐圧素
子、高速ロジック回路Ｃ３ＴＬにおよぶことを防ぐこと
ができる。すなわち、チップ周縁の高耐圧素子が形成さ
れる領域３から高速ロジック回路Ｃ３ＴＬが形成でれる
チップ中心方向の電位勾配（傾度）を見た場合、１５０
〜２５０■もの電位がロジック回路用電源配線ＶＣＣＩ
の電位５Ｖまで低下し、高速ロジック用グランド配線Ｇ
ＮＤＩで接地電位となる。このため、高速ロジック回路
には１５０〜２５０Ｖもの高電位配線ＶＣＣｚの電気的
影響がおよばず、高速ロジック回路の誤動作を防ぎ高信
頼化することができる。

さらに、高電源配線ｖｃｃｔの外側に高耐圧ドライバ用
グランド配線ＧＮＤ２を配置し、水の浸入等による悪影
響を防止する。すなわち第１図に示すように高電源配線
ＶＣＣｚはできるだけチップ周辺から内側に形成し、チ
ップ周辺に高耐圧ドライバ用グランド配線ＧＮＤ２を形
成する。一方、高耐圧ドライバＡ１１人１．・・・、Ａ
３．からの出力端子０ＵＴＰＵＴ１．・・・、３２は極
力ドライバ用グランド配線ＧＮＤ２に近接して設け、出
力端子０ＵＴＰＵＴ１．・・・、３２に高電位がおよば
ないようにする。以上の配置法によシ、チップ周辺から
水が侵入してきても極端な電流によるイオン化を防止し
出力端子０ＵＴＰＵＴ１．・・・、３２の腐食を防止す
る。

また、回路上の要求から高耐圧ドライバ用グランド配線
ＧＮＤ２は図示の如く２箇所から端子を取り、みかけ上
の抵抗を低くおさえている。さらに、高電位配ｍ　Ｖｃ
　ｃ　ｔ　も２箇所から取っている。

理想的には、高電位配線ＶＣＣｚの端子は高耐圧ドライ
バ用グランド配線ＧＮＤ２の端子側（図面ではチップ右
辺）からでなく、チップ左辺側からとシ高耐圧ドライバ
Ａ８．・・・、Ａ３２　に印加される相対的な電位を同
じにすることが望ましい。本実施例においては端子位置
が実装性の制約゛より決定されるため、上記の様に配置
した。

電源配ｍ　（Ｖｃｃｔ　＊　Ｖｃｃｔ　＋　　ＧＮＤ　
１　、　ＧＮＤ２）の製造上の特徴は、グランド用配線
（ＧＮＤＩ。

ＧＮＤ２）を第１層配線とし、電源供給用配線（Ｖｃｃ
ｓ　＊　Ｖｃｃ：　）を配線自由度の大きい第２層配線
として形成し、配線長の短線化を図っている。

各々の高耐圧ドライバへの電源供給は後述するごとき、
層間絶縁膜に開けたスルーホールを介して行なう。

次に、アノード（又はグリッド）駆動用ＩＣの各々の高
耐圧ドライバの新規なレイアウトを第６図、第７図を用
いて説明する。

第６図は、アノード駆動用ＩＣの高耐圧ドライバ八１〜
Ａ３！　　のレイアウトの１つとその配線を示す。但し
、各トランジスタの拡散ノ（ターンは、後述するため、
記載しない。また、図中のＱ　１ｏ　ｔ〜Ｑ１゜、）各
符号は各トランジスタの配置関係を相対的に示している
。アノード駆動用ＩＣの高耐圧ドレイバ回路は第３図に
示すごとく構成され、高耐圧トランジスタ、Ｑｌ＠ＩＩ
ＱＩ。３．Ｑｌ。、。

Ｑｌ。６と、それを入力信号ＩＮにより駆動させる低耐
圧トランジスタＱ１０４　＋　Ｑｔ。、を具備する。

同図に示される如く、チップ端（ドライノζ用グランド
配線ＧＮＤＺ側）から高耐圧トランジス、りＱｔｏｚ＋
Ｑｘ。、、Ｑｌ。０．が１ｍ次配云されチップ中心（ロ
ジック用グランド配線ＧＮＤｌ側）に高耐圧トランジス
タＱ１゜、と低耐圧トランジスタＱ１０４　ｒ　Ｑｔｏ
ｓ　とが面積を増大させることなく効　。

率よく配置されている。

このように高耐圧トランジスタの内側に低耐圧トランジ
スタを配置したことによシ、デッドスペースをなくすこ
とができチップ面積を最少限におさえることができる。

なお、図中Ｂ、Ｃ，Ｅの各符号はトランジスタのベース
、エレクタ、エミッタの各々の電極を示し、鎖線はコン
タクトホールを示し、ｘ印は第１層配線と第２層配線の
接触部を示し、一点鎖綜は各トランジスタを電気的に分
離するアイソレーション（Ｉｊ’。　）領域を示す〇 さらに、１つ・の高耐圧ドライバとそのＶ４　’）のそ
れとを線対称となるように配置し、２個の高耐圧ドライ
バを１つの単位としてテップレイアウトができ、設計時
間の短縮が図れるとともに、配線の共用化も１部で可能
となる。たとえば第１図、及び同図で示される様にドラ
イバ用グランド配線ＧＮＤＺよυ分岐したグランド配線
１０がそれにあたる。このように、することによシ、ブ
ロック間のインピーダンスを等しくすることができる。

第７図はアノード用高耐圧ドライバのレイアウト手法を
適用したグリッド用高耐圧ドライノ（のレイアウトを示
す。チップ外側に高耐圧トランジスタＱｘｏ１〜Ｑ！。

、が配置されその内側に低耐圧トランジスタＱｍｏａ　
＋　Ｑｔｏｔが形成されている。

次にデバイス構造について、第８図、第９図。

第１０図を用いて説明する。第８図は、第６図ＡＡ／断
面図を示す。第９図及び第１０図は各々高耐圧ＮＰＮト
ランジスタ、高耐圧ＰＮＰトランジスタの平面パターン
を示す。

図中圧はチップ周辺、右はチップ中心方向を示す０ 同図に示されるときチップ周辺に高耐圧トランジスタＱ
ｓｏｔ　　ｒ　Ｑｔｏｔ　＋　Ｑｔｏｅが、又、チップ
中心側に低耐圧トランジスタＱ１゜、及び高速ロジツり
回路Ｃ５ＴＬが形成される。各素子はＰ−型基板１００
　＋　ｎ＋型埋込／１３１０１．ｎ−ｆｆ１半導体層１
０２よシなる基体表面に選択的に不純物を導入して形成
される。

同図に示される如き、高耐圧トランジスタＱ１ｏｔ＋Ｑ
１゜２．Ｑｌ。６は、半導体層の厚い部分に形成され、
低耐圧トランジスタ、Ｃ３ＴＬ素子は半導体層の薄い部
分に形成される。

高耐圧トランジスタＱｓｏｚ　ｅ　Ｑｓｏｓはグラフト
ベース構造のＮＰＮトランジスタで、Ｐ　　ｆｆｉ層１
０３、Ｐ型層１０４よシなるペース領域ｒｎ＋型層１０
５よりなるエミッタ領域及び半導体層１０２、埋込ＪＶ
ＩＩＯ１，ｎ　　型ｕ１０６，１０７よりなるコレクタ
領域で構成され、第９図の平面図で示すごとくパターン
を有する。

高耐圧トランジスタＱｓｏｔはＰＮＰ）５ンジスタで埋
込Ｎｉ１０１．半導体層１０２．ｎＷ層１０８よυなる
ペース領域、Ｐ　型７＠１０９．Ｐ壓層１１０よシなる
コレクタ領域、Ｐ　型層１１１Ｐ型層１，１２よシなる
エミ５．ツ、り領域で構成され、第１０図の平面図で示
すごとくパターンを有する。

上記高耐圧トランジスタにおいて注目すべきは、高耐圧
ＮＰＮトランジスタのＰ　型層１０４及び高耐圧ＰＮＰ
トランジスタのＰ　型層１０９．各アイソレーション（
Ｉｓｏ）層１１３周縁及び表面に低ｅｔｉｐ−型層１１
４を有していることである。

この理由は、高寛源配ＩＩＪＶｃｃ　（１５０〜２５０
Ｖ）下のｉｓｏ　　層、高耐圧トランジスタ間の配線に
１５０〜２５０Ｖの高電位が印加された状態の配線下の
Ｉｓｏ　ＭＰ　　型層１０４，１０９の表面から延びる
空乏層を延びやすくし、エツジ部の空乏層の曲率を大き
くし、高耐圧化を図る。また、高電位によりＪｅＪ間絶
間膜縁膜極したとしても、Ｐ型層をもうけることにより
耐圧不良を防ぐことができる。

寸た、高耐圧ＮＰＮ　トランジスタのｎ　型層１０６、
高耐圧トランジスタのｎ！７５１０８表面に低濃度ｎ−
Ｗ１１５を有していることである。

この理由は、高耐圧ＮＰＮ）ランジスタのコレクタ領域
及び高耐圧ＰＮＰトランジスタのペース領域に１５０〜
２５０■もの高電位が印加された場合において、各ｎｕ
層１０６，１０８上に低電位となる配線、負電荷チャー
ジこぼれＫよシ、半導体層１０６表面が容易に反転し、
空乏層が延びてしまうため、ｎ″″″屋層け、反転を防
止（寄生チャネルの発生を防止）して高耐圧化を図って
いる。第９図、第１０図に示すごとくｎ　型層１０６、
ＮＰＮ）ランジスタＱｔｏｘ　＋　Ｑｔｏａのペース領
域を、ｎ　型層１０８．ＰＮＰト２ｙジスタＱ、。１の
コレクタ領域をとシかこむ様に形成されているため、そ
れ自体でも寄生チャネル防止層の働きをする。

さらに、ＮＰＮ　トランジスタＱｔｏｘ　＋　Ｑｔｏａ
のベース領域、　Ｐ　Ｎ　Ｐ　）　ランジスタＱ　１ｏ
　ｔのコレクタ領域の平面パターンは、角部が純角とな
シ、この部分での空乏層の曲率を大きくする。

以上の様に、高耐圧トランジスタＱ１゜１．Ｑｌ。、。

Ｑｌ。。は半導体層の厚い部に形成され高耐圧化が計ら
れているとともにｐ″″型ＪＷ１１４Ｉｎ−ｆｉ層１１
５等の高耐化のための種々の工夫が施されている。

一方、低耐圧トランジスタＱ１゜、、高ｉロジック用Ｃ
３ＴＬ素子のＮＰＮトランジスタＱＢ＋ＱＣｅＰＮＰ）
ランジスタＱＡは第８図に示す如く半導体層１０２の薄
い部分に形成され、高集積化されている。

低耐圧トランジスタＱｓｏｓ　−ＣＳ　Ｔ　Ｌ素子のシ
ョットキークランプダイオード付ＮＰＮ　トランジスタ
ＱＢ　、ＱｃはＰ型層１１６よシなるペース領域、ｎ　
型層１１７よりなるエミッタ領域　、＋型層１１８．埋
込層１０１．半導体層１０２よりなるコレクタ領域から
構成される◎ Ｃ３ＴＬ素子の負荷ＰＮＰ　）ランジスタＱＡは、ｎ＋
型層１１９．埋込／１１０１．半導体層１０２よりなる
ペース領域、Ｐを層１２０よりなるエミッタ領域、Ｐ型
層１１２１よシなるコレクタ領域から構成される。

同図において特徴的なことは、低耐圧トランジスタＱ、
。、、Ｃ３ＴＬ素子のショットキークランプダイオード
付トランジスタＱｎ　　Ｑｃのコレク夕領域である半導
体層１０２の不純物濃度がｎ　−Ｗｅ　ｌ　１／ｍ　１
２２によシ実効的に高められ、その部分の寄生抵抗を低
減し、高速化が計られる。、特に、前記した如く高速性
が必要とされるＣ３ＴＬ素子にありては、ショットキー
クランプダイオードの寄生直列抵抗をｎ　−Ｗｅ　１１
層１２２によシ低減し、超高速化が計られる。

また、前記の如く、電源配線（ＶＣＣｓ　＊　ＶＣＣｚ
　＋ＧＮＤ　１．ＧＮＤ２　”）を配置し、１５０〜２
５０■もの高電位の影響が高速ロジック回路に及ばない
ようにする。

以上に説明した様に゛種々のデバイス上の工夫を施すこ
とによシ、同一チップ上に１５０〜２５０■もの高耐圧
素子と高速ロジック回路用のＣ３ＴＬ素子を共存させつ
つ、各素子の要求性能を十分に引きだす、ことができる
とともに、各素子間の影響をなくすことができる。

なお、第１Ｐｊ配線１２２はアルミニウム、第２層配線
１２３は、アルミニウム又はシリコンを含むアルミニウ
ムより形成される。址た、層間絶縁膜１２４．最終保護
膜１２５は、ポリイミド系樹脂よシなる。１２６は表面
酸化膜を示す。

〔発明の効果〕

本発明によれば、下記の運出によｐ効果が得られる。

（１）　　素子サイズの微細なＣ３ＴＬ素子をチップ中
心に、大きな高耐圧素子をチップ周辺に配置したことに
より、チップ周辺にデッドスペースなく素子サイズの大
きな高耐圧素子をレイアウトできるため、高集積化が可
能となる。

（２）　　ロジック用グランド配線ＧＮＤＩと、高耐圧
ドライバ用グランド配線ＧＮＤ　２　’（（個別に設け
たことにより、画素子間の電気的影響をなくすことがで
き、信頼性が向上する。

（３）　　ＣＳ　Ｔ　’Ｌ素子形成領域を取り囲むよう
にロジック用グランド配線ＧＮＤＩを形成し、その外側
に高電位配線ＶＣＣｘを形成するとともに、両配りＧＮ
ＤＩとＶｃｃｌＯ間に高速ロジック用電源配線■ｃｃｌ
　を形成したことにより、高電位配線によシ形成される
電界を低耐圧素子形成領域に及ばない様にすることがで
き、高速ロジック回路の信頼性が確保できる。

（４）高電位配線ｖｃｃｔの外側のチップ周辺に高耐圧
ドライバ用グランド配線ＧＮＤ２を形成し、このグラン
ド配線の内側近傍に出力端子０ＵＴＰＵＴを設けること
によシ、出力端子０ＵＴＰＵＴに高電位配２Ｖｃｃｔか
らの電界が及ばないようにすることができるとともに、
水などがチップ周辺から進入してきても強電界によるイ
オン化をさせにりくシているため、出力端子０ＵＴＰＵ
Ｔの腐食を防止することができ、高信頼化が図れる。

（５）高耐圧トランジスタ、低耐圧トランジスタを具備
する高耐圧ドライバーのレイアウトにおいて、チップ端
方向に素子サイズの大きな高耐圧トランジスタを、チッ
プ中心方向に高耐圧素子の素子サイズと比べ小官な低耐
圧トランジスタを配置したことによシ、低耐圧トランジ
スタのレイアウトをデッドスペースなく所望にレイアウ
トすることが可能となυ、高集積化が計られる。

（６）高耐圧トランジスタの形成領域内の深いｎ型拡散
に低濃度ｎ″″型層を設けたことにより、素子領域内の
エピタキシャル層上に低電位配線および低電位が印加さ
れることによシ発進するたとえばＰ型領域（ペース拡散
又はアイソレーション拡散領域）から伸びる空乏層が深
いｎ”ｔ’電界集中を生じるのを防ぎ耐圧化を計る。

（力　高耐圧トランジスタの形成領域内の所望部分に低
濃度Ｐ−型層を設けたことにより、その部分での空乏層
の発生を容易にするとともにその曲率を大きくすること
ができ、高耐圧化が計られる。

（８）低耐圧トランジスタ、Ｃ３ＴＬ素子のＮＰＮトラ
ンジスタのコレクタ領域及びＣ３ＴＬ素子ノヨツトキー
直下低抗領域となる半導体層の不純物濃度を、ｎ　　Ｗ
ｅｌ１層によシ高めたことにより、その部分の寄生抵抗
を低減することができ、画素子の高速化が計れる。

（９）チップ周辺の半導体層の膜厚の厚い部分に高耐圧
素子、チップ中心の半導体層の膜厚の薄い部分にＣＳ　
’１’　Ｌ素子を形成したことにより、高耐圧性を必要
とする素子の高耐圧化を図９つつ、高速性を必要とする
素子の高速化・高集積化が達成できることよシ、同一チ
ップ内に画素子を共存きせることかできる。

以上本発明者によシなされた発明を実施例にもとすき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその利用分野である半導体集積回路の製造技術に適用
した場合について説明したが、それに限定されるもので
はない。

本発明は、少なくとも同一チップ上にサイズの異なる素
子及び、同一チップ上に高耐圧素子と高速性を必要とす
る素子を有する条件のものには適用できる。

【図面の簡単な説明】

第１図は本発明の半導体装置の平面図、第２図は本発明
の対象の一例である螢光表示装置の全体構成図、 第３図は本発明の対象の一例＋必るアノード（又はグリ
ッド）ドライブ用ＩＣの全体回路構成図、 第４図はＣ３ＴＬ素子の基本回路構成図、第５（Δは本
発明の対象の一例であるアノード用高耐圧ドライバーの
回路構成図、 第６図は本発明によるアノード用高耐圧ドライバーの平
面図、 第７図は本発明によるグリッド用高耐圧ドライバーの平
面図、 第８図は第６図のＡ　−Ａ　　断面図、第９図は第８図
における高耐圧ＮＰＮ　トランジスタの平面図、 第１０図は第８図における高耐圧ＰＮＰ　ｌ−ラ／ジス
タの平面図である。 ＶＣＣＩ・・・ロジック用電源配線、Ｖｃｃｔ・・・高
耐圧ドライバ高電位電源配艇、ＧＮＤＩ・・・ロジック
用グランド配線、ＧＮＤ２・・・高耐圧ドライノ（用グ
ランド配線、ＯＵ’Ｉ’ＰＵＴＩ、・・・、　０ＵＴＩ
’ＵＴ３２・・・出力端子、ＱＩＯＩＩ　　Ｑｔｏｔ＋
　Ｑｔａｓ＋　Ｑｓｏｓ＋Ｑ、。１〜Ｑ２゜１・・高耐
圧トランジスタ、Ｑ１０４１Ｑｔｏｓ＋Ｑ＊。。、Ｑ、
。、・・・高耐圧トランジスタ、Ａ８〜Ａ、！・・・高
耐圧ドライノく、１・・・チップ、２・・・低耐圧トラ
ンジスタ形成領域、３・・・高耐圧トランジスタ形成領
域、１００・・・基板、１０１・・・埋込層、１０２・
・・半導体層、１１４・・・Ｐ−型層、１１５・・・ｎ
−型層。 第　　４　　図 第　　５　　図 第　　　９　　図 第１０ダ ｔ／４（Ｐ−） 手続補正書（方式） ％式％ 事件の表示 昭和５９年特許願第　１７３２４４　　号補正をする者 事股嘘係　特許出願人 名　　称　　　　ｆｓｉｏ）株式会社　　日　　立　　
製　　作　　折代　　理　　　人 居　所　　　〒１００東京都千代田区丸の内−丁目５番
１号株式会社日立製作所内　電”：Ａ’；隙２１２−１
１１１伏代＆）補正の内容　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、半導体基板主面にサイズの異なる複数の素子を有す
   る半導体集積回路装置であって、基板中心部にサイズの
   小さな素子を具備し、その回りに順次サイズの大きな素
   子が配置し、基板周縁に最も大きなサイズの素子を具備
   することを特徴とする半導体集積回路装置。 ２、半導体基板主面に高耐圧素子と低耐圧素子を有する
   半導体集積回路装置であって、基板中心部に前記低耐圧
   素子を具備し、基板周縁に前記高耐圧素子を具備してな
   ることを特徴とする半導体集積回路装置。 ３、第１導電型の半導体基体主面上に第２導電型の半導
   体層を有する半導体基板主面に高耐圧素子と低耐圧素子
   を有し、前記低耐圧素子が上記半導体基板中心部に配置
   し、前記高耐圧素子が上記半導体基板周縁に配してなる
   半導体集積回路装置であつて、前記高耐圧素子の第２導
   電型半導体層の膜厚が厚く、前記低耐圧素子の第２導電
   型半導体層の膜厚の薄いことを特徴とする半導体集積回
   路装置。 ４、半導体基板主面に高耐圧部と、低耐圧部とを有し、
   前記半導体基板主面中心に低耐部を、前記半導体基板主
   面周縁に高耐圧部を具備してなる半導体集積回路装置で
   あって前記低耐圧部を囲むような第１の接地配線と、前
   記高耐圧部を囲むような前記半導体基板主面周縁に第２
   の接地配線を具備し、さらに前記第１の接地配線と第２
   の接地配線との間に少なくとも１つの電源供給配線を具
   備することを特徴とする半導体集積回路装置。 ５、前記電源供給配線は第１の電源供給配線と、第２の
   電源供給配線よりなり、第１の電源供給配線は低電位で
   あって、前記第１の接地配線近傍に配置され第２の電源
   供給配線は高電位であって、前記第１の電源供給配線と
   前記第２の接地配線間に配置していることを特徴とする
   特許請求の範囲第４項記載の半導体集積回路装置。