CN216353299U - 像素驱动电路及显示面板 - Google Patents

Abstract

本公开提供一种像素驱动电路及显示面板，属于显示技术领域。像素驱动电路包括：驱动晶体管(M3)，连接第一节点和第三节点；存储电容(Cst)，连接第一节点和第二节点；数据写入单元(110)，用于响应第一扫描信号而输出数据电压至第二节点；发光控制单元(130)，用于响应发光控制信号而使得第三节点和第四节点之间电连通；第一复位单元(140)，用于响应发光控制信号或者第一复位信号而输出参考电压至第二节点；第二复位单元(150)，用于响应第二复位信号而输出初始化电压至第一节点。该像素驱动电路能够简化像素驱动方法。

Description

像素驱动电路及显示面板

技术领域

本公开涉及显示技术领域，具体而言，涉及一种像素驱动电路及显示面板。

背景技术

电致发光器件，例如有机电致发光二极管，在显示领域得到了广泛应用。其中，显示装置中可以设置驱动电致发光器件发光的像素驱动电路，像素驱动电路通常包括用于产生驱动电流的驱动晶体管。为了提高显示效果，在一些像素驱动电路中可以对驱动晶体管的阈值电压进行补偿，以克服不同驱动晶体管的阈值电压的差异而导致的显示差异。

然而，在现有技术中，像素驱动电路通常先对驱动晶体管的阈值电压进行补偿，再向像素驱动电路写入数据电压；这导致像素驱动电路的驱动过程较为复杂。

实用新型内容

本公开的目的在于克服上述现有技术的不足，提供一种像素驱动电路及显示面板，以能够简化像素驱动方法。

根据本公开的一个方面，提供一种像素驱动电路，包括：

驱动晶体管，连接第一节点和第三节点；

存储电容，连接所述第一节点和第二节点；

数据写入单元，连接所述第二节点，用于响应第一扫描信号而输出数据电压至所述第二节点；

发光控制单元，连接所述第三节点和第四节点，用于响应发光控制信号而使得所述第三节点和所述第四节点之间电连通；

第一复位单元，连接所述第二节点，用于响应所述发光控制信号或者第一复位信号而输出参考电压至所述第二节点；

第二复位单元，连接所述第一节点，用于响应第二复位信号而输出初始化电压至所述第一节点。

根据本公开的一种实施方式，所述像素驱动电路还包括：

第三复位单元，连接所述第四节点，用于响应所述第一复位信号而输出所述初始化电压至所述第四节点。

根据本公开的一种实施方式，所述像素驱动电路还包括阈值补偿单元，连接所述第一节点和所述第三节点，用于响应第二扫描信号而使得所述第一节点和所述第三节点之间电连通，所述阈值补偿单元包括：

第二晶体管，包括第一电极、第二电极和栅极，所述第一电极连接所述第三节点，所述第二电极连接所述第一节点，所述栅极用于加载所述第二扫描信号；

所述第二复位单元包括：

第四晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述初始化电压，所述第二电极连接所述第一节点，所述栅极用于加载所述第二复位信号；

所述第二晶体管和所述第四晶体管的有源层的材料均为金属氧化物半导体材料。

根据本公开的一种实施方式，所述第二晶体管的栅极包括均用于加载所述第二扫描信号的第一栅极和第二栅极，所述第二晶体管的有源层包括沟道区；所述第二晶体管的第一栅极、沟道区和第二栅极依次层叠设置；

所述第四晶体管的栅极包括均用于加载所述第二扫描信号的第一栅极和第二栅极，所述第四晶体管的有源层包括沟道区；所述第四晶体管的第一栅极、沟道区和第二栅极依次层叠设置。

根据本公开的一种实施方式，所述像素驱动电路设置于衬底基板的一侧；

所述第二晶体管的第一栅极位于所述第二晶体管的沟道区靠近所述衬底基板的一侧；所述第二晶体管的第二栅极在所述衬底基板上的正投影，位于所述第二晶体管的第一栅极在所述衬底基板上的正投影以内；

所述第四晶体管的第一栅极位于所述第四晶体管的沟道区靠近所述衬底基板的一侧；所述第四晶体管的第二栅极在所述衬底基板上的正投影，位于所述第四晶体管的第一栅极在所述衬底基板上的正投影以内。

根据本公开的一种实施方式，所述像素驱动电路设置于衬底基板的一侧；

所述存储电容包括依次层叠设置于所述衬底基板一侧的第一电极板、第二电极板、第三电极板和第四电极板，且任意相邻两个电极板之间夹设有绝缘介质；所述第一电极板和所述第三电极板均与所述第一节点电连接；所述第二电极板和所述第四电极板均与所述第二节点连接。

根据本公开的一种实施方式，所述像素驱动电路应用于显示面板，所述显示面板包括所述衬底基板；

所述显示面板还包括依次层叠于所述第三电极板远离所述衬底基板一侧的第一钝化层和第一平坦化层，且所述第四电极板设于所述第一平坦化层远离所述衬底基板的一侧；

所述第一平坦化层至少包括第一部分和第二部分，所述第一平坦化层的第一部分夹设于所述第三电极板和所述第四电极板之间；所述第一平坦化层的第二部分与所述第三电极板和所述第四电极板不交叠；所述第一部分的厚度小于所述第二部分的厚度。

根据本公开的一种实施方式，所述显示面板还包括依次层叠于所述第三电极板远离所述衬底基板一侧的第一钝化层和第一平坦化层，且所述第四电极板设于所述第一平坦化层远离所述衬底基板的一侧；

所述第一平坦化层的第一部分的厚度为0，以暴露所述第一钝化层。

根据本公开的一种实施方式，所述驱动晶体管包括第一电极、第二电极和栅极，所述第一电极用于加载第一电源电压，所述第二电极连接所述第三节点，所述栅极连接所述第一节点；

所述数据写入单元包括：

第一晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述数据电压，所述第二电极连接所述第二节点，所述栅极用于加载所述第一扫描信号；

所述发光控制单元包括：

第七晶体管，包括第一电极、第二电极和栅极，所述第一电极连接所述第三节点，所述第二电极连接所述第四节点，所述栅极用于加载所述发光控制信号；

所述第一复位单元包括：

第五晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述参考电压，所述栅极用于加载所述第一复位信号，所述第二电极连接所述第二节点；

第六晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述参考电压，所述栅极用于加载所述发光控制信号，所述第二电极连接所述第二节点；

所述第三复位单元包括：

第八晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述初始化电压，所述栅极用于加载所述第一复位信号，所述第二电极连接所述第四节点。

根据本公开的一种实施方式，所述第一晶体管、所述驱动晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管的有源层包括沟道区、位于沟道区两侧的第一电极和第二电极，且有源层的材料均为多晶硅半导体材料。

根据本公开的一种实施方式，所述像素驱动电路设置于显示面板的衬底基板的一侧；

所述显示面板包括沿列方向延伸的数据引线和第一电源电压引线，所述数据引线与所述第一晶体管的第一电极连接，所述第一电源电压引线与所述驱动晶体管的第一电极电连接；

所述像素驱动电路包括第一金属布线结构，所述第一金属布线结构与所述第一电源电压引线电连接且与所述数据引线绝缘设置；所述数据引线在所述衬底基板上的正投影，与所述第一金属布线结构在所述衬底基板上的正投影至少部分重叠。

根据本公开的一种实施方式，所述像素驱动电路还包括第二金属布线结构，所述第二金属布线结构连接所述第五晶体管的第二电极和所述第六晶体管的第二电极；

所述第二金属布线结构在所述衬底基板上的正投影，与所述数据引线在所述衬底基板上的正投影部分重叠。

根据本公开的一种实施方式，所述显示面板还包括依次设置于所述衬底基板一侧的第二栅极层、第一金属布线层和第二金属布线层；

所述第一金属布线结构位于所述第二栅极层，且沿所述列方向延伸；所述第二金属布线结构位于所述第一金属布线层，且所述第一金属布线层还包括第三金属布线结构；所述第一电源电压引线和所述数据引线位于所述第二金属布线层；

其中，所述第三金属布线结构在所述衬底基板上的正投影与所述数据引线在所述衬底基板上的正投影部分重合；所述第三金属布线结构通过过孔与所述第一金属布线结构电连接，通过过孔与所述第一电源电压引线连接。

根据本公开的一种实施方式，所述显示面板还包括位于所述衬底基板和所述第二栅极层之间的多晶硅半导体层；

所述多晶硅半导体层包括所述第一晶体管的有源层、所述第六晶体管的有源层和第一导电引线；所述第一导电引线连接所述第一晶体管的第二电极和所述第六晶体管的第二电极，且沿所述列方向延伸；

所述第一金属布线层包括第四金属布线结构，所述第四金属布线结构通过过孔与所述第一晶体管的第一电极连接，且通过过孔与所述数据引线连接；

所述第一金属布线结构在所述衬底基板上的正投影，与所述第一导电引线在所述衬底基板上的正投影至少部分重叠。

根据本公开的一种实施方式，所述显示面板还包括位于所述多晶硅半导体层与所述第二栅极层之间的第一栅极层；

所述存储电容包括位于所述第一栅极层的第一电极板、位于所述第二栅极层的第二电极板、位于所述第一金属布线层的第三电极板、位于所述第二金属布线的第四电极板；所述第三电极板通过过孔与所述第一电极板电连接，所述第四电极板通过过孔与所述第二金属布线结构电连接，所述第二金属布线结构通过过孔与所述第二电极板电连接；

所述多晶硅半导体层还包括所述第五晶体管的有源层，所述第五晶体管的第二电极和所述第六晶体管的第二电极通过过孔与所述第二金属布线结构连接。

根据本公开的一种实施方式，所述第一金属布线层还包括沿行方向延伸的初始电压引线，所述初始电压引线具有沿所述列方向延伸的第一突出部；所述第一突出部在所述衬底基板上的正投影，与所述数据引线在所述衬底基板上的正投影部分重叠；

所述第五晶体管的第一电极复用为所述第六晶体管的第一电极，且通过过孔与所述第一突出部电连接。

根据本公开的一种实施方式，所述第五晶体管的沟道区包括第一亚沟道区和第二亚沟道区，所述多晶硅半导体层还包括使得所述第一亚沟道区和所述第二亚沟道区串联的第二导电引线；所述第一亚沟道区和所述第二亚沟道区均沿所述列方向延伸且沿所述行方向排列；

所述第一栅极层还包括沿所述第一方向延伸的第一复位引线；所述第一亚沟道区和所述第二亚沟道区在所述衬底基板上的正投影，位于所述第一复位引线在所述衬底基板上的正投影内。

根据本公开的一种实施方式，所述多晶硅半导体层还包括驱动晶体管的有源层、第三导电引线和第四导电引线，所述驱动晶体管的第一电极与所述第三导电引线连接，所述驱动晶体管的第二电极与所述第四导电引线连接；

所述第一电极板覆盖所述驱动晶体管的沟道区；

所述第三导电引线通过过孔与所述第三金属布线结构电连接。

根据本公开的一种实施方式，所述显示面板还包括位于所述第一栅极层和所述第二栅极层之间的金属氧化物半导体层，所述金属氧化物半导体层包括第二晶体管的有源层和第四晶体管的有源层；

所述第一栅极层包括沿所述行方向延伸的第二扫描引线和第二复位引线；

所述第二扫描引线包括交替设置且依次连接的第一引线段和第二引线段，所述第一引线段在所述列方向上的尺寸大于所述第二引线段在所述列方向上的尺寸；所述第二晶体管的沟道区在所述第一栅极层上的正投影，位于所述第一引线段内；

所述第二复位引线包括交替设置且依次连接的第三引线段和第四引线段，所述第三引线段在所述列方向上的尺寸大于所述第四引线段在所述列方向上的尺寸；所述第四晶体管的沟道区在所述第一栅极层上的正投影，位于所述第三引线段内。

根据本公开的一种实施方式，所述第二栅极层包括沿所述行方向延伸的第三扫描引线和第三复位引线；

所述第三扫描引线在所述衬底基板上的正投影，覆盖所述第二晶体管的沟道区在所述衬底基板上的正投影；

所述第三复位引线在所述衬底基板上的正投影，覆盖所述第四晶体管的沟道区在所述衬底基板上的正投影。

根据本公开的一种实施方式，所述第一金属布线层还包括第五金属布线结构和第六金属布线结构；

所述第五金属布线结构与所述第三电极板电连接，且通过过孔与所述第二晶体管的第二电极连接，且通过过孔与第四晶体管的第二电极连接；

所述第六金属布线结构通过过孔与所述第四导电引线连接，且通过过孔与第二晶体管的第一电极连接。

根据本公开的一种实施方式，所述第一栅极层还包括沿所述方向延伸的第一扫描引线；

所述第一晶体管的沟道区在所述衬底基板上的正投影，位于所述第一扫描引线在所述衬底基板上的正投影内；

所述第一扫描引线在所述衬底基板上的正投影，与所述第五金属布线结构在所述衬底基板上的正投影至少部分重合。

根据本公开的一种实施方式，所述第一扫描引线具有第二突出部；所述第二突出部在所述衬底基板上的正投影，与所述第五金属布线结构在所述衬底基板上的正投影至少部分重合。

根据本公开的一种实施方式，所述第二栅极层还包括沿所述行方向延伸的电源分布引线，所述电源分布引线与所述第一金属布线结构连接。

根据本公开的一种实施方式，所述第一电源电压引线还包括第三突出部，所述第三突出部在所述衬底基板上的正投影，覆盖所述第二晶体管的沟道区在所述衬底基板上的正投影和所述第四晶体管的沟道区在所述衬底基板上的正投影。

根据本公开的一种实施方式，所述多晶硅半导体层还包括第七晶体管的有源层和第八晶体管的有源层，所述第七晶体管的第一电极与所述第四导电引线连接，且所述第七晶体管的第二电极和所述第八晶体管的第二电极重合，所述第八晶体管的第一电极通过过孔与所述初始化信号引线连接；

所述第一栅极层还包括沿所述行方向延伸的发光控制引线；所述第六晶体管的沟道区在所述衬底基板上的正投影、所述第七晶体管的沟道区在所述衬底基板上的正投影位于所述发光控制引线在所述衬底基板上的正投影内；

所述第八晶体管的沟道区在所述衬底基板上的正投影，位于所述第一复位引线在所述衬底基板上的正投影内。

根据本公开的第二个方面，提供一种显示面板，包括上述的像素驱动电路。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一种实施方式中像素驱动电路的结构示意图。

图2为本公开一种实施方式中像素驱动电路的结构示意图。

图3为本公开一种实施方式中像素驱动电路的驱动时序示意图。

图4为本公开一种实施方式中显示面板的多晶硅半导体层的结构示意图。

图5为本公开一种实施方式中显示面板的第一栅极层的结构示意图。

图6为本公开一种实施方式中显示面板的多晶硅半导体层与第一栅极层层叠的结构示意图。

图7为本公开一种实施方式中显示面板的金属氧化物半导体层的结构示意图。

图8为本公开一种实施方式中显示面板的第二栅极层的结构示意图。

图9为本公开一种实施方式中显示面板的金属氧化物半导体层和第二栅极层层叠的结构示意图。

图10为本公开一种实施方式中显示面板的多晶硅半导体层、第一栅极层和第二栅极层层叠的结构示意图。

图11为本公开一种实施方式中显示面板的多晶硅半导体层、第一栅极层和第二栅极层层叠的局部结构示意图。

图12为本公开一种实施方式中显示面板的第一金属布线层的结构示意图。

图13为本公开一种实施方式中显示面板的多晶硅半导体层、第一栅极层、金属氧化物半导体层、第二栅极层和第一金属布线层层叠的结构示意图。

图14为本公开一种实施方式中显示面板的第一扫描引线、第三扫描引线和第五金属布线结构的局部结构示意图。

图15为本公开一种实施方式中显示面板的第一扫描引线、第三扫描引线和第五金属布线结构的局部结构示意图。

图16为本公开一种实施方式中显示面板的第二金属布线层的结构示意图。

图17为本公开一种实施方式中显示面板的第一金属布线层和第二金属布线层层叠的结构示意图。

图18为本公开一种实施方式中显示面板的第二栅极层和第二金属布线层层叠的结构示意图。

图19为本公开一种实施方式中像素驱动电路的第三电极板和第四电极板层叠的结构示意图。

图20为本公开一种实施方式中显示面板的多晶硅半导体层、第一栅极层、金属氧化物半导体层、第二栅极层、第一金属布线层和第二金属布线层层叠的结构示意图。

图21为本公开一种实施方式中显示面板的像素电极层的结构示意图。

图22为本公开一种实施方式中显示面板的多晶硅半导体层、第一栅极层、金属氧化物半导体层、第二栅极层、第一金属布线层、第二金属布线层和像素电极层层叠的结构示意图。

图23为本公开一种实施方式中显示面板在图12所示的虚线PQ位置的剖切结构示意图。

图24为本公开一种实施方式中像素驱动方法的流程示意图。

附图标记说明：

110、数据写入单元；120、阈值补偿单元；130、发光控制单元；140、第一复位单元；150、第二复位单元；160、第三复位单元；170、发光元件；M1、第一晶体管；M2、第二晶体管；M3、驱动晶体管；M4、第四晶体管；M5、第五晶体管；M6、第六晶体管；M7、第七晶体管；M8、第八晶体管；Cst、存储电容；Gate_P、第一扫描信号；Gate_N、第二扫描信号；Re_P、第一复位信号；Re_N、第二复位信号；EM、发光控制信号；Vref、参考电压；Vdata、数据电压；Vinit、初始化电压；VDD、第一电源电压；VSS、第二电源电压；GL1、第一扫描引线；GL2、第二扫描引线；GL21、第一引线段；GL22、第二引线段；GL3、第三扫描引线；RL1、第一复位引线；RL2、第二复位引线；RL21、第三引线段；RL22、第四引线段；RL3、第三复位引线；EML、发光控制引线；ViL、初始化信号引线；VRL、参考电压引线；DataL、数据引线；VDDL、第一电源电压引线；N1、第一节点；N2、第二节点；N3、第三节点；N4、第四节点；H1、行方向；H2、列方向；F100、衬底基板；F200、驱动电路层；Buffer1、第一缓冲层；Poly、多晶硅半导体层；GI1、第一栅极绝缘层；Gate1、第一栅极层；Buffer2、第二缓冲层；Oxide、金属氧化物半导体层；GI2、第二栅极绝缘层；Gate2、第二栅极层；ILD、层间电介质层；SD1、第一金属布线层；PVX1、第一钝化层；PLN1、第一平坦化层；SD2、第二金属布线层；PVX2、第二钝化层；PLN2、第二平坦化层；F300、像素层；F310、像素电极层；F400、薄膜封装层；F500、触控功能层；M1Act、第一晶体管的沟道区；M2Act、第二晶体管的沟道区；M3Act、第三晶体管的沟道区；M4Act、第四晶体管的沟道区；M5Act、第五晶体管的沟道区；M6Act、第六晶体管的沟道区；M7Act、第七晶体管的沟道区；M8Act、第八晶体管的沟道区；PL1、第一导电引线；PL2、第二导电引线；PL3、第三导电引线；PL4、第四导电引线；ML1、第一金属布线结构；ML2、第二金属布线结构；ML3、第三金属布线结构；ML4、第四金属布线结构；ML5、第五金属布线结构；ML6、第六金属布线结构；ML7、第七金属布线结构；ML8、第八金属布线结构；VDDGL、电源分布引线；Hump1、第一突出部；Hump2、第二突出部；Hump3、第三突出部；Hump4、第四突出部；CP1、第一电极板；CP2、第二电极板；CP3、第三电极板；CP4、第四电极板；PR、红色发光元件的像素电极；PG、绿色发光元件的像素电极；PB、蓝色发光元件的像素电极；HA1、第一底过孔区；HA2、第二底过孔区；HA3、第三底过孔区；HA4、第四底过孔区；HA5、第五底过孔区；HA6、第六底过孔区；HA7、第七底过孔区；HA8、第八底过孔区；HA9、第九底过孔区；HA10、第十底过孔区；HA11、第十一底过孔区；HA12、第十二底过孔区；HA13、第十三底过孔区；HA14、第十四底过孔区；HA15、第十五底过孔区；HA16、第十六底过孔区；HA17、第十七底过孔区；HA18、第十八底过孔区；HA19、第十九底过孔区；HB1、第一顶过孔区；HB2、第二顶过孔区；HB3、第三顶过孔区；HB4、第四顶过孔区；HB5、第五顶过孔区；HB6、第六顶过孔区；HB7、第七顶过孔区；HB8、第八顶过孔区；HB9、第九顶过孔区；HB10、第十顶过孔区；HB11、第十一顶过孔区；HB12、第十二顶过孔区；HB13、第十三顶过孔区；HB14、第十四顶过孔区；HB15、第十五顶过孔区；HB16、第十六顶过孔区；HB17、第十七顶过孔区；HB18、第十八顶过孔区；HB19、第十九顶过孔区；HAP、转接过孔区；SubA、像素驱动区域。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

在本公开的显示面板或者像素驱动电路中，两个结构之间相互交叠，指的是两个结构层叠且相交设置；即两个结构位于显示面板的不同膜层，且两个结构在衬底基板上的正投影存在重合区域。

在本公开中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件，晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道域，并且电流可以流过漏极、沟道区域以及源极。沟道区是指电流主要流过的区域。

在本公开中，将晶体管的漏极和源极中的一个作为该晶体管的第一电极，另一个作为该晶体管的第二电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本公开中，在一些情况下第一电极可以作为源极且第二电极可以作为漏极，而在另外一些情况下第一电极可以作为漏极且第二电极可以作为源极。

在本公开中，除非特殊说明，否则过孔为常规意义上的过孔，并不限定各个过孔所贯穿的绝缘膜层或者所连接的导电结构相同。

本公开提供一种像素驱动电路以及应用该像素驱动电路的显示面板。参见图1，本公开提供的像素驱动电路包括：

驱动晶体管M3，连接第一节点N1和第三节点N3，用于在第一节点N1的控制下输出驱动电流至第三节点N3；

存储电容Cst，连接第一节点N1和第二节点N2；

数据写入单元110，连接第二节点N2，用于响应第一扫描信号Gate_P而输出数据电压Vdata至第二节点N2；

发光控制单元130，连接第三节点N3和第四节点N4，用于响应发光控制信号EM而使得第三节点N3和第四节点N4之间电连通；

第一复位单元140，连接第二节点N2，用于响应发光控制信号EM或者第一复位信号Re_P而输出参考电压Vref至第二节点N2；

第二复位单元150，连接第一节点N1，用于响应第二复位信号Re_N而输出初始化电压Vinit至第一节点N1。

在本公开的一种实施方式中，像素驱动电路还可以包括阈值补偿单元120。阈值补偿单元120，接第一节点N1和第三节点N3，用于响应第二扫描信号Gate_N而使得第一节点N1和第三节点N3之间电连通。

本公开提供的像素驱动电路，参见图1、图3和图24，可以采用如下像素驱动方法进行驱动：

步骤S110，在复位阶段T1，向第一复位单元140加载第一复位信号Re_P以使得参考电压Vref加载至第二节点N2；向第二复位单元150加载第二复位信号Re_N以使得初始化电压Vinit加载至第一节点N1；

步骤S120，在数据写入阶段T2，向数据写入单元110加载第一扫描信号Gate_P以使得数据电压Vdata加载至第二节点N2；向阈值补偿单元120加载第二扫描信号Gate_N以使得第一节点N1和第三节点N3之间连通，直至第一节点N1和第三节点N3之间的电流为零，如此将驱动晶体管的阈值电压写入第一节点N1，实现对驱动晶体管的阈值电压的补偿；

步骤S130，在发光阶段T3，向发光控制单元130和第一复位单元140加载发光控制信号EM，以使得第三节点N3和第四节点N4之间连通，且使得参考电压Vref加载至第二节点N2。

可以理解的是，在图3所示的时序图中，第一复位信号Re_P、第一扫描信号Gate_P、发光控制信号EM在低电平下为有效信号，在高电平下为无效的基值信号。第二复位信号Re_N和第二扫描信号Gate_N在高电平下为有效信号，在低电平下为无效的基值信号。可以理解的是，这些信号中有效信号的高低电平也可以反转，以能够实现对相应的单元的控制为准。

在本公开提供的像素驱动电路及其驱动方法中，在复位阶段，可以采用不同的复位信号分别控制第一复位单元140和第二复位单元150，进而实现利用参考电压Vref对第二节点N2进行复位，且利用初始化电压Vinit对第一节点N1进行复位。参考电压Vref为正向电压，可以为3v，初始化电压Vinit为负向电压，可以为-3～-5v。在数据写入阶段，可以分别向存储电容的两端分别写入数据电压和驱动晶体管的阈值电压，第一节点N1充电至电压为VDD+Vth，第二节点N2写入数据电压Data，进而实现在同一阶段中完成数据写入、驱动晶体管的阈值电压补偿两个过程，能够简化像素驱动电路的驱动方法。在发光阶段，第一复位单元140可以受到发光控制信号EM的控制而对第二节点N2进行复位，第二节点N2的电压由Data变为Vref，电容两端遵循电荷守恒原理，第一节点N1的电压跳变为VDD+Vth+Vref-Data，实现对第一节点N1节点电压的下拉(或者上拉)，使得驱动晶体管M3能够产生驱动电流，驱动发光元件170发光。

下面，结合附图对本公开提供的像素驱动电路的结构、原理和效果做进一步地解释和说明。

参见图23，本公开提供的显示面板可以包括依次层叠设置的衬底基板F100、驱动电路层F200和像素层F300。其中，本公开提供的像素驱动电路可以设置于驱动电路层F200中，像素层F300中可以设置有与像素驱动电路对应的发光元件170，发光元件170的一端可以加载第二电源电压VSS，另一端可以与像素驱动电路的第四节点节点电连接。如此，该像素驱动电路可以驱动对应的发光元件170进行发光。

参见图1，在本公开的一种实施方式中，像素驱动电路还包括第三复位单元160，第三复位单元160连接第四节点N4，用于响应第一复位信号Re_P而输出初始化电压Vinit至第四节点N4。如此，在复位阶段，像素驱动电路可以同时对第一节点N1、第二节点N2和第四节点N4进行复位，这可以迅速消除发光元件170的阴极与阳极之间的电压差，避免发光元件170不能及时停止发光而导致的拖影。

可选地，参见图2，阈值补偿单元120包括第二晶体管M2，第二晶体管M2包括第一电极、第二电极和栅极，第一电极连接第三节点N3，第二电极连接第一节点N1，栅极用于加载第二扫描信号Gate_N。其中，第二晶体管M2的有源层的材料为金属氧化物半导体材料。如此，第二晶体管M2为金属氧化物晶体管(Oxide-TFT)，其在截止状态下具有低的漏电流，因此可以减小第一节点N1的漏电，利于存储电容Cst在发光阶段进行电位保持，进而降低发光元件170在低频驱动时的闪烁风险。在本公开的一种实施方式中，第二晶体管M2为N型薄膜晶体管。

进一步可选地，第二晶体管M2的栅极包括均用于加载第二扫描信号Gate_N的第一栅极和第二栅极，第二晶体管M2的有源层包括沟道区。第二晶体管M2的第一栅极、沟道区和第二栅极依次层叠设置。如此，第二晶体管M2的沟道区夹设于其第一栅极和第二栅极之间，可以减小浮体效应对第二晶体管M2的影响，进一步降低第二晶体管M2在截止状态下的漏电流。

在本公开的一种实施方式中，像素驱动电路设置于衬底基板F100的一侧。第二晶体管M2的第一栅极位于第二晶体管M2的沟道区靠近衬底基板F100的一侧；第二晶体管M2的第二栅极在衬底基板F100上的正投影，位于第二晶体管M2的第一栅极在衬底基板F100上的正投影以内。换言之，第二晶体管M2的第一栅极、第二晶体管M2的沟道区和第二晶体管M2的第二栅极依次层叠设置于衬底基板F100的一侧；第二晶体管M2的有源层与第二晶体管M2的第二栅极交叠的部分作为第二晶体管M2的沟道区，第二晶体管M2的沟道区被第二晶体管M2的第一栅极完全遮挡。这样，第二晶体管M2的第一栅极可以屏蔽外部光线对第二晶体管M2的沟道区的影响，避免第二晶体管M2的沟道区产生光生电流而导致第二晶体管M2在截止状态下的漏电流增大。

可选地，参见图3，第二复位单元150包括第四晶体管M4，第四晶体管M4包括第一电极、第二电极和栅极，第一电极用于加载初始化电压Vinit，第二电极连接第一节点N1，栅极用于加载第二复位信号Re_N。其中，第四晶体管M4的有源层的材料为金属氧化物半导体材料。如此，第四晶体管M4为金属氧化物晶体管，其在截止状态下具有低的漏电流，因此可以减小第一节点N1的漏电，利于存储电容Cst在发光阶段进行电位保持，进而降低发光元件170在低频驱动时的闪烁风险。在本公开的一种实施方式中，第四晶体管M4为N型薄膜晶体管。

进一步可选地，第四晶体管M4的栅极包括均用于加载第二复位信号Re_N的第一栅极和第二栅极，第四晶体管M4的有源层包括沟道区；第四晶体管M4的第一栅极、沟道区和第二栅极依次层叠设置。如此，第四晶体管M4的沟道区夹设于其第一栅极和第二栅极之间，可以减小浮体效应对第四晶体管M4的影响，进一步降低第四晶体管M4在截止状态下的漏电流。

在本公开的一种实施方式中，像素驱动电路设置于衬底基板F100的一侧。第四晶体管M4的第一栅极位于第四晶体管M4的沟道区靠近衬底基板F100的一侧；第四晶体管M4的第二栅极在衬底基板F100上的正投影，完全位于第四晶体管M4的第一栅极在衬底基板F100上的正投影以内。

换言之，第四晶体管M4的第一栅极、第四晶体管M4的沟道区和第四晶体管M4的第二栅极依次层叠设置于衬底基板F100的一侧；第四晶体管M4的有源层与第四晶体管M4的第二栅极交叠的部分作为第四晶体管M4的沟道区，第四晶体管M4的沟道区被第四晶体管M4的第一栅极完全遮挡。这样，第四晶体管M4的第一栅极可以屏蔽外部光线对第四晶体管M4的沟道区的影响，避免第四晶体管M4的沟道区产生光生电流而导致第四晶体管M4在截止状态下的漏电流增大。

可选地，像素驱动电路设置于衬底基板F100的一侧；存储电容Cst包括至少两个交叠设置且相互绝缘的电极板，两个电极板之间填充有绝缘介质。其中，至少一个电极板可以与第一节点N1电连接，且至少一个电极板可以与第二节点N2电连接。

进一步可选地，参见图23，存储电容Cst包括依次层叠设置于衬底基板F100一侧的第一电极板CP1、第二电极板CP2、第三电极板CP3和第四电极板CP4，且任意相邻两个电极板之间夹设有绝缘介质；第一电极板CP1和第三电极板CP3均与第一节点N1电连接；第二电极板CP2和第四电极板CP4均与第二节点N2电连接。在该实施方式中，可以通过增大存储电容Cst的电极板的数量的方式，增大存储电容Cst的电容值，进而降低第一节点N1节点漏电对第一节点N1处的电动势的影响，减弱或者消除像素驱动电路在低频驱动下的闪烁问题，提高应用该像素驱动电路的显示面板的显示质量。

可选地，参见图23，应用该像素驱动电路的显示面板，还包括依次层叠于第三电极板CP3远离衬底基板F100一侧的第一钝化层PVX1和第一平坦化层PLN1，且第四电极板CP4设于第一平坦化层PLN1远离衬底基板F100的一侧。

参见图19，第一平坦化层PLN1至少包括第一部分SA1和第二部分SA2，第一平坦化层PLN1的第一部分SA1夹设于第三电极板CP3和第四电极板CP4之间；第一平坦化层PLN1的第二部分SA2与第三电极板CP3和第四电极板CP4不交叠；第一部分SA1的厚度小于第二部分SA2的厚度。换言之，显示面板可以通过对第一平坦化层PLN1的第一部分SA1进行减薄，进而使得第三电极板CP3和第四电极板CP4在第一平坦化层PLN1的第一部分SA1处的距离减小，进而提高存储电容Cst的电容量。

进一步可选地，第一平坦化层PLN1还可以包括夹设于第一部分SA1和第二部分SA2之间的第三部分SA3。第三部分SA3的内侧边缘SAE1可以完全位于第三电极板CP3和第四电极板CP4的交叠区域内，且第三部分SA3的外侧边缘SAE2与第三电极板CP3和第四电极板CP4中的任意一个不交叠。第一平坦化层PLN1的第三部分SA3，其厚度可以是均一的，例如其厚度与第一部分SA1相同或者与第二部分SA2相同，也可以是不均一的，例如部分与第一部分SA1相同且其余部分与第二部分SA2相同。可以理解的是，第一平坦化层PLN1的第三部分SA3的厚度也可以呈其他状态，例如可以呈渐变状态，或者呈台阶状多次突变状态，或者呈现其他规则或者不规则的状态。

在本公开的一种实施方式中，第一平坦化层PLN1的第三部分SA3，其厚度可以与第一部分SA1的厚度相同。如此，第一平坦化层PLN1的第一部分SA1和第三部分SA3均减薄(均为减薄区域)，使得第三电极板CP3和第四电极板CP4在相互交叠的区域的任意位置的距离均减小，能够最大程度的增大存储电容Cst的电容值。另外，由于未减薄的第二部分SA2与第三电极板CP3、第四电极板CP4均不交叠，即第一平坦化层PLN1的减薄区域的边界(即为第三部分SA3的外侧边缘SAE2)在第三电极板CP3和第四电极板CP4的交叠区域之外，这可以避免第一平坦化层PLN1的减薄区域的边界部分在第三电极板CP3和第四电极板CP4的交叠区域，进而避免工艺误差而导致第三电极板CP3和第四电极板CP4的交叠区域与减薄区域之间的重合面积偏差，进而避免这种偏差导致存储电容Cst的电容值改变，可以保证不同驱动电路的存储电容Cst的存储电容值的均一性。

在本公开的另一种实施方式中，第一平坦化层PLN1的第三部分SA3，其厚度可以与第二部分SA2的厚度相同。如此，第一平坦化层PLN1的第二部分SA2和第三部分SA3均未减薄，第一平坦化层PLN1的第一部分SA1被减薄(为减薄区域)。由于减薄的第一部分SA1与第三电极板CP3、第四电极板CP4均交叠，即第一平坦化层PLN1的减薄区域的边界(即为第三部分SA3的内侧边缘SAE1)完全在第三电极板CP3和第四电极板CP4的交叠区域内，这可以避免第一平坦化层PLN1的减薄区域的边界只有部分在第三电极板CP3和第四电极板CP4的交叠区域，进而避免工艺误差而导致第三电极板CP3和第四电极板CP4的交叠区域与减薄区域之间的重合面积偏差，进而避免这种偏差导致存储电容Cst的电容值改变，可以保证不同驱动电路的存储电容Cst的存储电容值的均一性。

在本公开的一种实施方式中，第一平坦化层PLN1的第一部分SA1的厚度可以为零，以暴露第一钝化层PVX1。这样，第一平坦化层PLN1在第一部分SA1的位置可以呈镂空状并暴露第一钝化层PVX1，第三电极板CP3和第四电极板CP4在该镂空处通过第一钝化层PVX1来进行隔离。换言之，第一钝化层PVX1具有夹设于第三电极板CP3和第四电极板CP4之间的第一部分SA1，且第一平坦化层PLN1具有暴露第一钝化层PVX1的镂空区；第一平坦化层PLN1的镂空区至少暴露第一钝化层PVX1的第一部分SA1的至少部分区域。其中，镂空区即为第一平坦化层PLN1的减薄区域。可以理解的是，第一平坦化层PLN1的第三部分SA3可以完全不呈镂空状，或者可以呈部分镂空状，亦或可以完全呈镂空状。因此，钝化层PVX1的第一部分SA1既可以部分位于第一平坦化层PLN1的镂空区，也可以完全位于第一平坦化层PLN1的镂空区。

可选地，参见图2，驱动晶体管M3包括第一电极、第二电极和栅极，第一电极用于加载第一电源电压VDD，第二电极连接第三节点N3，栅极连接第一节点N1。

可选地，参见图2，数据写入单元110可以包括：

第一晶体管M1，包括第一电极、第二电极和栅极，第一电极用于加载数据电压Vdata，第二电极连接第二节点N2，栅极用于加载第一扫描信号Gate_P。

可选地，参见图2，发光控制单元130包括：

第七晶体管M7，包括第一电极、第二电极和栅极，第一电极连接第三节点N3，第二电极连接第四节点N4，栅极用于加载发光控制信号EM。

可选地，参见图2，第一复位单元140包括第五晶体管M5和第六晶体管M6。

第五晶体管M5包括第一电极、第二电极和栅极，第一电极用于加载参考电压Vref，栅极用于加载第一复位信号Re_P，第二电极连接第二节点N2。

第六晶体管M6包括第一电极、第二电极和栅极，第一电极用于加载参考电压Vref，栅极用于加载发光控制信号EM，第二电极连接第二节点N2。

可选地，参见图2，第三复位单元160包括：

第八晶体管M8，包括第一电极、第二电极和栅极，第一电极用于加载初始化电压Vinit，栅极用于加载第一复位信号Re_P，第二电极连接第四节点N4。

可选地，第一晶体管M1、驱动晶体管M3、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8的有源层的材料为多晶硅半导体材料，例如可以为低温多晶硅半导体材料。进一步地，第一晶体管M1、驱动晶体管M3、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8为P型薄膜晶体管。

可选地，参见图18，显示面板包括沿列方向H2延伸的数据引线DataL和第一电源电压引线VDDL。数据引线DataL与第一晶体管M1的第一电极电连接，第一电源电压引线VDDL与驱动晶体管M3的第一电极电连接。

参见图18，像素驱动电路包括第一金属布线结构ML1，第一金属布线结构ML1与第一电源电压引线VDDL电连接且与数据引线DataL绝缘设置。因此，在像素驱动电路工作时，第一金属布线结构ML1上加载有恒定电压的第一电源电压VDD。数据引线DataL在衬底基板F100上的正投影，与第一金属布线结构ML1在衬底基板F100上的正投影至少部分重叠。如此，第一金属布线结构ML1和数据引线DataL之间可以形成寄生电容，进而增大数据引线DataL的寄生电容的电容值。当显示面板设置DEMUX(DE-Multiplexer,多路输出选择器)以驱动多列像素驱动电路时，每一列像素驱动电路的数据电压Vdata将预先保存在数据引线DataL的寄生电容中，并在第一晶体管M1导通后写入存储电容Cst中。在本公开中，由于增大了数据引线DataL的寄生电容，因此数据引线DataL的电荷容量大，在保存形成数据电压Vdata的电荷时损失的电荷比例更小，且在数据写入阶段对存储电容Cst具有更强的充电能力，能够提高存储电容Cst的充电率。

可选地，参见图17，所述像素驱动电路还包括第二金属布线结构ML2。第二金属布线结构ML2连接第五晶体管M5的第二电极和第六晶体管M6的第二电极。因此，在像素驱动电路工作时，第二金属布线结构ML2上加载有作为恒定电压的参考电压Vref。第二金属布线结构ML2在衬底基板F100上的正投影，与数据引线DataL在衬底基板F100上的正投影部分重叠。如此，第二金属布线结构ML2和数据引线DataL之间可以形成寄生电容，进而增大数据引线DataL的寄生电容的电容值。这样，利于提高存储电容Cst的充电率。

在本公开中，参见图4，行方向H1具有相反的第一行方向H11和第二行方向H12。在同一像素驱动电路中，沿行方向H1，驱动晶体管M3的沟道区M3Act位于第一晶体管M1的沟道区M1Act的第一行方向H11一侧；第一晶体管M1的沟道区M1Act位于驱动晶体管M3的沟道区M3Act的第二行方向H12一侧。列方向H2具有相反的第一列方向H21和第二列方向H22。沿列方向H2，驱动晶体管M3沟道区M3Act位于第一晶体管M1的沟道区M1Act的第一列方向H21一侧；第一晶体管M1的沟道区M1Act位于驱动晶体管M3沟道区M3Act的第二列方向H22一侧。

在本公开的一种实施方式中，在同一像素驱动电路中，第一晶体管M1和第六晶体管M6沿第一列方向H21直线排列，第七晶体管M7和第八晶体管M8沿第一列方向H21直线排列，第六晶体管M6和第七晶体管M7沿第一行方向H11直线排列。可选地，当像素驱动电路具有第八晶体管M8时，第五晶体管M5和第八晶体管M8沿第一行方向H11直线排列。

图4和图7示出了一种实施方式中，各个晶体管的沟道区的位置。参见图4和图7，在本公开的一种实施方式中，在同一像素驱动电路中，在列方向H2的正投影上，第四晶体管M4的沟道区M4Act、第二晶体管M2的沟道区M2Act、第一晶体管M1的沟道区M1Act、驱动晶体管M3的沟道区M3Act、第六晶体管M6的沟道区M6Act、第五晶体管M5的沟道区M5Act沿第一列方向H21依次设置；可以理解的是，第四晶体管M4的沟道区M4Act、第二晶体管M2的沟道区M2Act、第一晶体管M1的沟道区M1Act、驱动晶体管M3的沟道区M3Act、第六晶体管M6的沟道区M6Act、第五晶体管M5的沟道区M5Act可以不沿第一列方向H21直线排列。在同一像素驱动电路中，在行方向H1的正投影上，第一晶体管M1的沟道区M1Act、第四晶体管M4的沟道区M4Act、驱动晶体管M3的沟道区M3Act、第七晶体管M7的沟道区M7Act沿第一行方向H11依次设置，第一晶体管M1的沟道区M1Act、第四晶体管M4的沟道区M4Act、第二晶体管M2的沟道区M2Act、第七晶体管M7的沟道区M7Act沿第一行方向H11依次设置。

参见图23，从膜层结构上，显示面板包括依次层叠设置的衬底基板F100、驱动电路层F200和像素层F300。

可选地，衬底基板F100可以为无机材料的衬底基板F100，也可以为有机材料的衬底基板F100。举例而言，在本公开的一种实施方式中，衬底基板F100的材料可以为钠钙玻璃(soda-lime glass)、石英玻璃、蓝宝石玻璃等玻璃材料，或者可以为不锈钢、铝、镍等金属材料。在本公开的另一种实施方式中，衬底基板F100的材料可以为聚甲基丙烯酸甲酯(多晶硅半导体层Polymethyl methacrylate，PMMA)、聚乙烯醇(多晶硅半导体层Polyvinylalcohol，PVA)、聚乙烯基苯酚(多晶硅半导体层Polyvinyl phenol，PVP)、聚醚砜(多晶硅半导体层Polyether sulfone，PES)、聚酰亚胺、聚酰胺、聚缩醛、聚碳酸酯(多晶硅半导体层Poly carbonate，PC)、聚对苯二甲酸乙二酯(多晶硅半导体层Polyethyleneterephthalate，PET)、聚萘二甲酸乙二酯(多晶硅半导体层Polyethylene naphthalate，PEN)或其组合。在本公开的另一种实施方式中，衬底基板F100也可以为柔性衬底基板F100，例如衬底基板F100的材料可以为聚酰亚胺(多晶硅半导体层Polyimide，PI)。衬底基板F100还可以为多层材料的复合，举例而言，在本公开的一种实施方式中，衬底基板F100可以包括依次层叠设置的底膜层(Bottom Film)、压敏胶层、第一聚酰亚胺层和第二聚酰亚胺层。

可选地，参见图23，驱动电路层F200可以包括依次层叠与衬底基板F100一侧的第一缓冲层Buffer1、多晶硅半导体层Poly、第一栅极绝缘层GI1、第一栅极层Gate1、层间电介质层ILD、第一金属布线层SD1、第一平坦化层PLN1、第二金属布线层SD2和第二平坦化层PLN2。在本公开的一种实施方式中，驱动电路层F200还可以包括位于第一金属布线层SD1与第一平坦化层PLN1之间的第一钝化层PVX1。进一步地，在本公开的一种实施方式中，驱动电路层F200还可以包括位于第二金属布线层SD2与第二平坦化层PLN2之间的第二钝化层PVX2。

在本公开的一种实施方式中，本公开的像素驱动电路中可以设置有金属氧化物晶体管，则驱动电路层F200还可以包括依次层叠于第一栅极层Gate1远离衬底基板一侧的第二缓冲层Buffer2、金属氧化物半导体层Oxide，层间电介质层ILD位于金属氧化物半导体层Oxide远离衬底基板的一侧。更进一步地，驱动电路层还可以设置有依次层叠于金属氧化物半导体层Oxide远离衬底基板一侧的第二栅极绝缘层GI2、第二栅极层Gate2，层间电介质层ILD位于第二栅极层Gate2远离衬底基板的一侧。

可选地，多晶硅半导体层Poly可以设置有第一晶体管M1的有源层、驱动晶体管M3的有源层、第五晶体管M5的有源层、第六晶体管M6的有源层和第七晶体管M7的有源层。进一步可选地，多晶硅半导体层Poly还可以设置有第八晶体管M8的有源层，以形成作为第三复位单元160的第八晶体管M8。可以理解的是，上述第一晶体管M1、驱动晶体管M3、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8中的任意一个晶体管的有源层，可以包括依次连接的第一电极、沟道区和第二电极。其中，晶体管的沟道区可以保持半导体特性，第一电极和第二电极可以通过掺杂等方法而导体化。在图4中，示出了各个晶体管的沟道区的位置。

可选地，参见图4，多晶硅半导体层Poly还可以设置有导体化的第一导电引线PL1，第一晶体管M1的沟道区M1Act与第六晶体管M6的沟道区M6Act之间通过第一导电引线PL1连接。如此，该第一导电引线PL1可以复用为第一晶体管M1的第二电极和第六晶体管M6的第二电极。进一步地，在一个像素驱动电路中，第一导电引线PL1沿列方向H2方向延伸。

在本公开的一种实施方式中，参见图4，第一晶体管M1的第一电极位于第一晶体管M1的沟道区M1Act远离第六晶体管M6的沟道区M6Act的一侧，其可以具有第一底过孔区HA1。第一底过孔区HA1通过过孔与数据引线DataL电连接，以使得数据引线DataL上所加载的Data能够加载至第一晶体管M1的第一电极。

在本公开的一种实施方式中，参见图4，第一导电引线PL1可以作为第二节点N2的一部分，其靠近第六晶体管M6的沟道区M6Act的一端可以具有第二底过孔区HA2。第二底过孔区HA2用于通过过孔与存储电容Cst的第二电极板CP2和第四电极板CP4电连接。

在本公开的一种实施方式中，参见图4，第六晶体管M6的第一电极和第五晶体管M5的第一电极可以复用，位于第六晶体管M6的沟道区M6Act远离第一晶体管M1的沟道区M1Act的一侧。其中，第六晶体管M6的第一电极可以具有第三底过孔区HA3，第三底过孔区HA3用于通过过孔与参考电压引线VrL电连接，以使得参考电压引线VrL上所加载的参考电压Vref能够加载至第六晶体管M6和第五晶体管M5的第一电极。

在本公开的一种实施方式中，参见图4，第五晶体管M5的第二电极可以具有第四底过孔区HA4，第四底过孔区HA4可以通过过孔和其他导电结构与第一导电引线PL1电连接，以使得第五晶体管M5的第二电极可以电连接至第二节点N2。

可选地，第五晶体管M5的沟道区M5Act包括第一亚沟道区和第二亚沟道区，多晶硅半导体层Poly还包括使得第一亚沟道区和第二亚沟道区串联的导体化的第二导电引线PL2。第一亚沟道区和第二亚沟道区均沿列方向H2延伸且沿行方向H1排列，第二导电引线PL2连接第一亚沟道区的第一列方向H21一端和第二亚沟道区的第一列方向H21一端。具体的，参见图4，多晶硅半导体层Poly在第五晶体管M5的第一电极和第五晶体管M5的第二电极之间呈凵型弯折结构，其包括依次连接的第一亚沟道区、第二导电引线PL2和第二亚沟道区，第一亚沟道区和第二亚沟道区分别位于该凵型弯折结构的两臂上。如此，可以在提高第五晶体管M5的沟道区M5Act的长度的同时减小像素驱动区域SubA在列方向H2上的尺寸。

在本公开的一种实施方式中，参见图4，多晶硅半导体层Poly还可以设置有导体化的第三导电引线PL3，第三导电引线PL3可以复用为驱动晶体管M3的第一电极且位于驱动晶体管M3的沟道区M3Act靠近第一导电引线PL1的一侧。在第三导电引线PL3远离驱动晶体管M3的沟道区M3Act的一端可以具有第五底过孔区HA5，第五底过孔区HA5用于通过过孔与第一电源电压引线VDDL电连接，以使得第一电源电压引线VDDL上加载的第一电源电压VDD能够加载至驱动晶体管M3的第一电极。

在本公开的一种实施方式中，参见图4，多晶硅半导体层Poly还可以设置有导体化的第四导电引线PL4，第四导电引线PL4可以与驱动晶体管M3的沟道区M3Act连接以复用为驱动晶体管M3的第二电极，并作为像素驱动电路的第三节点N3的一部分。可选地，第四导电引线PL4可以沿列方向H2延伸，其位于第一列方向H21的一端可以与第七晶体管M7的沟道区M7Act连接，以使得第四导电引线PL4可以复用为第七晶体管M7的第一电极。第四导电引线PL4位于第二列方向H22的一端可以具有第六底过孔区HA6，第六底过孔区HA6用于通过过孔与第二晶体管M2的第二电极连接。

在本公开的一种实施方式中，参见图4，第七晶体管M7的第二电极位于第七晶体管M7的沟道区M7Act远离第四导电引线PL4的一侧，且具有第七底过孔区HA7。第七底过孔区HA7用于通过过孔与发光元件170电连接。其中，第七晶体管M7的第二电极可以作为像素驱动电路的第四节点N4节点的一部分。

在本公开的一种实施方式中，参见图4，像素驱动电路设置有第八晶体管M8，第八晶体管M8的沟道区M8Act位于第七晶体管M7的沟道区M7Act的第一列方向H21一侧，且第七晶体管M7的第二电极复用为第八晶体管M8的第二电极。第八晶体管M8的第一电极位于第八晶体管M8的沟道区M8Act远离第七晶体管M7的沟道区M7Act的一侧，且具有第八底过孔区HA8，第八底过孔区HA8用于通过过孔与初始化信号引线ViL电连接，以使得初始化信号引线ViL上所加载的初始化电压Vinit加载至第八晶体管M8的第一电极。

参见图5，第一栅极层Gate1可以设置有用于加载第一扫描信号Gate_P的第一扫描引线GL1、第一电极板CP1、用于加载发光控制信号EM的发光控制引线EML和用于加载第一复位信号Re_P的第一复位引线RL1。可选地，第一扫描引线GL1、发光控制引线EML和第一复位引线RL1沿行方向H1延伸，沿行方向H1方向排列的多个像素驱动电路可以共用同一第一扫描引线GL1、发光控制引线EML和第一复位引线RL1。

第一栅极层Gate1可以设置有第一晶体管M1的栅极，且第一晶体管M1的栅极与第一扫描引线GL1连接，以使得第一晶体管M1能够响应第一扫描信号Gate_P而导通。在本公开的一种实施方式中，参见图6，第一晶体管M1的沟道区Act在衬底基板F100上的正投影，位于第一扫描引线GL1在衬底基板F100上的正投影内。换言之，第一扫描引线GL1可以与第一晶体管M1的沟道区M1Act交叠，以使得交叠部位复用为第一晶体管M1的栅极。

第一栅极层Gate1可以设置有第六晶体管M6的栅极，且第六晶体管M6的栅极与发光控制引线EML连接，以使得第六晶体管M6能够响应发光控制信号EM而导通。在本公开的一种实施方式中，参见图6，第六晶体管M6的沟道区在衬底基板F100上的正投影，位于发光控制引线EML在衬底基板F100上的正投影内。换言之，发光控制引线EML可以与第六晶体管M6的沟道区M6Act交叠，以使得交叠部位复用为第六晶体管M6的栅极。

第一栅极层Gate1可以设置有第七晶体管M7的栅极，且第七晶体管M7的栅极与发光控制引线EML连接，以使得第七晶体管M7能够响应发光控制信号EM而导通。在本公开的一种实施方式中，参见图6，第七晶体管M7的沟道区在衬底基板F100上的正投影，位于发光控制引线EML在衬底基板F100上的正投影内。换言之，发光控制引线EML可以与第七晶体管M7的沟道区M7Act交叠，以使得交叠部位复用为第七晶体管M7的栅极。

第一栅极层Gate1可以设置有第五晶体管M5的栅极，且第五晶体管M5的栅极与第一复位引线RL1连接，以使得第五晶体管M5能够响应第一复位信号Re_P而导通。在本公开的一种实施方式中，参见图6，第一复位引线RL1可以与第五晶体管M5的沟道区M5Act交叠，以使得交叠部位复用为第五晶体管M5的栅极。示例性地，第一亚沟道区和第二亚沟道区在衬底基板上的正投影，位于第一复位引线RL1在衬底基板上的正投影内。

第一栅极层Gate1可以设置有第八晶体管M8的栅极，且第八晶体管M8的栅极与第一复位引线RL1连接，以使得第八晶体管M8能够响应第一复位信号Re_P而导通。在本公开的一种实施方式中，参见图6，第八晶体管M8的沟道区Act在衬底基板F100上的正投影，位于第一复位引线RL1在衬底基板F100上的正投影内。换言之，第一复位引线RL1可以与第八晶体管M8的沟道区M8Act交叠，以使得交叠部位复用为第八晶体管M8的栅极。

第一电极板CP1可以覆盖驱动晶体管M3的沟道区M3Act，以复用为驱动晶体管M3的栅极。如此，第一电极板CP1可以作为第一节点N1节点的一部分。在本公开的一种实施方式中，参见图6，第一电极板CP1在第一行方向H11一侧的边界靠近第四导电引线PL4，在列方向H2方向朝第一列方向H21和第二列方向H22方向延伸，这样可以尽量增大第一电极板CP1的面积，进而利于增大存储电容Cst的电容值。

在本公开的一种实施方式中，参见图5，第一电极板CP1可以具有第十三底过孔区HA13，第十三底过孔区HA13用于通过过孔与第三电极板CP3电连接。进一步地，第一电极板CP1靠近L1的一侧可以设置有突出部，该突出部位于第三导电引线PL3的第一列方向H21一侧；第十三底过孔区HA13位于该突出部。

可选地，在像素驱动区域SubA中，第一扫描引线GL1、第一电极板CP1、发光控制引线EML和第一复位引线RL1沿第一列方向H21依次设置。

可选地，第四晶体管M4的栅极包括位于第一栅极层Gate1的第四晶体管M4的第一栅极。参见图5，第一栅极层Gate1还可以设置有用于加载第二复位信号Re_N的第二复位引线RL2，第二复位引线RL2与第四晶体管M4的第一栅极电连接，以使得第二复位信号Re_N可以加载至第四晶体管M4的第一栅极，使得第四晶体管M4能够响应第二复位信号Re_N而导通。进一步地的，第二复位引线RL2沿行方向H1方向延伸，以使得同行设置的各个像素驱动电路可以共用同一第二复位引线RL2。

在本公开的一种实施方式中，第四晶体管M4可以为金属氧化物晶体管。参见图7，第四晶体管M4的沟道区M4Act位于金属氧化物半导体层Oxide；第四晶体管M4的沟道区M4Act在第一栅极层Gate1上的正投影可以完全位于第四晶体管M4的第一栅极内。如此，第四晶体管M4的第一栅极可以遮挡衬底基板一侧的光线照射至第四晶体管M4的沟道区M4Act，避免该光照导致第四晶体管M4在截止状态下的漏电流增大。

在本公开的一种实施方式中，参见图11，第二复位引线RL2可以与设于金属氧化物半导体层Oxide的第四晶体管M4的沟道区M4Act交叠，以复用为第四晶体管M4的第一栅极。示例性地，参见图5，沿行方向H1，第二复位引线RL2可以包括交替设置且依次连接的第三引线段RL21和第四引线段RL22，第三引线段RL21在列方向H2上的尺寸大于在第四引线段RL22在列方向H2上的尺寸。其中，第四晶体管M4的沟道区M4Act在第一栅极层Gate1上的正投影可以完全位于第三引线段RL21内，以使得第三引线段RL21的一部分可以作为第四晶体管M4的第一栅极。

可选地，第二晶体管M2的栅极包括位于第一栅极层Gate1的第二晶体管M2的第一栅极。参见图5，第一栅极层Gate1还可以设置有用于加载第二扫描信号Gate_N的第二扫描引线GL2，第二扫描引线GL2与第二晶体管M2的第一栅极电连接，以使得第二扫描信号Gate_N可以加载至第二晶体管M2的第一栅极，使得第二晶体管M2能够响应第二扫描信号Gate_N而导通。进一步地的，第二扫描引线GL2沿行方向H1方向延伸，以使得同行设置的各个像素驱动电路可以共用同一第二扫描引线GL2。

在本公开的一种实施方式中，第二晶体管M2可以为金属氧化物晶体管。参见图7，第二晶体管M2的沟道区M2Act位于金属氧化物半导体层Oxide。第二晶体管M2的沟道区M2Act在第一栅极层Gate1上的正投影可以完全位于第二晶体管M2的第一栅极内。如此，第二晶体管M2的第一栅极可以遮挡衬底基板一侧的光线照射至第二晶体管M2的沟道区M2Act，避免该光照导致第二晶体管M2在截止状态下的漏电流增大。

在本公开的一种实施方式中，参见图11，第二扫描引线GL2可以与设于金属氧化物半导体层Oxide的第二晶体管M2的沟道区M2Act交叠，以复用为第二晶体管M2的第一栅极。示例性地，参见图5，沿行方向H1，第二扫描引线GL2可以包括交替设置且依次连接的第一引线段GL21和第二引线段GL22，第一引线段GL21在列方向H2上的尺寸大于在第二引线段GL22在列方向H2上的尺寸。其中，参见图11，第二晶体管M2的沟道区M2Act在第一栅极层Gate1上的正投影可以完全位于第一引线段GL21内，以使得第一引线段GL21的一部分可以作为第二晶体管M2的第一栅极。

在本公开的一种实施方式中，在像素驱动区域SubA中，第二复位引线RL2、第二扫描引线GL2、第一扫描引线GL1、第一电极板CP1、发光控制引线EML和第一复位引线RL1沿第一列方向H21依次排列。

在本公开的一些实施方式中，参见图23，驱动电路层F200可以包括依次层叠于第一栅极层Gate1离衬底基板F100的一侧的第二缓冲层Buffer2和金属氧化物半导体层Oxide。如此，本公开的像素驱动电路可以设置金属氧化物晶体管，且使得该晶体管的沟道区位于金属氧化物半导体层Oxide。

可选地，第四晶体管M4可以为金属氧化物晶体管，第四晶体管M4的有源层位于金属氧化物半导体层Oxide，且包括依次连接的第一电极、沟道区M4Act和第二电极。即，第四晶体管M4的第二电极和第四晶体管M4的第一电极位于金属氧化物半导体层Oxide且位于第四晶体管M4的沟道区M4Act两侧；第四晶体管M4的第二电极和第四晶体管M4的第一电极可以为导体化的金属氧化物，且第四晶体管M4的沟道区M4Act保持半导体特性。

可选地，参见图7，第四晶体管M4的第一电极、第四晶体管M4的沟道区M4Act和第四晶体管M4的第二电极沿第一列方向H21方向设置。第四晶体管M4的第一电极具有第九底过孔区HA9，第九底过孔区HA9用于通过过孔与初始化信号引线ViL电连接，以使得初始化电压Vinit能够加载至第四晶体管M4的第一电极。第四晶体管M4的第二电极具有第十底过孔区HA10，第十底过孔区HA10用于通过过孔与第三电极板CP3电连接。

在本公开的一种实施方式中，在一个像素驱动区域SubA中穿过两根沿行方向H1延伸的初始化信号引线ViL，其中一根初始化信号引线ViL位于像素驱动区域的第一列方向H21一端，另一根位于像素驱动区域的第二列方向H22一端。其中，在一个像素驱动区域SubA中，该像素驱动区域SubA中的像素驱动电路的第九底过孔区HA9可以过孔与位于第二列方向H22一端的初始化信号引线ViL电连接，该像素驱动区域SubA中的像素驱动电路的第八底过孔区HA8可以通过过孔与位于第一列方向H21一端的初始化信号引线ViL电连接。相应的，沿列方向H2相邻两个像素驱动区域SubA具有重叠区域，且该重叠区域内设有初始化信号引线ViL，该初始化信号引线ViL被该相邻两行像素驱动区域SubA中的像素驱动电路共用；即，该初始化信号引线ViL为上一个像素驱动区域SubA中位于第一列方向H21一端的初始化信号引线ViL，且为下一个像素驱动区域SubA中位于第二列方向H22一端的初始化信号引线ViL。

可选地，第二晶体管M2可以为金属氧化物晶体管，第二晶体管M2的有源层位于金属氧化物半导体层Oxide，且包括依次连接的第一电极、沟道区M2Act和第二电极，即，第二晶体管M2的第二电极和第二晶体管M2的第一电极位于金属氧化物半导体层Oxide且位于第二晶体管M2的沟道区M2Act两侧；第二晶体管M2的第二电极和第二晶体管M2的第一电极可以为导体化的金属氧化物，且第二晶体管M2的沟道区M2Act保持半导体特性。

可选地，参见图7，第二晶体管M2的第一电极、第二晶体管M2的沟道区M2Act和第二晶体管M2的第二电极沿第二列方向H22方向设置。第二晶体管M2的第二电极具有第十一底过孔区HA11，第十一底过孔区HA11用于通过过孔与第三电极板CP3电连接。第二晶体管M2的第一电极具有第十二底过孔区HA12，第十二底过孔区HA12用于通过过孔与第四导电引线PL4电连接。

在本公开的一种实施方式中，在像素驱动区域SubA中，第四晶体管M4的沟道区M4Act和第二晶体管M2的沟道区M2Act位于第一扫描引线GL1的第二列方向H22一侧，第四晶体管M4的沟道区M4Act位于第二晶体管M2的沟道区M2Act的第二列方向H22一侧。

在本公开的一些实施方式中，参见图23，驱动电路层F200还可以设置有依次层叠于金属氧化物半导体层Oxide远离衬底基板F100一侧的第二栅极绝缘层GI2、第二栅极层Gate2，层间电介质层ILD位于第二栅极层Gate2远离衬底基板的一侧。

参见图8，第二栅极层Gate2可以设置有第二电极板CP2，第二电极板CP2与第一电极板CP1部分交叠。在本公开的一种实施方式中，参见图10，第二电极板CP2具有暴露第十三底过孔区HA13的缺口，使得第二电极板CP2在第一栅极层Gate1的正投影与第十三底过孔区HA13完全不重合。如此，第十三底过孔区HA13可以借助该缺口与第三电极板CP3连接。进一步地的，该缺口位于第二电极板CP2的第二行方向H12一侧。

参见图8，第二电极板CP2可以具有第十七底过孔区HA17，第十七底过孔区HA17用于通过过孔与第四电极板CP4电连接。如此，存储电容Cst包括依次层叠设置的第一电极板CP1、第二电极板CP2、第三电极板CP3和第四电极板CP4，第一电极板CP1与第三电极板CP3之间通过过孔电连接，第二电极板CP2和第四电极板CP4之间通过过孔电连接。在本公开的一种实施方式中，参见图8，第二电极板CP2具有第四突出部Hump4，第十七底过孔区HA17设置于第四突出部Hump4。进一步地，第四突出部Hump4与第一电极板CP1不交叠。示例性地，第四突出部Hump4设置于第二电极板CP2的第一列方向H21一侧，且位于第二行方向H12一侧，其可以延伸至与第六晶体管M6的沟道区M6Act交叠。

可选地，第四晶体管M4的栅极包括位于第二栅极层Gate2的第四晶体管M4的第二栅极。参见图8，第二栅极层Gate2还可以设置有用于加载第二复位信号Re_N的第三复位引线RL3。第三复位引线RL3与第四晶体管M4的第二栅极电连接，以使得第二复位信号Re_N可以加载至第四晶体管M4的第二栅极，使得第四晶体管M4能够响应第二复位信号Re_N而导通。进一步地的，第三复位引线RL3沿行方向H1方向延伸，以使得同行设置的各个像素驱动电路可以共用同一第三复位引线RL3。

在本公开的一种实施方式中，第四晶体管M4可以为金属氧化物晶体管，第四晶体管M4的沟道区M4Act位于金属氧化物半导体层Oxide，且第四晶体管M4的沟道区M4Act在第二栅极层Gate2上的正投影可以与第四晶体管M4的第二栅极重合。进一步地，第三复位引线RL3可以与设于金属氧化物半导体层Oxide的第四晶体管M4的沟道区M4Act交叠，以复用为第四晶体管M4的第二栅极。示例性地，参见图9和图11，第三复位引线RL3沿行方向H1延伸，且与第四晶体管M4的有源层交叠；第三复位引线RL3与第四晶体管M4的有源层交叠的部分可以复用为第四晶体管M4的第二栅极；第四晶体管M4的有源层与第三复位引线RL3交叠的部分，可以作为第四晶体管M4的沟道区M4Act。

在本公开的一种实施方式中，第四晶体管M4的栅极包括位于第一栅极层Gate1的第四晶体管M4的第一栅极和位于第二栅极层Gate2的第四晶体管M4的第二栅极，如此，该第四晶体管M4呈现双栅极结构，能够消除浮体效应的影响，减小在截止状态下的漏电流。

可选地，第二晶体管M2的栅极包括位于第二栅极层Gate2的第二晶体管M2的第二栅极。参见图8，第二栅极层Gate2还可以设置有用于加载第二扫描信号Gate_N的第三扫描引线GL3。第三扫描引线GL3与第二晶体管M2的第二栅极电连接，以使得第二扫描信号Gate_N可以加载至第二晶体管M2的第二栅极，使得第二晶体管M2能够响应第二扫描信号Gate_N而导通。进一步地的，第三扫描引线GL3沿行方向H1方向延伸，以使得同行设置的各个像素驱动电路可以共用同一第三扫描引线GL3。

在本公开的一种实施方式中，第二晶体管M2可以为金属氧化物晶体管，第二晶体管M2的沟道区M2Act位于金属氧化物半导体层Oxide，且第二晶体管M2的沟道区M2Act在第二栅极层Gate2上的正投影可以与第二晶体管M2的第二栅极重合。进一步地，参见图11，第三扫描引线GL3可以与设于金属氧化物半导体层Oxide的第二晶体管M2的沟道区M2Act交叠，以复用为第二晶体管M2的第二栅极。示例性地，第三扫描引线GL3沿行方向H1延伸，且与第二晶体管M2的有源层交叠；第三扫描引线GL3与第二晶体管M2的有源层交叠的部分可以复用为第二晶体管M2的第二栅极；第二晶体管M2的有源层与第三扫描引线GL3交叠的部分，可以作为第二晶体管M2的沟道区M2Act。

在本公开的一种实施方式中，第二晶体管M2的栅极包括位于第一栅极层Gate1的第二晶体管M2的第一栅极和位于第二栅极层Gate2的第二晶体管M2的第二栅极，如此，该第二晶体管M2呈现双栅极结构，能够消除浮体效应的影响，减小在截止状态下的漏电流。

可选地，参见图8，第二栅极层Gate2还可以设置有沿行方向H1延伸的电源分布引线VDDGL，电源分布引线VDDGL能够与显示面板的一个或者多个第一电源电压引线VDDL电连接。如此，可以使得传导第一电源电压VDD的走线呈网格化，减小第一电源电压VDD传输过程中的压降并提高不同位置处的第一电源电压VDD的均一性。

在本公开的一种实施方式中，在像素驱动区域SubA，电源分布引线VDDGL设置于第三扫描引线GL3与第二电极板CP2之间。

在本公开的一种实施方式中，电源分布引线VDDGL沿行方向H1延伸，且与沿列方向H2延伸的各个第一电源电压引线VDDL电连接。

可选地，在像素驱动区域SubA，参见图8和图10，第二栅极层Gate2还可以设置有第一金属布线结构ML1，第一金属布线结构ML1沿列方向H2方向延伸并与第一导电引线PL1至少部分交叠。其中，第一金属布线结构ML1可以与第一电源电压引线VDDL电连接，以使得第一金属布线结构ML1上可以加载有第一电源电压VDD。如此，第一金属布线结构ML1上可以加载有恒压信号，可以稳定第一导电引线PL1上的电压，避免其他信号对第一导电引线PL1上电压的干扰，尤其是屏蔽数据引线DataL上的信号对第一导电引线PL1上电压的干扰，减弱显示面板的纵向(列方向H2)串扰问题。不仅如此，第一金属布线结构ML1与数据引线DataL之间还可以形成寄生电容，进而增大数据引线DataL的寄生电容，利于数据引线DataL保持电荷并提高对存储电容Cst的充电能力，进而提高写入存储电容Cst中的Data的准确性，使得该显示面板更适用于De-Mux驱动。

在本公开的一种实施方式中，第一金属布线结构ML1和第一导电引线PL1均沿列方向H2延伸；第一导电引线PL1在行方向H1上的正投影位于第一金属布线结构ML1在行方向H1上的正投影内。如此，第一金属布线结构ML1的宽度大于第一导电引线PL1的宽度，能够更好的遮蔽第一导电引线PL1。进一步地，在列方向H2方向上，第一金属布线结构ML1暴露第二底过孔区HA2且覆盖第一导电引线PL1的其他部分。

在本公开的一种实施方式中，参见图8，第一金属布线结构ML1具有第十四底过孔区HA14，第十四底过孔区HA14用于通过过孔与第一电源电压引线VDDL电连接。进一步地，第一金属布线结构ML1的第二列方向H22一端与电源分布引线VDDGL连接，使得电源分布引线VDDGL借助第一金属布线结构ML1与第一电源电压引线VDDL电连接。

参见图12，第一金属布线层SD1可以设置有第三电极板CP3、初始化信号引线ViL和参考电压引线VrL。其中，初始化信号引线ViL沿行方向H1延伸，且用于加载初始化电压Vinit。参考电压引线VrL可以沿行方向H1延伸，且用于加载参考电压Vref。第三电极板CP3可以与第二电极板CP2至少部分交叠，且通过过孔与第一电极板CP1电连接。

可选地，参见图12和图13，初始化信号引线ViL具有第八顶过孔区HB8和第九顶过孔区HB9。第八顶过孔区HB8和第八底过孔区HA8之间可以通过过孔直接连接，这样使得第八晶体管M8的第一电极通过过孔与初始化信号引线ViL连接；第九顶过孔区HB9和第九底过孔区HA9之间可以通过过孔直接连接，这样使得第四晶体管M4的第一电极通过过孔与初始化信号引线ViL连接。

可选地，参见图12和图13，参考电压引线VrL具有第三顶过孔区HB3，第三顶过孔区HB3和第三底过孔区HA3之间可以通过过孔直接连接。进一步地，参见图12和图17，参考电压引线VrL具有第一突出部Hump1，第一突出部Hump1沿列方向H2延伸且能够与位于第二金属布线层SD2的数据引线DataL交叠。如此，数据引线DataL与参考电压引线VrL之间形成更大的寄生电容，利于该显示面板通过De-Mux方法驱动。

在本公开的一种实施方式中，参考电压引线VrL与第一复位引线RL1部分交叠，且第一突出部Hump1沿第二列方向H22延伸至与第三底过孔区HA3交叠；第三顶过孔区HB3设于第一突出部Hump1的第二列方向H22一端。

可选地，参见图12和图13，第三电极板CP3可以具有第十三顶过孔区HB13，第十三顶过孔区HB13与第十三底过孔区HA13之间可以通过过孔直接连接，如此使得第三电极板CP3与第一电极板CP1通过过孔连接。在本公开的一种实施方式中，第三电极板CP3可以设置有朝第二行方向H12一侧延伸的凸出部，第十三顶过孔区HB13设置于该凸出部。

可选地，参见图12，第一金属布线层SD1还可以设置有第二金属布线结构ML2，第二金属布线结构ML2设置于第三电极板CP3与参考电压引线VrL之间。其中，第二金属布线结构ML2可以具有第二顶过孔区HB2、第四顶过孔区HB4和第十七顶过孔区HB17。参见图13，第二顶过孔区HB2与第二底过孔区HA2之间通过过孔直接连接，第四顶过孔区HB4与第四底过孔区HA4之间通过过孔直接连接，第十七顶过孔区HB17与第十七底过孔区HA17之间通过过孔直接连接。这样，第二金属布线结构ML2使得第一晶体管M1的第二电极、第五晶体管M5的第二电极、第六晶体管M6的第二电极、第二电极板CP2相互电连接而作为像素驱动电路的第二节点N2节点的一部分。

进一步地，参见图12，第二金属布线结构ML2还可以具有第十八底过孔区HA18。第十八底过孔区HA18用于通过过孔与第四电极板CP4电连接。这样，第二电极板CP2和第四电极板CP4可以通过第二金属布线结构ML2电连接，使得第二电极板CP2和第四电极板CP4与像素驱动电路的第二节点N2连接。

可选地，参见图12，第一金属布线层SD1还可以设置有第三金属布线结构ML3。第三金属布线结构ML3在衬底基板上的正投影，与数据引线DataL在衬底基板上的正投影、第三导电引线PL3在衬底基板上的正投影部分重合；换言之，第三金属布线结构ML3与第三导电引线PL3、第一金属布线结构ML1交叠。参见图12，第三金属布线结构ML3具有第五顶过孔区HB5、第十四顶过孔区HB14和第十六底过孔区HA16。其中，参见图13，第五顶过孔区HB5与第五底过孔区HA5之间通过过孔直接连接，这使得第三金属布线结构ML3通过过孔与驱动晶体管M3的第一电极连接。第十四顶过孔区HB14与第十四底过孔区HA14之间通过过孔直接连接，这使得第三金属布线结构ML3通过过孔与第一金属布线结构ML1连接。第十六底过孔区HA16用于通过过孔与第一电源电压引线VDDL电连接，以使得第一电源电压引线VDDL上加载的第一电源电压VDD通过第三金属布线结构ML3加载至第一金属布线结构ML1、电源分布引线VDDGL和驱动晶体管M3的第一电极。

可选地，参见图12，第一金属布线层SD1还可以设置有第四金属布线结构ML4，第四金属布线结构ML4具有第一顶过孔区HB1和第十五底过孔区HA15。参见图13，第一顶过孔区HB1与第一底过孔区HA1之间通过过孔直接连接，第十五底过孔区HA15用于通过过孔与数据引线DataL电连接，以使得数据引线DataL上加载的Data通过第四金属布线结构ML4加载至第一晶体管M1的第一电极。进一步地，第四金属布线结构ML4位于第三金属布线结构ML3的第二列方向H22一侧。

可选地，参见图12，第一金属布线层SD1还可以设置有第五金属布线结构ML5。第五金属布线结构ML5与第十底过孔区HA10、第十一底过孔区HA11交叠，且与第三电极板CP3连接，第五金属布线结构ML5具有第十顶过孔区HB10和第十一顶过孔区HB11。参见图13，第十顶过孔区HB10与第十底过孔区HA10之间通过过孔直接连接，这使得第五金属布线结构ML5与第四晶体管M4的第二电极通过过孔连接；第十一顶过孔区HB11与第十一底过孔区HA11之间通过过孔直接连接，这使得第五金属布线结构ML5与第二晶体管M2的第二电极通过过孔连接。如此，第四晶体管M4的第二电极和第二晶体管M2的第二电极通过第五金属布线结构ML5与第三电极板CP3、第一电极板CP1电连接，使得第四晶体管M4的第二电极和第二晶体管M2的第二电极通过第五金属布线结构ML5连接至像素驱动电路的第一节点N1。进一步地，第五金属布线结构ML5整体上沿列方向H2延伸，第三金属布线结构ML3和第四金属布线结构ML4位于第五金属布线结构ML5的第二行方向H12一侧。

可选地，参见图14，第一扫描引线GL1与第五金属布线结构ML5交叠，即：第一扫描引线GL1在衬底基板F100上的正投影，与第五金属布线结构ML5在衬底基板F100上的正投影至少部分重合。如此，尽管第二扫描信号Gate_N通过对第五金属布线结构ML5的耦合作用影响第三电极板CP3(第一节点N1)的电动势，第一扫描引线GL1上加载的第一扫描信号Gate_P信号可以对第五金属布线结构ML5施加相反的耦合作用，这使得第二扫描信号Gate_N和第一扫描信号Gate_P通过耦合作用对第一节点N1的电动势的影响抵消，提高第一节点N1处电动势的准确性，尤其是可以提高像素驱动电路对低灰阶画面下的显示精准程度。示例性地，显示面板可以设置有用于加载第二扫描信号Gate_N的第二扫描引线GL2或者第三扫描引线GL3，且第二扫描引线GL2或者第三扫描引线GL3与第五金属布线结构ML5交叠，且用于加载第一扫描信号Gate_P的第一扫描引线GL1与第五金属布线结构ML5交叠。

可以理解的是，第一扫描引线GL1与第五金属布线结构ML5交叠所形成的耦合电容的大小，以能够抵消或者尽量抵消第二扫描信号Gate_N对第五金属布线结构ML5的耦合作用为准。在本公开的一种实施方式中，参见图15，第一扫描引线GL1可以设置有第二突出部Hump2；第二突出部Hump2在衬底基板F100上的正投影，与第五金属布线结构ML5在衬底基板F100上的正投影至少部分重合。换言之，第二突出部Hump2的部分或者全部可以与第五金属布线结构ML5交叠，以增大第一扫描引线GL1与第五金属布线结构ML5之间的交叠面积，提高第一扫描引线GL1对第五金属布线结构ML5的耦合作用。进一步地，第二突出部Hump2可以位于第一扫描引线GL1的第二列方向H22一侧。

在本公开的一种实施方式中，第一扫描引线GL1与第五金属布线结构ML5交叠的至少一部分区域，可以不与电源分布引线VDDGL交叠，以克服电源分布引线VDDGL对第一扫描引线GL1的屏蔽作用。

在本公开的一种实施方式中，第五金属布线结构ML5可以局部弯折，以避让第十二底过孔区HA12。

可选地，参见图12，第一金属布线层SD1还可以设置有第六金属布线结构ML6。第六金属布线结构ML6与第四导电引线PL4、第十二底过孔区HA12交叠，具有第六顶过孔区HB6和第十二顶过孔区HB12。参见图13，第六顶过孔区HB6与第六底过孔区HA6通过过孔直接连接，这使得第六金属布线结构ML6通过过孔与第四导电引线PL4连接；第十二顶过孔区HB12与第十二底过孔区HA12通过过孔直接连接，这使得第六金属布线结构ML6通过过孔与第二晶体管M2的第一电极连接。如此，第二晶体管M2的第一电极通过第六金属布线结构ML6连接至驱动晶体管M3的第二电极，使得第六金属布线结构ML6可以作为像素驱动电路的第三节点N3的一部分。进一步地，第六金属布线结构ML6位于第五金属布线结构ML5的第一行方向H11一侧。

可选地，参见图12，第一金属布线层SD1还可以设置有第七金属布线结构ML7，第七金属布线结构ML7与第七底过孔区HA7交叠，且具有第七顶过孔区HB7、第十九底过孔区HA19。参见图13，第七顶过孔区HB7与第七底过孔区HA7通过过孔直接连接，以使得第七金属布线结构ML7与第七晶体管M7的第二电极电连接。第十九底过孔区HA19用于通过过孔与发光元件170连接。进一步地，第七金属布线结构ML7位于第三电极板CP3与参考电压引线VrL之间，且沿行方向H1延伸。

参见图16，第二金属布线层SD2可以设置有沿列方向H2延伸的数据引线DataL和第一电源电压引线VDDL，以及设置有第四电极板CP4。在本公开的一种实施方式中，数据引线DataL、第一电源电压引线VDDL和第四电极板CP4沿第一行方向H11依次排列。

可选地，参见图16，数据引线DataL具有第十五顶过孔区HB15；参见图17，第十五顶过孔区HB15与第十五底过孔区HA15之间通过过孔直接连接。如此，数据引线DataL通过第四金属布线结构ML4与第一晶体管M1的第一电极电连接。

可选地，参见图16，第一电源电压引线VDDL具有第十六顶过孔区HB16；参见图17，第十六顶过孔区HB16与第十六底过孔区HA16通过过孔直接连接。如此，第一电源电压引线VDDL通过第三金属布线结构ML3将第一电源电压VDD分布至第一金属布线结构ML1和电源分布引线VDDGL。

可选地，参见图16，第一电源电压引线VDDL具有第三突出部Hump3。第三突出部Hump3在衬底基板F100上的正投影，覆盖第二晶体管M2的沟道区M2Act在衬底基板F100上的正投影和第四晶体管M4的沟道区M4Act在衬底基板F100上的正投影。换言之，第三突出部Hump3覆盖第二晶体管M2的沟道区M2Act、第四晶体管M4的沟道区M4Act，以屏蔽外部光线和电磁信号对第二晶体管M2、第四晶体管M4的干扰，尤其是避免光线照射至第二晶体管M2、第四晶体管M4而导致第二晶体管M2、第四晶体管M4在截止状态下的漏电流增大。

可选地，参见图16，第四电极板CP4具有第十八顶过孔区HB18。参见图17，第十八顶过孔区HB18与第十八底过孔区HA18通过过孔直接连接。如此，第四电极板CP4通过第二金属布线结构ML2与第二电极板CP2电连接。进一步地，参见图16，沿行方向H1，第十八顶过孔区HB18位于第四电极板CP4的第二行方向H12一侧；沿列方向H2，第十八顶过孔区HB18位于CP的第一列方向H21一侧。

可选地，参见图16，第二金属布线层SD2还可以设置有第八金属布线结构ML8。第八金属布线结构ML8与第七金属布线结构ML7至少部分交叠，其中，第八金属布线结构ML8具有第十九顶过孔区HB19和转接过孔区HAP。参见图17和图20，第十九顶过孔区HB19与第十九底过孔区HA19通过过孔直接连接，以使得第八金属布线结构ML8通过第七金属布线结构ML7与第七晶体管M7的第二电极电连接。转接过孔区HAP用于与发光元件170的像素电极通过过孔电连接。进一步地，第八金属布线结构ML8位于第一电源电压引线VDDL的第一行方向H11一侧，且位于第四电极板CP4的第一列方向H21一侧。可以理解的是，各个像素驱动电路的第八金属布线结构ML8的形状可以相同，也可以不相同。

可选地，像素层F300可以设置于驱动电路层F200远离衬底基板F100的一侧，其可以包括像素电极层F310。像素电极层F310可以形成有发光元件的像素电极，各个发光元件可以作为本公开的显示面板的子像素。其中，发光元件的像素电极可以通过过孔与转接过孔区HAP连接，使得第七晶体管M7的第二电极与发光元件170电连接。发光元件可以为OLED(有机电致发光二极管)、LED(发光二极管)、Mini LED(迷你发光二极管)、Micro LED(微发光二极管)、OLED-QD(有机电致发光二极管-量子点)或者其他类型的电致发光器件。

在本公开的一种实施方式中，像素层包括红色发光元件、绿色发光元件和蓝色发光元件。参见图21和图22，像素电极层F310中的像素电极可以包括红色发光元件的像素电极PR、绿色发光元件的像素电极PG和蓝色发光元件的像素电极PB；各个像素电极与对应的像素驱动电路的转接过孔区HAP连接。

如下，以发光元件170为OLED作为示例，对像素层F300的结构做出示例性地介绍。可以理解的是，像素层F300的结构还可以为其他结构，以能够提供发光元件170为准。

在该示例性地像素层F300中，像素层F300包括依次层叠设置的像素电极层、像素定义层、支撑柱层、有机发光功能层和公共电极层。其中，像素电极层在显示面板的显示区具有多个像素电极；像素定义层在显示区具有与多个像素电极一一对应设置的多个贯通的像素开口，任意一个像素开口暴露对应的像素电极的至少部分区域。支撑柱层在显示区包括多个支撑柱，且支撑柱位于像素定义层远离衬底基板的表面，以便在蒸镀制程中支撑精细金属掩模版(Fine Metal Mask，FMM)。有机发光功能层至少覆盖被像素定义层所暴露的像素电极。其中，有机发光功能层可以包括有机电致发光材料层，以及可以包括有空穴注入层、空穴传输层、电子阻挡层、空穴阻挡层、电子传输层和电子注入层中的一种或者多种。可以通过蒸镀工艺制备有机发光功能层的各个膜层，且在蒸镀时可以采用精细金属掩模版或者开放式掩膜板(Open Mask)定义各个膜层的图案。公共电极层在显示区可以覆盖有机发光功能层。如此，像素电极、公共电极层和位于像素电极和公共电极层之间的有机发光功能层形成有机发电致光二极管，任意一个有机电致发光二极管可以作为显示面板的一个子像素。

在一些实施方式中，像素层还可以包括位于公共电极层远离衬底基板一侧的光取出层，以增强有机发光二极管的出光效率。

可选地，参见图23，显示面板还可以包括薄膜封装层F400。薄膜封装层设于像素层远离衬底基板的表面，可以包括交替层叠设置的无机封装层和有机封装层。其中，无机封装层可以有效的阻隔外界的水分和氧气，避免水氧入侵有机发光功能层而导致材料降解。可选地，无机封装层的边缘可以位于外围区。有机封装层位于相邻的两层无机封装层之间，以便实现平坦化和减弱无机封装层之间的应力。其中，有机封装层的边缘，可以位于显示区和无机封装层的边缘之间。示例性地，薄膜封装层包括依次层叠于像素层远离衬底基板一侧的第一无机封装层、有机封装层和第二无机封装层。

可选地，参见图23，显示面板还可以包括触控功能层F500，触控功能层设于薄膜封装层远离衬底基板的一侧，用于实现显示面板的触控操作。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (27)

1.一种像素驱动电路，包括：

驱动晶体管，连接第一节点和第三节点；

存储电容，连接所述第一节点和第二节点；

数据写入单元，连接所述第二节点，用于响应第一扫描信号而输出数据电压至所述第二节点；

发光控制单元，连接所述第三节点和第四节点，用于响应发光控制信号而使得所述第三节点和所述第四节点之间电连通；

第一复位单元，连接所述第二节点，用于响应所述发光控制信号或者第一复位信号而输出参考电压至所述第二节点；

第二复位单元，连接所述第一节点，用于响应第二复位信号而输出初始化电压至所述第一节点。

2.根据权利要求1所述的像素驱动电路，其中，所述像素驱动电路还包括：

第三复位单元，连接所述第四节点，用于响应所述第一复位信号而输出所述初始化电压至所述第四节点。

3.根据权利要求1所述的像素驱动电路，其中，所述像素驱动电路还包括阈值补偿单元，连接所述第一节点和所述第三节点，用于响应第二扫描信号而使得所述第一节点和所述第三节点之间电连通，所述阈值补偿单元包括：

第二晶体管，包括第一电极、第二电极和栅极，所述第一电极连接所述第三节点，所述第二电极连接所述第一节点，所述栅极用于加载所述第二扫描信号；

所述第二复位单元包括：

第四晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述初始化电压，所述第二电极连接所述第一节点，所述栅极用于加载所述第二复位信号；

所述第二晶体管和所述第四晶体管的有源层的材料均为金属氧化物半导体材料。

4.根据权利要求3所述的像素驱动电路，其中，

所述第二晶体管的栅极包括均用于加载所述第二扫描信号的第一栅极和第二栅极，所述第二晶体管的有源层包括沟道区；所述第二晶体管的第一栅极、沟道区和第二栅极依次层叠设置；

所述第四晶体管的栅极包括均用于加载所述第二扫描信号的第一栅极和第二栅极，所述第四晶体管的有源层包括沟道区；所述第四晶体管的第一栅极、沟道区和第二栅极依次层叠设置。

5.根据权利要求4所述的像素驱动电路，其中，所述像素驱动电路设置于衬底基板的一侧；

所述第二晶体管的第一栅极位于所述第二晶体管的沟道区靠近所述衬底基板的一侧；所述第二晶体管的第二栅极在所述衬底基板上的正投影，位于所述第二晶体管的第一栅极在所述衬底基板上的正投影以内；

所述第四晶体管的第一栅极位于所述第四晶体管的沟道区靠近所述衬底基板的一侧；所述第四晶体管的第二栅极在所述衬底基板上的正投影，位于所述第四晶体管的第一栅极在所述衬底基板上的正投影以内。

6.根据权利要求1所述的像素驱动电路，其中，所述像素驱动电路设置于衬底基板的一侧；

所述存储电容包括依次层叠设置于所述衬底基板一侧的第一电极板、第二电极板、第三电极板和第四电极板，且任意相邻两个电极板之间夹设有绝缘介质；所述第一电极板和所述第三电极板均与所述第一节点电连接；所述第二电极板和所述第四电极板均与所述第二节点连接。

7.根据权利要求6所述的像素驱动电路，其中，所述像素驱动电路应用于显示面板，所述显示面板包括所述衬底基板；

所述显示面板还包括依次层叠于所述第三电极板远离所述衬底基板一侧的第一钝化层和第一平坦化层，且所述第四电极板设于所述第一平坦化层远离所述衬底基板的一侧；

所述第一平坦化层至少包括第一部分和第二部分，所述第一平坦化层的第一部分夹设于所述第三电极板和所述第四电极板之间；所述第一平坦化层的第二部分与所述第三电极板和所述第四电极板不交叠；所述第一部分的厚度小于所述第二部分的厚度。

8.根据权利要求7所述的像素驱动电路，其中，所述显示面板还包括依次层叠于所述第三电极板远离所述衬底基板一侧的第一钝化层和第一平坦化层，且所述第四电极板设于所述第一平坦化层远离所述衬底基板的一侧；

所述第一平坦化层的第一部分的厚度为0，以暴露所述第一钝化层。

9.根据权利要求3～8任意一项所述的像素驱动电路，其中，所述驱动晶体管包括第一电极、第二电极和栅极，所述第一电极用于加载第一电源电压，所述第二电极连接所述第三节点，所述栅极连接所述第一节点；

所述数据写入单元包括：

第一晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述数据电压，所述第二电极连接所述第二节点，所述栅极用于加载所述第一扫描信号；

所述发光控制单元包括：

第七晶体管，包括第一电极、第二电极和栅极，所述第一电极连接所述第三节点，所述第二电极连接所述第四节点，所述栅极用于加载所述发光控制信号；

所述第一复位单元包括：

第五晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述参考电压，所述栅极用于加载所述第一复位信号，所述第二电极连接所述第二节点；

第六晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述参考电压，所述栅极用于加载所述发光控制信号，所述第二电极连接所述第二节点；

所述第三复位单元包括：

第八晶体管，包括第一电极、第二电极和栅极，所述第一电极用于加载所述初始化电压，所述栅极用于加载所述第一复位信号，所述第二电极连接所述第四节点。

10.根据权利要求9所述的像素驱动电路，其中，所述第一晶体管、所述驱动晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管的有源层包括沟道区、位于沟道区两侧的第一电极和第二电极，且有源层的材料均为多晶硅半导体材料。

11.根据权利要求9所述的像素驱动电路，其中，所述像素驱动电路设置于显示面板的衬底基板的一侧；

所述显示面板包括沿列方向延伸的数据引线和第一电源电压引线，所述数据引线与所述第一晶体管的第一电极连接，所述第一电源电压引线与所述驱动晶体管的第一电极电连接；

所述像素驱动电路包括第一金属布线结构，所述第一金属布线结构与所述第一电源电压引线电连接且与所述数据引线绝缘设置；所述数据引线在所述衬底基板上的正投影，与所述第一金属布线结构在所述衬底基板上的正投影至少部分重叠。

12.根据权利要求11所述的像素驱动电路，其中，所述像素驱动电路还包括第二金属布线结构，所述第二金属布线结构连接所述第五晶体管的第二电极和所述第六晶体管的第二电极；

所述第二金属布线结构在所述衬底基板上的正投影，与所述数据引线在所述衬底基板上的正投影部分重叠。

13.根据权利要求12所述的像素驱动电路，其中，所述显示面板还包括依次设置于所述衬底基板一侧的第二栅极层、第一金属布线层和第二金属布线层；

所述第一金属布线结构位于所述第二栅极层，且沿所述列方向延伸；所述第二金属布线结构位于所述第一金属布线层，且所述第一金属布线层还包括第三金属布线结构；所述第一电源电压引线和所述数据引线位于所述第二金属布线层；

其中，所述第三金属布线结构在所述衬底基板上的正投影与所述数据引线在所述衬底基板上的正投影部分重合；所述第三金属布线结构通过过孔与所述第一金属布线结构电连接，通过过孔与所述第一电源电压引线连接。

14.根据权利要求13所述的像素驱动电路，其中，所述显示面板还包括位于所述衬底基板和所述第二栅极层之间的多晶硅半导体层；

所述多晶硅半导体层包括所述第一晶体管的有源层、所述第六晶体管的有源层和第一导电引线；所述第一导电引线连接所述第一晶体管的第二电极和所述第六晶体管的第二电极，且沿所述列方向延伸；

所述第一金属布线层包括第四金属布线结构，所述第四金属布线结构通过过孔与所述第一晶体管的第一电极连接，且通过过孔与所述数据引线连接；

所述第一金属布线结构在所述衬底基板上的正投影，与所述第一导电引线在所述衬底基板上的正投影至少部分重叠。

15.根据权利要求14所述的像素驱动电路，其中，所述显示面板还包括位于所述多晶硅半导体层与所述第二栅极层之间的第一栅极层；

所述存储电容包括位于所述第一栅极层的第一电极板、位于所述第二栅极层的第二电极板、位于所述第一金属布线层的第三电极板、位于所述第二金属布线的第四电极板；所述第三电极板通过过孔与所述第一电极板电连接，所述第四电极板通过过孔与所述第二金属布线结构电连接，所述第二金属布线结构通过过孔与所述第二电极板电连接；

所述多晶硅半导体层还包括所述第五晶体管的有源层，所述第五晶体管的第二电极和所述第六晶体管的第二电极通过过孔与所述第二金属布线结构连接。

16.根据权利要求15所述的像素驱动电路，其中，所述第一金属布线层还包括沿行方向延伸的初始电压引线，所述初始电压引线具有沿所述列方向延伸的第一突出部；所述第一突出部在所述衬底基板上的正投影，与所述数据引线在所述衬底基板上的正投影部分重叠；

所述第五晶体管的第一电极复用为所述第六晶体管的第一电极，且通过过孔与所述第一突出部电连接。

17.根据权利要求16所述的像素驱动电路，其中，所述第五晶体管的沟道区包括第一亚沟道区和第二亚沟道区，所述多晶硅半导体层还包括使得所述第一亚沟道区和所述第二亚沟道区串联的第二导电引线；所述第一亚沟道区和所述第二亚沟道区均沿所述列方向延伸且沿所述行方向排列；

所述第一栅极层还包括沿所述第一方向延伸的第一复位引线；所述第一亚沟道区和所述第二亚沟道区在所述衬底基板上的正投影，位于所述第一复位引线在所述衬底基板上的正投影内。

18.根据权利要求15所述的像素驱动电路，其中，所述多晶硅半导体层还包括驱动晶体管的有源层、第三导电引线和第四导电引线，所述驱动晶体管的第一电极与所述第三导电引线连接，所述驱动晶体管的第二电极与所述第四导电引线连接；

所述第一电极板覆盖所述驱动晶体管的沟道区；

所述第三导电引线通过过孔与所述第三金属布线结构电连接。

19.根据权利要求18所述的像素驱动电路，其中，所述显示面板还包括位于所述第一栅极层和所述第二栅极层之间的金属氧化物半导体层，所述金属氧化物半导体层包括第二晶体管的有源层和第四晶体管的有源层；

所述第一栅极层包括沿所述行方向延伸的第二扫描引线和第二复位引线；

所述第二扫描引线包括交替设置且依次连接的第一引线段和第二引线段，所述第一引线段在所述列方向上的尺寸大于所述第二引线段在所述列方向上的尺寸；所述第二晶体管的沟道区在所述第一栅极层上的正投影，位于所述第一引线段内；

所述第二复位引线包括交替设置且依次连接的第三引线段和第四引线段，所述第三引线段在所述列方向上的尺寸大于所述第四引线段在所述列方向上的尺寸；所述第四晶体管的沟道区在所述第一栅极层上的正投影，位于所述第三引线段内。

20.根据权利要求19所述的像素驱动电路，其中，所述第二栅极层包括沿所述行方向延伸的第三扫描引线和第三复位引线；

所述第三扫描引线在所述衬底基板上的正投影，覆盖所述第二晶体管的沟道区在所述衬底基板上的正投影；

所述第三复位引线在所述衬底基板上的正投影，覆盖所述第四晶体管的沟道区在所述衬底基板上的正投影。

21.根据权利要求19所述的像素驱动电路，其中，所述第一金属布线层还包括第五金属布线结构和第六金属布线结构；

所述第五金属布线结构与所述第三电极板电连接，且通过过孔与所述第二晶体管的第二电极连接，且通过过孔与第四晶体管的第二电极连接；

所述第六金属布线结构通过过孔与所述第四导电引线连接，且通过过孔与第二晶体管的第一电极连接。

22.根据权利要求21所述的像素驱动电路，其中，所述第一栅极层还包括沿所述方向延伸的第一扫描引线；

所述第一晶体管的沟道区在所述衬底基板上的正投影，位于所述第一扫描引线在所述衬底基板上的正投影内；

所述第一扫描引线在所述衬底基板上的正投影，与所述第五金属布线结构在所述衬底基板上的正投影至少部分重合。

23.根据权利要求22所述的像素驱动电路，其中，所述第一扫描引线具有第二突出部；所述第二突出部在所述衬底基板上的正投影，与所述第五金属布线结构在所述衬底基板上的正投影至少部分重合。

24.根据权利要求14所述的像素驱动电路，其中，所述第二栅极层还包括沿所述行方向延伸的电源分布引线，所述电源分布引线与所述第一金属布线结构连接。

25.根据权利要求19所述的像素驱动电路，其中，所述第一电源电压引线还包括第三突出部，所述第三突出部在所述衬底基板上的正投影，覆盖所述第二晶体管的沟道区在所述衬底基板上的正投影和所述第四晶体管的沟道区在所述衬底基板上的正投影。

26.根据权利要求17所述的像素驱动电路，其中，所述多晶硅半导体层还包括第七晶体管的有源层和第八晶体管的有源层，所述第七晶体管的第一电极与所述第四导电引线连接，且所述第七晶体管的第二电极和所述第八晶体管的第二电极重合，所述第八晶体管的第一电极通过过孔与所述初始化信号引线连接；

所述第一栅极层还包括沿所述行方向延伸的发光控制引线；所述第六晶体管的沟道区在所述衬底基板上的正投影、所述第七晶体管的沟道区在所述衬底基板上的正投影位于所述发光控制引线在所述衬底基板上的正投影内；

所述第八晶体管的沟道区在所述衬底基板上的正投影，位于所述第一复位引线在所述衬底基板上的正投影内。

27.一种显示面板，包括权利要求1～26任意一项所述的像素驱动电路。

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