CN114299876B - 显示面板及其驱动方法、显示装置 - Google Patents

Abstract

本公开提供一种显示面板及其驱动方法、显示装置，属于显示技术领域。显示面板包括像素驱动电路组；像素驱动电路组包括同行相邻的第一像素驱动电路和第二像素驱动电路；第一像素驱动电路的数据写入晶体管为金属氧化物薄膜晶体管，第二像素驱动电路的数据写入晶体管为多晶硅薄膜晶体管。显示面板还包括与各个像素驱动电路组列一一对应的数据走线，以及包括第二扫描走线、第一扫描走线；像素驱动电路组列中的各个数据写入晶体管的源极均电连接至对应的数据走线；像素驱动电路组行中，第一像素驱动电路的数据写入晶体管的栅极电连接第二扫描走线，第二像素驱动电路的数据写入晶体管的栅极电连接至第一扫描走线。该显示面板可以降低显示面板的下边框。

Description

显示面板及其驱动方法、显示装置

技术领域

本公开涉及显示技术领域，具体而言，涉及一种显示面板及其驱动方法、显示装置。

背景技术

OLED(有机电致发光器件)显示面板具有自发光、高色域、高亮度、大视角等优点而得到广泛应用。在OLED显示面板中，各个子像素的像素驱动电路电连接至数据走线，各个数据走线汇聚至显示面板下端并电连接至驱动芯片。因此，降低OLED显示面板下边框的尺寸对OLED显示面板的窄边框化具有重要意义。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术的不足，提供一种显示面板及其驱动方法、显示装置，降低显示面板的下边框尺寸。

根据本公开的第一个方面，提供一种显示面板，包括阵列分布的像素驱动电路组；每个所述像素驱动电路组包括同行相邻的第一像素驱动电路和第二像素驱动电路；所述第一像素驱动电路的数据写入晶体管为金属氧化物薄膜晶体管，所述第二像素驱动电路的数据写入晶体管为多晶硅薄膜晶体管；

所述像素驱动电路组排列成多个像素驱动电路组行和多个像素驱动电路组列；每个所述像素驱动电路组行包括沿行方向依次排列的多个像素驱动电路组；每个所述像素驱动电路组列包括沿列方向依次排列的多个像素驱动电路组；

所述显示面板还包括与各个所述像素驱动电路组列一一对应的且沿所述列方向延伸的数据走线，以及包括与各个所述像素驱动电路组行一一对应且沿所述行方向延伸的第二扫描走线、第一扫描走线；所述第二扫描走线用于加载第二扫描信号，所述第一扫描走线用于加载第一扫描信号；

所述像素驱动电路组列中的各个所述数据写入晶体管的源极均电连接至对应的所述数据走线；

所述像素驱动电路组行中，所述第一像素驱动电路的所述数据写入晶体管的栅极电连接至对应的所述第二扫描走线，所述第二像素驱动电路的所述数据写入晶体管的栅极电连接至对应的所述第一扫描走线。

根据本公开的一种实施方式，所述第一像素驱动电路和所述第二像素驱动电路还各自包括：

驱动晶体管，与第一节点、第二节点和第三节点电连接，用于响应所述第一节点的电压而从所述第二节点向所述第三节点输出驱动电流，所述驱动电流用于驱动子像素发光；

第一复位晶体管，与所述第一节点电连接，用于响应第一复位控制信号而向所述第一节点加载初始化电压；

阈值补偿晶体管，与所述第一节点和所述第三节点电连接，用于响应所述第二扫描信号而使得所述第一节点和所述第三节点电连通；

第一发光控制晶体管，与所述第二节点电连接，用于响应发光控制信号而向所述第二节点加载驱动电源电压；

第二发光控制晶体管，与所述第三节点和第四节点电连接，用于响应所述发光控制信号而使得所述第三节点和所述第四节点电导通；所述子像素与所述第四节点电连接；

存储电容，一端与所述第一节点电连接，另一端用于加载所述驱动电源电压或者参考电源电压；

其中，所述第一复位晶体管和所述阈值补偿晶体管为金属氧化物薄膜晶体管；

在所述第一像素驱动电路中，所述数据写入晶体管用于响应加载于所述第二扫描走线上的所述第二扫描信号而向所述第二节点加载驱动数据；在所述第二像素驱动电路中，所述数据写入晶体管用于响应加载于所述第一扫描走线上的所述第一扫描信号而向所述第二节点加载驱动数据。

根据本公开的一种实施方式，所述显示面板还包括与所述像素驱动电路组行对应的第一复位控制走线，所述第一复位控制走线用于加载所述第一复位控制信号；

所述第一复位晶体管包括串联的两个亚第一复位晶体管；所述亚第一复位晶体管的栅极均电连接至对应的所述第一复位控制走线；

所述阈值补偿晶体管包括串联的两个亚阈值补偿晶体管；所述亚阈值补偿晶体管的栅极均电连接至对应的所述第二扫描走线。

根据本公开的一种实施方式，所述第一像素驱动电路和所述第二像素驱动电路还各自包括：

驱动晶体管，与第一节点、第二节点和第三节点电连接，用于响应所述第一节点的电压而从所述第二节点向所述第三节点输出驱动电流，所述驱动电流用于驱动子像素发光；

第一复位晶体管，与所述第一节点电连接，用于响应第一复位控制信号而向所述第一节点加载初始化电压；所述第一复位晶体管为金属氧化物薄膜晶体管；

阈值补偿晶体管，与所述第一节点和所述第三节点电连接，用于在所述阈值补偿晶体管的栅极上的电压的控制下使得所述第一节点和所述第三节点电连通；

第一发光控制晶体管，与所述第二节点电连接，用于响应发光控制信号而向所述第二节点加载驱动电源电压；

第二发光控制晶体管，与所述第三节点和第四节点电连接，用于响应所述发光控制信号而使得所述第三节点和所述第四节点电导通；所述子像素与所述第四节点电连接；

存储电容，一端与所述第一节点电连接，另一端用于加载所述驱动电源电压或者参考电源电压；

其中，在所述第一像素驱动电路中，所述阈值补偿晶体管为金属氧化物薄膜晶体管，且能够响应加载于阈值补偿晶体管的栅极上的第二扫描信号而使得所述第一节点和所述第三节点电连通；在所述第二像素驱动电路中，所述阈值补偿晶体管为多晶硅薄膜晶体管，且能够响应加载于阈值补偿晶体管的栅极上的第一扫描信号而使得所述第一节点和所述第三节点电连通；

在所述第一像素驱动电路中，所述数据写入晶体管用于响应加载于所述第二扫描走线上的所述第二扫描信号而向所述第二节点加载驱动数据；在所述第二像素驱动电路中，所述数据写入晶体管用于响应加载于所述第一扫描走线上的所述第一扫描信号而向所述第二节点加载驱动数据。

根据本公开的一种实施方式，所述显示面板还包括与所述像素驱动电路组行对应的第一复位控制走线，所述第一复位控制走线用于加载所述第一复位控制信号；

所述第一复位晶体管包括串联的两个亚第一复位晶体管；所述亚第一复位晶体管的栅极均电连接至对应的所述第一复位控制走线；

所述阈值补偿晶体管包括串联的两个亚阈值补偿晶体管；所述第一像素驱动电路的亚阈值补偿晶体管的栅极均电连接至对应的所述第二扫描走线；所述第二像素驱动电路的亚阈值补偿晶体管的栅极均电连接至对应的所述第一扫描走线。

根据本公开的一种实施方式，所述第一像素驱动电路和所述第二像素驱动电路还各自包括：

驱动晶体管，与第一节点、第二节点和第三节点电连接，用于响应所述第一节点的电压而从所述第二节点向所述第三节点输出驱动电流，所述驱动电流用于驱动子像素发光；

第一复位晶体管，与所述第一节点电连接，用于响应第二复位控制信号而向所述第一节点加载初始化电压；

阈值补偿晶体管，与所述第一节点和所述第三节点电连接，用于在所述阈值补偿晶体管的栅极上的电压的控制下而使得所述第一节点和所述第三节点导通；

第一发光控制晶体管，与所述第二节点电连接，用于响应发光控制信号而向所述第二节点加载驱动电源电压；

第二发光控制晶体管，与所述第三节点和第四节点电连接，用于响应所述发光控制信号而使得所述第三节点和所述第四节点电导通；所述子像素与所述第四节点电连接；

存储电容，一端与所述第一节点电连接，另一端用于加载所述驱动电源电压或者参考电源电压；

其中，在所述第一像素驱动电路中，所述阈值补偿晶体管为金属氧化物薄膜晶体管，且能够响应加载于阈值补偿晶体管的栅极上的第二扫描信号而使得所述第一节点和所述第三节点电连通；在所述第二像素驱动电路中，所述阈值补偿晶体管为多晶硅薄膜晶体管，且能够响应加载于阈值补偿晶体管的栅极上的第一扫描信号而使得所述第一节点和所述第三节点电连通；

在所述第一像素驱动电路中，所述数据写入晶体管用于响应加载于所述第二扫描走线上的所述第二扫描信号而向所述第二节点加载驱动数据；在所述第二像素驱动电路中，所述数据写入晶体管用于响应加载于所述第一扫描走线上的所述第一扫描信号而向所述第二节点加载驱动数据。

根据本公开的一种实施方式，所述显示面板还包括与各个像素驱动电路组行对应的发光控制走线，所述发光控制走线用于加载所述发光控制信号；

在相邻两个所述像素驱动电路组行中，上一行所述像素驱动电路组行对应的发光控制走线与下一行所述像素驱动电路组行对应的第二扫描走线电连接。

根据本公开的一种实施方式，所述显示面板至少包括第一子像素和第二子像素，所述第一子像素的发光效率高于所述第二子像素；

所述第一像素驱动电路与所述第一子像素电连接；所述第二像素驱动电路与所述第二子像素电连接。

根据本公开的一种实施方式，所述第一像素驱动电路和所述第二像素驱动电路还各自包括：

第二复位晶体管，与所述第四节点电连接，用于响应第二复位控制信号而向所述第四节点加载所述初始化电压。

根据本公开的第二个方面，提供一种显示面板的驱动方法，应用于上述的显示面板；所述显示面板的驱动方法包括逐行驱动各个像素驱动电路组；其中，驱动任意一个所述像素驱动电路组包括：

在复位阶段，向所述像素驱动电路组行对应的所述第一复位控制走线加载所述第一复位控制信号；

在第一数据写入阶段，向所述像素驱动电路组行对应的所述第一扫描走线加载所述第一扫描信号，且向所述像素驱动电路组行对应的所述第二扫描走线加载所述第二扫描信号；向所述像素驱动电路组列对应的所述数据走线加载所述第二像素驱动电路所需的驱动数据；

在第二数据写入阶段，向所述像素驱动电路组行对应的所述第二扫描走线加载所述第二扫描信号；向所述像素驱动电路组列对应的所述数据走线加载所述第一像素驱动电路所需的驱动数据；

在发光阶段，向所述像素驱动电路组的所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极加载所述发光控制信号。

根据本公开的第三个方面，提供一种显示面板的驱动方法，应用于上述的显示面板；所述显示面板的驱动方法包括逐行驱动各个像素驱动电路组；其中，驱动任意一个所述像素驱动电路组包括：

在复位阶段，向所述像素驱动电路组行对应的所述第一复位控制走线加载所述第一复位控制信号；

在第一数据写入阶段，向所述像素驱动电路组行对应的所述第一扫描走线加载所述第一扫描信号；向所述像素驱动电路组列对应的所述数据走线加载所述第二像素驱动电路所需的驱动数据；

在第二数据写入阶段，向所述像素驱动电路组行对应的所述第二扫描走线加载所述第二扫描信号；向所述像素驱动电路组列对应的所述数据走线加载所述第一像素驱动电路所需的驱动数据；

在发光阶段，向所述像素驱动电路组的所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极加载所述发光控制信号。

根据本公开的第四个方面，提供一种显示面板的驱动方法，应用于上述的显示面板；所述显示面板的驱动方法包括逐行驱动各个像素驱动电路组；其中，驱动任意一个所述像素驱动电路组包括：

在复位阶段，向所述像素驱动电路组行对应的所述第二复位控制走线加载所述第二复位控制信号；

在第一数据写入阶段，向所述像素驱动电路组行对应的所述第二扫描走线加载所述第二扫描信号；向所述像素驱动电路组列对应的所述数据走线加载所述第一像素驱动电路所需的驱动数据；

在第二数据写入阶段，向所述像素驱动电路组行对应的所述第一扫描走线加载所述第一扫描信号；向所述像素驱动电路组列对应的所述数据走线加载所述第二像素驱动电路所需的驱动数据；

在发光阶段，向所述像素驱动电路组的所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极加载所述发光控制信号。

根据本公开的第五个方面，提供一种显示装置，包括上述的显示面板。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一种实施方式中，显示面板的结构示意图。

图2为本公开一种实施方式中，像素驱动电路组的结构示意图。

图3为本公开一种实施方式中，显示面板的膜层结构示意图。

图4为本公开一种实施方式中，像素电路区的结构示意图。

图5为本公开的第一种示例性实施方式中，像素驱动电路组的等效电路图。

图6为本公开的第一种示例性实施方式中，像素驱动电路组的驱动时序示意图。

图7为本公开的第一种示例性实施方式中，栅极驱动电路与像素驱动电路组的配合示意图。

图8为本公开的第一种示例性实施方式中，多晶硅半导体层的结构示意图。

图9为本公开的第一种示例性实施方式中，第一栅极层的结构示意图。

图10为本公开的第一种示例性实施方式中，第二栅极层的结构示意图。

图11为本公开的第一种示例性实施方式中，金属氧化物半导体层的结构示意图。

图12为本公开的第一种示例性实施方式中，第三栅极层的结构示意图。

图13为本公开的第一种示例性实施方式中，源漏金属层的结构示意图。

图14为本公开的第一种示例性实施方式中，像素驱动电路组的驱动方法的流程示意图。

图15为本公开的第二种示例性实施方式中，像素驱动电路组的等效电路图。

图16为本公开的第二种示例性实施方式中，像素驱动电路组的驱动时序示意图。

图17为本公开的第二种示例性实施方式中，栅极驱动电路与像素驱动电路组的配合示意图。

图18为本公开的第二种示例性实施方式中，像素驱动电路组的驱动方法的流程示意图。

图19为本公开的第二种示例性实施方式中，多晶硅半导体层的结构示意图。

图20为本公开的第二种示例性实施方式中，第一栅极层的结构示意图。

图21为本公开的第二种示例性实施方式中，第二栅极层的结构示意图。

图22为本公开的第二种示例性实施方式中，金属氧化物半导体层的结构示意图。

图23为本公开的第二种示例性实施方式中，第三栅极层的结构示意图。

图24为本公开的第二种示例性实施方式中，源漏金属层的结构示意图。

图25为本公开的第三种示例性实施方式中，像素驱动电路组的等效电路图。

图26为本公开的第三种示例性实施方式中，像素驱动电路组的驱动时序示意图。

图27为本公开的第三种示例性实施方式中，像素驱动电路组的驱动方法的流程示意图。

图28为本公开的第三种示例性实施方式中，栅极驱动电路与像素驱动电路组的配合示意图。

图29为本公开的第三种示例性实施方式中，多晶硅半导体层的结构示意图。

图30为本公开的第三种示例性实施方式中，第一栅极层的结构示意图。

图31为本公开的第三种示例性实施方式中，第二栅极层的结构示意图。

图32为本公开的第三种示例性实施方式中，金属氧化物半导体层的结构示意图。

图33为本公开的第三种示例性实施方式中，第三栅极层的结构示意图。

图34为本公开的第三种示例性实施方式中，源漏金属层的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区，并且电流可以流过漏极、沟道区以及源极。沟道区是指电流主要流过的区域。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。

本公开提供一种显示面板以及应用该显示面板的显示装置。参见图1和图2，显示面板包括显示区AA和围绕显示区AA的外围区BB。在显示区AA中，显示面板设置有用于显示的子像素和用于驱动子像素的像素驱动电路PDC，像素驱动电路PDC与沿列方向DV的数据走线DataL电连接，以接收数据走线DataL上加载的驱动数据Data并根据驱动数据Data控制子像素的亮度。在外围区BB的一端设置有绑定区B1，绑定区B1设置有绑定焊盘以便与外部电路(例如电路板或者覆晶薄膜等)或者驱动芯片电连接。各个数据走线DataL分别通过连接走线FOL与绑定焊盘电连接，这样外部电路或者驱动芯片可以通过绑定焊盘向各个数据走线DataL上加载驱动数据Data。

在本公开中，像素驱动电路PDC至少包括驱动晶体管T3、数据写入晶体管T4和存储电容Cst，其中，数据写入晶体管T4与数据走线DataL电连接，能够响应数据写入晶体管的栅极T4G上的扫描信号而将数据走线DataL上的驱动数据Data加载至存储电容Cst。驱动晶体管的栅极T3G与存储电容Cst电连接，驱动晶体管的源极用于加载驱动电源电压VDD，驱动晶体管的漏极用于与子像素电连接。在驱动晶体管的栅极T3G上的电压的作用下，驱动晶体管T3能够输出驱动电流以驱动子像素。

在本公开提供的显示面板中，同行相邻的两个像素驱动电路PDC(分别记为第一像素驱动电路PDC1和第二像素驱动电路PDC2)可以作为一个像素驱动电路组PDCS，则显示面板包括阵列分布的像素驱动电路组PDCS；每个像素驱动电路组PDCS包括同行相邻的第一像素驱动电路PDC1和第二像素驱动电路PDC2；第一像素驱动电路PDC1的数据写入晶体管T4为金属氧化物薄膜晶体管，第二像素驱动电路PDC2的数据写入晶体管T4为多晶硅薄膜晶体管。

所述像素驱动电路组PDCS排列成多个像素驱动电路组行HPDCS和多个像素驱动电路组列VPDCS。每个像素驱动电路组行HPDCS包括沿行方向DH依次排列的多个像素驱动电路组PDCS；每个像素驱动电路组列VPDCS包括沿列方向DV依次排列的多个像素驱动电路组PDCS。所述显示面板还包括与各个像素驱动电路组列VPDCS一一对应的且沿列方向DV延伸的数据走线DataL，以及包括与各个像素驱动电路组行HPDCS一一对应且沿行方向DH延伸的第二扫描走线GNL、第一扫描走线GPL。所述像素驱动电路组列VPDCS中的各个数据写入晶体管的源极均电连接至对应的数据走线DataL；所述像素驱动电路组行HPDCS中，第一像素驱动电路PDC1的数据写入晶体管的栅极T4G均电连接至对应的第二扫描走线GNL，第二像素驱动电路PDC2的数据写入晶体管的栅极T4G均电连接至对应的第一扫描走线GPL。

这样，本公开提供的显示面板中，每两列像素驱动电路PDC共用同一数据走线DataL，这可以使得数据走线DataL的数量减半，进而使得连接走线FOL的数量减半，减小连接走线FOL的布线空间，降低显示面板的下边框，利于显示装置的窄边框化。不仅如此，与数据走线DataL电连接的各个绑定焊盘的数量可以减半，这可以减少驱动芯片(直接与绑定焊盘电连接或者设置于外部电路)的引脚数量，进而显著的降低驱动芯片的成本。

在本公开中，第一扫描走线GPL用于加载第一扫描信号GP，第一扫描信号GP为能够使得多晶硅薄膜晶体管导通的低电平信号；第二扫描走线GNL用于加载第二扫描信号GN，第二扫描信号GN为能够使得金属氧化物薄膜晶体管导通的高电平信号。

下面，结合附图对本公开的显示面板的结构、原理和效果做进一步的解释和说明。

在本公开的实施方式中，参见图3，显示面板可以包括依次层叠设置的衬底基板BP、驱动电路层DD和像素层EE。

衬底基板BP可以为无机材料的衬底基板BP，也可以为有机材料的衬底基板BP。举例而言，在本公开的一种实施方式中，衬底基板BP的材料可以为钠钙玻璃(soda-limeglass)、石英玻璃、蓝宝石玻璃等玻璃材料，或者可以为不锈钢、铝、镍等金属材料。在本公开的另一种实施方式中，衬底基板BP的材料可以为聚甲基丙烯酸甲酯(Polymethylmethacrylate，PMMA)、聚乙烯醇(Polyvinyl alcohol，PVA)、聚乙烯基苯酚(Polyvinylphenol，PVP)、聚醚砜(Polyether sulfone，PES)、聚酰亚胺、聚酰胺、聚缩醛、聚碳酸酯(Poly carbonate，PC)、聚对苯二甲酸乙二酯(Polyethylene teRPhthalate，PET)、聚萘二甲酸乙二酯(Polyethylene naphthalate，PEN)或其组合。在本公开的另一种实施方式中，衬底基板BP也可以为柔性衬底基板BP，例如衬底基板BP的材料可以为聚酰亚胺(polyimide，PI)。衬底基板BP还可以为多层材料的复合，举例而言，在本公开的一种实施方式中，衬底基板BP可以包括依次层叠设置的底膜层(Bottom Film)、压敏胶层、第一聚酰亚胺层和第二聚酰亚胺层。

驱动电路层DD设置有用于驱动子像素的像素驱动电路。在驱动电路层DD中，任意一个像素驱动电路可以包括有薄膜晶体管和存储电容。其中，至少部分薄膜晶体管为多晶硅薄膜晶体管且至少部分薄膜晶体管为金属氧化物薄膜晶体管。

可选地，参见图3，驱动电路层DD可以包括多晶硅半导体层Poly、金属氧化物半导体层Oxide、栅极层、源漏金属层等导电层和半导体层，以及包括设置于这些膜层之间的绝缘层。栅极层可以为一层，也可以包括被绝缘层隔离的多层；源漏金属层可以为一层，也可以包括被绝缘层隔离的多层。其中，这些绝缘层可以包括位于栅极层之间或者位于栅极层与半导体层之间的栅极绝缘层、位于源漏金属层靠近衬底基板一侧的层间电介质层等。其中，各个膜层的位置关系可以根据薄膜晶体管的膜层结构确定。多晶硅半导体层Poly和金属氧化物半导体层Oxide可以用于形成晶体管的沟道区；栅极层可以用于形成扫描走线、复位控制走线、发光控制走线等栅极层走线，也可以用于形成晶体管的栅极，还可以用于形成存储电容的部分或者全部电极板。源漏金属层可以用于形成数据走线、驱动电源走线等源漏金属层走线，也可以用于形成存储电容的部分电极板。

在一种示例中，参见图3，栅极层可以为三层，即包括第一栅极层G1、第二栅极层G2和第三栅极层G3，源漏金属层SD可以为一层。这样，驱动电路层DD可以包括依次层叠于衬底基板BP一侧的第一无机缓冲层Buff1、多晶硅半导体层Poly、第一栅极绝缘层GI1、第一栅极层G1、第二栅极绝缘层GI2、第二栅极层G2、第二无机缓冲层Buff2、金属氧化物半导体层Oxide、第三栅极绝缘层GI3、第三栅极层G3、层间电介质层ILD、源漏金属层SD、钝化层(图3中未示出)、平坦化层PLN。像素层EE设置于平坦化层PLN远离衬底基板BP的一侧。

当然的，图3所示的驱动电路层DD的膜层结构仅仅为本公开的其中一种可行的实现方式。本公开的驱动电路层还可以采用其他的方式实现，例如仅设置两层栅极层，或者设置设置两层或者三层源漏金属层等，本公开对此不做特殊的限制。

参见图3，像素层EE设置有阵列分布的子像素EL，这些子像素EL在像素驱动电路的驱动下发光。可选地，子像素可以包括多种不同颜色的子像素，以使得该显示面板实现彩色显示。

在本公开的一种实施方式中，子像素可以至少包括第一子像素和第二子像素，其中第一子像素的发光效率高于第二子像素。示例性地，子像素可以包括用于发出绿色光线的绿色子像素，绿色子像素作为第一子像素；子像素可以包括用于发出红色光线的红色子像素和用于发出蓝色光线的蓝色子像素，红色子像素和蓝色子像素作为第二子像素。

在本公开的一种实施方式中，第一子像素采用第一像素驱动电路PDC1进行驱动。第一像素驱动电路PDC1的数据写入晶体管T4采用金属氧化物薄膜晶体管，而第二像素驱动电路PDC2的数据写入晶体管T4采用多晶硅薄膜晶体管(尤其是可以采用低温多晶硅薄膜晶体管)，因此，第一像素驱动电路PDC1的第一节点N1的漏电流更小，第一像素驱动电路PDC1的第一节点N1具有更好的保持能力，利于使得第一子像素的发光保持稳定，克服第一子像素因发光效率高而对驱动电流更敏感的问题。

在本公开中，子像素可以为有机电致发光二极管(OLED)、微发光二极管(MicroLED)、量子点-有机电致发光二极管(QD-OLED)、量子点发光二极管(QLED)或者其他类型的发光元件。示例性地，在本公开的一种实施方式中，子像素为有机电致发光二极管(OLED)，则该显示面板为OLED显示面板。如下，以发光元件为有机电致发光二极管为例，对像素层的一种可行结构进行示例性的介绍。

可选地，像素层EE可以设置于驱动电路层DD远离衬底基板BP的一侧，其可以包括依次层叠设置的像素电极层、像素定义层、支撑柱层、有机发光功能层和公共电极层。其中，像素电极层在显示面板的显示区具有多个像素电极；像素定义层在显示区具有与多个像素电极一一对应设置的多个贯通的像素开口，任意一个像素开口暴露对应的像素电极的至少部分区域。支撑柱层在显示区包括多个支撑柱，且支撑柱位于像素定义层远离衬底基板BP的表面，以便在蒸镀制程中支撑精细金属掩模版(Fine Metal Mask，FMM)。有机发光功能层至少覆盖被像素定义层所暴露的像素电极。其中，有机发光功能层可以包括有机电致发光材料层，以及可以包括有空穴注入层、空穴传输层、电子阻挡层、空穴阻挡层、电子传输层和电子注入层中的一种或者多种。可以通过蒸镀工艺制备有机发光功能层的各个膜层，且在蒸镀时可以采用精细金属掩模版或者开放式掩膜板(Open Mask)定义各个膜层的图案。公共电极层在显示区可以覆盖有机发光功能层。如此，像素电极、公共电极层和位于像素电极和公共电极层之间的有机发光功能层形成有机发电致光二极管，任意一个有机电致发光二极管可以作为显示面板的一个子像素。

在一些实施方式中，像素层EE还可以包括位于公共电极层远离衬底基板BP一侧的光取出层，以增强有机发光二极管的出光效率。

可选地，显示面板还可以包括薄膜封装层TFE。薄膜封装层TFE设于像素层EE远离衬底基板BP的表面，可以包括交替层叠设置的无机封装层和有机封装层。其中，无机封装层可以有效的阻隔外界的水分和氧气，避免水氧入侵有机发光功能层而导致材料降解。可选地，无机封装层的边缘可以位于外围区。有机封装层位于相邻的两层无机封装层之间，以便实现平坦化和减弱无机封装层之间的应力。其中，有机封装层的边缘，可以位于显示区的边缘和无机封装层的边缘之间。示例性地，薄膜封装层TFE包括依次层叠于像素层EE远离衬底基板BP一侧的第一无机封装层、有机封装层和第二无机封装层。

可选地，显示面板还可以包括触控功能层，触控功能层设于薄膜封装层TFE远离衬底基板BP的一侧，用于实现显示面板的触控操作。

可选地，显示面板还可以包括降反层，降反层可以设置于薄膜封装层TFE远离像素层EE的一侧，用于降低显示面板对环境光线的反射，进而降低环境光线对显示效果的影响。在本公开的一种实施方式中，降反层可以包括层叠设置的彩膜层和黑矩阵层，如此可以在实现降低环境光线干扰的同时，可以避免降低显示面板的透光率。在本公开的另一种实施方式中，降反层可以为偏光片，例如可以为图案化的涂布型圆偏光片。

在本公开的像素驱动电路组PDCS中，第一像素驱动电路PDC1和第二像素驱动电路PDC2的晶体管数量可以相同，也可以不相同；所包含的存储电容Cst的数量可以相同，也可以不相同。参见图4，在本公开中，可以将布设像素驱动电路PDC的各个晶体管的区域定义为该像素驱动电路PDC的驱动电路区域PDCA，像素驱动电路PDC的各个晶体管分布于其驱动电路区域PDCA中。其中，根据所分布的像素驱动电路PDC的不同，驱动电路区域PDCA可以包括用于设置第一像素驱动电路PDC1的第一驱动电路区域PDCA1和用于设置第二像素驱动电路PDC2的第二驱动电路区域PDCA2。在本公开的一种实施方式中，至少部分相邻的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2对称设置。作为一种示例，像素驱动电路组PDCS的第一像素驱动电路PDC1和第二像素驱动电路PDC2所分别对应的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2，轴对称设置，对称轴平行于列方向。

本公开示例了三种不同的像素驱动电路组PDCS来对本公开的显示面板的原理和效果做进一步地解释和说明。在本公开示例的三种不同的显示面板中，像素驱动电路组PDCS中的第一像素驱动电路PDC1和第二像素驱动电路PDC2的晶体管的数量和存储电容Cst的数量相同且连接方式相似，均具有7个晶体管和一个存储电容Cst。可以理解的是，本公开的像素驱动电路组PDCS中的第一像素驱动电路PDC1和第二像素驱动电路PDC2可以采用其他架构的像素驱动电路来实现，本公开对此不做特殊的限定。在这三种示例实施方式中，沿列方向，驱动电路区域PDCA的一端具有第一突出区域，另一端具有第二突出区域。同列相邻的两个驱动电路区域PDCA中，上一行的驱动电路区域PDCA的第一突出区域与下一行的驱动电路区域PDCA的第二突出区域相邻且互补。在本公开三种不同的示例中，像素驱动电路PDC包括对驱动晶体管的栅极T3G复位的第一复位晶体管T1，和对子像素的像素电极复位的第二复位晶体管T7。其中，第一复位晶体管T1设置于驱动电路区域PDCA的第一突出区域，第二复位晶体管T7设置于驱动电路区域PDCA的第二突出区域。

第一种示例性实施方式

在本公开的第一种示例性实施方式中，像素驱动电路PDC可以包括第一复位晶体管T1、阈值补偿晶体管T2、驱动晶体管T3、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6、第二复位晶体管T7等七个薄膜晶体管和一个存储电容Cst。当然的，在其他示例中，可以不设置第二复位晶体管T7。

在该示例的像素驱动电路中，参见图5，驱动晶体管T3与第一节点N1、第二节点N2和第三节点N3电连接，用于响应所述第一节点N1的电压而从所述第二节点N2向所述第三节点N3输出驱动电流，所述驱动电流用于驱动子像素发光。第一复位晶体管T1与所述第一节点N1电连接，用于响应第一复位控制信号RN而向所述第一节点N1加载初始化电压Vinit。阈值补偿晶体管T2与所述第一节点N1和所述第三节点N3电连接，用于响应所述第二扫描信号GN而使得所述第一节点N1和所述第三节点N3电连通。第一发光控制晶体管T5与所述第二节点N2电连接，用于响应发光控制信号EM而向所述第二节点N2加载驱动电源电压VDD。第二发光控制晶体管T6与所述第三节点N3和第四节点N4电连接，用于响应所述发光控制信号EM而使得所述第三节点N3和所述第四节点N4电导通；所述子像素与所述第四节点N4电连接。第二复位晶体管T7与第四节点N4电连接，用于响应第二复位控制信号RP而向第四节点N4加载初始化电压Vinit。存储电容Cst一端与所述第一节点N1电连接，另一端用于加载所述驱动电源电压VDD或者参考电源电压VSS。

其中，所述第一复位晶体管T1和所述阈值补偿晶体管T2为金属氧化物薄膜晶体管。这样，相较于多晶硅薄膜晶体管，第一复位晶体管T1和阈值补偿晶体管T2具有更小的漏电流，可以提高第一节点N1的电压保持能力，进而降低或者消除显示面板在低频驱动下的画面闪烁。驱动晶体管T3、第一发光控制晶体管T5、第二发光控制晶体管T6和第二复位晶体管T7均为多晶硅薄膜晶体管，尤其是可以为低温多晶硅薄膜晶体管。

在所述第一像素驱动电路PDC1中，所述数据写入晶体管T4用于响应加载于所述第二扫描走线GNL上的所述第二扫描信号GN而向所述第二节点N2加载驱动数据Data；在所述第二像素驱动电路PDC2中，所述数据写入晶体管T4用于响应加载于所述第一扫描走线GPL上的所述第一扫描信号GP而向所述第二节点N2加载驱动数据Data。

在本公开中，第二复位控制信号RP为能够使得多晶硅薄膜晶体管导通的低电平信号；第一复位控制信号RN为能够使得金属氧化物薄膜晶体管导通的高电平信号。

在一种示例中，参见图8～图13，所述显示面板还包括与所述像素驱动电路组行HPDCS对应的第一复位控制走线RNL，所述第一复位控制走线RNL用于加载所述第一复位控制信号RN；所述第一复位晶体管T1包括串联的两个亚第一复位晶体管T1；所述亚第一复位晶体管的栅极T1G均电连接至对应的所述第一复位控制走线RNL。这样，可以进一步减小第一复位晶体管T1的漏电流，进一步提高第一节点N1的电压保持能力。

在一种示例中，参见图8～图13，所述阈值补偿晶体管T2包括串联的两个亚阈值补偿晶体管T2；所述亚阈值补偿晶体管的栅极T2G均电连接至对应的所述第二扫描走线GNL。这样，可以进一步减小阈值补偿晶体管T2的漏电流，进一步提高第一节点N1的电压保持能力。

在一种示例中，参见图8～图13，显示面板设置有与各个像素驱动电路组行HPDCS一一对应且沿行方向DH方向延伸的第二扫描走线GNL、第一扫描走线GPL、第一复位控制走线RNL、第二复位控制走线RPL、发光控制走线EML和初始化走线VinitL。其中，第二扫描走线GNL用于加载第二扫描信号GN，第一扫描走线GPL用于加载第一扫描信号GP，第一复位控制走线RNL用于加载第一复位控制信号RN，第二复位控制走线RPL用于加载第二复位控制信号RP，发光控制走线EML用于加载发光控制信号EM，初始化走线VinitL用于加载初始化电压Vinit。

参见图7，在外围区BB，显示面板设置有第一栅极驱动电路、第二栅极驱动电路和第三栅极驱动电路等三组栅极驱动电路。第一栅极驱动电路包括与各个像素驱动电路组行HPDCS一一对应的第一移位寄存器单元PGOAU；像素驱动电路组行HPDCS对应的第一移位寄存器单元PGOAU能够向像素驱动电路组行HPDCS对应的第一扫描走线GPL加载第一扫描信号GP。第二栅极驱动电路包括与各个像素驱动电路组行HPDCS一一对应的第二移位寄存器单元NGOAU，像素驱动电路组行HPDCS对应的第二移位寄存器单元NGOAU能够向像素驱动电路组行HPDCS对应的像素驱动电路组行HPDCS的第二扫描走线GNL加载第二扫描信号GN。第三栅极驱动电路包括与各个像素驱动电路组行HPDCS对应的第三移位寄存器单元EMGOAU，像素驱动电路组行HPDCS对应的第三移位寄存器单元EMGOAU能够向对应的像素驱动电路组行HPDCS对应的发光控制走线EML加载发光控制信号EM。其中，像素驱动电路组行HPDCS对应的第一扫描走线GPL与像素驱动电路组行HPDCS对应的第二复位控制走线RPL电连接，以使得驱动像素驱动电路组行HPDCS的第一扫描信号GP和第二复位控制信号RP保持同步。当然的，在本公开的其他示例中，像素驱动电路组行HPDCS对应的第二复位控制走线RPL也可以与上一行像素驱动电路组行HPDCS对应的第一扫描走线GPL或者下一行像素驱动电路组行HPDCS对应的第一扫描走线GPL电连接。上一像素驱动电路组行HPDCS对应的第二扫描走线GNL与下一像素驱动电路组行HPDCS对应的第一复位控制走线RNL电连接，以使得驱动上一像素驱动电路组行HPDCS的第二扫描信号GN与驱动下一像素驱动电路组行HPDCS的第一复位控制信号RN保持同步。

在一种示例中，在显示区AA的行方向两侧，外围区BB还可以设置有初始化电源线VinitB；这样，沿行方向，初始化电源线VinitB、显示区AA和初始化电源线VinitB依次排列。初始化走线VinitL的两端可以分别与初始化电源线VinitB电连接。

图5示出了像素驱动电路组PDCS中第一像素驱动电路PDC1和第二像素驱动电路PDC2中各个晶体管的一种具体连接示例。参见图5，在一种具体示例中，驱动晶体管的栅极T3G与第一节点N1电连接，驱动晶体管的源极与第二节点N2电连接，驱动晶体管的漏极与第三节点N3电连接。第一复位晶体管的栅极T1G与用于加载第一复位控制信号RN的第一复位控制走线RNL电连接，第一复位晶体管的源极与用于加载初始化电压Vinit的初始化走线VinitL电连接，第一复位晶体管的漏极与第一节点N1电连接。阈值补偿晶体管的栅极T2G与用于加载第二扫描信号GN的第二扫描走线GNL电连接，阈值补偿晶体管的源极与第三节点N3电连接，阈值补偿晶体管的漏极与第一节点N1电连接。在第一像素驱动电路PDC1中，数据写入晶体管的栅极T4G与用于加载第二扫描信号GN的第二扫描走线GNL电连接，数据写入晶体管的源极与数据走线DataL电连接，数据写入晶体管的漏极与第二节点N2电连接。在第二像素驱动电路PDC2中，数据写入晶体管的栅极T4G与用于加载第一扫描信号GP的第一扫描走线GPL电连接，数据写入晶体管的源极与数据走线DataL电连接，数据写入晶体管的漏极与第二节点N2电连接。第一发光控制晶体管的栅极T5G与用于加载发光控制信号EM的发光控制走线EML电连接，第一发光控制晶体管的源极与用于加载驱动电源电压VDD的驱动电源走线VDDL电连接，第一发光控制晶体管的漏极与第二节点N2电连接。第二发光控制晶体管的栅极T6G与用于加载发光控制信号EM的发光控制走线EML电连接，第二发光控制晶体管的源极与第三节点N3电连接，第二发光控制晶体管的漏极与第四节点N4电连接。第二复位晶体管的栅极T7G与用于加载第二复位控制信号RP的第二复位控制走线RPL电连接，第二复位晶体管的源极与用于加载初始化电压Vinit的初始化走线VinitL电连接，第一复位晶体管的漏极与第四节点N4电连接。第四节点N4与子像素的像素电极电连接。其中，上一像素驱动电路组行HPDCS的第二复位晶体管的源极和下一像素驱动电路组行HPDCS的第一复位晶体管的源极可以连接至同一初始化走线VinitL。

第一种示例性实施方式的显示面板可以通过逐行驱动各个像素驱动电路组PDCS的方法进行驱动以显示画面。其中，参见图14，驱动任意一个所述像素驱动电路组PDCS包括步骤S110～步骤S140所示的方法。

步骤S110，在复位阶段T1，向所述像素驱动电路组行HPDCS对应的所述第一复位控制走线RNL加载所述第一复位控制信号RN。这样，第一复位晶体管T1导通，使得初始化走线VinitL上的初始化电压Vinit加载至第一节点N1，进而使得第一节点N1被初始化。在第一节点N1的控制下，驱动晶体管T3导通。此时，发光控制走线EML加载高电平信号，使得第一发光控制晶体管T5、第二发光控制晶体管T6截止，驱动晶体管T3不产生驱动电流。

步骤S120，第一数据写入阶段T2，向所述像素驱动电路组行HPDCS对应的所述第一扫描走线GPL加载所述第一扫描信号GP，且向所述像素驱动电路组行HPDCS对应的所述第二扫描走线GNL加载所述第二扫描信号GN；向所述像素驱动电路组列VPDCS对应的所述数据走线DataL加载所述第二像素驱动电路PDC2所需的驱动数据D2。这样，阈值补偿晶体管T2和数据写入晶体管T4均保持导通，驱动数据D2被写入第一像素驱动电路PDC1和第二像素驱动电路PDC2的第一节点N1；在写入过程中，阈值补偿晶体管T2可以对驱动晶体管T3的阈值电压进行补偿，使得驱动晶体管T3的阈值电压也被写入第一节点N1中。当该第一种示例性实施方式具有第二复位晶体管T7时，第二复位控制走线RPL可以与第一扫描走线GPL电连接，使得第一扫描信号GP加载至第二复位控制走线RPL而复用为第二复位控制信号RP，这使得第二复位晶体管T7导通，进而使得第四节点N4的电压被复位至初始化电压Vinit。

步骤S130，第二数据写入阶段T3，向所述像素驱动电路组行HPDCS对应的所述第二扫描走线GNL加载所述第二扫描信号GN；向所述像素驱动电路组列VPDCS对应的所述数据走线DataL加载所述第一像素驱动电路PDC1所需的驱动数据D1。这样，阈值补偿晶体管T2保持导通；第一像素驱动电路PDC1的数据写入晶体管T4保持导通，这使得第一像素驱动电路PDC1的第一节点N1的驱动数据Data被更新为驱动数据D1。第二像素驱动电路PDC2的数据写入晶体管T4截止，使得第二像素驱动电路PDC2的第一节点N1的驱动数据Data得以保持为驱动数据D2。

这样，通过第一数据写入阶段和第二数据写入阶段，实现了将第二像素驱动电路PDC2的驱动数据D2写入第二像素驱动电路PDC2的第一节点N1，以及实现了将第一像素驱动电路PDC1的驱动数据D1写入第一像素驱动电路PDC1的第一节点N1，并实现了对第四节点N4的复位。

步骤S140，在发光阶段T4，向所述像素驱动电路组PDCS的所述第一发光控制晶体管的栅极T5G和所述第二发光控制晶体管的栅极T6G加载所述发光控制信号EM。这使得第一发光控制晶体管T5和第二发光控制晶体管T6导通，这使得驱动电源走线VDDL上的驱动电源电压VDD加载至第二节点N2；驱动晶体管T3响应第一节点N1上的电压而输出驱动电流，以驱动子像素。

在膜层结构上，该示例的显示面板包括依次层叠设置的衬底基板、驱动电路层和像素层。其中，驱动电路层包括依次层叠设置于衬底基板的第一无机缓冲层、多晶硅半导体层、第一栅极绝缘层、第一栅极层、第二栅极绝缘层、第二栅极层、第二无机缓冲层、金属氧化物半导体层、第三栅极绝缘层、第三栅极层、层间电介质层、源漏金属层、平坦化层；像素层设置有作为子像素的OLED。

在该第一种示例性实施方式中，参见图8，多晶硅半导体层的材料可以为多晶硅，例如可以为低温多晶硅，其可以通过掺杂等工艺改变不同位置处的导电性能，进而形成多个沟道区和多晶硅导电段。

第一驱动电路区域PDCA1中，多晶硅半导体层形成有驱动晶体管的沟道区T3Act、第一发光控制晶体管的沟道区T5Act、第二发光控制晶体管的沟道区T6Act、第二复位晶体管的沟道区T7Act，以及形成有第二多晶硅导电段PL2～第六多晶硅导电段PL6。其中，第二多晶硅导电段PL2可以作为第二节点N2的一部分，其与第一发光控制晶体管的沟道区T5Act和驱动晶体管的沟道区T3Act电连接，以作为驱动晶体管的源极和第一发光控制晶体管的漏极。第二多晶硅导电段PL2的端部还可以具有第十四底过孔连接区HA14。第三多晶硅导电段PL3与第一发光控制晶体管的沟道区T5Act电连接而可以作为第一发光控制晶体管的源极；其中第三多晶硅导电段PL3和第二多晶硅导电段PL2分别位于第一发光控制晶体管的沟道区T5Act的两端。第三多晶硅导电段PL3上设置有第二底过孔连接区HA2，以用于通过过孔与驱动电源走线VDDL电连接。第四多晶硅导电段PL4可以作为第三节点N3的一部分，其可以与驱动晶体管的沟道区T3Act、第二发光控制晶体管的沟道区T6Act电连接而作为驱动晶体管的漏极和第二发光控制晶体管的源极。其中，第二多晶硅导电段PL2和第四多晶硅导电段PL4分别位于驱动晶体管的沟道区T3Act的两端。第四多晶硅导电段PL4的端部具有第十三底过孔连接区HA13。第五多晶硅导电段PL5可以作为第四节点N4的一部分，其可以分别与第二发光控制晶体管的沟道区T6Act和第二复位晶体管的沟道区T7Act电连接，以分别作为第二发光控制晶体管的漏极和第二复位晶体管的漏极。其中，第五多晶硅导电段PL5和第四多晶硅导电段PL4分别位于第二发光控制晶体管的沟道区T6Act的两端。第五多晶硅导电段PL5具有第三底过孔连接区HA3，第三底过孔连接区HA3用于通过过孔与子像素电连接。第六多晶硅导电段PL6可以与第二复位晶体管的沟道区T7Act电连接，以作为第二复位晶体管的源极。其中，第五多晶硅导电段PL5和第六多晶硅导电段PL6分别位于第二复位晶体管的沟道区T7Act的两端。第六多晶硅导电段PL6具有第四底过孔连接区HA4和第十二底过孔连接区HA12。其中，第一像素驱动电路PDC1的第二复位晶体管的沟道区T7Act位于第一驱动电路区域PDCA1的第二突出区域。在一种示例中，第一发光控制晶体管的沟道区T5Act和第二发光控制晶体管的沟道区T6Act沿行方向直线排列。

第二驱动电路区域PDCA2中，多晶硅半导体层除了具有第一驱动电路区域PDCA1中的各个结构外，还具有数据写入晶体管的沟道区T4Act和第一多晶硅导电段PL1。其中，数据写入晶体管的沟道区T4Act的两端分别连接第一多晶硅导电段PL1和第二多晶硅导电段PL2；第一多晶硅导电段PL1具有第一底过孔连接区HA1，第一底过孔连接区HA1用于通过过孔与数据走线DataL电连接，使得第一多晶硅导电段PL1可以作为数据写入晶体管的源极，相应的，第二多晶硅导电段PL2还可以作为数据写入晶体管的漏极。进一步地，第二驱动电路区域PDCA2中的第二多晶硅导电段PL2上无需设置第十三底过孔连接区HA13，其长度可以长于第一驱动电路区域PDCA1中的第二多晶硅导电段PL2，以便与数据写入晶体管的沟道区T4Act电连接。

在一种示例中，在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，多晶硅半导体层在第一驱动电路区域PDCA1中的图案，与多晶硅半导体层在第二驱动电路区域PDCA2中的部分图案呈轴对称设置，对称轴沿列方向延伸。这样，利于使得第一像素驱动电路PDC1和第二像素驱动电路PDC2的电学性能尽量接近，降低调试、校正的难度。

参见图9，第一栅极层形成有沿行方向延伸的第二复位控制走线RPL、第一扫描走线GPL、发光控制走线EML，以及设置有位于各个驱动电路区域PDCA中的CP1。其中，在驱动电路区域PDCA的第一突出区域和第二突出区域分别设置有第二复位控制走线RPL，这使得第一扫描走线GPL、发光控制走线EML夹设于两个第二复位控制走线RPL之间。其中，位于第二突出区域的第二复位控制走线RPL可以与第二复位晶体管的沟道区T7Act交叠，交叠部分可以作为第二复位晶体管的栅极T7G；该第二复位控制走线RPL可以作为与该像素驱动电路组行HPDCS对应的第二复位控制走线RPL。与驱动电路区域PDCA交叠的第一扫描走线GPL和发光控制走线EML，可以作为该像素驱动电路组行HPDCS对应的第一扫描走线GPL和发光控制走线EML。

发光控制走线EML可以与第一发光控制晶体管的沟道区T5Act、第二发光控制晶体管的沟道区T6Act交叠。发光控制走线EML与第一发光控制晶体管的沟道区T5Act交叠的部分，可以作为第一发光控制晶体管的栅极T5G。发光控制走线EML与第二发光控制晶体管的沟道区T6Act交叠的部分，可以作为第二发光控制晶体管的栅极T6G。CP1可以夹设于发光控制走线EML和第一扫描走线GPL之间，其可以与驱动晶体管的沟道区T3Act交叠而作为驱动晶体管的栅极T3G。CP1可以具有第六底过孔连接区HA6，第六底过孔连接区HA6用于与源漏金属层电连接。

在第二驱动电路区域PDCA2中，第一扫描走线GPL可以与数据写入晶体管的沟道区T4Actt交叠。第一扫描走线GPL与数据写入晶体管的沟道区T4Act交叠的部分，可以作为数据写入晶体管的栅极T4G。

在本公开的一种实施方式中，多晶硅半导体层被第一栅极层覆盖的部分可以保留半导体特性，进而作为各个晶体管的沟道区；多晶硅半导体层被第一栅极层暴露的部分可以被掺杂而导体化，进而作为各个多晶硅导电段。

参见图10，第二栅极层形成有沿行方向延伸的初始化走线VinitL，以及在各个驱动电路区域PDCA中形成有CP2。其中，初始化走线VinitL在各个驱动电路区域PDCA中具有第七底过孔连接区HA7。在一种示例中，第七底过孔连接区HA7位于驱动电路区域PDCA的第二突出区域。CP2与CP1交叠设置，其具有第九底过孔连接区HA9，第九底过孔连接区HA9用于与驱动电源走线VDDL通过过孔电连接。CP2具有镂空孔，该镂空孔可以暴露CP1的第六底过孔连接区HA6，以便第六底过孔连接区HA6通过该镂空孔与源漏金属层电连接。在一种示例中，同行相邻的驱动电路区域PDCA中，CP2相互连接。这样，驱动电源走线VDDL上的驱动电源电压VDD加载至CP2上时，使得驱动电源电压VDD呈网格化分布，提高驱动电源电压VDD以及电流的均一性。

在一种示例中，第二栅极层在PCDA中还设置有第一金属导电结构ML1，第一金属导电结构ML1可以设置于第一复位晶体管T1和阈值补偿晶体管T2之间。第一金属导电结构ML1具有第八底过孔连接区HA8，第八底过孔连接区HA8用于与驱动电源走线VDDL通过过孔电连接。这样第一金属导电结构ML1可以加载驱动电源电压VDD，提高第一节点N1的电压稳定性，降低数据走线DataL对第一节点N1的串扰。在进一步地示例中，像素驱动电路组PDCS中，第一驱动电路区域PDCA1中的第一金属导电结构ML1和第二驱动电路区域PDCA2中的第二金属导电结构ML2相互连接。在本公开的其他示例中，也可以不设置第一金属导电结构ML1。

参见图11，金属氧化物半导体层在第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中分别形成有图案，这些图案包括保持半导体特性的晶体管的沟道区以及包括被导体化的金属氧化物连接段。

在第二驱动电路区域PDCA2，金属氧化物半导体层形成有第一复位晶体管的沟道区T1Act、阈值补偿晶体管的沟道区T2Act、第三金属氧化物导电段OL3、第四金属氧化物导电段OL4和第五金属氧化物导电段OL5。第三金属氧化物导电段OL3和第四金属氧化物导电段OL4分别连接第一复位晶体管的沟道区T1Act的两端，分别作为第一复位晶体管的源极和第一复位晶体管的漏极。其中，第三金属氧化物导电段OL3具有第十二顶过孔连接区HB12，第十二顶过孔连接区HB12与第十二底过孔连接区HA12交叠且通过过孔电连接，使得第三金属氧化物导电段OL3通过过孔与第六多晶硅导电段PL6电连接。第四金属氧化物导电段OL4具有第五底过孔连接区HA5，第五底过孔连接区HA5用于通过过孔与源漏金属层电连接。第四金属氧化物导电段OL4和第五金属氧化物导电段OL5分别连接阈值补偿晶体管的沟道区T2Act的两端，以分别作为阈值补偿晶体管的漏极和阈值补偿晶体管的源极。第五金属氧化物导电段OL5具有第十三顶过孔连接区HB13，第十三顶过孔连接区HB13用于第十三底过孔连接区HA13交叠且通过过孔电连接，使得第五金属氧化物导电段OL5与第四多晶硅导电段PL4电连接。在一种示例中，第一复位晶体管的沟道区T1Act包括两个亚沟道区，两个亚沟道区之间通过金属氧化物连接段电连接。换言之，第一复位晶体管的沟道区T1Act包括串联的两个亚沟道区，使得第一复位晶体管T1包括两个串联的亚第一复位晶体管T1。在一种示例中，阈值补偿晶体管的沟道区T2Act包括两个亚沟道区，两个亚沟道区之间通过金属氧化物连接段电连接。换言之，阈值补偿晶体管的沟道区T2Act包括串联的两个亚沟道区，使得阈值补偿晶体管T2包括两个串联的亚阈值补偿晶体管T2。这样，第一复位晶体管T1和阈值补偿晶体管T2为金属氧化物晶体管而具有小的漏电流，且至少一个采用串联的两个亚晶体管可以进一步降低其漏电流。这使得第一节点N1具有更好的电压维持能力，降低或者消除显示面板在低频下的闪烁问题。

第一驱动电路区域PDCA1中，金属氧化物半导体层除了具有第二驱动电路区域PDCA2中的各个结构外，还可以具有数据写入晶体管的沟道区T4Act、第一金属氧化物导电段OL1和第二金属氧化物导电段OL2。其中，第一金属氧化物导电段OL1和第二金属氧化物导电段OL2连接于数据写入晶体管的沟道区T4Act的两端，以分别作为数据写入晶体管的源极和数据写入晶体管的漏极。第一金属氧化物导电段OL1具有第十底过孔连接区HA10，以便通过过孔与数据走线DataL电连接。第二金属氧化物导电段OL2具有第十四顶过孔连接区HB14，第十四顶过孔连接区HB14与第十四底过孔连接区HA14交叠且通过过孔电连接，使得第二金属氧化物导电段OL2与第二多晶硅导电段PL2电连接。

在一种示例中，在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，金属氧化物半导体层在第二驱动电路区域PDCA2中的图案，与金属氧化物半导体层在第一驱动电路区域PDCA1中的部分图案呈轴对称设置，对称轴沿列方向延伸。这样，利于使得第一像素驱动电路PDC1和第二像素驱动电路PDC2的电学性能尽量接近，降低调试、校正的难度。

参见图12，第三栅极层形成有沿行方向延伸的第一复位控制走线RNL和第二扫描走线GNL。其中，在驱动电路区域PDCA的第一突出区域和第二突出区域分别设置有第一复位控制走线RNL，这使得第二扫描走线GNL夹设于两个第一复位控制走线RNL之间。其中，位于第一突出区域的第一复位控制走线RNL可以与第一复位晶体管的沟道区T1Act交叠，交叠部分可以作为第一复位晶体管的栅极T1G；该第一复位控制走线RNL可以作为与该像素驱动电路组行HPDCS对应的第一复位控制走线RNL。与驱动电路区域PDCA交叠的第二扫描走线GNL，可以作为该像素驱动电路组行HPDCS对应的第二扫描走线GNL。

在一种示例中，第一复位晶体管的沟道区T1Act包括两个亚沟道区，相应的，第一复位控制走线RNL具有与两个亚沟道区分别交叠的亚部分，两个亚部分分别作为两个亚第一复位晶体管T1的栅极。

第二扫描走线GNL可以与阈值补偿晶体管的沟道区T2Act交叠。第二扫描走线GNL与阈值补偿晶体管的沟道区T2Act交叠的部分，可以作为阈值补偿晶体管的栅极T2G。在一种示例中，第二扫描走线GNL具有走线主体和连接于走线主体的侧枝部，走线本体与阈值补偿晶体管T2的一个亚沟道区交叠，侧枝部与阈值补偿晶体管T2的另一个亚沟道区交叠。

在第一驱动电路区域PDCA1中，第二扫描走线GNL还与数据写入晶体管的沟道区T4Act交叠。第二扫描走线GNL与数据写入晶体管的沟道区T4Act交叠的部分，可以作为数据写入晶体管的栅极T4G。

在本公开的一种实施方式中，金属氧化物半导体层被第三栅极层覆盖的部分可以保留半导体特性，进而作为各个晶体管的沟道区；金属氧化物半导体层被第三栅极层暴露的部分可以被导体化，进而作为各个金属氧化物导电段。

参见图13，源漏金属层形成有与各个像素驱动电路组列VPDCS对应的数据走线DataL，以及形成有与各列像素驱动电路PDC对应的驱动电源走线VDDL。在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，数据走线DataL可以位于第一驱动电路区域PDCA1和第二驱动电路区域PDCA2的分界线附近，例如位于第一驱动电路区域PDCA1或者位于第二驱动电路区域PDCA2，亦或部分位于第一驱动电路区域PDCA1且部分位于第二驱动电路区域PDCA2。在一种示例中，数据走线DataL呈轴对称结构，对称轴为第一驱动电路区域PDCA1和第二驱动电路区域PDCA2的分界线。在驱动电路区域PDCA中，驱动电源走线VDDL沿列方向延伸且临近数据走线DataL设置。

数据走线DataL具有第一顶过孔连接区HB1和第十顶过孔连接区HB10。第一顶过孔连接区HB1与第一底过孔连接区HA1交叠且通过过孔电连接，以使得第二像素驱动电路PDC2的数据写入晶体管的源极与数据走线DataL电连接。第十顶过孔连接区HB10与第十底过孔连接区HA10交叠且通过过孔电连接，以使得第一像素驱动电路PDC1的数据写入晶体管的源极与数据走线DataL电连接。在一种示例中，第一底过孔连接区HA1和第十底过孔连接区HA10可以相互重合或者至少部分交叠。当然的，在本公开的其他示例中，第一底过孔连接区HA1和第十底过孔连接区HA10可以完全不交叠。

驱动电源走线VDDL可以具有第二顶过孔连接区HB2和第九顶过孔连接区HB9。第二顶过孔连接区HB2与第二底过孔连接区HA2交叠且通过过孔电连接，这使得第一发光控制晶体管的源极与驱动电源走线VDDL电连接。第九顶过孔连接区HB9与第九底过孔连接区HA9交叠且通过过孔电连接，这使得CP2与驱动电源走线VDDL电连接。当第二栅极层设置有第一金属导电结构ML1时，驱动电源走线VDDL还可以具有第八顶过孔连接区HB8，第八顶过孔连接区HB8与第八底过孔连接区HA8交叠且通过过孔电连接，这使得第一金属导电结构ML1与驱动电源走线VDDL电连接。

在一种示例中，第二金属导电结构ML2、第三金属导电结构ML3和第四金属导电结构ML4设置有驱动电源走线VDDL远离数据走线DataL的一侧。第二金属导电结构ML2可以具有第五顶过孔连接区HB5和第六顶过孔连接区HB6。第五顶过孔连接区HB5与第五底过孔连接区HA5交叠且通过过孔电连接，第六顶过孔连接区HB6与第六底过孔连接区HA6交叠且通过过孔电连接；这使得阈值补偿晶体管的漏极、第一复位晶体管的源极通过第二金属导电结构ML2与CP1电连接，第二金属导电结构ML2可以作为第一节点N1的一部分。第三金属导电结构ML3具有第三顶过孔连接区HB3和第十一底过孔连接区HA11，第三顶过孔连接区HB3与第三底过孔连接区HA3交叠且通过过孔电连接，这使得第三金属导电结构ML3作为第四节点N4的一部分而与第二发光控制晶体管的漏极、第二复位晶体管的漏极电连接。第十一底过孔连接区HA11用于与像素层中的像素电极通过过孔电连接，以使得第四节点N4上的驱动电流加载至子像素。第四金属导电结构ML4具有第七顶过孔连接区HB7和第四顶过孔连接区HB4。第七顶过孔连接区HB7与第七底过孔连接区HA7交叠且通过过孔电连接，以使得第四金属导电结构ML4与初始化走线VinitL电连接；第四顶过孔连接区HB4与第四底过孔连接区HA4交叠且通过过孔电连接，以使得第四金属导电结构ML4与第二复位晶体管的源极电连接。这样，第二复位晶体管的源极与初始化走线VinitL之间通过第四金属导电结构ML4电连接。

在一种示例中，在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，源漏金属层所形成的图案可以轴对称设置，对称轴可以沿列方向延伸。

第二种示例性实施方式

在本公开的第二种示例性实施方式中，参见图15，像素驱动电路PDC可以包括第一复位晶体管T1、阈值补偿晶体管T2、驱动晶体管T3、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6、第二复位晶体管T7等薄膜晶体管和一个存储电容Cst。当然的，在其他示例中，可以不设置第二复位晶体管T7。

在该示例的像素驱动电路中，参见图15，驱动晶体管T3与第一节点N1、第二节点N2和第三节点N3电连接，用于响应所述第一节点N1的电压而从所述第二节点N2向所述第三节点N3输出驱动电流，所述驱动电流用于驱动子像素发光。第一复位晶体管T1，与所述第一节点N1电连接，用于响应第一复位控制信号RN而向所述第一节点N1加载初始化电压Vinit；所述第一复位晶体管T1为金属氧化物薄膜晶体管。阈值补偿晶体管T2与所述第一节点N1和所述第三节点N3电连接，用于在所述阈值补偿晶体管的栅极T2G上的电压的控制下使得所述第一节点N1和所述第三节点N3电连通。第一发光控制晶体管T5与所述第二节点N2电连接，用于响应发光控制信号EM而向所述第二节点N2加载驱动电源电压VDD。第二发光控制晶体管T6与所述第三节点N3和第四节点N4电连接，用于响应所述发光控制信号EM而使得所述第三节点N3和所述第四节点N4电导通；所述子像素与所述第四节点N4电连接。第二复位晶体管T7与第四节点N4电连接，用于响应第二复位控制信号RP而向第四节点N4加载初始化电压Vinit。存储电容Cst一端与所述第一节点N1电连接，另一端用于加载所述驱动电源电压VDD或者参考电源电压VSS。

其中，在所述第一像素驱动电路PDC1中，所述阈值补偿晶体管T2为金属氧化物薄膜晶体管，且能够响应加载于阈值补偿晶体管的栅极T2G上的第二扫描信号GN而使得所述第一节点N1和所述第三节点N3电连通。在所述第二像素驱动电路PDC2中，所述阈值补偿晶体管T2为多晶硅薄膜晶体管，且能够响应加载于阈值补偿晶体管的栅极T2G上的第一扫描信号GP而使得所述第一节点N1和所述第三节点N3电连通。在所述第一像素驱动电路PDC1中，所述数据写入晶体管T4用于响应加载于所述第二扫描走线GNL上的所述第二扫描信号GN而向所述第二节点N2加载驱动数据Data。在所述第二像素驱动电路PDC2中，所述数据写入晶体管T4用于响应加载于所述第一扫描走线GPL上的所述第一扫描信号GP而向所述第二节点N2加载驱动数据Data。

在一种示例中，所述显示面板还包括与所述像素驱动电路组行HPDCS对应的第一复位控制走线RNL，所述第一复位控制走线RNL用于加载所述第一复位控制信号RN；所述第一复位晶体管T1包括串联的两个亚第一复位晶体管T1；所述亚第一复位晶体管的栅极T1G均电连接至对应的所述第一复位控制走线RNL。这样，可以进一步减小第一复位晶体管T1的漏电流，进一步提高第一节点N1的电压保持能力。

在一种示例中，所述阈值补偿晶体管T2包括串联的两个亚阈值补偿晶体管T2；所述第一像素驱动电路PDC1的亚阈值补偿晶体管的栅极T2G均电连接至对应的所述第二扫描走线GNL；所述第二像素驱动电路PDC2的亚阈值补偿晶体管的栅极T2G均电连接至对应的所述第一扫描走线GPL。这样，可以进一步减小阈值补偿晶体管T2的漏电流，进一步提高第一节点N1的电压保持能力。

在一种示例中，参见图19～图24，显示面板设置有与各个像素驱动电路组行HPDCS一一对应且沿行方向DH方向延伸的第二扫描走线GNL、第一扫描走线GPL、第一复位控制走线RNL、第二复位控制走线RPL、发光控制走线EML和初始化走线VinitL。其中，第二扫描走线GNL用于加载第二扫描信号GN，第一扫描走线GPL用于加载第一扫描信号GP，第一复位控制走线RNL用于加载第一复位控制信号RN，第二复位控制走线RPL用于加载第二复位控制信号RP，发光控制走线EML用于加载发光控制信号EM，初始化走线VinitL用于加载初始化电压Vinit。

参见图17，在外围区BB，显示面板设置有第一栅极驱动电路、第二栅极驱动电路和第三栅极驱动电路等三组栅极驱动电路。第一栅极驱动电路包括与各个像素驱动电路组行HPDCS一一对应的第一移位寄存器单元PGOAU；像素驱动电路组行HPDCS对应的第一移位寄存器单元PGOAU能够向像素驱动电路组行HPDCS对应的第一扫描走线GPL加载第一扫描信号GP。

第二栅极驱动电路包括与各个像素驱动电路组行HPDCS一一对应的第二移位寄存器单元NGOAU，像素驱动电路组行HPDCS对应的第二移位寄存器单元NGOAU能够向像素驱动电路组行HPDCS对应的像素驱动电路组行HPDCS的第二扫描走线GNL加载第二扫描信号GN。

第三栅极驱动电路包括与各个像素驱动电路组行HPDCS对应的第三移位寄存器单元EMGOAU，像素驱动电路组行HPDCS对应的第三移位寄存器单元EMGOAU能够向对应的像素驱动电路组行HPDCS对应的发光控制走线EML加载发光控制信号EM。

其中，像素驱动电路组行HPDCS对应的第一扫描走线GPL与像素驱动电路组行HPDCS对应的第二复位控制走线RPL电连接，以使得驱动像素驱动电路组行HPDCS的第一扫描信号GP和第二复位控制信号RP保持同步。当然的，在本公开的其他示例中，像素驱动电路组行HPDCS对应的第二复位控制走线RPL也可以其他行像素驱动电路组行HPDCS对应的第一扫描走线GPL电连接，例如与上一行像素驱动电路组行HPDCS对应的第一扫描走线GPL或者下一行像素驱动电路组行HPDCS对应的第一扫描走线GPL电连接。

其中，上一像素驱动电路组行HPDCS对应的第二扫描走线GNL与下一像素驱动电路组行HPDCS对应的第一复位控制走线RNL电连接，以使得驱动上一像素驱动电路组行HPDCS的第二扫描信号GN与驱动下一像素驱动电路组行HPDCS的第一复位控制信号RN保持同步。

在一种示例中，在显示区AA的行方向两侧，外围区BB还可以设置有初始化电源线VinitB；这样，沿行方向，初始化电源线VinitB、显示区AA和初始化电源线VinitB依次排列。初始化走线VinitL的两端可以分别与初始化电源线VinitB电连接。

图15示出了像素驱动电路组PDCS中第一像素驱动电路PDC1和第二像素驱动电路PDC2中各个晶体管的一种具体连接示例。参见图15，在一种具体示例中，驱动晶体管的栅极T3G与第一节点N1电连接，驱动晶体管的源极与第二节点N2电连接，驱动晶体管的漏极与第三节点N3电连接。第一复位晶体管的栅极T1G与用于加载第一复位控制信号RN的第一复位控制走线RNL电连接，第一复位晶体管的源极与用于加载初始化电压Vinit的初始化走线VinitL电连接，第一复位晶体管的漏极与第一节点N1电连接。在第一像素驱动电路PDC1中，阈值补偿晶体管的栅极T2G与用于加载第二扫描信号GN的第二扫描走线GNL电连接，阈值补偿晶体管的源极与第三节点N3电连接，阈值补偿晶体管的漏极与第一节点N1电连接。在第二像素驱动电路PDC2中，阈值补偿晶体管的栅极T2G与用于加载第一扫描信号GP的第一扫描走线GPL电连接，阈值补偿晶体管的源极与第三节点N3电连接，阈值补偿晶体管的漏极与第一节点N1电连接。在第一像素驱动电路PDC1中，数据写入晶体管的栅极T4G与用于加载第二扫描信号GN的第二扫描走线GNL电连接，数据写入晶体管的源极与数据走线DataL电连接，数据写入晶体管的漏极与第二节点N2电连接。在第二像素驱动电路PDC2中，数据写入晶体管的栅极T4G与用于加载第一扫描信号GP的第一扫描走线GPL电连接，数据写入晶体管的源极与数据走线DataL电连接，数据写入晶体管的漏极与第二节点N2电连接。第一发光控制晶体管的栅极T5G与用于加载发光控制信号EM的发光控制走线EML电连接，第一发光控制晶体管的源极与用于加载驱动电源电压VDD的驱动电源走线VDDL电连接，第一发光控制晶体管的漏极与第二节点N2电连接。第二发光控制晶体管的栅极T6G与用于加载发光控制信号EM的发光控制走线EML电连接，第二发光控制晶体管的源极与第三节点N3电连接，第二发光控制晶体管的漏极与第四节点N4电连接。第二复位晶体管的栅极T7G与用于加载第二复位控制信号RP的第二复位控制走线RPL电连接，第二复位晶体管的源极与用于加载初始化电压Vinit的初始化走线VinitL电连接，第一复位晶体管的漏极与第四节点N4电连接。第四节点N4与子像素的像素电极电连接。其中，上一像素驱动电路组行HPDCS的第二复位晶体管的源极和下一像素驱动电路组行HPDCS的第一复位晶体管的源极可以连接至同一初始化走线VinitL。

第二种示例性实施方式的显示面板可以通过逐行驱动各个像素驱动电路组PDCS的方法进行驱动以显示画面。其中，参见图16和图18，驱动任意一个所述像素驱动电路组PDCS包括步骤S210～步骤S240所示的方法。

步骤S210，在复位阶段T1，向所述像素驱动电路组行HPDCS对应的所述第一复位控制走线RNL加载所述第一复位控制信号RN。这样，第一复位晶体管T1导通，使得初始化走线VinitL上的初始化电压Vinit加载至第一节点N1，进而使得第一节点N1被初始化。在第一节点N1的控制下，驱动晶体管T3导通。此时，发光控制走线EML加载高电平信号，使得第一发光控制晶体管T5、第二发光控制晶体管T6截止，驱动晶体管T3不产生驱动电流。第一扫描走线GPL加载高电平信号，使得第二像素驱动电路PDC2的阈值补偿晶体管T2和数据写入晶体管T4截止。第二扫描走线GNL加载低电平信号，使得第一像素驱动电路PDC1的阈值补偿晶体管T2和数据写入晶体管T4截止。

步骤S220，在第一数据写入阶段T2，向所述像素驱动电路组行HPDCS对应的所述第一扫描走线GPL加载所述第一扫描信号GP；向所述像素驱动电路组列VPDCS对应的所述数据走线DataL加载所述第二像素驱动电路PDC2所需的驱动数据Data，即D2。这样，第二像素驱动电路PDC2的阈值补偿晶体管T2和数据写入晶体管T4均保持导通，D2被写入第二像素驱动电路PDC2的第一节点N1；在写入过程中，阈值补偿晶体管T2可以对驱动晶体管T3的阈值电压进行补偿，使得驱动晶体管T3的阈值电压也被写入第一节点N1中。当该第二种示例性实施方式具有第二复位晶体管T7时，第二复位控制走线RPL可以与第一扫描走线GPL电连接，使得第一扫描信号GP加载至第二复位控制走线RPL而复用为第二复位控制信号RP，这使得第一像素驱动电路PDC1和第二像素驱动电路PDC2的第二复位晶体管T7导通，进而使得第一像素驱动电路PDC1和第二像素驱动电路PDC2的第四节点N4的电压被复位至初始化电压Vinit。在第一数据写入阶段，像素驱动电路组行HPDCS对应的所述第二扫描走线GNL上可以加载低电平信号，进而使得第一像素驱动电路PDC1的阈值补偿晶体管T2和数据写入晶体管T4保持截止状态。

步骤S230，在第二数据写入阶段T3，向所述像素驱动电路组行HPDCS对应的所述第二扫描走线GNL加载所述第二扫描信号GN；向所述像素驱动电路组列VPDCS对应的所述数据走线DataL加载所述第一像素驱动电路PDC1所需的驱动数据Data，即D1。这样，第一像素驱动电路PDC1的阈值补偿晶体管T2和数据写入晶体管T4均保持导通，D1被写入第一像素驱动电路PDC1的第一节点N1；在写入过程中，阈值补偿晶体管T2可以对驱动晶体管T3的阈值电压进行补偿，使得驱动晶体管T3的阈值电压也被写入第一节点N1中。在第二数据写入阶段，像素驱动电路组行HPDCS对应的所述第一扫描走线GPL上可以加载高电平信号，进而使得第二像素驱动电路PDC2的阈值补偿晶体管T2和数据写入晶体管T4保持截止状态。

当然的，在本公开的其他实施方式中，也可以先执行步骤S230再执行步骤S220。这样，通过第一数据写入阶段和第二数据写入阶段，实现了将第二像素驱动电路PDC2的驱动数据Data写入第二像素驱动电路PDC2的第一节点N1，以及实现了将第一像素驱动电路PDC1的驱动数据Data写入第一像素驱动电路PDC1的第一节点N1，并实现了对第四节点N4的复位。

步骤S240，在发光阶段T4，向所述像素驱动电路组PDCS的所述第一发光控制晶体管的栅极T5G和所述第二发光控制晶体管的栅极T6G加载所述发光控制信号EM。这使得第一发光控制晶体管T5和第二发光控制晶体管T6导通，这使得驱动电源走线VDDL上的驱动电源电压VDD加载至第二节点N2；驱动晶体管T3响应第一节点N1上的电压而输出驱动电流，以驱动子像素。

在膜层结构上，该示例的显示面板包括依次层叠设置的衬底基板、驱动电路层和像素层。其中，驱动电路层包括依次层叠设置于衬底基板的第一无机缓冲材料层、多晶硅半导体层、第一栅极绝缘层、第一栅极层、第二无机缓冲材料层、第二栅极层、第二栅极绝缘层、金属氧化物半导体层、第三栅极绝缘层、第三栅极层、层间电介质层、源漏金属层、平坦化层；像素层设置有作为子像素的OLED。

在该第二种示例性实施方式中，参见图19，多晶硅半导体层的材料可以为多晶硅，例如可以为低温多晶硅，其可以通过掺杂等工艺改变不同位置处的导电性能，进而形成多个沟道区和多晶硅导电段。

第一驱动电路区域PDCA1中，多晶硅半导体层形成有驱动晶体管的沟道区T3Act、第一发光控制晶体管的沟道区T5Act、第二发光控制晶体管的沟道区T6Act、第二复位晶体管的沟道区T7Act，以及形成有第二多晶硅导电段PL2～第六多晶硅导电段PL6。其中，第二多晶硅导电段PL2可以作为第二节点N2的一部分，其与第一发光控制晶体管的沟道区T5Act和驱动晶体管的沟道区T3Act电连接，以作为驱动晶体管的源极和第一发光控制晶体管的漏极。第二多晶硅导电段PL2的端部还可以具有第十四底过孔连接区HA14。第三多晶硅导电段PL3与第一发光控制晶体管的沟道区T5Act电连接而可以作为第一发光控制晶体管的源极；其中第三多晶硅导电段PL3和第二多晶硅导电段PL2分别位于第一发光控制晶体管的沟道区T5Act的两端。第三多晶硅导电段PL3上设置有第二底过孔连接区HA2，以用于通过过孔与驱动电源走线VDDL电连接。第四多晶硅导电段PL4可以作为第三节点N3的一部分，其可以与驱动晶体管的沟道区T3Act、第二发光控制晶体管的沟道区T6Act电连接而作为驱动晶体管的漏极和第二发光控制晶体管的源极。其中，第二多晶硅导电段PL2和第四多晶硅导电段PL4分别位于驱动晶体管的沟道区T3Act的两端。第四多晶硅导电段PL4的端部具有第十三底过孔连接区HA13。第五多晶硅导电段PL5可以作为第四节点N4的一部分，其可以分别与第二发光控制晶体管的沟道区T6Act和第二复位晶体管的沟道区T7Act电连接，以分别作为第二发光控制晶体管的漏极和第二复位晶体管的漏极。其中，第五多晶硅导电段PL5和第四多晶硅导电段PL4分别位于第二发光控制晶体管的沟道区T6Act的两端。第五多晶硅导电段PL5具有第三底过孔连接区HA3，第三底过孔连接区HA3用于通过过孔与子像素电连接。第六多晶硅导电段PL6可以与第二复位晶体管的沟道区T7Act电连接，以作为第二复位晶体管的源极。其中，第五多晶硅导电段PL5和第六多晶硅导电段PL6分别位于第二复位晶体管的沟道区T7Act的两端。第六多晶硅导电段PL6具有第四底过孔连接区HA4和第十二底过孔连接区HA12。其中，第一像素驱动电路PDC1的第二复位晶体管的沟道区T7Act位于第一驱动电路区域PDCA1的第二突出区域。在一种示例中，第一发光控制晶体管的沟道区T5Act和第二发光控制晶体管的沟道区T6Act沿行方向直线排列。

第二驱动电路区域PDCA2中，多晶硅半导体层除了具有第一驱动电路区域PDCA1中的各个结构外，还具有数据写入晶体管的沟道区T4Act、阈值补偿晶体管的沟道区T2Act、第一多晶硅导电段PL1和第七多晶硅导电段PL7。其中，数据写入晶体管的沟道区T4Act的两端分别连接第一多晶硅导电段PL1和第二多晶硅导电段PL2；第一多晶硅导电段PL1具有第一底过孔连接区HA1，第一底过孔连接区HA1用于通过过孔与数据走线DataL电连接，使得第一多晶硅导电段PL1可以作为数据写入晶体管的源极，相应的，第二多晶硅导电段PL2还可以作为数据写入晶体管的漏极。进一步地，第二驱动电路区域PDCA2中的第二多晶硅导电段PL2上无需设置第十四底过孔连接区HA14，其长度可以长于第一驱动电路区域PDCA1中的第二多晶硅导电段PL2，以便与数据写入晶体管的沟道区T4Act电连接。阈值补偿晶体管的沟道区T2Act的两端分别连接第四多晶硅导电段PL4和第七多晶硅导电段PL7；第七多晶硅导电段PL7具有第五底过孔连接区HA5和第十五底过孔连接区HA15。第五底过孔连接区HA5用于通过源漏金属层跨接而与驱动晶体管的栅极T3G电连接，使得第七多晶硅导电段PL7可以作为第一节点N1的一部分。第十五底过孔连接区HA15用于通过过孔与金属氧化物半导体层电连接。其中，第二驱动电路区域PDCA2中的第四多晶硅导电段PL4可以不设置第十三底过孔连接区HA13，其长度可以长于第一驱动电路区域PDCA1中的第四多晶硅导电段PL4以便与阈值补偿晶体管的沟道区T2Act电连接。在一种示例中，阈值补偿晶体管的沟道区T2Act包括串联的两个亚沟道区，两个亚沟道区之间通过导体化的多晶硅连接；这使得阈值补偿晶体管T2可以形成串联的两个亚阈值补偿晶体管T2。这样，可以减小阈值补偿晶体管T2的漏电流，提高第一节点N1的电压维持能力，进而避免低频驱动时画面闪烁。在一种示例中，数据写入晶体管的沟道区T4Act和阈值补偿晶体管T2的一个亚沟道区沿行方向直线排列。

在一种示例中，在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，多晶硅半导体层在第一驱动电路区域PDCA1中的图案，与多晶硅半导体层在第二驱动电路区域PDCA2中的部分图案呈轴对称设置，对称轴沿列方向延伸。这样，利于使得第一像素驱动电路PDC1和第二像素驱动电路PDC2的电学性能尽量接近，降低调试、校正的难度。

参见图20，第一栅极层形成有沿行方向延伸的第二复位控制走线RPL、第一扫描走线GPL、发光控制走线EML，以及设置有位于各个驱动电路区域PDCA中的CP1。其中，在驱动电路区域PDCA的第一突出区域和第二突出区域分别设置有第二复位控制走线RPL，这使得第一扫描走线GPL、发光控制走线EML夹设于两个第二复位控制走线RPL之间。其中，位于第二突出区域的第二复位控制走线RPL可以与第二复位晶体管的沟道区T7Act交叠，交叠部分可以作为第二复位晶体管的栅极T7G；该第二复位控制走线RPL可以作为与该像素驱动电路组行HPDCS对应的第二复位控制走线RPL。与驱动电路区域PDCA交叠的第一扫描走线GPL和发光控制走线EML，可以作为该像素驱动电路组行HPDCS对应的第一扫描走线GPL和发光控制走线EML。

发光控制走线EML可以与第一发光控制晶体管的沟道区T5Act、第二发光控制晶体管的沟道区T6Act交叠。发光控制走线EML与第一发光控制晶体管的沟道区T5Act交叠的部分，可以作为第一发光控制晶体管的栅极T5G。发光控制走线EML与第二发光控制晶体管的沟道区T6Act交叠的部分，可以作为第二发光控制晶体管的栅极T6G。CP1可以夹设于发光控制走线EML和第一扫描走线GPL之间，其可以与驱动晶体管的沟道区T3Act交叠而作为驱动晶体管的栅极T3G。CP1可以具有第六底过孔连接区HA6，第六底过孔连接区HA6用于与源漏金属层电连接。

在第二驱动电路区域PDCA2中，第一扫描走线GPL可以与数据写入晶体管的沟道区T4Act、阈值补偿晶体管的沟道区T2Act交叠。第一扫描走线GPL与阈值补偿晶体管的沟道区T2Act交叠的部分，可以作为阈值补偿晶体管的栅极T2G。第一扫描走线GPL与数据写入晶体管的沟道区T4Act交叠的部分，可以作为数据写入晶体管的栅极T4G。在一种示例中，第一扫描走线GPL具有走线主体和连接于走线主体的侧枝部，走线本体与阈值补偿晶体管T2的一个亚沟道区交叠，侧枝部与阈值补偿晶体管T2的另一个亚沟道区交叠。

在本公开的一种实施方式中，多晶硅半导体层被第一栅极层覆盖的部分可以保留半导体特性，进而作为各个晶体管的沟道区；多晶硅半导体层被第一栅极层暴露的部分可以被掺杂而导体化，进而作为各个多晶硅导电段。

参见图21，第二栅极层形成有沿行方向延伸的初始化走线VinitL，以及在各个驱动电路区域PDCA中形成有CP2。其中，初始化走线VinitL在各个驱动电路区域PDCA中具有第七底过孔连接区HA7。在一种示例中，第七底过孔连接区HA7位于驱动电路区域PDCA的第二突出区域。CP2与CP1交叠设置，其具有第九底过孔连接区HA9，第九底过孔连接区HA9用于与驱动电源走线VDDL通过过孔电连接。CP2具有镂空孔，该镂空孔可以暴露CP1的第六底过孔连接区HA6，以便第六底过孔连接区HA6通过该镂空孔与源漏金属层电连接。在一种示例中，同行相邻的驱动电路区域PDCA中，CP2相互连接。这样，驱动电源走线VDDL上的驱动电源电压VDD加载至CP2上时，使得驱动电源电压VDD呈网格化分布，提高驱动电源电压VDD以及电流的均一性。

在一种示例中，第二栅极层在PCDA中还设置有第一金属导电结构ML1，第一金属导电结构ML1可以设置于第一复位晶体管T1和阈值补偿晶体管T2之间。第一金属导电结构ML1具有第八底过孔连接区HA8，第八底过孔连接区HA8用于与驱动电源走线VDDL通过过孔电连接。这样第一金属导电结构ML1可以加载驱动电源电压VDD，提高第一节点N1的电压稳定性，降低数据走线DataL对第一节点N1的串扰。在进一步地示例中，像素驱动电路组PDCS中，第一驱动电路区域PDCA1中的第一金属导电结构ML1和第二驱动电路区域PDCA2中的第二金属导电结构ML2相互连接。在本公开的其他示例中，也可以不设置第一金属导电结构ML1。

参见图22，金属氧化物半导体层在第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中分别形成有图案，这些图案包括保持半导体特性的晶体管的沟道区以及包括被导体化的金属氧化物连接段。

在第二驱动电路区域PDCA2，金属氧化物半导体层形成有第一复位晶体管的沟道区T1Act和第三金属氧化物导电段OL3、第四金属氧化物导电段OL4。第三金属氧化物导电段OL3和第四金属氧化物导电段OL4分别连接第一复位晶体管的沟道区T1Act的两端，分别作为第一复位晶体管的源极和第一复位晶体管的漏极。其中，第三金属氧化物导电段OL3具有第十二顶过孔连接区HB12，第十二顶过孔连接区HB12与第十二底过孔连接区HA12交叠且通过过孔电连接，使得第三金属氧化物导电段OL3通过过孔与第六多晶硅导电段PL6电连接。第四金属氧化物导电段OL4具有第十五顶过孔连接区HB15，第十五顶过孔连接区HB15与第十五底过孔连接区HA15交叠且通过过孔电连接，使得第四金属氧化物导电段OL4与第七多晶硅导电段PL7电连接。在一种示例中，第一复位晶体管的沟道区T1Act包括两个亚沟道区，两个亚沟道区之间通过金属氧化物连接段电连接。换言之，第一复位晶体管的沟道区T1Act包括串联的两个亚沟道区，使得第一复位晶体管T1包括两个串联的亚第一复位晶体管T1。这样，第一复位晶体管T1为金属氧化物晶体管而具有小的漏电流，其采用串联的两个亚晶体管可以进一步降低其漏电流。这使得第一复位晶体管T1的漏电流非常小，能够使得第一节点N1具有更好的电压维持能力，降低或者消除显示面板在低频下的闪烁问题。

第一驱动电路区域PDCA1中，金属氧化物半导体层除了具有第二驱动电路区域PDCA2中的各个结构外，还可以具有阈值补偿晶体管的沟道区T2Act、数据写入晶体管的沟道区T4Act、第一金属氧化物导电段OL1、第二金属氧化物导电段OL2和第五金属氧化物导电段OL5。其中，第一金属氧化物导电段OL1和第二金属氧化物导电段OL2连接于数据写入晶体管的沟道区T4Act的两端，以分别作为数据写入晶体管的源极和数据写入晶体管的漏极。第一金属氧化物导电段OL1具有第十底过孔连接区HA10，以便通过过孔与数据走线DataL电连接。第二金属氧化物导电段OL2具有第十四顶过孔连接区HB14，第十四顶过孔连接区HB14与第十四底过孔连接区HA14交叠且通过过孔电连接，使得第二金属氧化物导电段OL2与第二多晶硅导电段PL2电连接。第四金属氧化物导电段OL4和第五金属氧化物导电段OL5分别连接阈值补偿晶体管的沟道区T2Act的两端，以分别作为阈值补偿晶体管的漏极和阈值补偿晶体管的源极。相较于第二驱动电路区域PDCA2中的第四金属氧化物导电段OL4，第一驱动电路区域PDCA1中的第四金属氧化物导电段OL4不再具有第十五顶过孔连接区HB15，且可以延长至与阈值补偿晶体管的沟道区T2Act电连接。第一驱动电路区域PDCA1中的第四金属氧化物导电段OL4具有第五底过孔连接区HA5，第五底过孔连接区HA5用于通过过孔与源漏金属层电连接。第五金属氧化物导电段OL5具有第十三顶过孔连接区HB13，第十三顶过孔连接区HB13用于第十三底过孔连接区HA13交叠且通过过孔电连接，使得第五金属氧化物导电段OL5与第四多晶硅导电段PL4电连接。

在一种示例中，在第一驱动电路区域PDCA1中，阈值补偿晶体管的沟道区T2Act包括两个亚沟道区，两个亚沟道区之间通过金属氧化物连接段电连接。换言之，阈值补偿晶体管的沟道区T2Act包括串联的两个亚沟道区，使得阈值补偿晶体管T2包括两个串联的亚阈值补偿晶体管T2。这样，阈值补偿晶体管T2为金属氧化物晶体管而具有小的漏电流，其采用串联的两个亚晶体管可以进一步降低其漏电流。这使得阈值补偿晶体管T2的漏电流非常小，能够使得第二节点N2具有更好的电压维持能力，降低或者消除显示面板在低频下的闪烁问题。进一步地，相较于第二像素驱动电路PDC2，第一像素驱动电路PDC1对第一节点N1的电压维持能力更强。

在一种示例中，在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，金属氧化物半导体层在第二驱动电路区域PDCA2中的图案，与金属氧化物半导体层在第一驱动电路区域PDCA1中的部分图案呈轴对称设置，对称轴沿列方向延伸。这样，利于使得第一像素驱动电路PDC1和第二像素驱动电路PDC2的电学性能尽量接近，降低调试、校正的难度。

参见图23，第三栅极层形成有沿行方向延伸的第一复位控制走线RNL和第二扫描走线GNL。其中，在驱动电路区域PDCA的第一突出区域和第二突出区域分别设置有第一复位控制走线RNL，这使得第二扫描走线GNL夹设于两个第一复位控制走线RNL之间。其中，位于第一突出区域的第一复位控制走线RNL可以与第一复位晶体管的沟道区T1Act交叠，交叠部分可以作为第一复位晶体管的栅极T1G；该第一复位控制走线RNL可以作为与该像素驱动电路组行HPDCS对应的第一复位控制走线RNL。与驱动电路区域PDCA交叠的第二扫描走线GNL，可以作为该像素驱动电路组行HPDCS对应的第二扫描走线GNL。在一种示例中，第一复位晶体管的沟道区T1Act包括两个亚沟道区，相应的，第一复位控制走线RNL具有与两个亚沟道区分别交叠的亚部分，两个亚部分分别作为两个亚第一复位晶体管T1的栅极。

在第一驱动电路区域PDCA1中，第二扫描走线GNL可以与阈值补偿晶体管的沟道区T2Act、数据写入晶体管的沟道区T4Act交叠。第二扫描走线GNL与数据写入晶体管的沟道区T4Act交叠的部分，可以作为数据写入晶体管的栅极T4G。第二扫描走线GNL与阈值补偿晶体管的沟道区T2Act交叠的部分，可以作为阈值补偿晶体管的栅极T2G。在一种示例中，第二扫描走线GNL具有走线主体和连接于走线主体的侧枝部，走线本体与阈值补偿晶体管T2的一个亚沟道区交叠，侧枝部与阈值补偿晶体管T2的另一个亚沟道区交叠。

在本公开的一种实施方式中，金属氧化物半导体层被第三栅极层覆盖的部分可以保留半导体特性，进而作为各个晶体管的沟道区；金属氧化物半导体层被第三栅极层暴露的部分可以被导体化，进而作为各个金属氧化物导电段。

参见图24，源漏金属层形成有与各个像素驱动电路组列VPDCS对应的数据走线DataL，以及形成有与各列像素驱动电路PDC对应的驱动电源走线VDDL。在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，数据走线DataL可以位于第一驱动电路区域PDCA1和第二驱动电路区域PDCA2的分界线附近，例如位于第一驱动电路区域PDCA1或者位于第二驱动电路区域PDCA2，亦或部分位于第一驱动电路区域PDCA1且部分位于第二驱动电路区域PDCA2。在一种示例中，数据走线DataL呈轴对称结构，对称轴为第一驱动电路区域PDCA1和第二驱动电路区域PDCA2的分界线。在驱动电路区域PDCA中，驱动电源走线VDDL沿列方向延伸且临近数据走线DataL设置。

数据走线DataL具有第一顶过孔连接区HB1和第十顶过孔连接区HB10。第一顶过孔连接区HB1与第一底过孔连接区HA1交叠且通过过孔电连接，以使得第二像素驱动电路PDC2的数据写入晶体管的源极与数据走线DataL电连接。第十顶过孔连接区HB10与第十底过孔连接区HA10交叠且通过过孔电连接，以使得第一像素驱动电路PDC1的数据写入晶体管的源极与数据走线DataL电连接。在一种示例中，第一底过孔连接区HA1和第十底过孔连接区HA10可以相互重合或者至少部分交叠。当然的，在本公开的其他示例中，第一底过孔连接区HA1和第十底过孔连接区HA10可以完全不交叠。

驱动电源走线VDDL可以具有第二顶过孔连接区HB2和第九顶过孔连接区HB9。第二顶过孔连接区HB2与第二底过孔连接区HA2交叠且通过过孔电连接，这使得第一发光控制晶体管的源极与驱动电源走线VDDL电连接。第九顶过孔连接区HB9与第九底过孔连接区HA9交叠且通过过孔电连接，这使得CP2与驱动电源走线VDDL电连接。当第二栅极层设置有第一金属导电结构ML1时，驱动电源走线VDDL还可以具有第八顶过孔连接区HB8，第八顶过孔连接区HB8与第八底过孔连接区HA8交叠且通过过孔电连接，这使得第一金属导电结构ML1与驱动电源走线VDDL电连接。

在一种示例中，第二金属导电结构ML2、第三金属导电结构ML3和第四金属导电结构ML4设置有驱动电源走线VDDL远离数据走线DataL的一侧。第二金属导电结构ML2可以具有第五顶过孔连接区HB5和第六顶过孔连接区HB6。第五顶过孔连接区HB5与第五底过孔连接区HA5交叠且通过过孔电连接，第六顶过孔连接区HB6与第六底过孔连接区HA6交叠且通过过孔电连接；这使得阈值补偿晶体管的漏极、第一复位晶体管的源极通过第二金属导电结构ML2与CP1电连接，第二金属导电结构ML2可以作为第一节点N1的一部分。第三金属导电结构ML3具有第三顶过孔连接区HB3和第十一底过孔连接区HA11，第三顶过孔连接区HB3与第三底过孔连接区HA3交叠且通过过孔电连接，这使得第三金属导电结构ML3作为第四节点N4的一部分而与第二发光控制晶体管的漏极、第二复位晶体管的漏极电连接。第十一底过孔连接区HA11用于与像素层中的像素电极通过过孔电连接，以使得第四节点N4上的驱动电流加载至子像素。第四金属导电结构ML4具有第七顶过孔连接区HB7和第四顶过孔连接区HB4。第七顶过孔连接区HB7与第七底过孔连接区HA7交叠且通过过孔电连接，以使得第四金属导电结构ML4与初始化走线VinitL电连接；第四顶过孔连接区HB4与第四底过孔连接区HA4交叠且通过过孔电连接，以使得第四金属导电结构ML4与第二复位晶体管的源极电连接。这样，第二复位晶体管的源极与初始化走线VinitL之间通过第四金属导电结构ML4电连接。

在一种示例中，在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，源漏金属层所形成的图案可以轴对称设置，对称轴可以沿列方向延伸。

第三种示例性实施方式

在本公开的第三种示例性实施方式中，参见图25，像素驱动电路PDC可以包括第一复位晶体管T1、阈值补偿晶体管T2、驱动晶体管T3、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6、第二复位晶体管T7等薄膜晶体管和一个存储电容Cst。当然的，在其他示例中，可以不设置第二复位晶体管T7。

在该示例的像素驱动电路中，参见图25，驱动晶体管T3与第一节点N1、第二节点N2和第三节点N3电连接，用于响应所述第一节点N1的电压而从所述第二节点N2向所述第三节点N3输出驱动电流，所述驱动电流用于驱动子像素发光。第一复位晶体管T1，与所述第一节点N1电连接，用于响应第二复位控制信号RP而向所述第一节点N1加载初始化电压Vinit；所述第一复位晶体管T1为金属氧化物薄膜晶体管。阈值补偿晶体管T2与所述第一节点N1和所述第三节点N3电连接，用于在所述阈值补偿晶体管的栅极T2G上的电压的控制下使得所述第一节点N1和所述第三节点N3电连通。第一发光控制晶体管T5与所述第二节点N2电连接，用于响应发光控制信号EM而向所述第二节点N2加载驱动电源电压VDD。第二发光控制晶体管T6与所述第三节点N3和第四节点N4电连接，用于响应所述发光控制信号EM而使得所述第三节点N3和所述第四节点N4电导通；所述子像素与所述第四节点N4电连接。第二复位晶体管T7与第四节点N4电连接，用于响应第二复位控制信号RP而向第四节点N4加载初始化电压Vinit。存储电容Cst一端与所述第一节点N1电连接，另一端用于加载所述驱动电源电压VDD或者参考电源电压VSS。

其中，在所述第一像素驱动电路PDC1中，所述阈值补偿晶体管T2为金属氧化物薄膜晶体管，且能够响应加载于阈值补偿晶体管的栅极T2G上的第二扫描信号GN而使得所述第一节点N1和所述第三节点N3电连通。在所述第二像素驱动电路PDC2中，所述阈值补偿晶体管T2为多晶硅薄膜晶体管，且能够响应加载于阈值补偿晶体管的栅极T2G上的第一扫描信号GP而使得所述第一节点N1和所述第三节点N3电连通。在所述第一像素驱动电路PDC1中，所述数据写入晶体管T4用于响应加载于所述第二扫描走线GNL上的所述第二扫描信号GN而向所述第二节点N2加载驱动数据Data。在所述第二像素驱动电路PDC2中，所述数据写入晶体管T4用于响应加载于所述第一扫描走线GPL上的所述第一扫描信号GP而向所述第二节点N2加载驱动数据Data。

在一种示例中，参见图29～34，所述显示面板还包括与所述像素驱动电路组行HPDCS对应的第二复位控制走线RPL，所述第二复位控制走线RPL用于加载所述第二复位控制信号RP；所述第一复位晶体管T1包括串联的两个亚第一复位晶体管T1；所述亚第一复位晶体管的栅极T1G均电连接至对应的所述第二复位控制走线RPL。这样，可以减小第一复位晶体管T1的漏电流，提高第一节点N1的电压保持能力。

在一种示例中，参见图29～34，所述阈值补偿晶体管T2包括串联的两个亚阈值补偿晶体管T2；所述第一像素驱动电路PDC1的亚阈值补偿晶体管的栅极T2G均电连接至对应的所述第二扫描走线GNL；所述第二像素驱动电路PDC2的亚阈值补偿晶体管的栅极T2G均电连接至对应的所述第一扫描走线GPL。这样，可以减小阈值补偿晶体管T2的漏电流，进一步提高第一节点N1的电压保持能力。

在一种示例中，参见图29～图34，显示面板设置有与各个像素驱动电路组行HPDCS一一对应且沿行方向DH方向延伸的第二扫描走线GNL、第一扫描走线GPL、第二复位控制走线RPL、发光控制走线EML和初始化走线VinitL。其中，第二扫描走线GNL用于加载第二扫描信号GN，第一扫描走线GPL用于加载第一扫描信号GP，第二复位控制走线RPL用于加载第二复位控制信号RP，发光控制走线EML用于加载发光控制信号EM，初始化走线VinitL用于加载初始化电压Vinit。

参见图28，在外围区BB，显示面板设置有第一栅极驱动电路和第三栅极驱动电路等两组栅极驱动电路。第一栅极驱动电路包括与各个像素驱动电路组行HPDCS一一对应的第一移位寄存器单元PGOAU；像素驱动电路组行HPDCS对应的第一移位寄存器单元PGOAU能够向像素驱动电路组行HPDCS对应的第一扫描走线GPL加载第一扫描信号GP。

第三栅极驱动电路包括与各个像素驱动电路组行HPDCS对应的第三移位寄存器单元EMGOAU，像素驱动电路组行HPDCS对应的第三移位寄存器单元EMGOAU能够向对应的像素驱动电路组行HPDCS对应的发光控制走线EML加载发光控制信号EM。上一行像素驱动电路组行HPDCS对应的发光控制走线EML与下一行像素驱动电路组行HPDCS对应的第二扫描走线GNL电连接，这使得上一行像素驱动电路组行HPDCS的发光控制信号EM可以作为下一行像素驱动电路组行HPDCS的第二扫描信号GN。在该示例性地实施方式中，发光控制信号EM的低电平信号可以使得多晶硅薄膜晶体管导通，发光控制信号EM的高电平信号可以使得金属氧化物薄膜晶体管导通。

其中，下一行像素驱动电路组行HPDCS对应的第二复位控制走线RPL可以与上两行像素驱动电路组行HPDCS对应的第一扫描走线GPL电连接。这样，可以使得第二复位控制信号RP(n)＝第一扫描信号GP(n-2)，第二复位控制信号RP(n)为第n行像素驱动电路组行HPDCS对应的第二复位控制走线RPL上的信号，第一扫描信号GP(n-2)为第n-2行像素驱动电路组行HPDCS对应的第一扫描走线GPL上的信号。当然的，在本公开的其他示例中，也可以使得下一行像素驱动电路组行HPDCS对应的第二复位控制走线RPL可以与上一行像素驱动电路组行HPDCS对应的第一扫描走线GPL电连接，或者采用其他信号复用方式。

在一种示例中，在显示区AA的行方向两侧，外围区BB还可以设置有初始化电源线VinitB；这样，沿行方向，初始化电源线VinitB、显示区AA和初始化电源线VinitB依次排列。初始化走线VinitL的两端可以分别与初始化电源线VinitB电连接。

图25示出了像素驱动电路组PDCS中第一像素驱动电路PDC1和第二像素驱动电路PDC2中各个晶体管的一种具体连接示例。参见图25，在一种具体示例中，驱动晶体管的栅极T3G与第一节点N1电连接，驱动晶体管的源极与第二节点N2电连接，驱动晶体管的漏极与第三节点N3电连接。第一复位晶体管的栅极T1G与用于加载第二复位控制信号RP的第二复位控制走线RPL电连接，第一复位晶体管的源极与用于加载初始化电压Vinit的初始化走线VinitL电连接，第一复位晶体管的漏极与第一节点N1电连接。在第一像素驱动电路PDC1中，阈值补偿晶体管的栅极T2G与用于加载第二扫描信号GN的第二扫描走线GNL电连接，阈值补偿晶体管的源极与第三节点N3电连接，阈值补偿晶体管的漏极与第一节点N1电连接。在第二像素驱动电路PDC2中，阈值补偿晶体管的栅极T2G与用于加载第一扫描信号GP的第一扫描走线GPL电连接，阈值补偿晶体管的源极与第三节点N3电连接，阈值补偿晶体管的漏极与第一节点N1电连接。在第一像素驱动电路PDC1中，数据写入晶体管的栅极T4G与用于加载第二扫描信号GN的第二扫描走线GNL电连接，数据写入晶体管的源极与数据走线DataL电连接，数据写入晶体管的漏极与第二节点N2电连接。在第二像素驱动电路PDC2中，数据写入晶体管的栅极T4G与用于加载第一扫描信号GP的第一扫描走线GPL电连接，数据写入晶体管的源极与数据走线DataL电连接，数据写入晶体管的漏极与第二节点N2电连接。第一发光控制晶体管的栅极T5G与用于加载发光控制信号EM的发光控制走线EML电连接，第一发光控制晶体管的源极与用于加载驱动电源电压VDD的驱动电源走线VDDL电连接，第一发光控制晶体管的漏极与第二节点N2电连接。第二发光控制晶体管的栅极T6G与用于加载发光控制信号EM的发光控制走线EML电连接，第二发光控制晶体管的源极与第三节点N3电连接，第二发光控制晶体管的漏极与第四节点N4电连接。第二复位晶体管的栅极T7G与用于加载第二复位控制信号RP的第二复位控制走线RPL电连接，第二复位晶体管的源极与用于加载初始化电压Vinit的初始化走线VinitL电连接，第一复位晶体管的漏极与第四节点N4电连接。第四节点N4与子像素的像素电极电连接。其中，像素驱动电路组行HPDCS的第二复位晶体管的源极和下一像素驱动电路组行HPDCS的第一复位晶体管的源极可以连接至同一初始化走线VinitL，像素驱动电路组行HPDCS的第二复位晶体管的栅极T7G和下一像素驱动电路组行HPDCS的第一复位晶体管的栅极T1G可以连接至同一第二复位控制走线RPL。在发光控制走线EML和第二扫描走线GNL中，像素驱动电路组行HPDCS的发光控制走线EML与下一行像素驱动电路组行HPDCS的第二扫描走线GNL电连接，像素驱动电路组行HPDCS的第二复位控制走线RPL与上两行像素驱动电路组行HPDCS的第一扫描走线GPL电连接。

第三种示例性实施方式的显示面板可以通过逐行驱动各个像素驱动电路组PDCS的方法进行驱动以显示画面。其中，参见图26和图27，驱动任意一个所述像素驱动电路组PDCS包括步骤S310～步骤S340所示的方法。

步骤S310，在复位阶段T1，向所述像素驱动电路组行HPDCS对应的所述第二复位控制走线RPL加载所述第二复位控制信号RP。这样，第一复位晶体管T1导通，使得初始化走线VinitL上的初始化电压Vinit加载至第一节点N1，进而使得第一节点N1被初始化。在第一节点N1的控制下，驱动晶体管T3导通。此时，发光控制走线EML加载高电平信号，使得第一发光控制晶体管T5、第二发光控制晶体管T6截止，驱动晶体管T3不产生驱动电流。第一扫描走线GPL加载高电平信号，使得第二像素驱动电路PDC2的阈值补偿晶体管T2和数据写入晶体管T4截止。

步骤S320，在第一数据写入阶段T2，向所述像素驱动电路组行HPDCS对应的所述第二扫描走线GNL加载所述第二扫描信号GN；向所述像素驱动电路组列VPDCS对应的所述数据走线DataL加载所述第一像素驱动电路PDC1所需的驱动数据Data，即D1。这样，第一像素驱动电路PDC1的阈值补偿晶体管T2和数据写入晶体管T4均保持导通，D1被写入第一像素驱动电路PDC1的第一节点N1；在写入过程中，阈值补偿晶体管T2可以对驱动晶体管T3的阈值电压进行补偿，使得驱动晶体管T3的阈值电压也被写入第一节点N1中。在第一数据写入阶段，像素驱动电路组行HPDCS对应的所述第一扫描走线GPL上可以加载高电平信号，进而使得第二像素驱动电路PDC2的阈值补偿晶体管T2和数据写入晶体管T4保持截止状态。

步骤S330，在第二数据写入阶段T3，向所述像素驱动电路组行HPDCS对应的所述第一扫描走线GPL加载所述第一扫描信号GP；向所述像素驱动电路组列VPDCS对应的所述数据走线DataL加载所述第二像素驱动电路PDC2所需的驱动数据Data，即D2。这样，第二像素驱动电路PDC2的阈值补偿晶体管T2和数据写入晶体管T4均保持导通，D2被写入第二像素驱动电路PDC2的第一节点N1；在写入过程中，阈值补偿晶体管T2可以对驱动晶体管T3的阈值电压进行补偿，使得驱动晶体管T3的阈值电压也被写入第一节点N1中。在第二数据写入阶段，像素驱动电路组行HPDCS对应的所述第二扫描走线GNL上可以加载低电平信号，进而使得第一像素驱动电路PDC1的阈值补偿晶体管T2和数据写入晶体管T4保持截止状态。当该第三种示例性实施方式具有第二复位晶体管T7时，第二复位控制走线RPL可以与第一扫描走线GPL电连接，使得第一扫描信号GP加载至第二复位控制走线RPL而复用为第二复位控制信号RP，这使得第一像素驱动电路PDC1和第二像素驱动电路PDC2的第二复位晶体管T7导通，进而使得第一像素驱动电路PDC1和第二像素驱动电路PDC2的第四节点N4的电压被复位至初始化电压Vinit。

步骤S340，在发光阶段T4，向所述像素驱动电路组PDCS的所述第一发光控制晶体管的栅极T5G和所述第二发光控制晶体管的栅极T6G加载所述发光控制信号EM。这使得第一发光控制晶体管T5和第二发光控制晶体管T6导通，这使得驱动电源走线VDDL上的驱动电源电压VDD加载至第二节点N2；驱动晶体管T3响应第一节点N1上的电压而输出驱动电流，以驱动子像素。

在膜层结构上，该示例的显示面板包括依次层叠设置的衬底基板、驱动电路层和像素层。其中，驱动电路层包括依次层叠设置于衬底基板的第一无机缓冲材料层、多晶硅半导体层、第一栅极绝缘层、第一栅极层、第二无机缓冲材料层、第二栅极层、第二栅极绝缘层、金属氧化物半导体层、第三栅极绝缘层、第三栅极层、层间电介质层、源漏金属层、平坦化层；像素层设置有作为子像素的OLED。

在该第三种示例性实施方式中，参见图29，多晶硅半导体层的材料可以为多晶硅，例如可以为低温多晶硅，其可以通过掺杂等工艺改变不同位置处的导电性能，进而形成多个沟道区和多晶硅导电段。

第一驱动电路区域PDCA1中，多晶硅半导体层形成有第一复位晶体管的沟道区T1Act、驱动晶体管的沟道区T3Act、第一发光控制晶体管的沟道区T5Act、第二发光控制晶体管的沟道区T6Act、第二复位晶体管的沟道区T7Act，以及形成有第二多晶硅导电段PL2～第七多晶硅导电段PL7。其中，第二多晶硅导电段PL2可以作为第二节点N2的一部分，其与第一发光控制晶体管的沟道区T5Act和驱动晶体管的沟道区T3Act电连接，以作为驱动晶体管的源极和第一发光控制晶体管的漏极。第二多晶硅导电段PL2的端部还可以具有第十四底过孔连接区HA14。第三多晶硅导电段PL3与第一发光控制晶体管的沟道区T5Act电连接而可以作为第一发光控制晶体管的源极；其中第三多晶硅导电段PL3和第二多晶硅导电段PL2分别位于第一发光控制晶体管的沟道区T5Act的两端。第三多晶硅导电段PL3上设置有第二底过孔连接区HA2，以用于通过过孔与驱动电源走线VDDL电连接。第四多晶硅导电段PL4可以作为第三节点N3的一部分，其可以与驱动晶体管的沟道区T3Act、第二发光控制晶体管的沟道区T6Act电连接而作为驱动晶体管的漏极和第二发光控制晶体管的源极。其中，第二多晶硅导电段PL2和第四多晶硅导电段PL4分别位于驱动晶体管的沟道区T3Act的两端。第四多晶硅导电段PL4的端部具有第十三底过孔连接区HA13。第五多晶硅导电段PL5可以作为第四节点N4的一部分，其可以分别与第二发光控制晶体管的沟道区T6Act和第二复位晶体管的沟道区T7Act电连接，以分别作为第二发光控制晶体管的漏极和第二复位晶体管的漏极。其中，第五多晶硅导电段PL5和第四多晶硅导电段PL4分别位于第二发光控制晶体管的沟道区T6Act的两端。第五多晶硅导电段PL5具有第三底过孔连接区HA3，第三底过孔连接区HA3用于通过过孔与子像素电连接。第六多晶硅导电段PL6可以与第二复位晶体管的沟道区T7Act电连接，以作为第二复位晶体管的源极。其中，第五多晶硅导电段PL5和第六多晶硅导电段PL6分别位于第二复位晶体管的沟道区T7Act的两端。第六多晶硅导电段PL6具有第四底过孔连接区HA4和第十二底过孔连接区HA12。第七多晶硅导电段PL7和第六多晶硅导电段PL6分别连接第一复位晶体管的沟道区T1Act的两端；第七多晶硅导电段PL7具有第十五底过孔连接区HA15。其中，第一像素驱动电路PDC1的第二复位晶体管的沟道区T7Act位于第一驱动电路区域PDCA1的第二突出区域。第一像素驱动电路PDC1的第一复位晶体管的沟道区T1Act位于第一驱动电路区域PDCA1的第二突出区域。在一种示例中，第一发光控制晶体管的沟道区T5Act和第二发光控制晶体管的沟道区T6Act沿行方向直线排列。

第二驱动电路区域PDCA2中，多晶硅半导体层除了具有第一驱动电路区域PDCA1中的各个结构外，还具有数据写入晶体管的沟道区T4Act、阈值补偿晶体管的沟道区T2Act和第一多晶硅导电段PL1。其中，数据写入晶体管的沟道区T4Act的两端分别连接第一多晶硅导电段PL1和第二多晶硅导电段PL2；第一多晶硅导电段PL1具有第一底过孔连接区HA1，第一底过孔连接区HA1用于通过过孔与数据走线DataL电连接，使得第一多晶硅导电段PL1可以作为数据写入晶体管的源极，相应的，第二多晶硅导电段PL2还可以作为数据写入晶体管的漏极。进一步地，第二驱动电路区域PDCA2中的第二多晶硅导电段PL2上无需设置第十四底过孔连接区HA14，其长度可以长于第一驱动电路区域PDCA1中的第二多晶硅导电段PL2，以便与数据写入晶体管的沟道区T4Act电连接。阈值补偿晶体管的沟道区T2Act的两端分别连接第四多晶硅导电段PL4和第七多晶硅导电段PL7；第七多晶硅导电段PL7具有第五底过孔连接区HA5而无需设置第十五底过孔连接区HA15。第五底过孔连接区HA5用于通过源漏金属层跨接而与驱动晶体管的栅极T3G电连接，使得第七多晶硅导电段PL7可以作为第一节点N1的一部分。其中，第二驱动电路区域PDCA2中的第四多晶硅导电段PL4可以不设置第十三底过孔连接区HA13，其长度可以长于第一驱动电路区域PDCA1中的第四多晶硅导电段PL4以便与阈值补偿晶体管的沟道区T2Act电连接。在一种示例中，阈值补偿晶体管的沟道区T2Act包括串联的两个亚沟道区，两个亚沟道区之间通过导体化的多晶硅连接；这使得阈值补偿晶体管T2可以形成串联的两个亚阈值补偿晶体管T2。这样，可以减小阈值补偿晶体管T2的漏电流，提高第一节点N1的电压维持能力，进而避免低频驱动时画面闪烁。在一种示例中，数据写入晶体管的沟道区T4Act和阈值补偿晶体管T2的一个亚沟道区沿行方向直线排列。

在一种示例中，在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，多晶硅半导体层在第一驱动电路区域PDCA1中的图案，与多晶硅半导体层在第二驱动电路区域PDCA2中的部分图案呈轴对称设置，对称轴沿列方向延伸。这样，利于使得第一像素驱动电路PDC1和第二像素驱动电路PDC2的电学性能尽量接近，降低调试、校正的难度。

参见图30，第一栅极层形成有沿行方向延伸的第二复位控制走线RPL、第一扫描走线GPL、发光控制走线EML，以及设置有位于各个驱动电路区域PDCA中的CP1。其中，在驱动电路区域PDCA的第一突出区域和第二突出区域分别设置有第二复位控制走线RPL，这使得第一扫描走线GPL、发光控制走线EML夹设于两个第二复位控制走线RPL之间。其中，位于第一突出区域的第二复位控制走线RPL可以与第一复位晶体管的沟道区T1Act交叠，交叠部分可以作为第一复位晶体管的栅极T1G；该第二复位控制走线RPL可以作为与该像素驱动电路组行HPDCS对应的第二复位控制走线RPL。与驱动电路区域PDCA交叠的第一扫描走线GPL和发光控制走线EML，可以作为该像素驱动电路组行HPDCS对应的第一扫描走线GPL和发光控制走线EML。

发光控制走线EML可以与第一发光控制晶体管的沟道区T5Act、第二发光控制晶体管的沟道区T6Act交叠。发光控制走线EML与第一发光控制晶体管的沟道区T5Act交叠的部分，可以作为第一发光控制晶体管的栅极T5G。发光控制走线EML与第二发光控制晶体管的沟道区T6Act交叠的部分，可以作为第二发光控制晶体管的栅极T6G。CP1可以夹设于发光控制走线EML和第一扫描走线GPL之间，其可以与驱动晶体管的沟道区T3Act交叠而作为驱动晶体管的栅极T3G。CP1可以具有第六底过孔连接区HA6，第六底过孔连接区HA6用于与源漏金属层电连接。

在第二驱动电路区域PDCA2中，第一扫描走线GPL可以与数据写入晶体管的沟道区T4Act、阈值补偿晶体管的沟道区T2Act交叠。第一扫描走线GPL与阈值补偿晶体管的沟道区T2Act交叠的部分，可以作为阈值补偿晶体管的栅极T2G。第一扫描走线GPL与数据写入晶体管的沟道区T4Act交叠的部分，可以作为数据写入晶体管的栅极T4G。在一种示例中，第一扫描走线GPL具有走线主体和连接于走线主体的侧枝部，走线本体与阈值补偿晶体管T2的一个亚沟道区交叠，侧枝部与阈值补偿晶体管T2的另一个亚沟道区交叠。

在一种示例中，第一复位晶体管的沟道区T1Act包括两个亚沟道区，相应的，第二复位控制走线RPL具有与两个亚沟道区分别交叠的亚部分，两个亚部分分别作为两个亚第一复位晶体管T1的栅极。在本公开的一种实施方式中，多晶硅半导体层被第一栅极层覆盖的部分可以保留半导体特性，进而作为各个晶体管的沟道区；多晶硅半导体层被第一栅极层暴露的部分可以被掺杂而导体化，进而作为各个多晶硅导电段。

参见图31，第二栅极层形成有沿行方向延伸的初始化走线VinitL，以及在各个驱动电路区域PDCA中形成有CP2。其中，初始化走线VinitL在各个驱动电路区域PDCA中具有第七底过孔连接区HA7。在一种示例中，第七底过孔连接区HA7位于驱动电路区域PDCA的第二突出区域。CP2与CP1交叠设置，其具有第九底过孔连接区HA9，第九底过孔连接区HA9用于与驱动电源走线VDDL通过过孔电连接。CP2具有镂空孔，该镂空孔可以暴露CP1的第六底过孔连接区HA6，以便第六底过孔连接区HA6通过该镂空孔与源漏金属层电连接。在一种示例中，同行相邻的驱动电路区域PDCA中，CP2相互连接。这样，驱动电源走线VDDL上的驱动电源电压VDD加载至CP2上时，使得驱动电源电压VDD呈网格化分布，提高驱动电源电压VDD以及电流的均一性。

在一种示例中，第二栅极层在PCDA中还设置有第一金属导电结构ML1，第一金属导电结构ML1可以设置于第一复位晶体管T1和阈值补偿晶体管T2之间。第一金属导电结构ML1具有第八底过孔连接区HA8，第八底过孔连接区HA8用于与驱动电源走线VDDL通过过孔电连接。这样第一金属导电结构ML1可以加载驱动电源电压VDD，提高第一节点N1的电压稳定性，降低数据走线DataL对第一节点N1的串扰。在进一步地示例中，像素驱动电路组PDCS中，第一驱动电路区域PDCA1中的第一金属导电结构ML1和第二驱动电路区域PDCA2中的第二金属导电结构ML2相互连接。在本公开的其他示例中，也可以不设置第一金属导电结构ML1。

参见图22，金属氧化物半导体层在第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中分别形成有图案，这些图案包括保持半导体特性的晶体管的沟道区以及包括被导体化的金属氧化物连接段。

第一驱动电路区域PDCA1中，金属氧化物半导体层具有阈值补偿晶体管的沟道区T2Act、数据写入晶体管的沟道区T4Act、第一金属氧化物导电段OL1、第二金属氧化物导电段OL2、第四金属氧化物导电段OL4和第五金属氧化物导电段OL5。其中，第一金属氧化物导电段OL1和第二金属氧化物导电段OL2连接于数据写入晶体管的沟道区T4Act的两端，以分别作为数据写入晶体管的源极和数据写入晶体管的漏极。第一金属氧化物导电段OL1具有第十底过孔连接区HA10，以便通过过孔与数据走线DataL电连接。第二金属氧化物导电段OL2具有第十四顶过孔连接区HB14，第十四顶过孔连接区HB14与第十四底过孔连接区HA14交叠且通过过孔电连接，使得第二金属氧化物导电段OL2与第二多晶硅导电段PL2电连接。第四金属氧化物导电段OL4和第五金属氧化物导电段OL5分别连接阈值补偿晶体管的沟道区T2Act的两端，以分别作为阈值补偿晶体管的漏极和阈值补偿晶体管的源极。第四金属氧化物导电段OL4具有第十五顶过孔连接区HB15和第五底过孔连接区HA5；第十五顶过孔连接区HB15用于通过过孔与第十五底过孔连接区HA15电连接，以使得第四金属氧化物导电段OL4与第七多晶硅导电段PL7电连接；第五底过孔连接区HA5用于与源漏金属层通过过孔电连接。第五金属氧化物导电段OL5具有第十三顶过孔连接区HB13，第十三顶过孔连接区HB13用于第十三底过孔连接区HA13交叠且通过过孔电连接，使得第五金属氧化物导电段OL5与第四多晶硅导电段PL4电连接。

在一种示例中，在第一驱动电路区域PDCA1中，阈值补偿晶体管的沟道区T2Act包括两个亚沟道区，两个亚沟道区之间通过金属氧化物连接段电连接。换言之，阈值补偿晶体管的沟道区T2Act包括串联的两个亚沟道区，使得阈值补偿晶体管T2包括两个串联的亚阈值补偿晶体管T2。这样，阈值补偿晶体管T2为金属氧化物晶体管而具有小的漏电流，其采用串联的两个亚晶体管可以进一步降低其漏电流。这使得阈值补偿晶体管T2的漏电流非常小，能够使得第二节点N2具有更好的电压维持能力，降低或者消除显示面板在低频下的闪烁问题。相较于第二像素驱动电路PDC2，第一像素驱动电路PDC1对第一节点N1的电压维持能力更强。

参见图33，第三栅极层形成有沿行方向延伸的第二扫描走线GNL。与驱动电路区域PDCA交叠的第二扫描走线GNL，可以作为该像素驱动电路组行HPDCS对应的第二扫描走线GNL。

在第一驱动电路区域PDCA1中，第二扫描走线GNL可以与阈值补偿晶体管的沟道区T2Act、数据写入晶体管的沟道区T4Act交叠。第二扫描走线GNL与数据写入晶体管的沟道区T4Act交叠的部分，可以作为数据写入晶体管的栅极T4G。第二扫描走线GNL与阈值补偿晶体管的沟道区T2Act交叠的部分，可以作为阈值补偿晶体管的栅极T2G。在一种示例中，第二扫描走线GNL具有走线主体和连接于走线主体的侧枝部，走线本体与阈值补偿晶体管T2的一个亚沟道区交叠，侧枝部与阈值补偿晶体管T2的另一个亚沟道区交叠。

在一种实施方式中，显示面板还包括沿列方向延伸的转接走线区TRLA，转接走线区TRLA可以设置于第一驱动电路区域PDCA1和第二驱动电路区域PDCA2之间。转接走线区TRLA中可以设置有沿列方向延伸的转接走线TRL，第二扫描走线GNL通过转接走线TRL与上一行像素驱动电路组行HPDCS对应的发光控制走线EML电连接。举例，发光控制走线EML在转接走线区TRLA中具有第十六底过孔连接区HA16，转接走线TRL一端具有第十六顶过孔连接区HB16，另一端与第二扫描走线GNL电连接。第十六顶过孔连接区HB16与第十六底过孔连接区HA16交叠且通过过孔电连接，以使得转接走线TRL与第二扫描走线GNL电连接。

在一种实施方式中，转接走线TRL设置于像素驱动电路组PDCS的一侧，例如可以夹设于相邻两个像素驱动电路组列VPDCS之间。

在本公开的一种实施方式中，金属氧化物半导体层被第三栅极层覆盖的部分可以保留半导体特性，进而作为各个晶体管的沟道区；金属氧化物半导体层被第三栅极层暴露的部分可以被导体化，进而作为各个金属氧化物导电段。

参见图34，源漏金属层形成有与各个像素驱动电路组列VPDCS对应的数据走线DataL，以及形成有与各列像素驱动电路PDC对应的驱动电源走线VDDL。在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，数据走线DataL可以位于第一驱动电路区域PDCA1和第二驱动电路区域PDCA2的分界线附近，例如位于第一驱动电路区域PDCA1或者位于第二驱动电路区域PDCA2，亦或部分位于第一驱动电路区域PDCA1且部分位于第二驱动电路区域PDCA2。在一种示例中，数据走线DataL呈轴对称结构，对称轴为第一驱动电路区域PDCA1和第二驱动电路区域PDCA2的分界线。在驱动电路区域PDCA中，驱动电源走线VDDL沿列方向延伸且临近数据走线DataL设置。

数据走线DataL具有第一顶过孔连接区HB1和第十顶过孔连接区HB10。第一顶过孔连接区HB1与第一底过孔连接区HA1交叠且通过过孔电连接，以使得第二像素驱动电路PDC2的数据写入晶体管的源极与数据走线DataL电连接。第十顶过孔连接区HB10与第十底过孔连接区HA10交叠且通过过孔电连接，以使得第一像素驱动电路PDC1的数据写入晶体管的源极与数据走线DataL电连接。在一种示例中，第一底过孔连接区HA1和第十底过孔连接区HA10可以相互重合或者至少部分交叠。当然的，在本公开的其他示例中，第一底过孔连接区HA1和第十底过孔连接区HA10可以完全不交叠。

驱动电源走线VDDL可以具有第二顶过孔连接区HB2和第九顶过孔连接区HB9。第二顶过孔连接区HB2与第二底过孔连接区HA2交叠且通过过孔电连接，这使得第一发光控制晶体管的源极与驱动电源走线VDDL电连接。第九顶过孔连接区HB9与第九底过孔连接区HA9交叠且通过过孔电连接，这使得CP2与驱动电源走线VDDL电连接。当第二栅极层设置有第一金属导电结构ML1时，驱动电源走线VDDL还可以具有第八顶过孔连接区HB8，第八顶过孔连接区HB8与第八底过孔连接区HA8交叠且通过过孔电连接，这使得第一金属导电结构ML1与驱动电源走线VDDL电连接。

在一种示例中，第二金属导电结构ML2、第三金属导电结构ML3和第四金属导电结构ML4设置有驱动电源走线VDDL远离数据走线DataL的一侧。第二金属导电结构ML2可以具有第五顶过孔连接区HB5和第六顶过孔连接区HB6。第五顶过孔连接区HB5与第五底过孔连接区HA5交叠且通过过孔电连接，第六顶过孔连接区HB6与第六底过孔连接区HA6交叠且通过过孔电连接；这使得阈值补偿晶体管的漏极、第一复位晶体管的源极通过第二金属导电结构ML2与CP1电连接，第二金属导电结构ML2可以作为第一节点N1的一部分。第三金属导电结构ML3具有第三顶过孔连接区HB3和第十一底过孔连接区HA11，第三顶过孔连接区HB3与第三底过孔连接区HA3交叠且通过过孔电连接，这使得第三金属导电结构ML3作为第四节点N4的一部分而与第二发光控制晶体管的漏极、第二复位晶体管的漏极电连接。第十一底过孔连接区HA11用于与像素层中的像素电极通过过孔电连接，以使得第四节点N4上的驱动电流加载至子像素。第四金属导电结构ML4具有第七顶过孔连接区HB7和第四顶过孔连接区HB4。第七顶过孔连接区HB7与第七底过孔连接区HA7交叠且通过过孔电连接，以使得第四金属导电结构ML4与初始化走线VinitL电连接；第四顶过孔连接区HB4与第四底过孔连接区HA4交叠且通过过孔电连接，以使得第四金属导电结构ML4与第二复位晶体管的源极电连接。这样，第二复位晶体管的源极与初始化走线VinitL之间通过第四金属导电结构ML4电连接。

在一种示例中，在像素驱动电路组PDCS的第一驱动电路区域PDCA1和第二驱动电路区域PDCA2中，源漏金属层所形成的图案可以轴对称设置，对称轴可以沿列方向延伸。

需要说明的是，尽管在附图中以特定顺序描述了本公开中XX方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (5)

1.一种显示面板，其特征在于，包括阵列分布的像素驱动电路组；每个所述像素驱动电路组包括同行相邻的第一像素驱动电路和第二像素驱动电路；所述第一像素驱动电路的数据写入晶体管为金属氧化物薄膜晶体管，所述第二像素驱动电路的数据写入晶体管为多晶硅薄膜晶体管；

所述像素驱动电路组排列成多个像素驱动电路组行和多个像素驱动电路组列；每个所述像素驱动电路组行包括沿行方向依次排列的多个像素驱动电路组；每个所述像素驱动电路组列包括沿列方向依次排列的多个像素驱动电路组；

所述显示面板还包括与各个所述像素驱动电路组列一一对应的且沿所述列方向延伸的数据走线，以及包括与各个所述像素驱动电路组行一一对应且沿所述行方向延伸的第二扫描走线、第一扫描走线；所述第二扫描走线用于加载第二扫描信号，所述第一扫描走线用于加载第一扫描信号；

所述像素驱动电路组列中的各个所述数据写入晶体管的源极均电连接至对应的所述数据走线；

所述像素驱动电路组行中，所述第一像素驱动电路的所述数据写入晶体管的栅极电连接至对应的所述第二扫描走线，所述第二像素驱动电路的所述数据写入晶体管的栅极电连接至对应的所述第一扫描走线；

所述第一像素驱动电路和所述第二像素驱动电路还各自包括：

驱动晶体管，与第一节点、第二节点和第三节点电连接，用于响应所述第一节点的电压而从所述第二节点向所述第三节点输出驱动电流，所述驱动电流用于驱动子像素发光；

第一复位晶体管，与所述第一节点电连接，用于响应第一复位控制信号而向所述第一节点加载初始化电压；

阈值补偿晶体管，与所述第一节点和所述第三节点电连接，用于响应所述第二扫描信号而使得所述第一节点和所述第三节点电连通；

第一发光控制晶体管，与所述第二节点电连接，用于响应发光控制信号而向所述第二节点加载驱动电源电压；

第二发光控制晶体管，与所述第三节点和第四节点电连接，用于响应所述发光控制信号而使得所述第三节点和所述第四节点电导通；所述子像素与所述第四节点电连接；

存储电容，一端与所述第一节点电连接，另一端用于加载所述驱动电源电压或者参考电源电压；

其中，所述第一复位晶体管和所述阈值补偿晶体管为金属氧化物薄膜晶体管；

在所述第一像素驱动电路中，所述数据写入晶体管用于响应加载于所述第二扫描走线上的所述第二扫描信号而向所述第二节点加载驱动数据；在所述第二像素驱动电路中，所述数据写入晶体管用于响应加载于所述第一扫描走线上的所述第一扫描信号而向所述第二节点加载驱动数据；

所述显示面板还包括与所述像素驱动电路组行对应的第一复位控制走线，所述第一复位控制走线用于加载所述第一复位控制信号；

所述第一复位晶体管包括串联的两个亚第一复位晶体管；所述亚第一复位晶体管的栅极均电连接至对应的所述第一复位控制走线；

所述阈值补偿晶体管包括串联的两个亚阈值补偿晶体管；所述亚阈值补偿晶体管的栅极均电连接至对应的所述第二扫描走线。

2.根据权利要求1所述的显示面板，其特征在于，所述显示面板至少包括第一子像素和第二子像素，所述第一子像素的发光效率高于所述第二子像素；

所述第一像素驱动电路与所述第一子像素电连接；所述第二像素驱动电路与所述第二子像素电连接。

3.根据权利要求1所述的显示面板，其特征在于，所述第一像素驱动电路和所述第二像素驱动电路还各自包括：

第二复位晶体管，与所述第四节点电连接，用于响应第二复位控制信号而向所述第四节点加载所述初始化电压。

4.一种显示面板的驱动方法，应用于权利要求1所述的显示面板；其特征在于，所述显示面板的驱动方法包括逐行驱动各个像素驱动电路组；其中，驱动任意一个所述像素驱动电路组包括：

在复位阶段，向所述像素驱动电路组行对应的所述第一复位控制走线加载所述第一复位控制信号；

在第一数据写入阶段，向所述像素驱动电路组行对应的所述第一扫描走线加载所述第一扫描信号，且向所述像素驱动电路组行对应的所述第二扫描走线加载所述第二扫描信号；向所述像素驱动电路组列对应的所述数据走线加载所述第二像素驱动电路所需的驱动数据；

在第二数据写入阶段，向所述像素驱动电路组行对应的所述第二扫描走线加载所述第二扫描信号；向所述像素驱动电路组列对应的所述数据走线加载所述第一像素驱动电路所需的驱动数据；

在发光阶段，向所述像素驱动电路组的所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极加载所述发光控制信号。

5.一种显示装置，其特征在于，包括权利要求1～3任意一项所述的显示面板。