CN115273744A - 显示模组和显示设备 - Google Patents

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CN115273744A CN202211008041.6A CN202211008041A CN115273744A CN 115273744 A CN115273744 A CN 115273744A CN 202211008041 A CN202211008041 A CN 202211008041A CN 115273744 A CN115273744 A CN 115273744A
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Abstract

本申请实施例涉及一种显示模组和显示设备，显示模组包括：像素电路阵列，包括第一子阵列，第一子阵列包括多个第一像素子电路及多个第一隔离子结构；多条驱动走线；以及发光器件阵列，包括多个发光器件，多个发光器件分别与多条驱动走线一一对应地电性连接，多条驱动走线分别与多个第一像素子电路一一对应地电性连接，以使多个发光器件与多个第一像素子电路一一对应地电性导通，发光器件阵列在第一方向上的尺寸大于像素电路阵列在第一方向上的尺寸，第一方向垂直于显示模组的厚度方向；其中，各第一隔离子结构分别位于在第一方向上相邻的两个第一像素子电路之间，使得相同颜色的各发光器件对应的驱动走线的长度差在第一预设范围内。

Description

显示模组和显示设备
技术领域
本申请实施例涉及显示技术领域，特别是涉及一种显示模组和显示设备。
背景技术
随着科技的不断发展，人们对显示设备的外形状态要求越来越高，全面屏已经在市场普及，缩小显示屏的边框，提高屏占比显得尤为重要。显示屏的显示区由像素驱动电路与显示发光器件构成，在实现窄边框的显示设备时，通常需要对像素驱动电路与显示发光器件中的至少一种的设置方式进行调整，但上述调整会大大影响显示设备的显示均匀性，降低了显示质量。
发明内容
本申请实施例提供了一种显示模组和显示设备，可以优化窄边框显示模组的显示均匀性。
一种显示模组，包括：
像素电路阵列，包括第一子阵列，所述第一子阵列包括多个第一像素子电路及多个第一隔离子结构；
多条驱动走线；以及
发光器件阵列，包括多个发光器件，多个所述发光器件分别与多条所述驱动走线一一对应地电性连接，多条驱动走线分别与多个所述第一像素子电路一一对应地电性连接，以使多个所述发光器件与多个所述第一像素子电路一一对应地电性导通，所述发光器件阵列在第一方向上的尺寸大于所述像素电路阵列在第一方向上的尺寸，所述第一方向垂直于所述显示模组的厚度方向；
其中，各所述第一隔离子结构分别位于在第一方向上相邻的两个所述第一像素子电路之间，使得相同颜色的各所述发光器件对应的驱动走线的长度差在第一预设范围内。
一种显示设备，包括：如上述的显示模组。
上述显示模组和显示设备，在本申请实施例中，通过使像素电路阵列在第一方向上的尺寸小于发光器件在第一方向上的尺寸，可以使得外围电路能够设置到发光器件下方，也即提供更大的空间设置其他外围电路，并使发光器件阵列部分设置在其他外围电路上方，从而在不影响显示模组的发光面积的基础上，缩窄显示模组的左右边框宽度。同时，通过加入第一隔离子结构，且多个所述第一隔离子结构与多个所述第一像素子电路的相对位置使得相同颜色的多个所述发光器件对应的驱动走线之间的长度差在第一预设范围内，避免了相同颜色的各个发光器件对应的驱动走线之间的长度差异过大，进而影响发光器件的响应速度或发光亮度，从而提高显示模组的显示均匀性。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例的显示模组的结构示意图之一；
图2为一实施例的像素电路阵列的结构示意图之一；
图3为一实施例的发光器件阵列的结构示意图；
图4为未设置第一隔离结构的显示模组的结构示意图；
图5为一实施例的像素电路阵列的结构示意图之二；
图6为一实施例的显示模组的结构示意图之二；
图7为一实施例的第一重复单元和对应的发光器件的结构示意图；
图8为一实施例的第一像素子电路的电路图之一；
图9为一实施例的栅极驱动电路的位置示意图；
图10为一实施例的显示模组的结构示意图之三；
图11为一实施例的第一栅极子电路和第二栅极子电路的位置俯视示意图；
图12为一实施例的第一栅极子电路和第二栅极子电路的位置剖视示意图；
图13为一实施例的LTPS结构的驱动电路的剖视示意图；
图14为一实施例的LTPO结构的驱动电路的剖视示意图；
图15为一实施例的第一像素子电路的电路图之二；
图16为一实施例的显示模组的结构示意图之四；
图17为一实施例的像素电路阵列的结构示意图之三；
图18为基于图17实施例的像素电路阵列形成的显示模组的结构示意图；
图19为一实施例的像素电路阵列的结构示意图之四；
图20为基于图19实施例的像素电路阵列形成的显示模组的结构示意图；
图21为一实施例的像素电路阵列的结构示意图之五；
图22为基于图21实施例的像素电路阵列形成的显示模组的结构示意图；
图23为一实施例的显示模组中发光器件与栅极驱动电路的位置示意图；
图24为图23实施例的发光器件与第一像素子电路的连接关系的局部示意图；
图25为一实施例的显示模组的剖视示意图；
图26为一实施例的扇出走线组的位置俯视示意图；
图27为一实施例的发光器件阵列的位置示意图。
元件标号说明：
像素电路阵列：100；第一子阵列：110；第一像素电路：111；第一栅极：1101；第一源极：1102；第一漏极：1103；源极接触结构：1104；漏极接触结构：1105；阳极：1107；第二有源层：1108；第二栅绝缘层：1109；第二栅极：1110；遮光层：1111；衬底层：1112；第一缓冲层：1113；第一栅绝缘层：1114；层间绝缘层：1115；平坦化层：1116；第一隔离结构：101；第二像素电路：112；第一重复单元：113；第二子阵列：120；第三子阵列：130；第三像素电路：131；第四子阵列：140；第四像素电路：141；阳极复位单元：1511；栅极复位单元：1512；数据写入单元：1513；阈值补偿单元：1514；发光控制单元：1515；发光器件阵列：200；发光重复单元：210；重复子单元：2101；虚拟四边形：2102；发光器件：201；栅极驱动电路：300；第一驱动单元：310；第一栅极子电路：311；第二栅极子电路：312；第二驱动单元：320；栅极线：400；扇出走线组：500；虚拟平面：600。
具体实施方式
为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一方向称为第二方向，且类似地，可将第二方向称为第一方向。第一方向和第二方向两者都是方向，但其不是同一方向。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
图1为一实施例的显示模组的结构示意图之一，本申请实施例的显示模组应用于窄边框的显示设备。显示设备可以为智能手机、平板电脑、游戏设备、增强现实(AugmentedReality，AR)设备、笔记本、桌面计算设备、可穿戴设备等。为了方便理解，下面以显示设备为手机进行举例说明。参考图1，本实施例的显示模组包括像素电路阵列、发光器件阵列和多条驱动走线L。具体地，图2为一实施例的像素电路阵列100的结构示意图之一，图3为一实施例的发光器件阵列200的结构示意图，像素电路阵列100和发光器件阵列200在厚度方向层叠设置，以形成显示模组。其中，所述发光器件阵列200在第一方向上的尺寸大于所述像素电路阵列100在第一方向上的尺寸。
参考图2，像素电路阵列100包括第一子阵列110，所述第一子阵列110包括多个第一像素子电路及多个第一隔离子结构，各所述第一隔离子结构分别位于在第一方向上相邻的两个所述第一像素子电路之间。其中，部分在第一方向上相邻的两个第一像素子电路之间设有第一隔离子结构，而剩余的部分在第一方向上相邻的两个第一像素子电路之间不设有第一隔离子结构，具体可以根据需要设置。可以理解的是，虽然在图2实施例中，在第一方向上每间隔四个第一像素子电路设有一个第一隔离子结构，即，第一隔离子结构均匀地设置于第一子阵列110中，但第一隔离子结构也可以不均匀地设置于第一子阵列110中。例如，可以在一个区域内每间隔四个第一像素子电路设有一个第一隔离子结构，并在另一个区域内每间隔五个第一像素子电路设有一个第一隔离子结构，本实施例对此不作限定。其中，多个第一隔离子结构也可以在第一方向上不对齐设置，即，多个第一隔离子结构不排成一列，例如可以错位设置，本实施例对此也不做限定。
结合参考图1至图3，发光器件阵列200包括多个发光器件，多个所述发光器件通过多条驱动走线L分别与多个所述第一像素子电路一一对应连接。具体地，图2中各第一像素子电路中位于下部的圆形结构即为第一像素子电路用于连接发光器件201的节点，相应地，图3中各发光器件201中的圆形结构即为用于连接第一像素子电路的阳极。可以理解的是，图2和图3实施例中的圆形结构仅用于示例性说明，而不用于限定本申请的保护范围，且位置可以根据电路走线的设计相应进行调整。其中，多个所述第一隔离子结构与多个所述第一像素子电路的相对位置，使得相同颜色的各所述发光器件对应的驱动走线L的长度差在第一预设范围内。所谓长度差是指最长的驱动走线L的长度与最短的驱动走线L的长度之间的差值。
其中，第一预设范围例如可以为0um至200um。可以理解的是，第一预设范围可以根据显示设备的类型、分辨率等共同确定。例如，类型可以包括手机、平板电脑和电视，则平板电脑的第一预设范围可以大于手机的第一预设范围，且小于电视的第一预设范围。在本实施例中，通过将相同颜色的各所述发光器件对应的驱动走线L的长度差控制在第一预设范围内，可以减少驱动走线L的长度差异导致的发光器件的亮度差异，从而提高显示模组的显示均匀性。
继续参考图2，在其中一个实施例中，所述显示模组包括多个所述第一像素电路111和多个第一隔离结构101，各所述第一像素电路111分别包括多个第一像素子电路，各所述第一隔离结构101分别包括多个第一隔离子结构，各所述第一隔离结构101位于在第一方向上相邻的两个所述第一像素电路111之间，所述第一方向垂直于所述显示模组的厚度方向。
继续参考图3，在其中一个实施例中，所述发光器件阵列200划分为多个发光重复单元210，各所述发光重复单元210分别包括多个所述发光器件201。所述发光重复单元210包括多个重复子单元2101，所述发光重复单元210包括4n个红色发光器件、8n个绿色发光器件和4n个蓝色发光器件，所述n为大于等于1的整数。其中，相邻的两个像素可以共用红色发光器件或蓝色发光器件，从而提高显示模组的分辨率，并抑制显示模组的彩边问题，进而提升显示质量。可以理解的是，本实施例不具体限定红色发光器件、绿色发光器件和蓝色发光器件之间的排列方式，只要能够实现上述提升显示模组的分辨率的技术方案，都属于本实施例的保护范围。
在其中一个实施例中，继续参考图3，各所述重复子单元2101分别包括互相分离的一个所述红色发光器件、两个所述绿色发光器件和一个所述蓝色发光器件，其中，所述重复子单元2101中的一个所述绿色发光器件、一个所述红色发光器件分别具有位于虚拟四边形2102的两个第一顶点的中心，两个所述第一顶点位于所述虚拟四边形2102的一条对角线上。所述重复子单元2101中的另一个所述绿色发光器件、一个所述蓝色发光器件分别具有位于虚拟四边形2102的两个第二顶点的中心，两个所述第二顶点位于所述虚拟四边形2102的另一条对角线上。
需要说明的是，本实施例中的各发光器件可以是但不限于有机发光二极管(Organic light-emitting diode，OLED)、量子点发光二极管(Quantum Dot LightEmitting Diodes，QLED)和微米级发光二极管(Micro LED)等。本申请各实施例均以发光器件为有机发光二极管为例进行说明。其中，各发光器件可为不同颜色的有机发光二极管，如红色OLED、绿色OLED和蓝色OLED等，每个发光器件的驱动电路可以相同，但不同颜色的发光器件的发光层材料不同，从而实现不同颜色的显示，使得显示设备实现全彩显示。
示例性地，若显示模组需要实现较丰富的色彩或较大的色域，则可以设置较多数量的发光器件，例如包括四种不同颜色的发光器件。在本实施例中，以显示模组包括三种不同颜色的发光器件为例进行说明，三种颜色可以分别为红色(R)、绿色(G)和蓝色(B)。可以理解的是，上述数量仅用于示例性说明，而不用于限定本实施例的保护范围。图4为未设置第一隔离结构的显示模组的结构示意图，参考图4，在图4的左上角和右下角，分别加粗示出了两个绿色发光器件对应的驱动走线。其中，位于图4中左侧的发光器件可以理解为靠近显示模组中心的发光器件，而图4中右侧的发光器件可以理解为靠近显示模组边框的发光器件。明显地，两条电路走线之间的长度差异较大，并会导致发光器件在响应速度或发光亮度等性能上的差异，导致显示模组在第一方向上的显示不均匀。而且，更关键的是，在图4中，驱动走线的长度变化是渐变式的，即，越靠近边框，驱动走线的长度越长。因此，图4中并不存在一个驱动走线的长度的设置方式相同的区域。
对比参考图1中示出了两个采用网格状填充的第一像素子电路，各第一像素子电路分别经一条驱动走线连接至对应的蓝色发光器件。参考图4中也示出了两个采用网格状填充的像素子电路，各像素子电路分别经一条驱动走线连接至对应的蓝色发光器件，且连接的这两个蓝色发光器件的位置关系与图1实施例中所示的两个蓝色发光器件的位置关系相对应。
结合参考图1和图4中的驱动走线的连接关系可以发现，图1中示出的两个采用网格状填充的第一像素子电路与对应的蓝色发光器件之间连接的驱动走线的长度相同，而图4中示出的两个采用网格状填充的第一像素子电路与对应的蓝色发光器件之间连接的驱动走线的长度不同，具体地，位于右侧的第一像素子电路连接的驱动走线比位于左侧的第一像素子电路连接的驱动走线长。如前述说明，驱动走线的长度会影响发光器件的响应速度或发光亮度等性能，因此，对于图1实施例中的两个第一像素子电路而言，由于连接的驱动走线的长度相同，对应连接的两个蓝色发光器件的响应速度或发光亮度等性能都十分相近，即，显示的均匀性较佳。但是，对于图4中的两个第一像素子电路而言，由于连接的驱动走线的长度不同，对应连接的两个蓝色发光器件的响应速度或发光亮度等性能都可能存在一定的差异，即，显示的均匀性不如图1实施例。
可以理解的是，图4中仅示出了显示模组的部分结构，随着显示模组的尺寸和像素数量的增加，上述差异会愈发明显。例如，假设像素电路阵列100在第一方向上的尺寸是发光器件阵列200在第一方向上的尺寸的99.5％，即，保留了0.5％的宽度用于设置其他外围电路。那么，位于发光器件阵列200中心的发光器件与其对应的驱动电路距离最短，则驱动走线的长度可以理解为约等于0cm。而对于位于发光器件阵列200最外侧的发光器件，其对应的驱动电路位于像素电路阵列100的最外侧，而由于像素电路阵列100和发光器件阵列200在尺寸上的固有差异，会导致该发光器件的驱动走线的长度近似等于发光器件阵列200在第一方向上的尺寸的0.5％，若显示模组在第一方向上的尺寸为6cm，则该驱动走线的长度约等于0.3mm。由此可知，如果不设置第一隔离结构，实现窄边框的显示设备时，需要大大牺牲走线长度的均匀性。
在本实施例中，通过使像素电路阵列在第一方向上的尺寸小于发光器件在第一方向上的尺寸，可以使得外围电路能够设置到发光器件下方，也即提供更大的空间设置其他外围电路，并使发光器件阵列部分设置在其他外围电路上方，从而在不影响显示模组的发光面积的基础上，缩窄显示模组的左右边框宽度。同时，通过加入第一隔离子结构，且多个所述第一隔离子结构与多个所述第一像素电路的相对位置，能够有效调节驱动走线的长度关系，即，使得相同颜色的多个所述发光器件对应的驱动走线之间的长度相近，避免了相同颜色的各个发光器件对应的驱动走线之间的长度差异过大，进而影响发光器件的响应速度或发光亮度，从而提高显示模组的显示均匀性。
其中，可以如图1所示，每两个相邻的第一像素电路111之间均设有第一隔离结构101，以使第一像素电路111的排布更加均匀。同时，可以使每个第一像素电路111中驱动走线的长度的设置方式相同，从而进一步提高驱动走线长度的均匀性。在其他实施例中，也可以仅部分相邻的两个第一像素电路之间设有第一隔离结构，而剩余的部分相邻的两个第一像素电路之间不设有第一隔离结构，本实施例不做限定。
图5为一实施例的像素电路阵列100的结构示意图之二，图6为基于图5实施例的像素电路阵列100和图3实施例的发光器件阵列200获得的显示模组的结构示意图。结合参考图2和图5，在本实施例中，第一隔离结构可以为第二像素电路112，即，所述第一子阵列110包括多个第一像素电路111和多个第二像素电路112，图5实施例中示出了其中的两个第一像素电路111和一个第二像素电路112。在第一方向上任意两个相邻的所述第一像素电路111之间设有一个所述第二像素电路112，所述第一方向垂直于所述显示模组的厚度方向，即，第一像素电路111和第二像素电路112在第一方向上间隔设置。示例性地，第一方向可以为显示模组的宽度方向。
可选地，各第一像素电路111中的多个第一像素子电路可以呈阵列排布，例如呈图5实施例所示的4行×4列的阵列排布。需要说明的是，图5中第一像素电路111的第一像素子电路的数量和排列方式仅用于示例性说明，而不用于限定本实施例的保护范围。其中，第一隔离子结构可以为第二像素子电路，且多个所述第二像素子电路不与发光器件连接，即，所述第二像素电路112可以包括多个第二像素子电路。其中，多个第二像素子电路可以沿第二方向排列，也可以呈阵列排布。进一步地，第一像素子电路的尺寸可以与第二像素子电路的尺寸相同，且所述第二像素子电路的结构可以与所述第一像素子电路的结构相同，以降低像素电路阵列100的设计难度，还可以同时降低曝光制备过程中各种光学效应对尺寸结构的差异性影响，从而提高像素电路阵列的制备良率。
第二像素子电路可以理解为虚拟像素子电路(dummy pixel)，即，如图6所示，第二像素子电路不与发光器件连接，而只是用于优化像素电路阵列的尺寸和排列方式。具体地，通过相对缩小像素电路阵列100在第一方向上的尺寸，可以提供更大的空间设置其他外围电路，即，将其他外围电路和像素电路阵列100设置在同一层中，并使发光器件阵列200部分设置在其他外围电路上，从而在保持显示模组的发光面积不变的基础上，通过移动其他外围电路的位置，缩窄显示模组的左右边框宽度。同时，在缩小各第一像素子电路后，仍需要使第一像素子电路与对应的发光器件的位置相对应，以避免二者之间的驱动走线过长，影响发光器件的响应速度或发光亮度。因此，第二像素子电路能够填补缩小尺寸导致的第一像素子电路之间的间隙，以实现上述位置对应的目的，提高第一像素子电路的排列均匀性，从而提高显示模组的显示均匀性。同时，通过设置与第一像素子电路相同的第二像素子电路(dummy pixel)，能够保证像素电路阵列100内部的各像素子电路的结构、大小和间距一致，避免由于电路走线密度不一致引起的息屏Mura的问题。而且，像素子电路的结构一致也有利于工艺制程的稳定性，保证薄膜晶体管的电性一致，保证显示的均匀性。
其中，第一像素电路111可以与第二像素电路112在第二方向上对齐。具体地，第一像素电路111可以具有沿第二方向延伸的第一侧边缘和第三侧边缘，第一侧边缘也可以理解为左边缘，第三侧边缘也可以理解为右边缘。第一像素电路111还可以具有沿第一方向延伸的第二侧边缘和第四侧边缘，第二侧边缘也可以理解为上边缘，第四侧边缘也可以理解为下边缘。第二像素电路112的一侧边沿与第一像素电路111的第二侧边缘在第二方向上对齐，从而更加简化像素电路阵列100的设计。
图7为一实施例的第一重复单元113和对应的发光器件的结构示意图，参考图7，在其中一个实施例中，定义相邻的一个所述第一像素电路111和一个所述第二像素电路112共同构成一个第一重复单元113。需要说明的是，本实施例以位于左侧的第一像素电路111和位于右侧的第二像素电路112为例进行划分，以形成第一重复单元113，在其他实施例中，也可以以位于右侧的第一像素电路111和位于左侧的第二像素电路112为例进行划分。
结合参考图3和图7，多个所述发光重复单元210分别与多个所述第一像素电路111一一对应。所述发光重复单元210在第一方向上的尺寸与所述第一重复单元113在第一方向上的尺寸之间的差值在第三预设范围内，即，可以理解为发光重复单元210在第一方向上的尺寸与所述第一重复单元113在第一方向上的尺寸相近。其中，第三预设范围例如可以为0um至5um。在本实施例中，通过设置发光重复单元210和第一重复单元113的尺寸关系，可以实现发光重复单元210和第一重复单元113之间位置的对应性，从而设置较短的驱动走线，以提升驱动电流的稳定性和可靠性。
图8为一实施例的第一像素子电路的电路图之一，参考图8，在本实施例中，第一像素子电路包括驱动晶体管T1、阳极复位单元1511、栅极复位单元1512、数据写入单元1513、阈值补偿单元1514和发光控制单元1515。
具体地，驱动晶体管T1用于生成驱动电流。其中，驱动晶体管T1的栅极与栅极复位单元1512连接，驱动晶体管T1的第一极用于接收数据信号Data，驱动晶体管T1的第二极可对应输出驱动电流。其中，驱动电流的电流值由数据信号Data决定，并直接影响发光器件的发光亮度。
阳极复位单元1511的控制端用于接收第二扫描信号Scan(n)，阳极复位单元1511的输入端用于接收复位电压信号Vinit，阳极复位单元1511的输出端与发光器件的阳极连接。
阳极复位单元1511用于在驱动晶体管T1的栅极复位后，经输入端接收复位电压Vinit，并拉低与之连接的发光器件的阳极至复位电压Vinit，以对发光器件的阳极进行复位。其中，复位电压Vinit可理解为发光器件的阳极起始充电电压。通过对发光器件的阳极进行复位，可以改变发光器件的使用于驱动发光器件的驱动电流流向发光器件的阳极，以驱动发光器件发光，同时，也不会对驱动电流造成影响，从而确保发光器件的发光亮度的可靠性。
栅极复位单元1512的控制端与栅极控制端连接，用于接收第一扫描信号Scan(n-1)；栅极复位单元1512的输入端与第二复位端连接，用于接收复位电压Vinit；栅极复位单元1512的输出端与驱动晶体管T1的栅极连接。具体地，栅极复位单元1512可根据控制端接收到的第一扫描信号Scan(n-1)拉低驱动晶体管T1的栅极电压至复位电压Vinit，以对驱动晶体管T1的栅极进行复位。
数据写入单元1513包括数据写入晶体管T2，数据写入晶体管T2的栅极与第二扫描信号线Scan(n)连接，数据写入晶体管T2的第一极与数据信号线连接，数据写入晶体管T2的第二极与驱动晶体管T1的第一极连接，数据写入晶体管T2用于根据第二扫描信号Scan(n)控制第二扫描信号线和驱动晶体管T1的第一极之间的信号传输路径的通断。具体地，以数据写入晶体管T2为P型晶体管为例，当第二扫描信号Scan(n)为低电平时，数据写入晶体管T2导通，并将数据信号Data传输至驱动晶体管T1的第一极；当第二扫描信号Scan(n)为低电平时，数据写入晶体管T2断开。可以理解的是，数据写入单元1513不局限于本实施例的数据写入晶体管T2，也可以为其他能够根据使能控制信号，并实现信号传输功能的其他电路结构。
阈值补偿单元1514分别与驱动晶体管T1的栅极、第二极连接，用于根据第二扫描信号Scan(n)控制驱动晶体管T1的栅极和第二极之间的信号传输路径的通断。具体地，通过设置阈值补偿单元1514，可以对驱动晶体管T1的阈值电压进行补偿，从而避免驱动晶体管T1的阈值电压对发光器件的亮度造成影响。
其中，阈值补偿单元1514包括阈值补偿晶体管T3和存储电容C1。存储电容C1分别与第二电源电压端VDD、驱动晶体管T1的栅极连接。阈值补偿晶体管T3的栅极与第一扫描信号线连接，阈值补偿晶体管T3的第一极与驱动晶体管T1的第二极连接，阈值补偿晶体管T3的第二极与驱动晶体管T1的栅极连接。阈值补偿晶体管T3用于根据第二扫描信号Scan(n)控制驱动晶体管T1的栅极和第二极之间的信号传输路径的通断。具体地，以阈值补偿晶体管T3为P型晶体管为例，当第二扫描信号Scan(n)为低电平时，进行阈值补偿并对存储电容C1进行充电，从而将补偿结果存储在存储电容C1中。
可选地，阈值补偿晶体管T3可以为双栅极晶体管。在本实施例中，采用双栅极晶体管结构的阈值补偿晶体管T3，可以有效改善阈值补偿的可靠性，从而改善显示设备的显示质量。可以理解的是，第一像素子电路中的其他晶体管也可以为双栅极晶体管，以进一步提升显示质量。
发光控制单元1515包括第一控制晶体管T5和第二控制晶体管T6。其中，第一控制晶体管T5的栅极用于接收发光控制信号，第一控制晶体管T5的第一极与第二电源电压端连接，第一控制晶体管T5的第二极与驱动晶体管T1的第一极连接，第一控制晶体管T5用于根据发光控制信号EM控制第二电源电压端和驱动晶体管T1的第一极之间的信号传输路径的通断。第二控制晶体管T6的栅极用于接收发光控制信号EM，第二控制晶体管T6的第一极与驱动晶体管T1的第二极连接，第二控制晶体管T6的第二极发光器件的阳极连接，第二控制晶体管T6用于根据发光控制信号EM控制驱动晶体管T1的第二极和发光器件的阳极之间的信号传输路径的通断。示例性地，以第一控制晶体管T5和第二控制晶体管T6均为P型晶体管为例进行说明，当发光控制信号EM为低电平时，第一控制晶体管T5和第二控制晶体管T6导通，将驱动晶体管T1的第一极的电压上拉至第二电源电压VDD，第一驱动晶体管T1的栅源电压差变化从而生成驱动电流并将驱动电流输出至发光器件，从而控制发光器件发光。
需要说明的是，本实施例中的各种晶体管不局限于前述实施例中的P型晶体管，还可以为N型晶体管等。晶体管的类型不同，其对应的驱动方式也可做适应性调整。另外，本实施例的第一像素子电路不局限于前述实施例中的7T1C第一像素子电路，即，第一像素子电路中也可以具有其他数量的晶体管，从而以较少数量的晶体管实现轻量级的显示设备，或者以较多数量的晶体管实现更加灵活的显示功能，例如，还是可以为3T1C、6T1C、6T2C等其他类型的驱动电路。
图9为一实施例的显示模组的剖视示意图，参考图9，显示模组还包括栅极驱动电路300。栅极驱动电路300与所述像素电路阵列100在所述第一方向上相邻设置，且所述栅极驱动电路300沿第三方向在虚拟平面201上的投影与所述发光器件阵列200沿第三方向在虚拟平面600上的投影部分重合，所述第三方向为所述显示模组的厚度方向，所述虚拟平面600为垂直于所述第三方向的平面，需要说明的是，虚拟平面600并不是显示模组中实际存在的特征，而是为了方便阐述显示模组的特征而引入的参考平面。
图10为一实施例的显示模组的结构示意图之三，为了简化附图，图10中未示出各条驱动走线L。参考图10，所述栅极驱动电路300分别与各所述第一像素子电路连接，所述栅极驱动电路300用于驱动各所述第一像素子电路对应的所述发光器件发光。其中，栅极驱动电路300可以为GOA(Gate on Array)电路，在本实施例中，通过将栅极驱动电路300设置在阵列基板上，可以进一步缩窄边框尺寸。
结合参考图9和图10，在其中一个实施例中，所述栅极驱动电路300包括第一驱动单元310和第二驱动单元320。第一驱动单元310与所述第一像素子电路连接，所述第一驱动单元310用于生成扫描控制信号，所述扫描控制信号用于控制所述第一像素子电路分别进行栅极复位、阳极复位和数据写入，即，扫描控制信号包括第一扫描信号Scan(n-1)和第二扫描信号Scan(n)。第二驱动单元320与所述第一像素子电路连接，所述第二驱动单元320用于生成发光控制信号EM，所述发光控制信号EM用于控制驱动电流的输出路径的通断，所述输出路径为所述第一像素子电路与对应的所述发光器件之间的路径。
图11为一实施例的第一栅极子电路311和第二栅极子电路312的位置俯视示意图，参考图11，在本实施例中，所述第一方向平行于所述显示模组的行方向，显示面板包括显示区AA和围绕该显示区设置的非显示区NAA。所述显示模组还包括多条栅极线400，各所述栅极线400分别与像素电路阵列100中的多个所述第一像素子电路(即图中阵列排布的多个矩形结构中的每一个可以理解为一个第一像素子电路)连接，所述第一驱动单元310包括设置在非显示区NAA的第一栅极子电路311和第二栅极子电路312。第一栅极子电路311设于所述像素电路阵列100在所述第一方向上的一侧，第二栅极子电路312设于所述像素电路阵列100在所述第一方向上的另一侧。其中，各所述栅极线400的两端分别与所述第一栅极子电路311、所述第二栅极子电路312连接。在本实施例中，每条栅极线400分别从两端接收同一信号，即，采用单行双驱的驱动方式，可以使栅极线400上任意两点之间的压差在第六预设范围内。其中，第六预设范围例如可以为0mV至0.02mV。可以理解的是，随着显示模组的分辨率的不断提高，每条栅极线400所需要带动的负载数量不断增加。因此，如果栅极线400过长而仅在一端设置栅极驱动电路300，会导致另一端的电压较低，甚至于无法有效打开驱动晶体管，从而影响显示模组的显示质量。在本实施例中，通过上述设置方式，可以有效提升栅极线400上的电压的可靠性，从而提升显示模组的均匀性。
图12为一实施例的第一栅极子电路311和第二栅极子电路312的位置剖视示意图，参考图12，在其中一个实施例中，所述第一栅极子电路311沿第三方向在虚拟平面600上的投影与所述发光器件阵列200沿第三方向在虚拟平面600上的投影具有第一交叠面积，所述虚拟平面600为垂直于所述第三方向的平面。所述第二栅极子电路312沿第三方向在虚拟平面600上的投影与所述发光器件阵列200沿第三方向在虚拟平面600上的投影具有第二交叠面积。其中，所述第一交叠面积与所述第二交叠面积相等。在本实施例中，通过采用对称位置的第一栅极子电路311和第二栅极子电路312，可以有效改善显示模组的边框的对称性，防止单侧边框的宽度过大。
在其中一个实施例中，所述第一像素子电路和第二像素子电路分别包括多个薄膜晶体管，且所述第一像素子电路和第二像素子电路中的各所述薄膜晶体管均为低温多晶(Low Temperature Poly-silicon，LTPS)晶体管。具体地，图13为一实施例的LTPS结构的驱动电路的剖视示意图，LTPS结构的驱动电路即全部薄膜晶体管均为LTPS晶体管的驱动电路，图13的剖面方向垂直于显示模组的显示面。
参考图13，在本实施例中，基板可包括依次交替设置的聚酰亚胺(PI)衬底1112和第一缓冲层1113，在图13所示的实施例中，基板包括依次交替设置的两个聚酰亚胺(PI)衬底1112和两个第一缓冲层1113。可以理解的是，基板也可以包括更多数量的聚酰亚胺(PI)衬底1112和第一缓冲层1113。基板上还设置有第一栅绝缘层1114、层间绝缘层1115和平坦化层1116。在图13中，第一栅绝缘层1114、层间绝缘层1115、平坦化层1116中还示出了两个上述第一像素子电路。
具体地，所述显示模组还包括多条驱动走线L，多个所述第一像素子电路通过多条所述驱动走线L分别与多个所述发光器件一一对应连接，各所述第一像素子电路分别用于输出驱动信号至相连接的所述发光器件的阳极1107。为例便于说明，在本申请各实施例中，定义连接在所述驱动电路的输出端与所述发光器件的阳极1107之间的走线为驱动走线L。其中，驱动走线L可以是透明金属线，例如，氧化铟锡(Indium Tin Oxide，ITO)金属线、氧化铝锌(Alumina zinc Oxide，AZO)金属线等。
第一像素子电路110a包括第一栅极1101、第一源极1102、第一漏极1103、源极接触结构1104和对应的漏极接触结构1105，且第一发光器件中的阳极1107层通过驱动走线L与第一源极1102电性连通。第一像素子电路110b也可以包括第一栅极1101、第一源极1102、第一漏极1103、源极接触结构1104和漏极接触结构1105，第二发光器件中的阳极1107层也通过驱动走线L与对应的第一源极1102电性连通。参考图13，由于同一第一重复单元113中的多个发光器件201的位置不同，且各发光器件201对应的第一像素子电路的位置也不同，因此，需要设置不同长度驱动走线L，以实现准确的连接。
在其中一个实施例中，基于LTPS结构的驱动电路，继续参考图7，所述第一重复单元113可以包括呈4n行×4n列阵列排布的多个所述第一像素子电路，以及呈4n行×1列阵列排布的多个所述第二像素子电路，其中，n为正整数。在图7实施例中，n＝1，即，所述第一重复单元113包括呈4行×4列阵列排布的多个所述第一像素子电路，以及呈4行×1列阵列排布的多个所述第二像素子电路。参考图7可知，若第一重复单元113中的第一像素子电路的数量过多，则靠近第二像素电路112侧的第一像素子电路与对应的发光器件之间的距离过远，从而导致部分驱动走线L的长度过长，进而影响显示模组的显示质量。因此，本实施例的设置方式可以在设置较多数量的具有实际驱动功能的第一像素子电路的基础上，减小不同发光器件之间的驱动性能的差异。
在其中一个实施例中，所述第二像素子电路包括多个薄膜晶体管，多个所述薄膜晶体管中的至少一个为低温多晶氧化物(Low Temperature Poly Crystalline Siliconand Oxide，LTPO)晶体管。例如可以是将图8中影响漏电的晶体管T3和晶体管T4更换为氧化物薄膜晶体管(Thin Film Transistor，TFT)，而氧化物晶体管具有更好的抑制漏电的性能。即，将图8中的晶体管T3和晶体管T4从LTPS结构更换为LTPO结构，并保持其它晶体管仍为LTPS结构，且电路的连接结构保持不变，从而达到控制漏电的目的。具体地，图14为一实施例的LTPO结构的驱动电路的剖视示意图，LTPO结构的驱动电路即至少一个薄膜晶体管为LTPO晶体管的驱动电路，图14的剖面方向垂直于显示模组的显示面。
参考图14，在本实施例中，基板、第一源极1102、第一漏极1103和第一栅极1101的设置方式与图13实施例的设置方式相同，此处不再进行赘述。遮光层1111与第一栅极1101同层设置，层间绝缘层1115与第二有源层1108之间的第二缓冲层1113，漏极接触结构1105搭接在第二有源层1108的台阶结构上，第二有源层1108形成有第二源极1102和第二漏极1103，第二栅绝缘层1109的形状与第二栅极1110的形状相同，第二有源层1108、第二栅绝缘层1109和第二栅极1110依次叠加，第二层间介质层覆盖第二栅绝缘层1109、第二栅极1110和第二有源层1108的上表面的部分区域，第二有源层1108的上表面中未被第二层间介质层覆盖的区域为用于与待形成的第一源极1102和第一漏极1103搭接的台阶结构的台阶面。在本实施例中，通过采用LTPO结构的驱动电路，能够在数据保持阶段对发光元件的阳极1107进行初始化，从而改善在低频驱动时的屏幕闪烁、拖影等问题。
在其中一个实施例中，所述第二像素子电路包括用于传输发光控制信号EM的发光控制线(图14未示)，在所述第一方向上相邻设置的两个所述第二像素子电路关于虚拟对称平面(如图14中点画线1117所示)对称设置，且共用同一条所述发光控制线，所述虚拟对称平面为垂直于所述第一方向的平面。结合对比图13和图14可知，LTPO结构的驱动电路的膜层结构相对复杂。因此，通过采用图15所示的共用发光控制线的方式(即共用加粗的信号线)，可以减少发光控制线的总数量，从而简化显示模组的走线复杂度，以提供更加小体积的显示模组。可以理解的是，图15实施例所示的电路结构包含两个第一像素子电路，但每个第一像素子电路的结构与图8实施例相同，此处不再进行赘述。
图16为一实施例的显示模组的结构示意图之四，参考图16，所述第一重复单元113包括阵列排布为4n行×8n列的多个所述第一像素子电路，所述第二像素电路112中包括阵列排布为4n行×2m列的多个所述第二像素子电路，其中，m和n为正整数。其中，如图16所示，m可以为1，n也可以为1。在本实施例中，相邻两个第二像素子电路关于虚拟对称平面(如图14中点画线1117所示)对称设置。可以理解的是，需要使第一重复单元113中的子像素电路的列数为偶数，才能实现上述对称设置，以兼容LTPO的工艺制程。
可以理解的是，在一些实施例中，也可以第一像素子电路采用LTPS结构的驱动电路，且第二像素子电路采用LTPO结构的驱动电路，以形成像素电路阵列。其中，各个驱动电路的具体结构可以参考前述实施例，此处不再进行赘述。
在其中一个实施例中，各所述第一像素电路中位于对应位置的多个所述第一像素子电路连接的所述驱动走线之间的长度差在第五预设范围内。可以理解的是，为了实现较优的显示质量，应当设置对应位置的多个所述第一像素子电路连接的所述驱动走线之间的长度相等。即，从设计角度来说，第五预设范围应该为0um。但是，由于制备工艺中存在一定的工艺误差，可以容许第五预设范围略微增大，例如为0um至1um。例如，图10中虚线框中的两个第一像素子电路可以理解为对应位置的第一像素子电路。若对应位置的发光器件不同时起亮，会导致显示颜色的不均匀。因此，对应位置的发光器件需要在相同的时刻起亮，以共同实现所需要显示的颜色和亮度。需要强调的是，相同的时刻不局限于完全相同的时刻，若对应位置的两个发光器件的起亮时刻之间的差值小于预设阈值，则可以理解为在相同的时刻起亮，该预设阈值例如可以为0.01ms。其中，起亮时刻是指发光器件达到稳定的目标亮度的时刻，且显示驱动芯片根据需要显示的画面分别确定各发光器件的目标亮度。
图17为一实施例的像素电路阵列100的结构示意图之三，参考图17，在其中一个实施例中，所述像素电路阵列100还包括第二子阵列120。第二子阵列120与所述第一子阵列110在所述第一方向上相邻设置，所述第二子阵列120包括多个所述第一像素电路111。图18为基于图17实施例的像素电路阵列100形成的显示模组的结构示意图，参考图18，在本实施例中，通过在靠近显示模组边缘的区域设置不包含第二像素子电路的第二子阵列120，可以对应设置更多数量的发光器件，从而增大发光器件阵列200与其他外围电路(例如栅极驱动电路300)之间的重叠面积。其中，重叠面积即是指在第三方向上的重叠面积，即发光器件阵列200在垂直于第三方向的虚拟平面上的投影与其他外围电路在垂直于第三方向的虚拟平面上的投影之间的重叠面积。
可以理解的是，用户在使用显示设备时，对中间区域的显示均匀性的要求大于对边缘区域的要求，因此，本实施例在中间区域采用第一子阵列110结构，并在边缘区域采用第二子阵列120结构，既可以实现较大程度上的缩窄显示边框的目的，还可以减少对用户的使用体验的影响。示例性地，用一层ITO走线时，左右边框处可争取200um至400um的空间，以提供更窄边框的显示模组。需要说明的是，虽然图17实施例中的第二子阵列120仅示出了8列第一像素子电路，但第二子阵列120实际上可以根据需要设置更多列的第一像素子电路，以进一步优化窄边框性能。
继续参考图17和图18，在其中一个实施例中，所述第二子阵列120的一侧边缘与所述第一子阵列110的第一侧边缘在第二方向上对齐，所述第二方向垂直于所述第一方向且垂直于所述显示模组的厚度方向。可以理解的是，本实施例对第一子阵列110的各侧边缘的定义方式与前述实施例中对第一像素电路的侧边缘的定义方式相同，此处不再进行赘述。在本实施例中，通过上述方式，可以在不影响显示功能的基础上，降低像素驱动电路的设计难度。
参考图19，在其中一个实施例中，所述像素电路阵列100还包括第三子阵列130，其中，第三子阵列130可以理解为相对靠近于显示模组的中心，同时第一子阵列110相对靠近于显示模组的边框。图20为基于图19实施例的像素电路阵列100形成的显示模组的结构示意图，结合参考图19和图20，在本实施例中，第三子阵列130与所述第一子阵列110在第二方向上相邻设置，所述第二方向垂直于所述第一方向且垂直于所述显示模组的厚度方向。
所述第三子阵列130包括多个所述第一像素子电路、多个所述第一隔离子结构和多个第二隔离子结构，各所述第二隔离子结构分别位于在第二方向上相邻的两个所述第一像素子电路之间或位于在第二方向上相邻的两个所述第一隔离子结构之间，多个所述第二隔离子结构与多个所述第一像素子电路的相对位置使得相同颜色的多个所述发光器件对应的驱动走线的长度差在第二预设范围内。其中，第二预设范围例如可以为0um至100um。通过将相同颜色的各所述发光器件对应的驱动走线L的长度差在第二预设范围内，可以减少驱动走线的长度差异导致的发光器件的亮度差异，从而提高显示模组的显示均匀性。
进一步地，第三子阵列130可以包括多个所述第一重复单元113和多个第二隔离结构，所述第二隔离结构位于在第二方向上相邻的两个所述第一重复单元113之间。通过加入第二隔离结构，且多个所述第二隔离结构与多个所述第一重复单元113的相对位置，能够有效调节驱动走线的长度关系，即，使得相同颜色的多个所述发光器件对应的驱动走线之间的长度相近，避免了相同颜色的各个发光器件对应的驱动走线之间的长度差异过大，进而影响发光器件的响应速度或发光亮度，从而提高显示模组的显示均匀性。
其中，第二隔离结构可以为第三像素电路131，即，所述第三子阵列130包括多个所述第一重复单元113和多个第三像素电路131。其中，所述第三像素电路131包括多个第三像素子电路，所述第三像素子电路的结构可以与所述第一像素子电路的结构相同，所述第三像素子电路不与所述发光器件电连接。通过设置与第一像素子电路相同的第三像素子电路，能够保证像素电路阵列100内部的各像素子电路的结构和大小一致，避免由于电路走线密度不一致引起的息屏Mura的问题。而且，像素子电路的尺寸结构一致也有利于工艺制程的稳定性，保证薄膜晶体管的电性一致，保证显示的均匀性。再进一步地，同一第三像素电路131中的多个所述第三像素子电路可以沿第一方向排列。
可选地，在所述第二方向上任意两个相邻的所述第一重复单元113之间设有一个第二隔离结构。即，在所述第二方向上任意两个相邻的所述第一重复单元113之间设有一个所述第三像素电路131。其中，所述发光器件阵列200在第二方向上的尺寸大于所述像素电路阵列100在第二方向上的尺寸。通过上述设置方式，可以使第一像素子电路和第三像素子电路在第二方向上实现更加规则的排列，能够保证像素电路阵列100内部的各像素子电路的间距一致，从而进一步改善由于电路走线密度不一致引起的显示模组的息屏mura问题。
在其中一个实施例中，所述第三子阵列130的一侧边缘与所述第一子阵列110的第二侧边缘在第一方向上对齐，所述第二侧边缘连接第一侧边缘，且所述第三像素电路131中的多个所述第三像素子电路沿所述第一方向排列。所述第一重复单元113与所述第三像素电路131在第二方向上的尺寸之和与所述发光重复单元在第二方向上的尺寸之间的差值在第四预设范围内。其中，第四预设范围例如可以为0um至10um。通过上述设置方式，可以有效提供发光器件与对应的第一像素子电路之间的对应性，从而避免驱动走线过长，进而提升显示均匀性。
图21为一实施例的像素电路阵列的结构示意图之五，参考图21，在本实施例中，所述像素电路阵列100还包括第四子阵列140。第四子阵列140与所述第三子阵列130在第一方向上相邻设置，且与所述第二子阵列120在所述第二方向上相邻设置，所述第四子阵列140包括多个所述第一像素电路和多个第三隔离结构，所述第三隔离结构包括多个所述第二隔离子结构，所述第三隔离结构位于在第二方向上相邻的两个所述第一像素电路之间。进一步地，所述第四子阵列140中在第二方向上任意两个相邻的所述第一像素电路111之间设有一个所述第三隔离结构。
继续参考图21，所述第三隔离结构可以为第四像素电路141，即，第四子阵列140可以包括多个所述第一像素电路111和多个第四像素电路141。所述第四像素电路141包括多个所述第三像素子电路。其中，第四像素电路141中的多个所述第三像素子电路可以沿所述第一方向排列。
进一步地，所述第四子阵列140中在所述第二方向上任意两个相邻的所述第一像素电路111之间设有一个所述第四像素电路141，以提升像素子电路的排布均匀性。所述第四子阵列140的第三侧边缘与所述第一子阵列110的第一侧边缘在所述第二方向上对齐，且第四子阵列140的第四侧边缘与所述第一子阵列110的第二侧边缘在所述第一方向上对齐，所述第三侧边缘连接所述第四侧边缘。图22为基于图21实施例的像素电路阵列100形成的显示模组的结构示意图，参考图22，在本实施例中，通过设置第四子阵列140，可以相较第三子阵列130设置更多数量的发光器件，从而增大发光器件阵列200与其他外围电路(例如栅极驱动电路)在第三方向上的重叠面积。
进一步地，图23为一实施例的显示模组中发光器件与栅极驱动电路的位置示意图，图24为图23实施例的发光器件与第一像素子电路的连接关系的局部示意图，结合参考图23和图24，本实施例通过设置沿第一方向排列的多个第二像素子电路(dummy pixel)以及沿第二方向排列的多个第二像素子电路(dummy pixel)，可以实现发光器件与栅极驱动电路300等外围电路在第三方向上的空间共用，从而可以减少外围电路在平行于显示面的平面内的占用面积，进而可以提供一种窄边框的显示设备。
图25为一实施例的显示模组的剖视示意图，本实施例的剖视面平行于第二方向且平行于第三方向，参考图25，在其中一个实施例中，显示模组还包括扇出走线组500。扇出走线组500与所述像素电路阵列100在第二方向上相邻设置，且所述扇出走线组500沿第三方向在虚拟平面600上的投影与所述发光器件阵列200沿第三方向在虚拟平面600上的投影部分重合，所述第三方向为所述显示模组的厚度方向，所述虚拟平面600为垂直于所述第三方向的平面。图26为一实施例的扇出走线组的位置俯视示意图，参考图26，在本实施例中，显示面板还包括位于非显示区NAA的显示驱动单元，显示驱动单元通过扇出走线区与像素电路阵列100连接。显示驱动单元可以为显示驱动芯片(Display Driver IC，DDIC)。在本实施例中，通过将发光器件阵列200与扇出走线组500在第三方向上部分重叠设置，用一层ITO走线时，在上下边框处可争取200um至400um的空间，以提供更窄边框的显示模组。
进一步地，在其中一个实施例中，所述发光器件阵列200沿第三方向在虚拟平面上的投影完全覆盖所述像素电路阵列100沿第三方向在虚拟平面上的投影，所述第三方向为所述显示模组的厚度方向，所述虚拟平面为垂直于所述第三方向的平面。图27为一实施例的发光器件阵列200的位置示意图，参考图27，基于上述设置方式，发光器件阵列200在第一方向上分别与第一栅极子电路311和第二栅极子电路312部分重叠，并与扇出走线组500部分重叠，从而能够最大化显示面积，进而可以提供最窄边框的显示模组。
本申请还提供了一种显示设备，包括：如上述的显示模组。在本实施例中，基于上述显示模组，能够缩窄显示设备的边框，并优化显示设备的显示均匀性，从而提高显示设备的综合显示性能。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。

Claims (20)

1.一种显示模组，其特征在于，包括：
像素电路阵列，包括第一子阵列，所述第一子阵列包括多个第一像素子电路及多个第一隔离子结构；
发光器件阵列，包括多个发光器件，多个所述发光器件与多个所述第一像素子电路电性导通，所述发光器件阵列在第一方向上的尺寸大于所述像素电路阵列在第一方向上的尺寸，所述第一方向垂直于所述显示模组的厚度方向。
2.根据权利要求1所述的显示模组，其特征在于，所述显示模组包括多个第一像素电路和多个第一隔离结构，各所述第一像素电路分别包括多个所述第一像素子电路，各所述第一隔离结构分别包括多个所述第一隔离子结构，各所述第一隔离结构分别位于在所述第一方向上相邻的两个所述第一像素电路之间。
3.根据权利要求2所述的显示模组，其特征在于，在所述第一方向上任意两个相邻的所述第一像素电路之间设有一个所述第一隔离结构。
4.根据权利要求2所述的显示模组，其特征在于，所述第一隔离结构为第二像素电路，所述第一隔离子结构为第二像素子电路，所述第二像素子电路不与所述发光器件电连接。
5.根据权利要求4所述的显示模组，其特征在于，所述第二像素子电路的结构与所述第一像素子电路的结构相同。
6.根据权利要求5所述的显示模组，其特征在于，同一所述第二像素电路中的多个所述第二像素子电路沿第二方向排列，所述第二方向与所述第一方向垂直，且垂直于所述显示模组的厚度方向。
7.根据权利要求1至6任一项所述的显示模组，其特征在于，所述像素电路阵列还包括：
第二子阵列，与所述第一子阵列在所述第一方向上相邻设置，所述第二子阵列包括多个所述第一像素电路。
8.根据权利要求7所述的显示模组，其特征在于，所述显示模组还包括：
栅极驱动电路，与所述像素电路阵列在所述第一方向上相邻设置，且所述栅极驱动电路沿第三方向在虚拟平面上的投影与所述发光器件阵列沿所述第三方向在虚拟平面上的投影部分重合，所述第三方向为所述显示模组的厚度方向，所述虚拟平面为垂直于所述第三方向的平面；
所述栅极驱动电路分别与各所述第一像素子电路连接，所述栅极驱动电路用于驱动各所述第一像素子电路连接的各所述发光器件发光。
9.根据权利要求8所述的显示模组，其特征在于，所述栅极驱动电路包括：
第一栅极子电路，设于所述像素电路阵列在所述第一方向上的一侧；
第二栅极子电路，设于所述像素电路阵列在所述第一方向上的另一侧；
其中，所述第一栅极子电路沿第三方向在虚拟平面上的投影与所述发光器件阵列沿所述第三方向在虚拟平面上的投影部分重合和/或所述第二栅极子电路沿所述第三方向在所述虚拟平面上的投影与所述发光器件阵列沿所述第三方向在虚拟平面上的投影部分重合。
10.根据权利要求9所述的显示模组，其特征在于，所述第一栅极子电路沿第三方向在虚拟平面上的投影与所述发光器件阵列沿所述第三方向在虚拟平面上的投影具有第一交叠面积，所述第二栅极子电路沿所述第三方向在所述虚拟平面上的投影与所述发光器件阵列沿所述第三方向在虚拟平面上的投影具有第二交叠面积；
其中，所述第一交叠面积与所述第二交叠面积相等。
11.根据权利要求4至6任一项所述的显示模组，其特征在于，第一重复单元包括呈4n行×8n列阵列排布的多个所述第一像素子电路，所述第二像素电路中包括呈4n行×2m列阵列排布的多个所述第二像素子电路；或
所述第一重复单元包括呈4n行×4n列阵列排布的多个所述第一像素子电路，所述第二像素电路中包括呈4n行×1列阵列排布的多个所述第二像素子电路；
其中，所述第一重复单元包括相邻的一个所述第一像素电路和一个所述第一隔离结构，m和n为正整数，行方向与所述第一方向平行，列方向垂直于所述第一方向，且垂直于所述显示模组的厚度方向。
12.根据权利要求1所述的显示模组，其特征在于，所述发光器件阵列在第二方向上的尺寸大于所述像素电路阵列在第二方向上的尺寸，所述第二方向与所述第一方向垂直，且垂直于所述显示模组的厚度方向。
13.根据权利要求12所述的显示模组，其特征在于，所述像素电路阵列还包括：
第三子阵列，与所述第一子阵列在第二方向上相邻设置，所述第二方向垂直于所述第一方向且垂直于所述显示模组的厚度方向，所述第三子阵列包括多个所述第一像素子电路、多个所述第一隔离子结构和多个第二隔离子结构，各所述第二隔离子结构分别位于在第二方向上相邻的两个所述第一像素子电路之间或位于在第二方向上相邻的两个所述第一隔离子结构之间。
14.根据权利要求13所述的显示模组，其特征在于，所述第三子阵列包括多个第一重复单元和多个第二隔离结构，所述第二隔离结构包括多个所述第二隔离子结构，所述第二隔离结构位于在第二方向上相邻的两个所述第一重复单元之间；
其中，所述第一重复单元包括相邻的一个所述第一像素电路和一个所述第一隔离结构。
15.根据权利要求14所述的显示模组，其特征在于，所述第三子阵列中在所述第二方向上任意两个相邻的所述第一重复单元之间设有一个所述第二隔离结构。
16.根据权利要求14至15任一项所述的显示模组，其特征在于，所述第二隔离结构为第三像素电路，所述第二隔离子结构为第三像素子电路，所述第三像素子电路不与所述发光器件电连接。
17.根据权利要求16所述的显示模组，其特征在于，所述第三像素子电路的结构与所述第一像素子电路的结构相同。
18.根据权利要求13所述的显示模组，其特征在于，所述像素电路阵列还包括：
第四子阵列，与所述第三子阵列在所述第一方向上相邻设置，所述第四子阵列包括多个所述第一像素子电路和多个所述第二隔离子结构，各所述第二隔离子结构分别位于在第二方向上相邻的两个所述第一像素子电路之间。
19.根据权利要求18所述的显示模组，其特征在于，所述第四子阵列包括多个所述第一像素电路和多个第三隔离结构，所述第三隔离结构包括多个所述第二隔离子结构，所述第三隔离结构位于在第二方向上相邻的两个所述第一像素电路之间。
20.一种显示设备，其特征在于，包括：如权利要求1至19任一项所述的显示模组。
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