CN113823214B - 显示模组和显示设备 - Google Patents
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Abstract
本申请实施例涉及一种显示模组和显示设备，所述显示模组，包括：像素电路阵列，包括多个第一像素子电路、多个第二像素子电路和电路走线，各所述第二像素子电路分别位于在第一方向上相邻的两个所述第一像素子电路之间，所述第一方向垂直于所述显示模组的厚度方向；发光器件阵列，所述发光器件阵列在第一方向上的尺寸大于所述像素电路阵列在第一方向上的尺寸，所述发光器件阵列包括多个发光器件，所述发光器件包括阴极和阳极，多个所述发光器件的阳极分别与多个所述第一像素子电路一一对应地连接；其中，所述电路走线与多个所述发光器件的阴极连接。
Description
技术领域
本申请实施例涉及显示技术领域，特别是涉及一种显示模组和显示设备。
背景技术
随着科技的不断发展，人们对显示设备的显示尺寸的要求越来越高，全面屏已经在市场普及，缩小显示屏的边框，提高屏占比显得尤为重要。但是，由于显示尺寸的不断增大，显示设备的显示均匀性也遇到了极大的挑战，现有技术已无法满足人们对大尺寸显示设备的均匀性需求。
发明内容
本申请实施例提供了一种显示模组和显示设备，可以优化窄边框显示模组的显示均匀性。
一种显示模组，包括：
像素电路阵列，包括多个第一像素子电路、多个第二像素子电路和电路走线，各所述第二像素子电路分别位于在第一方向上相邻的两个所述第一像素子电路之间，所述第一方向垂直于所述显示模组的厚度方向；
发光器件阵列，所述发光器件阵列在第一方向上的尺寸大于所述像素电路阵列在第一方向上的尺寸，所述发光器件阵列包括多个发光器件，所述发光器件包括阴极和阳极，多个所述发光器件的阳极分别与多个所述第一像素子电路一一对应地连接；
其中，所述电路走线与多个所述发光器件的阴极连接。
一种显示设备，包括：如上述的显示模组。
上述显示模组，相较于发光器件阵列和像素电路阵列的尺寸1：1设置的方式，通过设置发光器件阵列在第一方向上的尺寸大于像素电路阵列在第一方向上的尺寸，能够在保持发光器件阵列的尺寸不变的基础上，通过相对缩小像素电路阵列的尺寸，使得与像素电路阵列同层设置的其他外围电路能够设置到发光器件阵列的下方，从而减小了其他外围电路在第一方向上暴露于发光器件阵列外部的宽度，即缩窄了显示模组的边框宽度。同时，通过加入第二像素子电路，可以避免部分发光器件与对应的第一像素子电路之间的距离过远，从而避免不同发光器件的驱动距离差异导致的发光器件的响应速度或发光亮度差异，从而提高了显示模组的显示均匀性。而且，本申请实施例还设置了与第二像素子电路连接的电路走线，以提高第一像素子电路和第二像素子电路的一致性抑制息屏mura问题，并将上述电路走线与发光器件的阴极连接，使阴极的电阻与电路走线的电阻相并联，相当于降低了阴极和电路走线这一整体结构的阻抗。即，减小了阴极的电压信号在传输过程中的阻碍和损耗，从而提高了各发光器件的阴极电压的一致性，避免了阴极电压对各发光器件的显示亮度的影响，进而提高了显示模组的显示均匀性。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例的显示模组的结构示意图之一；
图2为一实施例的像素电路阵列的结构示意图之一；
图3为一实施例的发光器件阵列的结构示意图；
图4为未设置第二像素子电路的显示模组的结构示意图；
图5为一实施例的显示模组的剖视示意图；
图6为一实施例的第一重复单元和对应的发光器件的结构示意图；
图7为一实施例的第一像素子电路的电路图；
图8为一实施例的显示模组的局部结构示意图之一；
图9为图8实施例的显示模组的剖视示意图；
图10为一实施例的显示模组的局部结构示意图之二；
图11为图10实施例的显示模组的剖视示意图；
图12为一实施例的显示模组的局部结构示意图之三；
图13为图12实施例的显示模组的剖视示意图；
图14为一实施例的显示模组的简化剖视示意图之一；
图15为一实施例的显示模组的简化剖视示意图之二；
图16为一实施例的像素电路阵列的结构示意图之二；
图17为基于图16实施例的像素电路阵列形成的显示模组的结构示意图；
图18为一实施例的像素电路阵列的结构示意图之三；
图19为基于图18实施例的像素电路阵列形成的显示模组的结构示意图；
图20为一实施例的像素电路阵列的结构示意图之四；
图21为基于图20实施例的像素电路阵列形成的显示模组的结构示意图。
元件标号说明：
像素电路阵列：100；电路走线：101；第一子阵列区：110；第一像素电路：111；第一栅极层：1101a；第二栅极层：1101b；第一源极：1102；第一漏极：1103；源极接触结构：1104；漏极接触结构：1105；像素定义层：1106；阳极层：1107；发光材料层：1108；阴极层：1109；基板：1110；聚酰亚胺(PI)衬底层：1110a；第一缓冲层：1110b；第一栅绝缘层：1111；第二栅绝缘层：1112；层间绝缘层：1113；平坦化层：1114；第二像素电路：112；第一金属化孔：1121；第二金属化孔：1122；第三金属化孔：1123；第一重复单元：113；第二子阵列区：120；第三子阵列区：130；第三像素电路：131；第四子阵列区：140；第四像素电路：141；阳极初始化单元：1511；栅极初始化单元：1512；数据写入单元：1513；阈值补偿单元：1514；发光控制单元：1515；发光器件阵列：200；发光重复单元：210；重复子单元：2101；虚拟四边形：2102；发光器件：201；栅极驱动电路：300；栅极线：410；初始化信号线：420；数据信号线：430；扇出走线组：500；虚拟平面：600。
具体实施方式
为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一方向称为第二方向，且类似地，可将第二方向称为第一方向。第一方向和第二方向两者都是方向，但其不是同一方向。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
图1为一实施例的显示模组的结构示意图之一，本实施例的显示模组包括像素电路阵列和发光器件阵列。本申请实施例的显示模组应用于窄边框的显示设备。显示设备可以为智能手机、平板电脑、游戏设备、增强现实(Augmented Reality，AR)设备、笔记本、桌面计算设备、可穿戴设备等。为了方便理解，下面以显示设备为手机进行举例说明。图2为一实施例的像素电路阵列的结构示意图之一，图3为一实施例的发光器件阵列的结构示意图，像素电路阵列100和发光器件阵列200在显示设备的厚度方向层叠设置，以形成显示模组。
结合参考图1至图3，所述发光器件阵列200在第一方向上的尺寸大于所述像素电路阵列100在第一方向上的尺寸。可以理解的是，相较于发光器件阵列200和像素电路阵列100的尺寸1：1设置的方式，基于本实施例的尺寸设置方式，能够在保持发光器件阵列200的尺寸不变的基础上，通过相对缩小像素电路阵列100的尺寸，提供一定的空间用于设置其他外围电路。其他外围电路包括但不限于栅极驱动电路、扇出走线组500等。因此，在本实施例中，可以将其他外围电路和像素电路阵列100设置在同一层中，并使发光器件阵列200部分设置在其他外围电路上。其中，发光器件阵列200与像素电路阵列100之间的尺寸差异，决定了其他外围电路能够设置在发光器件阵列200下的具体面积。即，像素电路阵列100相较于发光器件阵列200的尺寸越小，其他外围电路能够设置在发光器件阵列200下的具体面积越大，相应地，其他外围电路在第一方向上暴露于发光器件阵列200外部的面积越小，用于遮挡上述其他外围电路的边框宽度越小。因此，基于上述设置方式，可以缩窄显示模组在第一方向上的边框宽度。
参考图2，像素电路阵列100包括多个第一像素子电路和多个第二像素子电路。各所述第二像素子电路分别位于在第一方向上相邻的两个所述第一像素子电路之间，所述第一方向垂直于所述显示模组的厚度方向。其中，第一像素子电路可以理解为实际用于控制发光器件阵列200的发光亮度和发光颜色等特性的像素子电路。第二像素子电路可以理解为虚拟像素子电路(dummy pixel)，如图2所示，第二像素子电路不与发光器件连接，而只是用于优化像素电路阵列100的尺寸和排列方式。
参考图3，所述发光器件阵列200包括多个发光器件201，所述发光器件201包括阴极和阳极。各多个所述发光器件201的阳极分别与多个所述第一像素子电路一一对应地连接。具体地，图2中各第一像素子电路中位于下部的圆点结构即为第一像素子电路用于连接发光器件201的节点，相应地，图3中各发光器件201中的圆圈结构即为用于连接第一像素子电路的阳极。需要说明的是，图2和图3实施例中的圆圈结构仅用于示例性说明，而不用于限定本申请的保护范围。可以理解的是，在相对缩小像素电路阵列100后，需要使第一像素子电路与对应的发光器件201的位置相对应，以避免二者之间的距离过远造成信号传输速度慢或信号传输过程中的损耗，从而避免不同发光器件201的响应速度或发光亮度之间的差异过大。因此，第二像素子电路能够填补缩小尺寸导致的第一像素子电路之间的间隙，以实现上述位置对应的目的，提高第一像素子电路的排列均匀性，从而提高显示模组的显示均匀性。
图4为未设置第二像素子电路的显示模组的结构示意图，参考图4，在图4的左上角和右下角，分别加粗示出了两个绿色发光器件对应的驱动走线，驱动走线是指连接于发光器件和对应的第一像素子电路之间的走线。其中，位于图4中左侧的发光器件可以理解为靠近显示模组中心的发光器件，而图4中右侧的发光器件可以理解为靠近显示模组边框的发光器件。明显地，两条驱动走线之间的长度差异较大，并会导致发光器件在响应速度或发光亮度等性能上的差异，导致显示模组在第一方向上的显示不均匀。而且，更关键的是，在图4中，驱动走线的长度变化是渐变式的，即，越靠近边框，驱动走线的长度越长。因此，图4中并不存在一个驱动走线的长度的设置方式相同的区域。
继续参考图2，本实施例的显示模组还包括电路走线101。可以理解的是，第一像素子电路需要连接大量的信号线(即图中沿第二方向延伸的多条细走线102)，以实现所需要的发光控制功能，而第二像素子电路不用于控制发光器件，因此，第二像素子电路也不需要设置相应的信号线。但是，这会导致第一像素子电路对应区域的走线密度较大，而第二像素子电路对应区域的走线密度较小，而金属走线通常具有一定的反光特性，若走线密度不同，会导致显示模组在不同区域的发光特性不同，从而导致息屏Mura的问题。其中，mura是指显示模组显示不均匀的现象。因此，在本实施例中，通过设置电路走线101，显示模组中的走线排布较为均匀，可以改善显示模组中走线密度的分布均匀性，从而避免电路走线101密度差异引起的息屏Mura的问题。而且，走线密度分布均匀性较好的显示模组也有利于稳定工艺制程，保证显示模组中电路结构的电性一致性，保证显示的均匀性。其中，电路走线101的长度可以与第一像素子电路中的信号线102的长度相等，以进一步提高电路走线101和信号线102的一致性。
其中，电路走线101还可以分别与多个第二像素子电路连接，且连接方式对应于第一像素子电路与信号线的连接方式。具体地，第一像素子电路连接的信号线的类型可以是但不限于数据信号线，栅极线和发光控制线。以信号线为数据信号线为例，若电路走线101平行于数据信号线，则电路走线101与多个第二像素子电路的连接方式可以对应于数据信号线与第一像素子电路的连接方式，即，数据信号线与第一像素子电路的数据信号端连接，则电路走线101就与第二像素子电路的数据信号端连接，以进一步提高显示模组中各走线结构的一致性。
可选地，各发光器件的阴极可以互相隔离，各发光器件的阴极连接至对应的阴极信号线，并分别从连接的阴极信号线获取阴极的电信号，其中，阴极的电信号可以由显示驱动芯片输出。各发光器件的阴极也可以采用共阴极设计，即发光器件的阴极互相连通，并通过调节阳极的电信号的方式分别控制各发光器件的亮度，以实现更加简单的制备工艺和控制方式。需要说明的是，上述示例仅用于举例说明，而不用于限定本实施例的保护范围，本实施例的技术方案可以应用于上述任一种阴极结构。
可以理解的是，在显示模组中，需要在外围电路的区域通过导电结构连接阴极信号线和发光器件的阴极，以将阴极信号线上的电信号传输至发光器件的阴极，从而实现电性导通。但是，在实现前述窄边框的显示模组的过程中，通常情况下需要适当压缩外围电路的尺寸。因此，用于连接阴极信号线和发光器件的阴极的导电结构的尺寸也会相对缩小，从而容易导致阴极信号线和发光器件的阴极之间的电性接触不良或者接触阻抗加大，进而各发光器件的阴极电性不均匀，并甚至可能引发显示mura。此外，每个发光器件的阴极可以等效为一个电阻R1，相连接的多个发光器件的阴极可以等效为串联的多个电阻，即nR1，因此，相连接的多个发光器件的阴极越多，等效电阻越大，阴极的电压信号在传输过程中的阻碍和损耗越大，显示模组中各发光器件的阴极电压的一致性越差。
为了抑制上述阴极电性不均匀的问题，本实施例将所述电路走线分别与多个所述发光器件的阴极连接，其中，电路走线的延伸方向可以平行于显示模组的栅极线、初始化信号线和数据信号线中的一个，本实施例不做限定。在本实施例中，通过将电路走线分别与多个发光器件的阴极连接，可以理解为将电路走线的等效电阻与发光器件的阴极的等效电阻相并联。示例性地，以电路走线的等效电阻与一个发光器件的阴极的等效电阻并联为例，并联后的整体结构的阻抗为R1R2/(R1+R2)，即小于一个发光器件的阴极的等效电阻R1，从而减小了阴极的电压信号在传输过程中的阻碍和损耗，提高了各发光器件的阴极电压的一致性。
可选地，电路走线与发光器件的阴极的连接可以为直接连接，也可以为间接连接。例如，发光器件的阴极可以经由导电结构连接至电路走线，上述导电结构可以是但不限于金属化孔、导电插塞、走线等。而且，本实施例不对电路走线的数量进行限定。可选地，电路走线的数量可以为一条，则发光器件阵列200中的全部发光器件的阴极连接至同一电路走线。电路走线的数量也可以为多条，则当采用前述互相隔离的阴极设计时，一部分发光器件的阴极可以连接至同一电路走线，另一部分发光器件的阴极可以连接至另外的同一电路走线。而且，当电路走线的数量为多条时，可以根据预设规则选择连接至同一电路走线的多个发光器件。一示例性地，继续参考图2，图2中示出了8个第一像素子电路的阴极节点(图2中的圆圈形结构)，可以使每条电路走线101分别连接相同数量的第一像素子电路的阴极，并且使连接至同一电路走线101的多个第一像素子电路呈轴对称设置，且对称轴即为连接的该电路走线101。即，如图2所示，每条电路走线101用于连接位于四列中的各第一像素子电路，且其中两列位于电路走线101的左侧，另外两列位于电路走线101的右侧。进一步地，可以是位于同一列的多个第一像素子电路对应的发光器件的阴极连接至同一电路走线101。基于上述结构，既可以避免发光器件的阴极所连接的走线过长，也可以使电路走线101对不同区域的阴极具有相近的并联效果，从而使阴极各处对应的并联后电阻值相近，提高了各发光器件的阴极电压的一致性，进而提高了显示的均匀性。
在本实施例中，基于上述显示模组的结构，减小了其他外围电路在第一方向上暴露于发光器件阵列200外部的宽度，即缩窄了显示模组的边框宽度。同时，通过加入第二像素子电路，可以避免不同发光器件的驱动距离差异导致的发光器件的响应速度或发光亮度差异，从而提高了显示模组的显示均匀性。而且，本实施例还设置了与第二像素子电路连接的电路走线101，以提高第一像素子电路和第二像素子电路的一致性抑制息屏mura问题，并将上述电路走线101与发光器件的阴极连接，使阴极的电阻与电路走线101的电阻相并联，相当于降低了阴极和电路走线101这一整体结构的阻抗。即，减小了阴极的电压信号在传输过程中的阻碍和损耗，从而提高了各发光器件的阴极电压的一致性，避免了阴极电压对各发光器件的显示亮度的影响，进而提高了显示模组的显示均匀性。
继续参考图2，在其中一个实施例中，所述像素电路阵列100包括多条所述电路走线101，且多条所述电路走线101互相平行。具体地，本实施例不限制电路走线101的具体形状，电路走线101可以为直线结构，也可以为折线形结构等。通过将多条电路走线101互相平行设置，可以提高多条电路走线101的一致性。既可以避免不同形状的电路走线101的反光状态不同，从而改善显示模组的息屏mura的问题。还可以避免不同形状的电路走线101的工艺一致性不佳，从而提高显示模组的制备良率。
在其中一个实施例中，继续参考图2，所述显示模组设有第一子阵列区110，所述第一子阵列区110中设有多个第一像素电路111和多个第二像素电路112，所述第一像素电路111包括多个所述第一像素子电路，所述第二像素电路112包括多个所述第二像素子电路，且在所述第一方向上任意两个相邻的所述第一像素电路111之间设有一个所述第二像素电路112。所述电路走线101在虚拟平面上的投影位于所述第二像素子电路在所述虚拟平面上的投影中，所述虚拟平面垂直于所述显示模组的厚度方向。优选地，所述电路走线101在虚拟平面上的投影全部位于所述第二像素电路112在所述虚拟平面上的投影中。即，可以相应设置均沿第二方向延伸的多条所述电路走线101，以使电路走线101的延伸方向与第二像素子电路的排列方向相对应，从而可以避免电路走线101对第一像素子电路造成遮挡，也即避免对第一像素子电路的信号线路径造成影响，同时，电路走线101还能够实现与阴极的连接功能，以降低整体阻抗，提高各阴极之间的电压均匀性。
在其中一个实施例中，继续参考图2，多条所述电路走线101等距间隔排列。通过等距间隔排列的多条电路走线101，可以使每条电路走线101的等效电阻相对接近，还可以使并联至每条电路走线101的阴极的等效电阻相对接近，从而使并联后显示模组上各处的阻抗相近，从而进一步提高显示模组的阴极电压的一致性。
在其中一个实施例中，继续参考图3，所述发光器件阵列200划分为多个发光重复单元210，各所述发光重复单元210分别包括多个所述发光器件201。所述发光重复单元210包括多个重复子单元2101，所述发光重复单元210包括4n个红色发光器件、8n个绿色发光器件和4n个蓝色发光器件，所述n为大于等于1的整数。其中，相邻的两个像素可以共用红色发光器件或蓝色发光器件，从而提高显示模组的分辨率，并抑制显示模组的彩边问题，进而提升显示质量。可以理解的是，本实施例不具体限定红色发光器件、绿色发光器件和蓝色发光器件之间的排列方式，只要能够实现上述提升显示模组的分辨率的技术方案，都属于本实施例的保护范围。
在其中一个实施例中，继续参考图3，各所述重复子单元2101分别包括互相分离的一个所述红色发光器件、两个所述绿色发光器件和一个所述蓝色发光器件，其中，所述重复子单元2101中的一个所述绿色发光器件、一个所述红色发光器件分别具有位于虚拟四边形2102的两个第一顶点的中心，两个所述第一顶点位于所述虚拟四边形2102的一条对角线上。所述重复子单元2101中的另一个所述绿色发光器件、一个所述蓝色发光器件分别具有位于虚拟四边形2102的两个第二顶点的中心，两个所述第二顶点位于所述虚拟四边形2102的另一条对角线上。
需要说明的是，本实施例中的各发光器件201可以是但不限于有机发光二极管(Organic light-emitting diode，OLED)、量子点发光二极管(Quantum Dot LightEmitting Diodes，QLED)和微米级发光二极管(Micro LED)等。本申请各实施例均以发光器件201为有机发光二极管为例进行说明。其中，各发光器件201可为不同颜色的有机发光二极管，如红色OLED、绿色OLED和蓝色OLED等，每个发光器件201的驱动电路可以相同，但不同颜色的发光器件201的发光层材料不同，从而实现不同颜色的显示，使得显示设备实现全彩显示。
示例性地，若显示模组需要实现较丰富的色彩或较大的色域，则可以设置较多数量的发光器件201，例如包括四种不同颜色的发光器件201。在本实施例中，以显示模组包括三种不同颜色的发光器件201为例进行说明，三种颜色可以分别为红色(R)、绿色(G)和蓝色(B)。可以理解的是，上述数量仅用于示例性说明，而不用于限定本实施例的保护范围。
图5为一实施例的显示模组的剖视示意图，图5的剖面方向垂直于显示模组的显示面。在其中一个实施例中，所述显示模组包括像素定义层1106、阳极层1107、发光材料层1108和阴极层1109。
其中，像素定义层1106设有互相隔离的多个像素开口，像素定义层1106能够限制发光材料层1108的沉积位置，从而提高形成发光器件时的位置精度，还能够防止在发光时相邻的发光器件之间发生颜色的串扰，从而提高显示模组的显示质量。阳极层1107分别设于多个所述像素开口中，且阳极层1107还有部分埋设于像素定义层1106下方。发光材料层1108分别设于多个所述像素开口中所述阳极层1107的表面。阴极层1109覆盖所述发光材料层1108和所述像素定义层1106的表面，阴极层1109可以理解为连续、完整覆盖于发光材料层1108和像素定义层1106的表面。其中，位于同一所述像素开口中的所述阳极层1107、所述发光材料层1108和所述阴极层1109构成一个所述发光器件。即，本实施例提供了一种共阴极结构的显示模组，具体地，图5中示出了两个发光器件，两个虚线框所示分别为两个发光器件对应的第一像素子电路，两个发光器件的阴极相连通。共阴极结构的显示模组的阴极制备方式简单，形成完整的阴极材料膜层后，无需复杂的图形化工艺，即可将整个膜层作为各个发光器件的阴极，而且不会影响显示模组的显示质量。
继续参考图5，在其中一个实施例中，显示模组还包括像素电路层1100和平坦化层1114，像素电路层1100用于设置所述像素电路阵列，即，不同发光器件对应的第一像素子电路位于相同的像素电路层1100中，例如图5中两个虚线框示出了两个发光器件分别对应的第一像素子电路，但这两个第一像素子电路位于相同的像素电路层1100中，本实施例仅以其中一个第一像素子电路为例进行说明。其中，像素电路层1100形成于基板1110表面，基板1110可包括依次交替设置的聚酰亚胺(PI)衬底层1110a和第一缓冲层1110b，在图5所示的实施例中，基板1110包括依次交替设置的两个聚酰亚胺(PI)衬底层1110a和两个第一缓冲层1110b。可以理解的是，基板1110也可以包括更多数量的聚酰亚胺(PI)衬底层1110a和第一缓冲层1110b。
像素电路层1100实质上包括层叠设置的多个子功能层，各子功能层中分别形成有不同形状、不同材料的结构，并共同构成像素电路阵列100。具体地，请参阅图5，像素电路层1100具体包括第一栅极层1101a、第二栅极层1101b、第一源极1102、漏极区1103、源极接触结构1104和漏极接触结构1105，其中第一源极1102和漏极区1103位于同一子功能层，源极接触结构1104和漏极接触结构1105位于另外同一子功能层。进一步地，显示模组中还可以包括用于隔离第一源极1102、漏极区1103和第一栅极层1101a的第一栅绝缘层1111、用于隔离第一栅极层1101a和第二栅极层1101b的第二栅绝缘层1112，以及用于隔离第二栅极层1101b、源极接触结构1104和漏极接触结构1105的层间绝缘层1113。通过设置上述各绝缘层，可以对在厚度方向上相邻的两个膜层进行隔离，从而抑制漏电或信号干扰。
其中，第一源极1102和漏极区1103在第一栅极1101的控制下导通或断开。第一栅极层1101a设置有初始化信号线、栅极驱动信号线、发光控制信号线等信号走线，还设置有第一栅极1101以及存储电容的一个极板(图未示)。第二栅极层1101b设置有初始信号线等信号走线，还设置有存储电容的另一个极板(图未示)。源漏极层用于设置数据信号线430，还设置有源极接触结构1104和漏极接触结构1105，源极接触结构1104连接至位于有源层的第一源极1102，漏极接触结构1105连接至位于有源层的第一源极1102。当第一栅极1101上的电压控制第一源极1102和漏极区1103导通时，漏极接触结构1105上的电压信号即可依次经过漏极区1103、第一源极1102、驱动走线传输至发光器件201的阳极1107，以驱动发光器件201发光。
平坦化层1114设于所述像素电路层1100和所述像素定义层1106之间，所述平坦化层1114中设有多条驱动走线L，由于多个发光器件的位置不同，且各发光器件对应的第一像素子电路的位置也不同，因此，需要设置不同长度驱动走线L，以实现准确的连接。平坦化层1114能够对驱动走线L进行保护，也能够确保显示模组结构的平整性。多条所述驱动走线L的一端分别与多个所述发光器件的阳极1107一一对应地连接，多条所述驱动走线L的另一端分别与多个所述第一像素子电路一一对应地连接，以使多个所述发光器件的阳极1107与多个所述第一像素子电路一一对应地电性导通。
其中，相同颜色的各所述发光器件对应的驱动走线L的长度差在第一预设范围内，长度差是指最长的驱动走线L的长度与最短的驱动走线L的长度之间的差值。第一预设范围例如可以为0um至200um。可以理解的是，第一预设范围可以根据显示设备的类型、分辨率等共同确定。例如，类型可以包括手机、平板电脑和电视，则平板电脑的第一预设范围可以大于手机的第一预设范围，且小于电视的第一预设范围。在本实施例中，通过将相同颜色的各所述发光器件对应的驱动走线L的长度差控制在第一预设范围内，可以减少驱动走线L的长度差异导致的发光器件的亮度差异，从而提高显示模组的显示均匀性。可选地，驱动走线L可以是透明金属线，例如，氧化铟锡(Indium Tin Oxide，ITO)金属线、氧化铝锌(Aluminazinc Oxide，AZO)金属线等。
图6为一实施例的第一重复单元和对应的发光器件的结构示意图，参考图6，在其中一个实施例中，相邻的一个所述第一像素电路111和一个所述第二像素电路112共同作为一个第一重复单元113。需要说明的是，本实施例以位于左侧的第一像素电路111和位于右侧的第二像素电路112为例进行划分，以形成第一重复单元113，在其他实施例中，也可以以位于右侧的第一像素电路111和位于左侧的第二像素电路112为例进行划分。结合参考图3和图6，多个所述发光重复单元210分别与多个所述第一像素电路111一一对应。所述发光重复单元210在第一方向上的尺寸与所述第一重复单元113在第一方向上的尺寸之间的差值在第二预设范围内，即，可以理解为发光重复单元210在第一方向上的尺寸与所述第一重复单元113在第一方向上的尺寸相近。其中，第二预设范围例如可以为0um至5um。在本实施例中，通过设置发光重复单元210和第一重复单元113的尺寸关系，可以实现发光重复单元210和第一重复单元113之间位置的对应性，从而设置较短的驱动走线，以提升驱动电流的稳定性和可靠性。
进一步地，第一像素子电路的尺寸可以与第二像素子电路的尺寸相同，且所述第二像素子电路的膜层结构可以与所述第一像素子电路的膜层结构相同，以降低像素电路阵列100的设计难度，还可以同时降低曝光制备过程中各种光学效应对尺寸结构的差异性影响，从而提高像素电路阵列100的制备良率，并改善走线反光不均产生的息屏mura。
图7为一实施例的第一像素子电路的电路图，参考图7，在本实施例中，第一像素子电路包括驱动晶体管T1、阳极初始化单元1511、栅极初始化单元1512、数据写入单元1513、阈值补偿单元1514和发光控制单元1515。
具体地，驱动晶体管T1用于生成驱动电流。其中，驱动晶体管T1的栅极与栅极初始化单元1512连接，驱动晶体管T1的第一极用于接收数据信号端Data的信号，驱动晶体管T1的第二极可对应输出驱动电流。其中，驱动电流的电流值由数据信号端Data的信号决定，并直接影响发光器件的发光亮度。
阳极初始化单元1511的控制端用于接收第二栅极信号端Scan(n)的信号，阳极初始化单元1511的输入端用于接收初始化信号，阳极初始化单元1511的输出端与发光器件的阳极连接。阳极初始化单元1511用于在驱动晶体管T1的栅极初始化后，经输入端接收初始化信号，并拉低与之连接的发光器件的阳极至初始化信号，以对发光器件的阳极进行初始化。其中，初始化信号可理解为发光器件的阳极起始充电电压。通过对发光器件的阳极进行初始化，可以释放发光器件的寄生电容中存储的电荷，从而确保发光器件的发光亮度的可靠性。具体地，阳极初始化单元1511可以包括第七晶体管T7，第七晶体管T7的第一极用于接收初始化信号端Vinit的信号，阳极初始化单元1511的输出端与发光器件的阳极连接，第七晶体管T7的栅极用于接收第二栅极信号端Scan(n)的信号。
栅极初始化单元1512的控制端与栅极控制端连接，用于接收第一栅极信号端Scan(n-1)的信号；栅极初始化单元1512的输入端与初始化信号端Vinit连接，用于接收初始化信号；栅极初始化单元1512的输出端与驱动晶体管T1的栅极连接。具体地，栅极初始化单元1512可根据控制端接收到的第一栅极信号端Scan(n-1)的信号拉低驱动晶体管T1的栅极电压至初始化信号，以对驱动晶体管T1的栅极进行初始化。
数据写入单元1513包括第二晶体管T2，第二晶体管T2的栅极与第二栅极信号端Scan(n)连接，第二晶体管T2的第一极与数据信号端Data连接，第二晶体管T2的第二极与驱动晶体管T1的第一极连接，第二晶体管T2用于根据第二栅极信号端Scan(n)的信号控制第二栅极信号线和驱动晶体管T1的第一极之间的信号传输路径的通断。具体地，以第二晶体管T2为P型晶体管为例，当第二栅极信号端Scan(n)的信号为低电平时，第二晶体管T2导通，并将数据信号端Data的信号传输至驱动晶体管T1的第一极；当第二栅极信号端Scan(n)的信号为低电平时，第二晶体管T2断开。可以理解的是，数据写入单元1513不局限于本实施例的第二晶体管T2，也可以为其他能够根据使能控制信号，并实现信号传输功能的其他电路结构。
阈值补偿单元1514分别与驱动晶体管T1的栅极、第二极连接，用于根据第二栅极信号端Scan(n)的信号控制驱动晶体管T1的栅极和第二极之间的信号传输路径的通断。具体地，通过设置阈值补偿单元1514，可以对驱动晶体管T1的阈值电压进行补偿，从而避免驱动晶体管T1的阈值电压对发光器件的亮度造成影响。
其中，阈值补偿单元1514包括第三晶体管T3和存储电容C1。存储电容C1分别与第二电源电压端VDD、驱动晶体管T1的栅极连接。第三晶体管T3的栅极与第一栅极信号线连接，第三晶体管T3的第一极与驱动晶体管T1的第二极连接，第三晶体管T3的第二极与驱动晶体管T1的栅极连接。第三晶体管T3用于根据第二栅极信号端Scan(n)的信号控制驱动晶体管T1的栅极和第二极之间的信号传输路径的通断。具体地，以第三晶体管T3为P型晶体管为例，当第二栅极信号端Scan(n)的信号为低电平时，进行阈值补偿并对存储电容C1进行充电，从而将补偿结果存储在存储电容C1中。
可选地，第三晶体管T3可以为双栅极晶体管。在本实施例中，采用双栅极晶体管结构的第三晶体管T3，可以有效改善阈值补偿的可靠性，从而改善显示设备的显示质量。可以理解的是，第一像素子电路中的其他晶体管也可以为双栅极晶体管，以进一步提升显示质量。
发光控制单元1515包括第五晶体管T5和第六晶体管T6。其中，第五晶体管T5的栅极用于接收发光控制信号，第五晶体管T5的第一极与第二电源电压端连接，第五晶体管T5的第二极与驱动晶体管T1的第一极连接，第五晶体管T5用于根据发光控制信号EM控制第二电源电压端和驱动晶体管T1的第一极之间的信号传输路径的通断。第六晶体管T6的栅极用于接收发光控制信号EM，第六晶体管T6的第一极与驱动晶体管T1的第二极连接，第六晶体管T6的第二极发光器件的阳极连接，第六晶体管T6用于根据发光控制信号EM控制驱动晶体管T1的第二极和发光器件的阳极之间的信号传输路径的通断。示例性地，以第五晶体管T5和第六晶体管T6均为P型晶体管为例进行说明，当发光控制信号EM为低电平时，第五晶体管T5和第六晶体管T6导通，将驱动晶体管T1的第一极的电压上拉至第二电源电压VDD，第一驱动晶体管T1的栅源电压差变化从而生成驱动电流并将驱动电流输出至发光器件，从而控制发光器件发光。
需要说明的是，本实施例中的各种晶体管不局限于前述实施例中的P型晶体管，还可以为N型晶体管等。晶体管的类型不同，其对应的驱动方式也可做适应性调整。另外，本实施例的第一像素子电路不局限于前述实施例中的7T1C第一像素子电路，即，第一像素子电路中也可以具有其他数量的晶体管，从而以较少数量的晶体管实现轻量级的显示设备，或者以较多数量的晶体管实现更加灵活的显示功能，例如，还是可以为3T1C、6T1C、6T2C等其他类型的驱动电路。
进一步地，图7实施例的第一像素子电路可以基于图5实施例所示的结构实现，且第一像素子电路的类型可以为低温多晶硅(Low Temperature Poly-silicon，LTPS)类型，即，第一像素子电路中的全部晶体管均为低温多晶硅薄膜晶体管。在一些实施例中，第一像素子电路中的部分晶体管可以为氧化物薄膜晶体管，相应地，第一像素子电路的类型为低温多晶氧化物(Low Temperature Poly-silicon Oxide，LTPO)类型。其中，氧化物薄膜晶体管具有更好的抑制漏电的性能，因此适用于作为开关晶体管，以实现更加可靠的开关性能。
图8为一实施例的显示模组的局部结构示意图之一，图9为图8实施例的显示模组的剖视示意图，在本实施例中，所述显示模组还包括栅极线410和多个第一金属化孔1121。其中，金属化孔是指孔的内壁上镀膜有导电材料的孔状结构，镀膜的导电材料可以是但不限于铜。需要说明的是，图8中的栅极线410和电路走线101的粗细不相同，但图8中的粗细差异仅用于清晰地标识出栅极线410和电路走线101，而不用于限定栅极线410和电路走线101的具体尺寸，即，栅极线410和电路走线101的尺寸可以相同。此外，第一金属化孔1121的位置与第二栅极层1101b中的初始化信号线等走线相错开，因此可以直接连接到位于第一栅极层1101a中的栅极线。参考图8，栅极线410沿显示模组的行方向延伸。栅极线410用于传输栅极信号，栅极线410分别与多个所述第一像素子电路的栅极信号端连接，栅极信号端包括图7中的Scan(n)和Scan(n-1)。参考图9，左侧连接至阳极1107的像素子电路为第一像素子电路，右侧未连接至发光器件的像素子电路为第二像素子电路，第二像素子电路中的所述电路走线101与所述栅极线设于同一所述子功能层，即第一栅极层1101a。各所述第一金属化孔1121分别沿所述显示模组的厚度方向贯穿所述像素定义层1106和所述平坦化层1114，所述第一金属化孔1121的一端与所述阴极层1109连接，所述第一金属化孔1121的另一端与所述电路走线101连接。在本实施例中，通过设置多个第一金属化孔1121，可以确保电路走线101与发光器件的阴极之间的连接可靠性，避免单一第一金属化孔1121导通不良的问题，并提高各发光器件的阴极之间的电压一致性。而且，通过将电路走线101与栅极线410设于同一子功能层，电路走线101无需单独占用一个子功能层，从而可以提供一种较为轻薄的显示模组。
进一步地，多个第一金属化孔1121可以在电路走线101的延伸方向上等距间隔排列，以提高电路走线101、第一金属化孔1121以及阴极共同构成的整体结构的阻抗分布均匀性，从而提高阴极上电压分布的均匀性，进而提高显示模组的显示均匀性。
在其中一个实施例中，所述第二像素子电路也被配置有栅极信号端，继续参考图8，电路走线101可以与栅极线410平行设置。即，电路走线101的延伸方向平行于显示模组的行方向，本实施例的第一方向可以理解为显示模组的行方向。而且，电路走线101与第二像素子电路的栅极信号端Scan(n)和Scan(n-1)连接。即，电路走线101的结构和连接关系均与栅极线410相同，因此，可以直接利用栅极线410的光罩制备电路走线101，从而降低设计难度和光罩的制备成本。进一步地，一条所述电路走线101设置在第二方向上相邻的两条所述栅极线410之间，且所述电路走线101与相邻的一条所述栅极线410之间的距离和所述电路走线101与相邻的另一条所述栅极线410之间的距离相等。基于上述设置方式，可以使栅极线410和电路走线101均匀排布，从而进一步抑制息屏mura的问题。
图10为一实施例的显示模组的局部结构示意图之二，图11为图10实施例的显示模组的剖视示意图，在本实施例中，所述显示模组还包括初始化信号线420和多个第二金属化孔1122。需要说明的是，图10中的初始化信号线420和电路走线101的粗细不相同，但图10中的粗细差异仅用于清晰地标识出初始化信号线420和电路走线101，而不用于限定初始化信号线420和电路走线101的具体尺寸，即，初始化信号线420和电路走线101的尺寸可以相同。参考图10，初始化信号线420沿显示模组的行方向延伸。初始化信号线420用于传输初始化信号，初始化信号可以用于对驱动晶体管的栅极进行初始化或用于对发光器件的阳极进行初始化，初始化信号线420分别与多个所述第一像素子电路的初始化信号端连接，初始化信号端包括图7中的Vinit。参考图11，左侧连接至阳极1107的像素子电路为第一像素子电路，右侧未连接至发光器件的像素子电路为第二像素子电路，第二像素子电路中的所述电路走线101与所述初始化信号线设于同一所述子功能层，即第二栅极层1101b。各所述第二金属化孔1122分别沿所述显示模组的厚度方向贯穿所述像素定义层1106和所述平坦化层1114，所述第二金属化孔1122的一端与所述阴极层1109连接，所述第二金属化孔1122的另一端与所述电路走线101连接。在本实施例中，通过设置多个第二金属化孔1122，可以确保电路走线101与发光器件的阴极之间的连接可靠性，避免单一第二金属化孔1122导通不良的问题，并提高各发光器件的阴极之间的电压一致性。而且，通过将电路走线101与初始信号线设于同一子功能层，电路走线101无需单独占用一个子功能层，从而可以提供一种较为轻薄的显示模组。
进一步地，所述电路走线101与所述初始化信号线420平行设置，一条所述电路走线101设置在第二方向上相邻的两条所述初始化信号线420之间，且所述电路走线101与相邻的一条所述初始化信号线420之间的距离和所述电路走线101与相邻的另一条所述初始化信号线420之间的距离相等。基于上述设置方式，可以使初始化信号线420和电路走线101均匀排布，从而进一步抑制息屏mura的问题。
再进一步地，多个第二金属化孔1122可以在电路走线101的延伸方向上等距间隔排列，以提高电路走线101、第二金属化孔1122以及阴极共同构成的整体结构的阻抗分布均匀性，从而提高阴极上电压分布的均匀性，进而提高显示模组的显示均匀性。
为了便于说明，将连接至第一金属化孔1121的电路走线101称为第一走线，并将连接至第二金属化孔1122的电路走线101称为第二走线。在一些实施例中，显示模组可以既包括多条第一走线，也包括多条第二走线，以进一步降低阴极上的阻抗，提高阴极上电压分布的均匀性，进而提高显示模组的显示均匀性。
图12为一实施例的显示模组的局部结构示意图之三，图13为图12实施例的显示模组的剖视示意图，所述显示模组还包括数据信号线430和多个第三金属化孔1123。需要说明的是，图12中的数据信号线430和电路走线101的粗细不相同，但图12中的粗细差异仅用于清晰地标识出数据信号线430和电路走线101，而不用于限定数据信号线430和电路走线101的具体尺寸，即，数据信号线430和电路走线101的尺寸可以相同。参考图12，数据信号线430沿显示模组的列方向延伸。数据信号线430用于传输数据信号，数据信号用于控制发光器件的亮度，数据信号线430分别与多个所述第一像素子电路的数据信号端连接，数据信号端包括图7中的Data。参考图13，左侧连接至阳极1107的像素子电路为第一像素子电路，右侧未连接至发光器件的像素子电路为第二像素子电路，第二像素子电路中的电路走线101与所述数据信号线设于同一所述子功能层，即源漏极层。各所述第三金属化孔1123分别沿所述显示模组的厚度方向贯穿所述像素定义层1106和所述平坦化层1114，所述第三金属化孔1123的一端与所述阴极层1109连接，所述第三金属化孔1123的另一端与位于所述像素电路层中的所述电路走线101连接。在本实施例中，通过设置多个第三金属化孔1123，可以确保电路走线101与发光器件的阴极之间的连接可靠性，避免单一第三金属化孔1123导通不良的问题，并提高各发光器件的阴极之间的电压一致性。而且，通过将电路走线101与数据信号线430设于同一子功能层，电路走线101无需单独占用一个子功能层，从而可以提供一种较为轻薄的显示模组。进一步地，多个第三金属化孔1123可以在电路走线101的延伸方向上等距间隔排列，以提高电路走线101、第三金属化孔1123以及阴极共同构成的整体结构的阻抗分布均匀性，从而提高阴极上电压分布的均匀性，进而提高显示模组的显示均匀性。
在其中一个实施例中，所述第二像素子电路也被配置有数据信号端，电路走线101可以与数据信号线430平行设置。即，电路走线101的延伸方向平行于显示模组的列方向，本实施例的第一方向可以理解为显示模组的列方向。而且，电路走线101与第二像素子电路的数据信号端Data连接。即，电路走线101的结构和连接关系均与数据信号线430相同，因此，可以直接利用数据信号线430的光罩制备电路走线101，从而降低设计难度和光罩的制备成本。进一步地，一条所述电路走线101设置在第一方向上相邻的两条所述数据信号线430之间，且所述电路走线101与相邻的一条所述数据信号线430之间的距离和所述电路走线101与相邻的另一条所述数据信号线430之间的距离相等。基于上述设置方式，可以使数据信号线430和电路走线101均匀排布，从而进一步抑制息屏mura的问题。
在其中一个实施例中，显示模组既包括多条第一走线，也包括多条第三走线。具体地，多条第一走线沿显示模组的行方向延伸，多条第三走线沿显示模组的列方向延伸，且多条第一走线和多条第三走线均与发光器件的共阴极连接，从而形成并联的网状走线。示例性地，若采用Mg/Ag合金的成分制作共阴极结构的阴极，阴极透过率为50％，则阴极的方阻为12Ω/sq-20Ω/sq；若采用Ti/Al/Ti或者Mo金属制作第一走线和第三走线，并将第一走线和第三走线分别与阴极连接，则并联后上述结构的整体方阻为0.2Ω/sq-0.6Ω/sq，从而大大提高了阴极上的电压均匀性，进而提高了显示模组的显示均匀性，尤其是低灰阶下的显示均匀性。在本实施例中，通过上述结构，能够极大程度上地降低阴极上的阻抗，提高阴极上电压分布的均匀性，进而提高显示模组的显示均匀性。
图14为一实施例的显示模组的简化剖视示意图之一，参考图14，在其中一个实施例中，显示模组还包括栅极驱动电路300。本实施例的第一方向为显示模组的行方向，第三方向为显示模组的厚度方向。栅极驱动电路300与所述像素电路阵列100在所述第一方向上相邻设置，且所述栅极驱动电路300沿第三方向在虚拟平面600上的投影与所述发光器件阵列200沿第三方向在虚拟平面600上的投影部分重合，所述第三方向为所述显示模组的厚度方向，所述虚拟平面600为垂直于所述第三方向的平面，需要说明的是，虚拟平面600并不是显示模组中实际存在的特征，而是为了方便阐述显示模组的特征而引入的参考平面。在本实施例中，通过将发光器件阵列200与栅极驱动电路300在第三方向上部分重叠设置，可以提供更窄边框的显示模组。
图15为一实施例的显示模组的简化剖视示意图之二，参考图15，在其中一个实施例中，显示模组还包括扇出走线组500。本实施例的第一方向为显示模组的列方向，所述第三方向为所述显示模组的厚度方向。扇出走线组500与所述像素电路阵列100在第二方向上相邻设置，且所述扇出走线组500沿第三方向在虚拟平面600上的投影与所述发光器件阵列200沿第三方向在虚拟平面600上的投影部分重合，所述虚拟平面600为垂直于所述第三方向的平面。在本实施例中，位于非显示区的显示驱动单元通过扇出走线组500与像素电路阵列100连接，以向像素电路阵列100传输控制信号。其中，显示驱动单元可以为显示驱动芯片(Display Driver IC，DDIC)。在本实施例中，通过将发光器件阵列200与扇出走线组500在第三方向上部分重叠设置，可以提供更窄边框的显示模组。
图16为一实施例的像素电路阵列的结构示意图之二，参考图16，在其中一个实施例中，所述显示模组还设有第二子阵列区120，所述第二子阵列区120与第一子阵列区110在所述第一方向上相邻，所述第二子阵列区120中设有多个所述第一像素电路111。图17为基于图16实施例的像素电路阵列形成的显示模组的结构示意图，参考图17，在本实施例中，通过在靠近显示模组边缘的区域设置不包含第二像素子电路的第二子阵列区120，可以对应设置更多数量的发光器件，从而增大发光器件阵列200与其他外围电路(例如栅极驱动电路300)之间的重叠面积。其中，重叠面积即是指在第三方向上的重叠面积，即发光器件阵列200在垂直于第三方向的虚拟平面600上的投影与其他外围电路在垂直于第三方向的虚拟平面600上的投影之间的重叠面积。
可以理解的是，用户在使用显示设备时，对中间区域的显示均匀性的要求大于对边缘区域的要求，因此，本实施例在中间区域采用第一子阵列区110结构，并在边缘区域采用第二子阵列区120结构，既可以实现较大程度上的缩窄显示边框的目的，还可以减少对用户的使用体验的影响。示例性地，用一层驱动走线时，左右边框处可争取200um至400um的空间，以提供更窄边框的显示模组。需要说明的是，虽然图16实施例中的第二子阵列区120仅示出了8列第一像素子电路，但第二子阵列区120实际上可以根据需要设置更多列的第一像素子电路，以进一步优化窄边框性能。
继续参考图16，在其中一个实施例中，所述第二子阵列区120的一侧边缘与所述第一子阵列区110的第一侧边缘在第二方向上对齐，所述第二方向垂直于所述第一方向且垂直于所述显示模组的厚度方向。可以理解的是，本实施例对第一子阵列区110的各侧边缘的定义方式与前述实施例中对第一像素电路111的侧边缘的定义方式相同，此处不再进行赘述。在本实施例中，通过上述方式，可以在不影响显示功能的基础上，降低第一像素子电路的设计难度。
图18为一实施例的像素电路阵列的结构示意图之三，参考图18，在其中一个实施例中，所述显示模组还设有第三子阵列区130，所述第三子阵列区130与第一子阵列区110在所述第二方向上相邻，其中，第三子阵列区130可以理解为相对靠近于显示模组的中心，同时第一子阵列区110相对靠近于显示模组的边框。所述第三子阵列区130中设有多个重复单元和多个第三像素电路131，所述重复单元包括在第一方向上相邻的一个所述第一像素电路111和一个所述第二像素电路112，且在所述第二方向上任意两个相邻的所述重复单元之间设有一个所述第三像素电路131，所述第三像素电路131包括沿所述第一方向排列的多个所述第二像素子电路。在本实施中，基于包括第一子阵列区110和第三子阵列区130的像素电路阵列，可以在显示模组中同时设置多条第一走线、多条第二走线和多条第三走线。具体地，多条第一走线和多条第二走线均沿显示模组的行方向延伸，且第一走线和第二走线在虚拟平面上的投影均位于第三像素电路131在虚拟平面上的投影中。多条第三走线沿显示模组的列方向延伸，且第二走线在虚拟平面上的投影位于第二像素电路在虚拟平面上的投影中，以使多条第一走线和多条第三走线形成网状结构。其中，第一走线、第二走线和第三走线的具体设置方式可参考前述实施例，此处不再进行赘述。
图19为基于图18实施例的像素电路阵列形成的显示模组的结构示意图，结合参考图18和图19，在本实施例中，第三子阵列区130与所述第一子阵列区110在第二方向上相邻设置，所述第二方向垂直于所述第一方向且垂直于所述显示模组的厚度方向。所述第三子阵列区130包括多个所述第一重复单元113和多个第三像素电路131。其中，所述第三像素电路131包括多个第三像素子电路，所述第三像素子电路的结构可以与所述第一像素子电路的结构相同，所述第三像素子电路不与所述发光器件电连接。通过设置与第一像素子电路相同的第三像素子电路，能够保证像素电路阵列100内部的各像素子电路的结构和大小一致，避免由于电路走线101密度不一致引起的息屏Mura的问题。而且，像素子电路的尺寸结构一致也有利于工艺制程的稳定性，保证薄膜晶体管的电性一致，保证显示的均匀性。
在其中一个实施例中，所述第三子阵列区130的一侧边缘与所述第一子阵列区110的第二侧边缘在第一方向上对齐，所述第二侧边缘连接第一侧边缘，且所述第三像素电路131中的多个所述第三像素子电路沿所述第一方向排列。所述第一重复单元113与所述第三像素电路131在第二方向上的尺寸之和与所述发光重复单元210在第二方向上的尺寸之间的差值在第四预设范围内。其中，第四预设范围例如可以为0um至10um。通过上述设置方式，可以有效提供发光器件与对应的第一像素子电路之间的对应性，从而避免驱动走线过长，进而提升显示均匀性。
图20为一实施例的像素电路阵列的结构示意图之四，参考图20，在本实施例中，所述像素电路阵列100设有第一子阵列区110、第二子阵列区120、第三子阵列区130和第四子阵列区140。本实施例的第二子阵列区120和第三子阵列区130的设置方式可以参考前述实施例，此处不再进行赘述。所述第四子阵列区140与第三子阵列区130在所述第一方向上相邻，且与所述第二子阵列区120在所述第二方向上相邻。所述第四子阵列区140中设有多个所述第一像素电路111和多个第四像素电路141，且在所述第二方向上任意两个相邻的所述第一像素电路111之间设有一个所述第四像素电路141，所述第四像素电路141包括沿所述第一方向排列的多个所述第二像素子电路，所述第四像素电路141中所述第二像素子电路的数量小于所述第三像素电路131中所述第二像素子电路的数量。所述第四子阵列区140的第三侧边缘与所述第一子阵列区110的第一侧边缘在所述第二方向上对齐，且第四子阵列区140的第四侧边缘与所述第一子阵列区110的第二侧边缘在所述第一方向上对齐，所述第三侧边缘连接所述第四侧边缘。图21为基于图20实施例的像素电路阵列形成的显示模组的结构示意图，参考图21，在本实施例中，通过设置第四子阵列区140，可以相较第三子阵列区130设置更多数量的发光器件，从而增大发光器件阵列200与其他外围电路(例如栅极驱动电路300)在第三方向上的重叠面积。
本申请还提供了一种显示设备，包括：如上述的显示模组。在本实施例中，基于上述显示模组，能够缩窄显示设备的边框，并优化显示设备的显示均匀性，从而提高显示设备的综合显示性能。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。
Claims (17)
1.一种显示模组，其特征在于，包括：
像素电路阵列，包括多个第一像素子电路、多个第二像素子电路和电路走线，各所述第二像素子电路分别位于在第一方向上相邻的两个所述第一像素子电路之间，所述第一方向垂直于所述显示模组的厚度方向；
发光器件阵列，所述发光器件阵列在第一方向上的尺寸大于所述像素电路阵列在第一方向上的尺寸，所述发光器件阵列包括多个发光器件，所述发光器件包括阴极和阳极，多个所述发光器件的阳极分别与多个所述第一像素子电路一一对应地连接；
其中，所述电路走线与多个所述发光器件的阴极连接，所述电路走线在虚拟平面上的投影位于所述第二像素子电路在所述虚拟平面上的投影中，所述虚拟平面垂直于所述显示模组的厚度方向。
2.根据权利要求1所述的显示模组，其特征在于，所述像素电路阵列包括多条所述电路走线，且多条所述电路走线互相平行。
3.根据权利要求2所述的显示模组，其特征在于，多条所述电路走线等距间隔排列。
4.根据权利要求2所述的显示模组，其特征在于，多条所述电路走线均沿第二方向延伸，所述第二方向垂直于所述第一方向、且垂直于所述显示模组的厚度方向。
5.根据权利要求1至4任一项所述的显示模组，其特征在于，所述显示模组包括：
像素定义层，设有互相隔离的多个像素开口；
阳极层，分别设于多个所述像素开口中；
发光材料层，分别设于多个所述像素开口中，且设于所述阳极层的表面；
阴极层，覆盖所述发光材料层和所述像素定义层的表面；
其中，位于同一所述像素开口中的所述阳极层、所述发光材料层和所述阴极层构成一个所述发光器件。
6.根据权利要求5所述的显示模组，其特征在于，所述显示模组还包括：
像素电路层，用于设置所述像素电路阵列，所述像素电路层包括多个子功能层；
平坦化层，设于所述像素电路层和所述像素定义层之间；
栅极线，分别与多个所述第一像素子电路的栅极信号端连接，所述电路走线与所述栅极线设于同一所述子功能层；
多个第一金属化孔，各所述第一金属化孔分别沿所述显示模组的厚度方向贯穿所述像素定义层和所述平坦化层，所述第一金属化孔的一端与所述阴极层连接，所述第一金属化孔的另一端与所述电路走线连接。
7.根据权利要求6所述的显示模组，其特征在于，所述电路走线与所述栅极线平行设置，一条所述电路走线设置在第二方向上相邻的两条所述栅极线之间，且所述电路走线与相邻的一条所述栅极线之间的距离和所述电路走线与相邻的另一条所述栅极线之间的距离相等。
8.根据权利要求5所述的显示模组，其特征在于，所述显示模组还包括：
像素电路层，用于设置所述像素电路阵列，所述像素电路层包括多个子功能层；
平坦化层，设于所述像素电路层和所述像素定义层之间；
初始化信号线，分别与多个所述第一像素子电路的初始化信号端连接，所述电路走线与所述初始化信号线设于同一所述子功能层；
多个第二金属化孔，各所述第二金属化孔分别沿所述显示模组的厚度方向贯穿所述像素定义层和所述平坦化层，所述第二金属化孔的一端与所述阴极层连接，所述第二金属化孔的另一端与所述电路走线连接。
9.根据权利要求8所述的显示模组，其特征在于，所述电路走线与所述初始化信号线平行设置，一条所述电路走线设置在第二方向上相邻的两条所述初始化信号线之间，且所述电路走线与相邻的一条所述初始化信号线之间的距离和所述电路走线与相邻的另一条所述初始化信号线之间的距离相等。
10.根据权利要求5所述的显示模组，其特征在于，所述显示模组还包括：
像素电路层，用于设置所述像素电路阵列，所述像素电路层包括多个子功能层；
平坦化层，设于所述像素电路层和所述像素定义层之间；
数据信号线，分别与多个所述第一像素子电路的数据信号端连接，所述电路走线与所述数据信号线设于同一所述子功能层；
多个第三金属化孔，各所述第三金属化孔分别沿所述显示模组的厚度方向贯穿所述像素定义层和所述平坦化层，所述第三金属化孔的一端与所述阴极层连接，所述第三金属化孔的另一端与位于所述像素电路层中的所述电路走线连接。
11.根据权利要求10所述的显示模组，其特征在于，所述电路走线与所述数据信号线平行设置，一条所述电路走线设置在第一方向上相邻的两条所述数据信号线之间，且所述电路走线与相邻的一条所述数据信号线之间的距离和所述电路走线与相邻的另一条所述数据信号线之间的距离相等。
12.根据权利要求6所述的显示模组，其特征在于，所述平坦化层中设有多条驱动走线，多条所述驱动走线的一端分别与多个所述发光器件的阳极一一对应地连接，多条所述驱动走线的另一端分别与多个所述第一像素子电路一一对应地连接，以使多个所述发光器件的阳极与多个所述第一像素子电路一一对应地电性导通；
其中，相同颜色的各所述发光器件对应的驱动走线的长度差在第一预设范围内。
13.根据权利要求1至4任一项所述的显示模组，其特征在于，所述显示模组设有：
第一子阵列区，所述第一子阵列区中设有多个第一像素电路和多个第二像素电路，所述第一像素电路包括多个所述第一像素子电路，所述第二像素电路包括多个所述第二像素子电路，且在所述第一方向上任意两个相邻的所述第一像素电路之间设有一个所述第二像素电路。
14.根据权利要求13所述的显示模组，其特征在于，所述显示模组还设有：
第二子阵列区，所述第二子阵列区与第一子阵列区在所述第一方向上相邻，所述第二子阵列区中设有多个所述第一像素电路。
15.根据权利要求13所述的显示模组，其特征在于，所述显示模组还设有：
第三子阵列区，所述第三子阵列区中设有多个重复单元和多个第三像素电路，所述重复单元包括在第一方向上相邻的一个所述第一像素电路和一个所述第二像素电路，且在第二方向上任意两个相邻的所述重复单元之间设有一个所述第三像素电路，所述第三像素电路包括沿所述第一方向排列的多个所述第二像素子电路，所述第二方向垂直于所述第一方向、且垂直于所述显示模组的厚度方向；
第四子阵列区，所述第四子阵列区与第三子阵列区在所述第一方向上相邻，所述第四子阵列区中设有多个所述第一像素电路和多个第四像素电路，且在所述第二方向上任意两个相邻的所述第一像素电路之间设有一个所述第四像素电路，所述第四像素电路包括沿所述第一方向排列的多个所述第二像素子电路，所述第四像素电路中所述第二像素子电路的数量小于所述第三像素电路中所述第二像素子电路的数量。
16.根据权利要求15所述的显示模组，其特征在于，所述显示模组还设有：
第三子阵列区，所述第三子阵列区与第一子阵列区在所述第二方向上相邻，所述第三子阵列区中设有多个重复单元和多个第三像素电路，所述重复单元包括在第一方向上相邻的一个所述第一像素电路和一个所述第二像素电路，且在所述第二方向上任意两个相邻的所述重复单元之间设有一个所述第三像素电路，所述第三像素电路包括沿所述第一方向排列的多个所述第二像素子电路；
所述第二方向垂直于所述第一方向、且垂直于所述显示模组的厚度方向。
17.一种显示设备，其特征在于，包括：如权利要求1至16任一项所述的显示模组。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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