CN110599963A - 像素驱动电路、阵列基板、显示装置及像素驱动方法 - Google Patents

像素驱动电路、阵列基板、显示装置及像素驱动方法 Download PDF

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CN110599963A CN201910912626.2A CN201910912626A CN110599963A CN 110599963 A CN110599963 A CN 110599963A CN 201910912626 A CN201910912626 A CN 201910912626A CN 110599963 A CN110599963 A CN 110599963A
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郭钟旭
史大为
张伟
李存智
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Abstract

本申请提供一种像素驱动电路、阵列基板、显示装置及像素驱动方法，涉及显示器件技术领域。该电路包括：第一像素电路和第二像素电路；第一像素电路包括第一初始化模块和第一灰阶控制模块；第二像素电路包括第二初始化模块和第二灰阶控制模块；第一初始化模块的第一端与第n栅极信号线电连接；第一灰阶控制模块的第一端与第n+1栅极信号线电连接；第二初始化模块第一端与第n+1栅极信号线电连接；第二灰阶控制模块的第一端与第n+2栅极信号线电连接；第一灰阶控制模块的第二端和第二灰阶控制模块的第二端均与同一数据信号线电连接。本申请用以解决现有的多路数据选择器占用设计空间或相邻数据信号线之间的数据信号很容易耦合产生的串扰的问题。

Description

像素驱动电路、阵列基板、显示装置及像素驱动方法
技术领域
本申请涉及显示器件技术领域，尤其涉及一种像素驱动电路、阵列基板、显示装置及像素驱动方法。
背景技术
OLED(Organic Light-Emitting Diode，有机发光二极管)显示器件的阵列基板上通常采用多路数据选择器进行数据选择，在数据选择的时候，可以根据需要控制其中任意一路选择输入的一种电路。近几年，随着显示技术不断刷新高分辨率，外围数据线信号数量不断增多，排线设计空间限制，使得多路数据选择器广泛应用于显示器件中。
目前，多路数据选择器设计在有效显示区和用于布置线路的扇形区Fan-out之间，占用了一定的设计空间。而且，现有的采用多路数据选择器设的显示器件的每一列像素均与一个数据信号线连接，使得像素区数据布线数量较多，数据信号线间的距离较近，相邻数据信号线之间的数据信号很容易耦合产生的串扰问题。
发明内容
本申请的目的旨在提供一种像素驱动电路、阵列基板、显示装置及像素驱动方法，用以解决现有的多路数据选择器占用设计空间或相邻数据信号线之间的数据信号很容易耦合产生的串扰的问题。
为了实现上述目的，第一方面，本申请提供一种像素驱动电路，该像素驱动电路包括：用于驱动第一发光元件的第一像素电路和用于驱动第二发光元件的第二像素电路；
第一像素电路包括第一初始化模块和第一灰阶控制模块；
第二像素电路包括第二初始化模块和第二灰阶控制模块；
第一初始化模块的第一端，用于与第n栅极信号线电连接；n为整数，且n≥1；
第一灰阶控制模块的第一端，用于与第n+1栅极信号线电连接；
第二初始化模块第一端，用于与第n+1栅极信号线电连接；
第二灰阶控制模块的第一端，用于与第n+2栅极信号线电连接；
第一灰阶控制模块的第二端和第二灰阶控制模块的第二端电连接，且均用于与同一数据信号线电连接。
可选地，第一初始化模块的第二端和第二初始化模块的第二端电连接，且均用于与同一初始化信号线电连接。
可选地，第一像素电路还包括第一电荷存储模块；
第二像素电路还包括第二电荷存储模块；
第一电荷存储模块的第一端与第一初始化模块的第三端电连接，且第一电荷存储模块的第一端与第一灰阶控制模块的第三端电连接；
第二电荷存储模块的第一端与第二初始化模块的第三端电连接，且第二电荷存储模块的第一端与第二灰阶控制模块的第三端电连接；
第一电荷存储模块的第二端和第二电荷存储模块的第二端与同一第一电压端电连接。
可选地，第一像素电路还包括第一发光开关模块；
第二像素电路还包括第二发光开关模块；
第一发光开关模块第一端、第二端，分别与第一灰阶控制模块的第四端、第五端电连接；
第二发光开关模块的第一端、第二端，分别与第二灰阶控制模块的第四端、第五端电连接；
第一发光开关模块的第三端和第二发光开关模块的第三端均与第一电压端电连接；
第一发光开关模块的第四端、第二发光开关模块的第四端，分别用于与第一发光元件的第一端、第二发光元件的第一端电连接；第一发光元件的第二端、第二发光元件的第二端均与同一第二电压端电连接；
第一发光开关模块的第五端、第二发光开关模块第五端均用于与同一发光信号线电连接。
可选地，该像素驱动电路还包括：第三初始化模块和第四初始化模块；
第三初始化模块的第一端、第二端、第三端，分别用于与第n+1栅极信号线、初始化信号线、第一发光元件的第一端电连接；
第四初始化模块的第一端、第二端、第三端，分别用于与第n+2栅极信号线、初始化信号线、第二发光元件的第一端电连接。
可选地，第一初始化模块包括第一晶体管；
第一晶体管的控制极、第一极、第二极，分别作为第一初始化模块的第一端、第二端和第三端；
第二初始化模块包括第二晶体管；
第二晶体管的控制极、第一极、第二极，分别作为第二初始化模块的第一端、第二端和第三端。
可选地，第一电荷存储模块包括第一电容；
第一电容的第一极、第二极，分别作为第一电荷存储模块的第一端、第二端；
第二电荷存储模块包括第二电容；
第二电容的第一极、第二极，分别作为第二电荷存储模块的第一端、第二端。
可选地，第一灰阶控制模块包括第三晶体管、第四晶体管和第五晶体管；
第二灰阶控制模块包括第六晶体管、第七晶体管和第八晶体管；
第三晶体管的控制极和第五晶体管的控制极共同作为第一灰阶控制模块的第一端；
第三晶体管的第一极和第四晶体管的第二极在第一节点处电连接；第一节点作为第一灰阶控制模块的第四端；
第四晶体管的控制极和第三晶体管的第二极在第二节点处电连接；第二节点作为第一灰阶控制模块的第三端；
第四晶体管的第一极和第五晶体管的第二极在第三节点处电连接；第三节点作为第一灰阶控制模块的第五端；
第五晶体管的第一极和第八晶体管的第一极在第四节点处电连接；第四节点作为第一灰阶控制模块的第二端和第二灰阶控制模块的第二端；
第六晶体管的控制极和第八晶体管的控制极共同作为第二灰阶控制模块的第一端；
第六晶体管的第一极和第七晶体管的第二极在第五节点处电连接；第五节点作为第二灰阶控制模块的第四端；
第七晶体管的控制极和第六晶体管的第二极在第六节点处电连接；第六节点作为第二灰阶控制模块的第三端；
第七晶体管的第一极和第八晶体管的第二极在第七节点处电连接；第七节点作为第二灰阶控制模块的第五端。
可选地，第一发光开关模块包括第九晶体管和第十晶体管；
第二发光开关模块包括第十一晶体管和第十二晶体管；
第九晶体管和第十晶体管的控制极共同作为第一发光开关模块的第五端；
第九晶体管的第一极、第二极，分别作为第一发光开关模块的第三端、第一发光开关模块的第二端；
第十晶体管的第一极、第二极，分别作为第一发光开关模块的第一端、第一发光开关模块的的第四端；第十晶体管的第一极电连接至第一节点；
第十一晶体管和第十二晶体管的控制极共同作为第二发光开关模块的第五端；
第十一晶体管的第一极、第二极，分别作为第二发光开关模块的第三端、第二发光开关模块的第二端；
第十二晶体管的第一极、第二极，分别作为第二发光开关模块的第一端、第二发光开关模块的的第四端；第十二晶体管的第一极电连接至第五节点。
可选地，第三初始化模块包括第十三晶体管；
第四初始化模块包括第十四晶体管；
第十三晶体管的控制极、第一极、第二极，分别作为第三初始化模块的第一端、第二端、第三端；
第十四晶体管的控制极、第一极、第二极，分别作为第四初始化模块的第一端、第二端、第三端。
第二方面，本申请还提供一种阵列基板，该阵列基板包括：多个呈阵列排布的像素结构、以及分别与像素结构连接的数据信号线、初始化信号线和栅极信号线；
相邻的像素结构包括如第一方面的像素驱动电路；
相邻的像素结构所在相邻的两列像素均与同一数据信号线电连接。
第三方面，本申请还提供一种显示装置，包括：第二方面的阵列基板。
第四方面，本申请实施例还提供一种像素驱动方法，应用于第一方面的像素驱动电路，像素驱动方法包括：
第一阶段，第一像素电路的第一初始化模块的第一端接收第n栅极信号线的第一电平时导通，接收初始化信号线的初始化电压，初始化第一电荷存储模块；
第二阶段，第一灰阶控制模块的第一端接收第n+1栅极信号线的第一电平信号，第一灰阶控制模块导通，第一灰阶控制模块的第二端接收第一数据信号，传输至第一电荷存储模块并存储；
第二初始化模块第一端接收第n+1栅极信号线的第一电平信号，第二初始化模块导通，接收初始化信号线的初始化电压，初始化第二电荷存储模块；
第三阶段，第二灰阶控制模块的第一端接收第n+2栅极信号线的第一电平信号，第二灰阶控制模块导通，第二灰阶控制模块的第二端接收第二数据信号，传输至第二电荷存储模块并存储。
可选地，在第二阶段，第三初始化模块的第一端接收第n+1栅极信号线的第一电平信号，第三初始化模块导通，初始化第一发光元件；第三初始化模块的第一端、第二端、第三端，分别用于与第n+1栅极信号线、初始化信号线、第一发光元件的第一端电连接；
在第三阶段，第四初始化模块的第一端接收第n+2栅极信号线的第一电平信号，第四初始化模块导通，初始化第二发光元件；第四初始化模块的第一端、第二端、第三端，分别用于与第n+2栅极信号线、初始化信号线、第二发光元件的第一端电连接。
相比现有技术，本申请的技术方案至少具有以下有益技术效果：
本申请通过将相邻两个像素结构作为一个像素单元，相邻的像素结构的第一像素电路和第二像素电路的像素电路结构对称，将第一像素电路的第一初始化模块的第一端与第n栅极信号线电连接，将第一像素电路的第一灰阶控制模块的第一端与第n+1栅极信号线电连接，将第二像素电路的第二初始化模块第一端与第n+1栅极信号线电连接，将第二像素电路的第二灰阶控制模块的第一端，与第n+2栅极信号线电连接。利用栅极信号线的位移寄存特性，就可以实现第一像素电路和第二像素电路的初始化信号和数据信号分别写入相邻两个像素结构。而且，相邻两个像素结构可以共用同一数据信号线，并可以通过数据信号线输出第一数据信号和第二数据信号来显示不同画面。
本申请的像素驱动电路可以实现相邻两个像素结构的初始化信号和数据信号依次写入，相当于具有多路数据选择器的数据选择功能，省去了多路数据选择器，从而节省了设计空间，进一步提高屏幕的分辨率。空余出来的像素区的设计空间，可适当调整第一电压端的宽度，减小第一电压端的加载，有利于改善电压在导线上产生的电压降的问题。同时，相邻的像素结构共用一根数据信号线，减少了像素区数据布线数量，增大了数据信号线间的距离，利于减小相邻数据信号线间的数据信号的耦合，从而改善数据信号耦合产生的串扰问题。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请现有技术的显示装置的结构示意图。
图2为本申请现有技术的阵列基板的结构示意图。
图3为本申请实施例像素驱动电路的原理示意图。
图4为本申请实施例像素驱动电路的结构示意图。
图5为本申请实施例阵列基板的结构示意图。
图6为本申请实施例像素驱动方法的流程图。
图7为本申请实施例像素驱动电路的控制信号时序示意图。
附图标记：
11-第一初始化模块、21-第一灰阶控制模块、12-第二初始化模块、22-第二灰阶控制模块、31-第一电荷存储模块、32-第二电荷存储模块、41-第一发光开关模块、42-第二发光开关模块、43-第三初始化模块、44-第四初始化模块；
OLED1-第一发光元件、OLED2-第二发光元件、C1-第一电容、C2-第二电容、A-第一节点、B-第二节点、C-第三节点、D-第四节点、E-第五节点、F-第六节点、G-第七节点；
T1-第一晶体管、T2-第二晶体管、T3-第三晶体管、T4-第四晶体管、T5-第五晶体管、T6-第六晶体管、T7-第七晶体管、T8-第八晶体管、T9-第九晶体管、T10-第十晶体管、T11-第十一晶体管、T12-第十二晶体管、T13-第十三晶体管、T14-第十四晶体管；
T1＇、T2＇、T3＇、T5＇、T6＇、T8＇、T13＇、T14＇均为薄膜晶体管(Thin Film Transistor，TFT)；
Vdd表示第一电压端、Vss表示第二电压端、Vinit表示初始化信号线，Data表示数据信号线，EM表示发光信号线、Gate表示栅极信号线，Gate n表示第n栅极信号线、Gate n+1表示第n+1栅极信号线、Gate n+2表示第n+2栅极信号线。
具体实施方式
下面详细描述本申请的实施例，实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本申请的发明人进行研究发现，多路数据选择器是在数据选择的时候，根据需要控制其中任意一路选择输入的一种电路。随着显示技术不断刷新高分辨率，外围数据线信号数量不断增多，排线设计空间限制，使得多路数据选择器广泛应用于显示面板中。参见图1所示，提供了一种现有技术的显示装置的结构，多路数据选择器MUX设计在有效显示区AAArea与扇形区Fan-out之间，占用了一定的设计空间。
本申请的发明人进一步研究，如果可以通过像素驱动电路并配合信号线的时序控制，实现初始化信号和数据信号分别写入相邻两个像素结构，就可以替代多路数据选择器的功能，从而就可以省去多路数据选择器，节省了设计空间。
本申请的发明人再进一步研究发现，由于栅极信号线Gate具有位移寄存功能，如果利用栅极信号线Gate的位移寄存特性，栅极信号线Gate依次发送栅极信号，开启不同的晶体管，通过像素驱动电路和信号线的时序控制，可以实现相邻两个像素结构的初始化信号和数据信号依次写入，相当于具有多路数据选择器的数据选择功能，从而省去了多路数据选择器，节省了设计空间。
参见图2所示，提供了一种现有技术的阵列基板的结构，示出了像素区的像素G、像素R、像素B及信号线的连接关系。每一列像素均与一个数据信号线Data连接，一个栅极信号线Gate和一个初始化信号线Vinit横向直线贯穿写入每行像素，并将第n+1行栅极信号线与第n+2行复位信号线Resent连接。每一列像素均与一个数据信号线Data连接，使得像素区数据布线数量较多，数据信号线Data之间的距离较近，相邻的两个数据信号线Data之间的数据信号很容易耦合产生的串扰问题。
本申请提供的像素驱动电路、阵列基板、显示装置及像素驱动方法，旨在解决现有技术的如上技术问题。
参见图3所示，提供了本申请的等效电路图，将相邻两个像素绑定为一组，分别用第n栅极信号线Gate n与第n+1栅极信号线Gate n+1，对初始化信号线Vinit的初始化信号Vinit实现在不同时刻选择性写入G Pixel与R/B Pixel(也可以先写入R/B Pixel，再写入GPixel)，实现相邻两个像素的电容的初始化。利用第n栅极信号线Gate n与第n+1栅极信号线Gate n+1，同样在不同时刻将初始化信号Vinit选择性写入G Pixel与R/BPixel，实现相邻两个像素的发光元件(即OLED)的初始化。通过改变数据信号线Data输出的数据信号Data，在不同时刻的数据信号Data信号水平，并配合第n栅极信号线Gate n与第n+1栅极信号线Gaten+1的位移选择性，实现数据信号Data选择性写入G Pixel和R/B Pixel。图中，T1＇、T2＇、T3＇、T5＇、T6＇、T8＇、T13＇、T14＇均为薄膜晶体管，其功能和连接关系分别与图4中的第一晶体管T1、第二晶体管T2、第三晶体管T3、第五晶体管T5、第六晶体管T6、第八晶体管T8、第十三晶体管T13、第十四晶体管T14相对应。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
本申请实施例提供一种像素驱动电路，参见图4所示，该像素驱动电路包括：用于驱动第一发光元件OLED1的第一像素电路和用于驱动第二发光元件OLED2的第二像素电路；
第一像素电路包括第一初始化模块11和第一灰阶控制模块21；
第二像素电路包括第二初始化模块12和第二灰阶控制模块22；
第一初始化模块11的第一端，用于与第n栅极信号线Gate n电连接；n为整数，且n≥1；
第一灰阶控制模块21的第一端，用于与第n+1栅极信号线Gate n+1电连接；
第二初始化模块12第一端，用于与第n+1栅极信号线Gate n+1电连接；
第二灰阶控制模块22的第一端，用于与第n+2栅极信号线Gate n+2电连接；
第一灰阶控制模块21的第二端和第二灰阶控制模块22的第二端电连接，且均用于与同一数据信号线Data电连接。
本申请通过将相邻两个像素结构作为一个像素单元，相邻的像素结构的第一像素电路和第二像素电路的像素电路结构对称，利用栅极信号线的位移寄存特性，就可以实现第一像素电路和第二像素电路的初始化信号Vinit和数据信号Data分别写入相邻两个像素结构。而且，相邻两个像素结构可以共用同一数据信号线Data，并可以通过数据信号线Data输出第一数据信号和第二数据信号来显示不同画面。
本申请的像素驱动电路可以实现相邻两个像素结构的初始化信号和数据信号依次写入，相当于具有多路数据选择器的数据选择功能，省去了多路数据选择器，从而节省了设计空间，进一步提高屏幕的分辨率。空余出来的像素区的设计空间，可适当调整第一电压端Vdd的等宽度，减小第一电压端Vdd的加载，有利于改善电压在导线上产生的电压降的问题。同时，相邻的像素结构共用一根数据信号线Data，减少了像素区数据布线数量，增大了数据信号线Data间的距离，利于减小相邻数据信号线Data间的数据信号的耦合，从而改善数据信号耦合产生的串扰问题。本申请在显示像素区不增加新的晶体管、不增加新工艺的情况下，大量减少像素区数据信号线Data的排布数量，也利于改善因数据信号线Data和第一电压端Vdd的连接线细电阻大产生的等显示问题。
可选地，第一初始化模块11的第二端和第二初始化模块12的第二端电连接，且均用于与同一初始化信号线Vinit电连接。
可选地，第一像素电路还包括第一电荷存储模块31；
第二像素电路还包括第二电荷存储模块32；
第一电荷存储模块31的第一端与第一初始化模块11的第三端电连接，且第一电荷存储模块31的第一端与第一灰阶控制模块21的第三端电连接；
第二电荷存储模块32的第一端与第二初始化模块12的第三端电连接，且第二电荷存储模块32的第一端与第二灰阶控制模块22的第三端电连接；
第一电荷存储模块31的第二端和第二电荷存储模块32的第二端与同一第一电压端Vdd电连接。
可选地，第一像素电路还包括第一发光开关模块41；
第二像素电路还包括第二发光开关模块42；
第一发光开关模块41第一端、第二端，分别与第一灰阶控制模块21的第四端、第五端电连接；
第二发光开关模块42的第一端、第二端，分别与第二灰阶控制模块22的第四端、第五端电连接；
第一发光开关模块41的第三端和第二发光开关模块42的第三端均与第一电压端Vdd电连接；
第一发光开关模块41的第四端、第二发光开关模块42的第四端，分别用于与第一发光元件OLED1的第一端、第二发光元件OLED2的第一端电连接；第一发光元件OLED1的第二端、第二发光元件OLED2的第二端均与同一第二电压端Vss电连接；
第一发光开关模块41的第五端、第二发光开关模块42第五端均用于与同一发光信号线EM电连接。
可选地，该像素驱动电路还包括：第三初始化模块43和第四初始化模块44；
第三初始化模块43的第一端、第二端、第三端，分别用于与第n+1栅极信号线Gaten+1、初始化信号线Vinit、第一发光元件OLED1的第一端电连接；
第四初始化模块44的第一端、第二端、第三端，分别用于与第n+2栅极信号线Gaten+2、初始化信号线Vinit、第二发光元件OLED2的第一端电连接。
可选地，第一初始化模块11包括第一晶体管T1；
第一晶体管T1的控制极、第一极、第二极，分别作为第一初始化模块11的第一端、第二端和第三端；
第二初始化模块12包括第二晶体管T2；
第二晶体管T2的控制极、第一极、第二极，分别作为第二初始化模块12的第一端、第二端和第三端。
可选地，第一电荷存储模块31包括第一电容C1；
第一电容C1的第一极、第二极，分别作为第一电荷存储模块31的第一端、第二端；
第二电荷存储模块32包括第二电容C2；
第二电容C2的第一极、第二极，分别作为第二电荷存储模块32的第一端、第二端。
可选地，第一灰阶控制模块21包括第三晶体管T3、第四晶体管T4和第五晶体管T5；
第二灰阶控制模块22包括第六晶体管T6、第七晶体管T7和第八晶体管T8；
第三晶体管T3的控制极和第五晶体管T5的控制极共同作为第一灰阶控制模块21的第一端；
第三晶体管T3的第一极和第四晶体管T4的第二极在第一节点A处电连接；第一节点A作为第一灰阶控制模块21的第四端；
第四晶体管T4的控制极和第三晶体管T3的第二极在第二节点B处电连接；第二节点B作为第一灰阶控制模块21的第三端；
第四晶体管T4的第一极和第五晶体管T5的第二极在第三节点C处电连接；第三节点C作为第一灰阶控制模块21的第五端；
第五晶体管T5的第一极和第八晶体管T8的第一极在第四节点D处电连接；第四节点D作为第一灰阶控制模块21的第二端和第二灰阶控制模块22的第二端；
第六晶体管T6的控制极和第八晶体管T8的控制极共同作为第二灰阶控制模块22的第一端；
第六晶体管T6的第一极和第七晶体管T7的第二极在第五节点E处电连接；第五节点E作为第二灰阶控制模块22的第四端；
第七晶体管T7的控制极和第六晶体管T6的第二极在第六节点F处电连接；第六节点F作为第二灰阶控制模块22的第三端；
第七晶体管T7的第一极和第八晶体管T8的第二极在第七节点G处电连接；第七节点G作为第二灰阶控制模块22的第五端。
可选地，第一发光开关模块41包括第九晶体管T9和第十晶体管T10；
第二发光开关模块42包括第十一晶体管T11和第十二晶体管T12；
第九晶体管T9和第十晶体管T10的控制极共同作为第一发光开关模块41的第五端；
第九晶体管T9的第一极、第二极，分别作为第一发光开关模块41的第三端、第一发光开关模块41的第二端；
第十晶体管T10的第一极、第二极，分别作为第一发光开关模块41的第一端、第一发光开关模块41的的第四端；第十晶体管T10的第一极电连接至第一节点A；
第十一晶体管T11和第十二晶体管T12的控制极共同作为第二发光开关模块42的第五端；
第十一晶体管T11的第一极、第二极，分别作为第二发光开关模块42的第三端、第二发光开关模块42的第二端；
第十二晶体管T12的第一极、第二极，分别作为第二发光开关模块42的第一端、第二发光开关模块42的的第四端；第十二晶体管T12的第一极电连接至第五节点E。
可选地，第三初始化模块43包括第十三晶体管T13；
第四初始化模块44包括第十四晶体管T14；
第十三晶体管T13的控制极、第一极、第二极，分别作为第三初始化模块43的第一端、第二端、第三端；
第十四晶体管T14的控制极、第一极、第二极，分别作为第四初始化模块44的第一端、第二端、第三端。
可选地，各晶体管均为薄膜晶体管，任一晶体管的控制极为薄膜晶体管的栅极；若晶体管的第一极为薄膜晶体管的源极，则晶体管的第二极为薄膜晶体管的漏极；若晶体管的第一极为薄膜晶体管的漏极，则晶体管的第二极为薄膜晶体管的源极。
本领域技术人员可以理解，本实施例的电路连接方式仅作为本申请实施例提供的像素驱动电路的一种示例，当各晶体管均为P型TFT或N型TFT或各晶体管的第一极和第二极分别为TFT的不同的极时，可适应地调整本申请实施例提供的像素驱动电路中各元件的电连接方式，适应地调整后的电连接方式仍然属于本申请实施例的保护范围。
基于相同的发明构思，本申请实施例提供一种阵列基板，包括：多个呈阵列排布的像素结构、以及分别与像素结构连接的数据信号线Data、初始化信号线Vinit和栅极信号线；
相邻的像素结构包括上述像素驱动电路；
相邻的像素结构所在相邻的两列像素均与同一数据信号线Data电连接。
可选地，第一发光元件OLED1和第二发光元件OLED2均为有机发光二极管OLED；第一发光元件OLED1的第一端和第二发光元件OLED2的第一端均为OLED的阳极；第一发光元件OLED1的第一端和第二发光元件OLED2的第二端均为OLED的阴极。
参见图5所示，为了实现相邻列两个亚像素的初始化信号Vinit与数据信号Data，具有选择性输入的功能，需要将Vinit与Data两个信号的控制端，即像素区栅极信号线进行结构排布上的修改，将横向栅极信号按城墙“垛口”状设计，如第二行像素，其栅极信号线通过一个G亚像素后，向上弯折，进入上一行相邻的R亚像素，通过R亚像素后再反折回第二行的G像素，如此规律循环，即可实现相邻列、一个多路数据选择像素上，不同时刻对Vinit与Data信号输入的选择性控制。相对于图2所示的现有技术的阵列基板的数据信号线Data在多路数据选择像素中，每列亚像素与均对应与一个数据信号线连接，本申请的阵列基板每两列亚像素共用一根数据信号线Data，由原来的每列亚像素一根变为每两列亚像素共用一根，大大减少了数据信号线Data的数量。
基于相同的发明构思，本申请实施例还提供一种显示装置，包括：上述阵列基板。
基于相同的发明构思，本申请实施例还提供一种像素驱动方法，参见图6所示，应用于上述像素驱动电路，像素驱动方法包括：
S1、第一阶段，第一像素电路的第一初始化模块11的第一端接收第n栅极信号线Gate n的第一电平时导通，接收初始化信号线Vinit的初始化电压，初始化第一电荷存储模块31；
S2、第二阶段，第一灰阶控制模块21的第一端接收第n+1栅极信号线Gate n+1的第一电平信号，第一灰阶控制模块21导通，第一灰阶控制模块21的第二端接收第一数据信号，传输至第一电荷存储模块31并存储；
第二初始化模块12第一端接收第n+1栅极信号线Gate n+1的第一电平信号，第二初始化模块12导通，接收初始化信号线Vinit的初始化电压，初始化第二电荷存储模块32；
可选地，在第二阶段，第三初始化模块43的第一端接收第n+1栅极信号线Gate n+1的第一电平信号，第三初始化模块43导通，初始化第一发光元件OLED1；第三初始化模块43的第一端、第二端、第三端，分别用于与第n+1栅极信号线Gate n+1、初始化信号线Vinit、第一发光元件OLED1的第一端电连接。
S3、第三阶段，第二灰阶控制模块22的第一端接收第n+2栅极信号线Gate n+2的第一电平信号，第二灰阶控制模块22导通，第二灰阶控制模块22的第二端接收第二数据信号，传输至第二电荷存储模块32并存储。
可选地，在第三阶段，第四初始化模块44的第一端接收第n+2栅极信号线Gate n+2的第一电平信号，第四初始化模块44导通，初始化第二发光元件OLED2；第四初始化模块44的第一端、第二端、第三端，分别用于与第n+2栅极信号线Gate n+2、初始化信号线Vinit、第二发光元件OLED2的第一端电连接。
在上述步骤完成后，本申请实施例还包括第四阶段，第一发光开关模块41的第五端和第二发光开关模块42的第五端接收发光信号线EM的发光信号，第一发光开关模块4和第二发光开关模块42均导通，驱动电路之外的第一发光元件OLED1和第二发光元件OLED2发光；第一数据信号和第二数据信号分别控制第一发光元件OLED1和第二发光元件OLED2的发光强度。
结合图4和图7所示，将同一行相邻两个像素绑定为一组，设计组合电路，由于栅极信号线具有位移寄存功能，即逐行开启的功能，如图7所示，栅极信号线Gate依次发送栅极信号，当栅极信号为低电平时，TFF开启。
第n栅极信号线Gate n与第n+1栅极信号线Gate n+1形成第一组初始化信号Vinit时间上的选择输入，即Gate n控制第一像素电路的第一晶体管T1，实现对第一像素电路的第一电容C1的初始化，第n+1栅极信号线Gate n+1控制第二像素电路的第二晶体管T2，实现对第二像素电路的第二电容C2初始化。
第n+1栅极信号线Gate n+1与第n+2栅极信号线Gate n+2形成第二组初始化信号Vinit时间上的选择输入，即Gate n+1控制第一像素电路的第十三晶体管T13，实现对第一发光元件OLED1的初始化，Gate n+2控制第二像素电路的第十四晶体管T14，实现对第二发光元件OLED2的初始化。
第n+1栅极信号线Gate n+1与第n+2栅极信号线Gate n+2形成了另一组数据信号Data的选择性输入，即Gate n+1开启时，第三晶体管T3、第四晶体管T4和第五晶体管T5导通，控制数据信号Data水平，实现对第一像素电路的信号写入，将第一数据信号写入第一电容C1，从而写入第四晶体管T4的栅极。下一个时刻，Gate n+1关闭，Gate n+2开启，第六晶体管T6、第七晶体管T7和第八晶体管T8导通，此时数据Data变为第二数据信号，可实现对第二像素电路的信号写入，将第二数据信号写入第二电容C2，从而写入第七晶体管T7的栅极。即实现了1根数据信号线分别将第一数据信号和第二数据信号分别写入两列像素。
在两个第一像素电路和第二像素电路的信号写入后，发光信号线EM开启第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12，写入到第四晶体管T4、第四晶体管T7栅极的控制电压分别控制发光强度，其他第一电压端Vdd的第一电压、第二电压端Vss的第二电压等按现有技术参数执行，第一像素电路和第二像素电路对应的两个像素实现发光。
参见图7所示，作为一种时序设计的示例，在每一组多路数据选择像素中，开启第一像素电路的数据信号Data写入时，写入第一数据信号，开启第二像素电路的数据信号Data写入时，写入第二数据信号。由于每一帧内每一行需要两根栅极信号线Gate依次开启，一次做第一电容C1的初始化，另一次做数据信号Data写入与OLED的初始化，为了避免初始信号阶段与写入阶段的串扰，每根栅极信号线Gate单独写入，实际设计中需适当的提高产品的扫描频率。
本申请实施例提供的阵列基板、显示装置及像素驱动方法，与前面所述的各实施例的像素驱动电路具有相同的发明构思及相同的有益效果，该阵列基板、显示装置及像素驱动方法中未详细示出的内容可参照前面所述的各实施例，在此不再赘述。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (14)

1.一种像素驱动电路，其特征在于，包括：用于驱动第一发光元件的第一像素电路和用于驱动第二发光元件的第二像素电路；
所述第一像素电路包括第一初始化模块和第一灰阶控制模块；
所述第二像素电路包括第二初始化模块和第二灰阶控制模块；
所述第一初始化模块的第一端，用于与第n栅极信号线电连接；n为整数，且n≥1；
所述第一灰阶控制模块的第一端，用于与第n+1栅极信号线电连接；
所述第二初始化模块第一端，用于与所述第n+1栅极信号线电连接；
所述第二灰阶控制模块的第一端，用于与第n+2栅极信号线电连接；
所述第一灰阶控制模块的第二端和所述第二灰阶控制模块的第二端电连接，且均用于与同一数据信号线电连接。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一初始化模块的第二端和所述第二初始化模块的第二端电连接，且均用于与同一初始化信号线电连接。
3.根据权利要求2所述的像素驱动电路，其特征在于，所述第一像素电路还包括第一电荷存储模块；
所述第二像素电路还包括第二电荷存储模块；
所述第一电荷存储模块的第一端与所述第一初始化模块的第三端电连接，且所述第一电荷存储模块的第一端与所述第一灰阶控制模块的第三端电连接；
所述第二电荷存储模块的第一端与所述第二初始化模块的第三端电连接，且所述第二电荷存储模块的第一端与所述第二灰阶控制模块的第三端电连接；
所述第一电荷存储模块的第二端和所述第二电荷存储模块的第二端与同一第一电压端电连接。
4.根据权利要求3所述的像素驱动电路，其特征在于，所述第一像素电路还包括第一发光开关模块；
所述第二像素电路还包括第二发光开关模块；
所述第一发光开关模块第一端、第二端，分别与所述第一灰阶控制模块的第四端、第五端电连接；
所述第二发光开关模块的第一端、第二端，分别与所述第二灰阶控制模块的第四端、第五端电连接；
所述第一发光开关模块的第三端和所述第二发光开关模块的第三端均与所述第一电压端电连接；
所述第一发光开关模块的第四端、所述第二发光开关模块的第四端，分别用于与所述第一发光元件的第一端、所述第二发光元件的第一端电连接；所述第一发光元件的第二端、所述第二发光元件的第二端均与同一第二电压端电连接；
所述第一发光开关模块的第五端、所述第二发光开关模块第五端均用于与同一发光信号线电连接。
5.根据权利要求2所述的像素驱动电路，其特征在于，还包括：第三初始化模块和第四初始化模块；
所述第三初始化模块的第一端、第二端、第三端，分别用于与所述第n+1栅极信号线、所述初始化信号线、所述第一发光元件的第一端电连接；
所述第四初始化模块的第一端、第二端、第三端，分别用于与所述第n+2栅极信号线、所述初始化信号线、所述第二发光元件的第一端电连接。
6.根据权利要求3所述的像素驱动电路，其特征在于，所述第一初始化模块包括第一晶体管；
所述第一晶体管的控制极、第一极、第二极，分别作为所述第一初始化模块的第一端、第二端和第三端；
所述第二初始化模块包括第二晶体管；
所述第二晶体管的控制极、第一极、第二极，分别作为所述第二初始化模块的第一端、第二端和第三端。
7.根据权利要求3所述的像素驱动电路，其特征在于，所述第一电荷存储模块包括第一电容；
所述第一电容的第一极、第二极，分别作为所述第一电荷存储模块的第一端、第二端；
所述第二电荷存储模块包括第二电容；
所述第二电容的第一极、第二极，分别作为所述第二电荷存储模块的第一端、第二端。
8.根据权利要求4所述的像素驱动电路，其特征在于，所述第一灰阶控制模块包括第三晶体管、第四晶体管和第五晶体管；
所述第二灰阶控制模块包括第六晶体管、第七晶体管和第八晶体管；
所述第三晶体管的控制极和所述第五晶体管的控制极共同作为所述第一灰阶控制模块的第一端；
所述第三晶体管的第一极和所述第四晶体管的第二极在第一节点处电连接；所述第一节点作为所述第一灰阶控制模块的第四端；
所述第四晶体管的控制极和所述第三晶体管的第二极在第二节点处电连接；所述第二节点作为所述第一灰阶控制模块的第三端；
所述第四晶体管的第一极和所述第五晶体管的第二极在第三节点处电连接；所述第三节点作为所述第一灰阶控制模块的第五端；
所述第五晶体管的第一极和所述第八晶体管的第一极在第四节点处电连接；所述第四节点作为所述第一灰阶控制模块的第二端和所述第二灰阶控制模块的第二端；
所述第六晶体管的控制极和所述第八晶体管的控制极共同作为所述第二灰阶控制模块的第一端；
所述第六晶体管的第一极和所述第七晶体管的第二极在第五节点处电连接；所述第五节点作为所述第二灰阶控制模块的第四端；
所述第七晶体管的控制极和所述第六晶体管的第二极在第六节点处电连接；所述第六节点作为所述第二灰阶控制模块的第三端；
所述第七晶体管的第一极和所述第八晶体管的第二极在第七节点处电连接；所述第七节点作为所述第二灰阶控制模块的第五端。
9.根据权利要求4所述的像素驱动电路，其特征在于，所述第一发光开关模块包括第九晶体管和第十晶体管；
所述第二发光开关模块包括第十一晶体管和第十二晶体管；
所述第九晶体管和第十晶体管的控制极共同作为所述第一发光开关模块的第五端；
所述第九晶体管的第一极、第二极，分别作为所述第一发光开关模块的第三端、所述第一发光开关模块的第二端；
所述第十晶体管的第一极、第二极，分别作为所述第一发光开关模块的第一端、所述第一发光开关模块的的第四端；所述第十晶体管的第一极电连接至所述第一节点；
所述第十一晶体管和第十二晶体管的控制极共同作为所述第二发光开关模块的第五端；
所述第十一晶体管的第一极、第二极，分别作为所述第二发光开关模块的第三端、所述第二发光开关模块的第二端；
所述第十二晶体管的第一极、第二极，分别作为所述第二发光开关模块的第一端、所述第二发光开关模块的的第四端；所述第十二晶体管的第一极电连接至所述第五节点。
10.根据权利要求5所述的像素驱动电路，其特征在于，所述第三初始化模块包括第十三晶体管；
所述第四初始化模块包括第十四晶体管；
所述第十三晶体管的控制极、第一极、第二极，分别作为所述第三初始化模块的第一端、第二端、第三端；
所述第十四晶体管的控制极、第一极、第二极，分别作为所述第四初始化模块的第一端、第二端、第三端。
11.一种阵列基板，其特征在于，包括：多个呈阵列排布的像素结构、以及分别与所述像素结构连接的数据信号线、初始化信号线和栅极信号线；
相邻的所述像素结构包括如权利要求1-10中任一项所述的像素驱动电路；
相邻的所述像素结构所在相邻的两列像素均与同一数据信号线电连接。
12.一种显示装置，其特征在于，包括：如权利要求11所述的阵列基板。
13.一种像素驱动方法，其特征在于，应用于如权利要求3所述的像素驱动电路，所述像素驱动方法包括：
第一阶段，所述第一像素电路的第一初始化模块的第一端接收第n栅极信号线的第一电平时导通，接收初始化信号线的初始化电压，初始化所述第一电荷存储模块；
第二阶段，所述第一灰阶控制模块的第一端接收第n+1栅极信号线的第一电平信号，所述第一灰阶控制模块导通，所述第一灰阶控制模块的第二端接收第一数据信号，传输至所述第一电荷存储模块并存储；
所述第二初始化模块第一端接收第n+1栅极信号线的第一电平信号，所述第二初始化模块导通，接收初始化信号线的初始化电压，初始化所述第二电荷存储模块；
第三阶段，所述第二灰阶控制模块的第一端接收第n+2栅极信号线的第一电平信号，所述第二灰阶控制模块导通，所述第二灰阶控制模块的第二端接收第二数据信号，传输至所述第二电荷存储模块并存储。
14.根据权利要求13所述的像素驱动方法，其特征在于，在第二阶段，所述第三初始化模块的第一端接收第n+1栅极信号线的第一电平信号，所述第三初始化模块导通，初始化所述第一发光元件；所述第三初始化模块的第一端、第二端、第三端，分别用于与所述第n+1栅极信号线、所述初始化信号线、所述第一发光元件的第一端电连接；
在第三阶段，所述第四初始化模块的第一端接收第n+2栅极信号线的第一电平信号，所述第四初始化模块导通，初始化所述第二发光元件；所述第四初始化模块的第一端、第二端、第三端，分别用于与所述第n+2栅极信号线、所述初始化信号线、所述第二发光元件的第一端电连接。
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