JP3725964B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に係り、さらに詳しくは、導電性部材間を電気的に接続するメモリ、ＡＳＩＣ等の半導体装置の構造及び製造方法に関する。
【０００２】
【従来の技術】
半導体装置の絶縁膜上に形成された電極である上部配線を、半導体基板又は絶縁膜下に形成された電極である下部配線に電気的に接続する従来の半導体装置の構造及びその製造方法について説明する。
【０００３】
上部配線を積載する絶縁膜に、この絶縁膜を貫通する接続孔を形成し、この接続孔内に導電性物質を埋め込んで導電性プラグを形成すれば、この導電性プラグを介して、上部配線を下部配線又は半導体基板へ電気的に接続することができる。この様な接続構造は導電性プラグ構造と呼ばれる。
【０００４】
ここで、半導体基板に形成されたトランジスタ等の端子と上部配線とを電気的に接続するための接続孔を「コンタクトホール(contact hole)」と呼び、下部配線と上部配線とを電気的に接続するための接続孔を「スルーホール（through hole）」と呼ぶことにより両者を区別する場合があり、本明細書では両者を総称して接続孔（via hole）と呼ぶ。
【０００５】
図１４の（ａ）〜（ｄ）は、従来の導電性プラグ構造の形成工程を順に示した図である。シリコン基板１上にＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ2からなる第一の絶縁膜２１を形成し、この第一の絶縁膜２１の一部に接続孔３を形成する。
【０００６】
この接続孔３は、導電性物質を埋め込むための埋込空間であり、第一の絶縁膜２１上に開口部３０を有している。この接続孔３は、第一の絶縁膜２１上に塗布したフォトレジスト（不図示）の接続孔３に相当する部分を現像除去し、異方性のＲＩＥ（反応性イオンエッチング）、プラズマエッチング又はウエットエッチングを行って形成される。図１４の（ａ）はこの時の様子を示した図であり、第一の絶縁膜２１を貫通する接続孔３を介して、下層のシリコン基板１が表出している。
【０００７】
この半導体装置の全面に、スパッタ蒸着法又はＣＶＤ法等により、チタンナイトライドＴｉＮ等の高融点金属を蒸着した後、さらにアルミニウム（Ａｌ）等の導電性物質を蒸着する。図１４（ｂ）はこの時の様子を示した図であり、第一の絶縁膜２１上には、高融点金属からなるバリアメタル４が形成され、さらに、バリアメタル４上にアルミニウムからなる導電性膜５が形成されている。また、接続孔３の内壁及びシリコン基板１の表出面にもバリアメタル４が形成され、その後に接続孔３内に埋め込まれたアルミニウムにより導電性プラグ５２が形成されている。
【０００８】
さらに、チタンナイトライド等の高融点金属を蒸着して、導電性膜５上に反射防止膜６を形成し、この反射防止膜６上にフォトレジスト７が塗布される。このフォトレジスト７は、写真製版によりパターニングされ、上部配線を形成すべき所望の領域を残して現像除去される。図１４の（ｃ）はこの様子を示した図である。
【０００９】
次に、チタンナイトライド及びアルミニウムのエッチングを行えば、フォトレジスト７でマスクされていない部分について、反射防止膜６、導電性膜５及びバリアメタル４を除去することができる。この時の様子を図１４の（ｄ）に示す。図中の５１は、導電性膜５の一部をエッチングすることにより第一の絶縁膜２１上に形成された第一の導電性部材としての上部配線であり、接続孔３の開口部３０を完全に覆う形状となっている。このため、バリアメタル４及び第二の導電性部材としての導電性プラグ５２を介して、シリコン基板１と上部配線５１とが電気的に接続される。
【００１０】
ここで、フォトレジスト７のパターニングを行う際に、写真製版用マスク（不図示）が正確に位置決めされず、露光時にシリコン基板１に対し位置ズレを生じてしまう場合がある。この様な場合には、パターニングされたフォトレジスト７が接続孔３の開口部３０を完全には覆っていない状態が生じ得る。図１５の（ａ）は、この時の様子を示した図である。
【００１１】
図１５の（ａ）に示したフォトレジスト７のパターンは、図１４の（ｃ）の場合に比べ、シリコン基板１に対し、右方向に距離Ｌｇだけズレを生じている。この状態でエッチングを行った場合、第一の絶縁膜２１上のバリアメタル４を完全に除去するまでの間に、導電性プラグ５２の一部も同時にエッチングされることになる。即ち、接続孔３内に埋め込まれたアルミニウムのうち、フォトレジスト７で覆われていない部分が、バリアメタル４と同時にエッチングされる。図１５の（ｂ）はこの時の様子を示した図である。
【００１２】
【発明が解決しようとする課題】
この様にして、導電性プラグ５２の一部がエッチングされ、接続孔３内のアルミニウムの体積が小さくなると、導電性プラグ５２の電気抵抗が高くなる。このため、導電性プラグ５２に同一電流を流した場合、パターニングにおいてズレが生じなかった導電性プラグの場合に比べて発熱量が大きくなり、導電性プラグを構成するアルミニウムが変質し、断線の原因となるという問題があった。
【００１３】
また、バリアメタルのエッチング時に上部配線の側壁面が露出しているため、エッチング処理により上部配線の側壁面にダメージを与え、上部配線の電気抵抗が高くなるという問題があった。
【００１４】
また、上部配線の形成されていない導電性プラグの一部には、バリアメタルが形成されていない。このため、導電性プラグを形成するアルミニウムが、隣接する層へ拡散することにより、導電性プラグにおいてエレクトロマイグレーションが発生し易くなるという問題がある。上部配線の側壁面にもバリアメタルが形成されていないため、同様にして、上部配線のエレクトロマイグレーションが発生し易くなるという問題があった。
【００１５】
導電性プラグ５２における電気抵抗の増大を防止するには、大きな接続孔３を形成し、より多くのアルミニウムを充填して電気抵抗を低下させればよい。しかし、高集積化、多層配線化が重要課題であるメモリ回路（ＤＲＡＭ、ＳＲＡＭ）やＡＳＩＣ等においては導電性プラグを大きくすることができない。
【００１６】
本発明は、上記の事情に鑑みてなされたものであり、第一の絶縁膜上のバリアメタルをエッチングする際に、第一の絶縁膜内の埋込空間に埋め込まれた導電性物質が同時にエッチングされるのを防止し、第一の絶縁膜上に形成される第一の導電性部材と、埋込空間内に形成される第二の導電性部材との接続部及びその周辺部における電気抵抗の上昇を抑制することにより半導体装置の信頼性を向上させることを第一の目的とする。
【００１７】
また、本発明は、第一の導電性部材の側壁面及び第一の導電性部材が形成されない第二の導電性部材の上面における導電性部材の拡散を防止し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することにより半導体装置の信頼性を向上させることを第二の目的とする。
【００１８】
さらに、本発明は、バリアメタルのエッチング時に第一の導電性部材の側壁面にダメージを与えることを防止して、第一の導電性部材の電気抵抗が高くなるのを抑制することを第三の目的とする。
【００１９】
【課題を解決するための手段】
本発明による半導体装置は、半導体基板の上方に形成される第一の絶縁膜と、第一の絶縁膜上に高融点金属膜からなるバリアメタルを介して形成される第一の導電性部材と、第一の絶縁膜内の埋込空間に形成され、第一の絶縁膜上の開口部において第一の導電性部材と電気的に接続される、第一の導電性部材と連続して同一の材料で形成された第二の導電性部材と、第一の導電性部材の側壁に形成されるとともに、その底部が第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールとを備えて構成される。
【００２０】
また、本発明による半導体装置は、サイドウォールが、第一の導電性部材の側壁に高融点金属膜を介して形成され、その底部は高融点金属膜を介して、第二の導電性部材上に形成される。
【００２１】
また、本発明による半導体装置は、第一の導電性部材の側壁に形成されるサイドウォールが、バリアメタルと略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属からなる。
【００２２】
また、本発明による半導体装置は、第一の導電性部材上に形成された高融点金属からなる反射防止膜と、この反射防止膜上にさらに形成された第二の絶縁膜とを備え、サイドウォールが、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に形成される。
【００２３】
また、本発明による半導体装置は、サイドウォールが、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に高融点金属膜を介して形成され、その底部は高融点金属膜を介して第二の導電性部材上に形成される。
【００２４】
また、本発明による半導体装置は、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に形成されるサイドウォールが、第一の高融点金属膜と略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属からなる。
【００２５】
また、本発明による半導体装置は、第二の導電性部材が、第一の絶縁膜よりも下層に形成される第三の導電性部材又は半導体基板と、第一の導電性部材とを電気的に接続する導電性プラグとして構成される。
【００２６】
一方、本発明による半導体装置の製造方法は、半導体基板の上方に形成された第一の絶縁膜をエッチングし、第一の絶縁膜上に開口部を有する埋込空間を第一の絶縁膜内に形成する一方、第一の絶縁膜上に、この第一の絶縁膜上に形成されたバリアメタルを形成する第一の工程と、埋込空間に導電性物質を埋め込んで第二の導電性部材を形成するとともに、第一の絶縁膜上及び埋込空間上に上記導電性物質と同一の導電性物質を積載して、第二の導電性部材と連続する第一の導電性膜を形成する第二の工程と、導電性膜の一部をバリアメタルが表出するまでエッチングし、導電性膜からなる第一の導電性部材を形成する第三の工程と、第一の導電性部材の側壁に、第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールを形成する第四の工程と、表出しているバリアメタルをエッチングする第五の工程を備える。
【００２７】
また、本発明による半導体装置の製造方法は、第二の工程において、導電性膜上に反射防止膜を形成し、さらに反射防止膜上に第二の絶縁膜を形成した後に、第二の絶縁層の一部をエッチングし、第三の工程において、第二の絶縁層をマスクとして、反射防止膜の一部を導電性膜の一部とともにエッチングする構成とされる。
【００２８】
また、本発明による半導体装置の製造方法は、第三の工程において、エッチング対象から放出される光の強度又は波長の変化を検出し、この検出結果に基づいてエッチングを停止する構成とされる。
【００２９】
また、本発明による半導体装置の製造方法は、第三の工程において、バリアメタルを表出させた後、この半導体装置の全面に高融点金属膜を形成し、第五の工程において、表出している高融点金属膜を、バリアメタルとともにエッチングする構成とされる。
【００３０】
また、本発明による半導体装置の製造方法は、第一の導電性部材が形成されない埋込空間の開口部について、その端部から第一の導電性部材の端部までの距離を測定し、第四の工程において、この測定値に基づいてサイドウォールの底部の幅を制御する。
【００３１】
また、本発明による半導体装置の製造方法は、第四の工程が、第五の工程におけるエッチャントに対し、バリアメタルと略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属を積載する工程と、積載された高融点金属をエッチングする工程からなる。
【００３２】
【発明の実施の形態】
実施の形態１．
本発明の実施の形態１について図を用いて説明する。なお、従来の半導体装置の構成部分に相当するものには、同一の符号を付して説明を省略する。図１及び２の(ａ)〜（ｅ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。図示した半導体装置は、パターニングされたフォトレジスト７がシリコン基板１に対し位置ズレを生じた場合のものである。
【００３３】
この半導体装置は、図１４に示した従来の半導体装置と同様、第一の絶縁膜２１に設けられた接続孔３にアルミニウムを埋め込んで、第二の導電性部材としての導電性プラグ５２を形成し、第一の絶縁膜２１上に形成された第一の導電性部材としての上部配線５１をシリコン基板１に電気的に接続するものである。
【００３４】
第一の絶縁膜２１は、半導体基板１上に形成されたＳｉＯ2等からなる絶縁膜であり、シリコン基板１と第一の絶縁膜２上に形成される上部配線５１とを絶縁する。接続孔３は、この第一の絶縁膜２１の一部を異方性のＲＩＥ等によりエッチングして形成されるアルミニウムの埋込空間であり、第一の絶縁膜２１の上面に開口部３０を有するとともに、シリコン基板１まで貫通しており、この開口部３０を介してシリコン基板１が表出している。この表出部は、例えば、シリコン基板１に形成されたトランジスタの端子部分となっている。
【００３５】
この半導体装置の全面に、スパッタ蒸着法又はＣＶＤ法等により、第一の絶縁膜２１の上面、接続孔３の内壁面及びシリコン基板１の表出面にチタンナイトライドＴｉＮ等の高融点金属を蒸着させて、バリアメタル４を形成する。このバリアメタル４は、後述する上部配線５１及び導電性プラグ５２を構成する導電性物質が、シリコン基板１又は第一の絶縁膜２１と、相互拡散や化学反応を起こして劣化するのを防止するためのものである。
【００３６】
次に、この半導体装置の全面に、スパッタ蒸着法又はＣＶＤ法等により、導電性物質としてのアルミニウムを積載する。この時、接続孔３内に埋め込まれたアルミニウムが、第二の導電性部材としての導電性プラグ５２を形成するとともに、導電性プラグ５２上及び第一の絶縁膜２１上に積載されたアルミニウムが導電性膜５を形成する。その後、この導電性膜５上に、バリアメタル４と同じ高融点金属、即ち、チタンナイトライドＴｉＮ等からなる反射防止膜６をさらに形成する。
【００３７】
そして、この反射防止膜６上にフォトレジスト７を塗布して、写真製版によりフォトレジスト７のパターニングを行う。このパターニングにより、上部配線５１を形成すべき所望の領域上のフォトレジスト７だけを残して、それ以外のフォトレジスト７は現像除去する。図１の（ａ）はこの時の様子を示した図である。
【００３８】
導電性プラグ５２での電気抵抗を抑制するには、上部配線５１と接続孔３内のアルミニウムとが、十分な接触面積により電気的に接続されていることが必要となる。このため、上部配線５１の形状を決めるフォトレジスト７が、接続孔３の開口部３０を完全に覆っている必要がある。ところが、図１の（ａ）では、フォトレジスト７が接続孔３の開口部３０を完全には覆っていないため、接続孔３の開口部３０上において、フォトレジスト７の一部が現像除去されて反射防止膜６が表出している。
【００３９】
次に、反射防止膜６及び導電性膜５について、異方性のＲＩＥ（反応性イオンエッチング）、プラズマエッチング又はウエットエッチングが行われる。このエッチング中にバリアメタル４が表出するのを検出し、バリアメタル４の直上までエッチングした時点でエッチング処理を停止する。図１の（ｂ）は、この時の様子を示した図である。
【００４０】
ここで、バリアメタル４の直上までエッチングが行われたことを検出する方法について説明する。一般に、エッチング対象が異なれば、化学的又は物理的反応等によりエッチング時に発生する光の強度又は波長が変化する。このため、この変化を監視することにより、エッチング対象、即ち、反応している物質の変化を検出することができる。
【００４１】
図３は、導電性膜５及びバリアメタル４を連続してエッチングした場合に検出される光の強度の変化の一例を示した図であり、横軸にエッチング開始からの経過時間をとり、縦軸に検出光の強度をとっている。アルミニウムからなる導電性膜５のエッチング期間中には最も強い光が検出される一方、高融点金属からなるバリアメタル４のエッチング期間中には、これと比較してより弱い光しか検出されない。そして、バリアメタル４のエッチングが終わると、光の強度はさらに低下する。
【００４２】
従って、エッチング時に発生する光の強度を検出すれば、その変化に基づいて、バリアメタル４の直上までエッチング処理されたことを検知することができる。即ち、図中のｔＡがアルミニウムのエッチング時であり、ｔＢがバリアメタルのエッチング時であると判断することができ、光の強度の変化を検出した図中のｔＤの時点でエッチングを停止すれば、バリアメタル４の直上で、或いは、バリアメタル４のエッチング開始直後にエッチングを停止することができる。光の波長の変化を検出してエッチング処理を停止する場合も同様であり、さらに、波長の変化及び強度の変化に基づいてエッチング処理を停止させることもできる。
【００４３】
次に、エッチング停止後の半導体装置１の全面に、ＳｉＯ2等からなる絶縁膜８０を形成し、この絶縁膜８０をエッチングすれば、上部配線５１の側壁に絶縁膜のサイドウォール８０Ｗを形成することができる。このエッチングは、異方性のＲＩＥ（反応性イオンエッチング）、プラズマエッチング又はウエットエッチングにより行われ、サイドウォール８０Ｗは、上部配線５１で覆われていない接続孔３の開口部３０を完全にマスクする様に形成される。図１の（ｃ）及び図２の（ｄ）はこの時の様子を示した図である。
【００４４】
その後、再びエッチングを行って、バリアメタル４及び反射防止膜６を除去すれば、サイドウォール８０Ｗのマスクにより、接続孔３内のアルミニウム、即ち、導電性プラグ５２が同時にエッチングされることはない。図２の（ｅ）は、この時の様子を示した図である。
【００４５】
サイドウォール８０Ｗの底部の幅Ｌｗは、図１の（ｃ）に示された絶縁膜８０の膜厚Ｌｓによって制御することができる。このため、上部配線５１により覆われていない接続孔３の開口部３０の端部から上部配線５１の端部までの距離に応じて制御すれば、サイドウォール８０Ｗにより接続孔３をマスクすることができる。
【００４６】
即ち、図１の（ｂ）における上部配線５１の位置ズレの量Ｌｇ又は図１の（ａ）におけるフォトレジスト７の位置ズレの量Ｌｇ’を予め測定しておき、この測定値に基づいて、絶縁膜８０の膜厚Ｌｓを制御することにより、上部配線５１で覆われていない接続孔３の開口部３０を少なくとも覆う様にサイドウォール８０Ｗを形成することができる。即ち、サイドウォール８０Ｗの幅を最適化することができる。特に、サイドウォール８０Ｗの底部の幅Ｌｗを測定されたズレ量Ｌｇに一致させれば、サイドウォール８０Ｗを含めた導電性プラグ５２のための面積を最小にすることができるので好適である。
【００４７】
図４の（ａ）、（ｂ）は、この様な工程によって製造された半導体装置を上方から見た様子を示した図である。（ａ）は、上部配線５１の位置が、接続孔３に対し配線方向に距離Ｌｇ１だけ位置ズレを生じた場合の様子を示しており、図１及び２に示した位置ズレの方向と一致するものである。一方、（ｂ）は、上部配線５１の位置が、接続孔３に対し配線方向と直角をなす方向に距離Ｌｇ２だけ位置ズレを生じた場合の様子を示しており、図１及び２における紙面に垂直な方向に位置ズレを生じた場合の様子を示したものである。いずれの場合においても、接続孔３の開口部３０は、上部配線５１及びサイドウォール８０Ｗによって完全にマスクされている。
【００４８】
さらに、異なる２以上の方向、例えば、配線方向及び配線と垂直な方向の両方に位置ズレが生じた場合には、両者の位置ズレの距離Ｌｇ１、Ｌｇ２を測定して、より大きい方の距離に基づいて、サイドウォール８０Ｗの底辺の幅Ｌｗを制御すればよい。
【００４９】
この様なサイドウォール８０Ｗを備えた半導体装置は、露出した導電性プラグ５２をマスクして、バリアメタル４のエッチング時に、導電性プラグ５２が同時にエッチングされるのを防止することができる。このため、導電性プラグ５２の電気抵抗の上昇を抑制することができる。
【００５０】
また、サイドウォール８０Ｗは、上部配線５１の側壁面をマスクしているため、バリアメタル４のエッチング時に、上部配線５１の側壁が荒れたり、サイドエッチされて側壁が後退するのを防止することができる。このため、上部配線５１自身の電気抵抗が上昇することをも防止することができる。
【００５１】
実施の形態２．
本発明の実施の形態２について説明する。図５の（ａ）〜（ｃ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。この半導体装置は、実施の形態１の場合と同様にして、図１の（ｂ）に示した半導体装置を製造した後、スパッタ蒸着又はＣＶＤ等により、全面に高融点金属を積載し、バリアメタル４上、反射防止膜６上及び上部配線５１の側壁面上のそれぞれに高融点金属膜４０を形成する。そして、この高融点金属膜４０の直上に、さらにＳｉＯ2等からなる絶縁膜８１を形成する。図５の（ａ）はこの時の状態を示した図である。
【００５２】
次に、この絶縁膜８１をエッチングすれば、絶縁膜のサイドウォール８１Ｗを形成することができる。このサイドウォール８１Ｗは、高融点金属膜４０を介して上部配線５１の側壁に形成される。図５の（ｂ）はこの時の様子を示した図である。
【００５３】
このサイドウォール８１Ｗの底部の幅は、実施の形態１の場合と同様にして、絶縁膜８１の膜厚により制御することができるため、上部配線５１により覆われていない接続孔３の端部から上部配線５１の端部までの距離を測定し、この測定値に基づいて、絶縁膜８１の膜厚を制御し、接続孔３の開口部３０をマスクする様にサイドウォール８１Ｗが形成される。
【００５４】
そして、最後に高融点金属膜４０、バリアメタル４及び反射防止膜６がエッチングされるが、接続孔３の開口部３０は、上部配線５１及びサイドウォール８１Ｗにより完全にマスクされているため、接続孔３内のアルミニウムが同時にエッチングされることはない。図５の（ｃ）はこの時の様子を示した図である。
【００５５】
この様なサイドウォール８１Ｗを備えた半導体装置は、実施の形態１に示した半導体装置と同様、導電性プラグ５２の電気抵抗が上昇するのを防止することができるとともに、上部配線５１自身の電気抵抗が上昇するのをも防止することができる。
【００５６】
また、導電性の高融点金属膜４０を導電性プラグ５２上に形成しているため、上部配線５１、導電性プラグ５２間の電流の一部は、高融点金属膜４０を介して流すことができるため、導電性プラグ５２の電気抵抗が上昇するのを防止することができる。また、高融点金属膜４０を上部配線５１の側壁にも形成しているため、上部配線５１自身の電気抵抗が上昇するのをも防止することができる。
【００５７】
さらに、高融点金属膜４０を介してサイドウォール８１Ｗを設けたことにより、高融点金属膜４０がバリアメタルとして機能する。即ち、導電性プラグ５２の上面及び上部配線５１の側壁において、アルミニウムが拡散するのを防止できるので、上部配線５１及び導電性プラグ５２におけるエレクトロマイグレーションの発生を抑制することができる。
【００５８】
実施の形態３．
本発明の実施の形態３について説明する。図６の（ａ）〜（ｃ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。この半導体装置は、実施の形態１の場合と同様にして、図１の（ｂ）に示した半導体装置を製造した後、スパッタ蒸着法又はＣＶＤ法等により、全面に高融点金属を積載し、高融点金属膜４２を形成する。
【００５９】
この高融点金属膜４２は、バリアメタル４を形成している高融点金属と略同一のエッチング耐性を有する金属、又は、より高いエッチング耐性を有する金属を用いて形成される。即ち、バリアメタル４と同一の金属を用いることもできるが、異なる金属であっても、バリアメタル４をエッチングする際に使用されるエッチャント、即ち、エッチング液、エッチングガス等のエッチング媒体に対し、略同一のエッチング耐性又はより高いエッチング耐性を有する金属であればよい。
【００６０】
次に、高融点金属膜４２を、バリアメタル４及び反射防止膜６とともにエッチングして、高融点金属膜のサイドウォール４２Ｗを形成する。このエッチングは、異方性のＲＩＥ（反応性イオンエッチング）、プラズマエッチング又はウエットエッチングにより行われる。
【００６１】
高融点金属膜４２のエッチング耐性が、バリアメタル４のエッチング耐性と略同一又はそれ以上であれば、上部配線５１が形成されていない接続孔３の開口部３０は、サイドウォール４２Ｗによりマスクされるため、接続孔３内のアルミニウムがエッチングされることはない。図６の（ｂ）、（ｃ）はこの時の様子を示した図である。
【００６２】
このサイドウォール４２Ｗは、高融点金属膜からなるため導電性を有し、実施の形態２の場合と比べ、上部配線５１、導電性プラグ５２間における導通領域が増大する。従って、導電性プラグ５２及びその周辺部において、電気抵抗が上昇するのをより効果的に防止することができる。また、バリアメタル４のエッチング時に上部配線５１の側壁面をマスクしているため、上部配線５１自身の電気抵抗が上昇するのを防止することができる。
【００６３】
また、バリアメタル４のエッチングは、サイドウォール４２Ｗを形成するための高融点金属膜４２のエッチングと同時に、或いは、これに引き続き行うことができるので、実施の形態２に比べて工程数を減らすことができる。
【００６４】
実施の形態４．
本発明の実施の形態４について説明する。図７及び８の（ａ）〜（ｆ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。図示した半導体装置は、パターニングされたフォトレジスト７がシリコン基板１に対し位置ズレを生じた場合のものである。
【００６５】
図７の（ａ）に示した半導体装置は、実施の形態１の場合と同様にして、第一の絶縁膜２１の接続孔３に導電性プラグ５２を形成するとともに導電性膜５を形成し、さらに反射防止膜６を形成した半導体装置において、フォトレジスト７の塗布及びパターニングを行う前にＳｉＯ2等からなる第二の絶縁膜２２をさらに形成したものである。
【００６６】
フォトレジスト７は、写真製版によりパターニングされ、上部配線５１を形成すべき所望の領域上のフォトレジスト７だけを残して、それ以外のフォトレジスト７は現像除去される。この時、写真製版用マスクの位置にズレが生じて、接続孔３の開口部３０の上方の一部は、フォトレジスト７により完全にはマスクされていない。この状態において、フォトレジスト７によりマスクされていない第二の絶縁膜２２をエッチングにより除去した後、フォトレジスト７を除去する。図７の（ｂ）はこの時の様子を示した図である。
【００６７】
この様にしてパターニングされた第二の絶縁膜２２は、導電性膜５及び反射防止膜６のエッチングマスクとして機能するので、この状態において導電性膜５のエッチングを開始し、反射防止膜６とともに導電性膜５をエッチングして、バリアメタル４の直上でエッチングを停止させる。図７の（ｃ）はこの時の様子を示した図である。
【００６８】
次に、半導体装置１の全面にＳｉＯ2からなる絶縁膜８４を形成した後にエッチングし、上部配線５１の側壁面に絶縁膜のサイドウォール８４Ｗを形成する。このサイドウォール８４Ｗの底部の幅は、測定された位置ズレの距離に基づいて制御され、サイドウォール８４Ｗは上部配線５１により覆われていない接続孔３の開口部３０をマスクしている。図８の（ｄ）及び（ｅ）はこの時の様子を示した図である。
【００６９】
この状態でバリアメタル４のエッチングを行って、絶縁膜２１上に残っている不要なバリアメタル４を除去すれば、サイドウォール８４Ｗのマスクにより、接続孔３内のアルミニウムが同時にエッチングされるのを防止することができる。また、上部配線５１上に形成されている反射防止膜６は、第二の絶縁膜２２によりマスクされており、バリアメタル４と同時にはエッチングされないため、上部配線５１上に残しておくことができる。図８の（ｆ）はこの時の様子を示した図である。
【００７０】
この様にして製造された半導体装置は、実施の形態１の場合と同様のサイドウォールを設けたことによる効果を奏するだけでなく、反射防止膜６上に第二の絶縁膜２２を形成することにより、バリアメタル４のエッチング時に反射防止膜６がエッチングされることがない。このため、上部配線５１上に反射防止膜６を残すことができ、その後に行われるパターニングの精度を向上させることができる。
【００７１】
例えば、第二の絶縁膜２２上にさらに配線を設けて、上部配線５１と第二の絶縁膜２２上の配線とを、第二の絶縁層２２内に形成された導電性プラグにより電気的に接続する場合に、写真製版の精度を向上させることができ、その接続孔の形状及び寸法を精度よく形成することができる。
【００７２】
また、上部配線５１上に高融点金属からなる反射防止膜６を設けたことにより、上部配線５１の上面からアルミニウムが拡散するのを防止することができ、さらに、上部配線５１におけるエレクトロマイグレーションの発生を抑制することができる。
【００７３】
実施の形態５．
本発明の実施の形態５について説明する。図９の（ａ）〜（ｃ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。図９の（ａ）に示した半導体装置は、実施の形態４の場合と同様にして、図７の（ｃ）に示した半導体装置を製造した後、スパッタ蒸着法又はＣＶＤ法等により全面に高融点金属を積載して、高融点金属膜４３を形成したものである。
【００７４】
この高融点金属膜４３上に、さらに絶縁膜を形成し（不図示）、この絶縁膜をエッチングすることにより、上部配線５１の側壁面に高融点金属膜４３を介してサイドウォール８５Ｗを形成することができる。また、この時、サイドウォール８５Ｗの底面は、接続孔３の開口部３０上にあり、高融点金属膜４３を介して形成されている。このサイドウォール８５Ｗの底部の幅は、計測された位置ズレ量によって制御されて、サイドウォール８５Ｗは上部配線５１が形成されていない導電性プラグ５２をマスクしている。図９の（ｂ）はこの時の様子を示した図である。
【００７５】
この状態において、高融点金属膜４３及びバリアメタル４のエッチングを行って、第一の絶縁膜２１上に残っている不要なバリアメタル４を除去すれば、サイドウォール８５Ｗ及びその直下にある高融点金属膜４３がエッチングマスクとして機能し、接続孔３内のアルミニウムが同時にエッチングされるのを防止することができる。図９の（ｃ）はこの時の様子を示した図である。
【００７６】
この様にして製造された半導体装置は、導電性を有する高融点金属膜４３を導電性プラグ５２上及び上部配線５１の側壁面に形成するため、導通領域が増大して導電性プラグ５２及び上部配線５１の電気抵抗が上昇するのを防止することができる。また、この高融点金属膜４３が、アルミニウムの拡散を防止するため、導電性プラグ５２及び上部配線５１におけるエレクトロマイグレーションの発生を抑制することができる。
【００７７】
実施の形態６．
本発明の実施の形態６について説明する。図１０の（ａ）〜（ｃ）は、本実施の形態による半導体装置の製造工程の一例を順に示した図である。図１０の（ａ）に示した半導体装置は、実施の形態４の場合と同様にして、図７の（ｃ）に示した半導体装置を製造した後、スパッタ蒸着法又はＣＶＤ法等により高融点金属を積載して、高融点金属膜４４を形成したものである。この高融点金属膜４４は、実施の形態３における高融点金属膜４２と同様、バリアメタル４を形成している高融点金属と同一の金属又はよりエッチング耐性の強い金属を用いて形成される。図１０の（ａ）はこの時の様子を示した図である。
【００７８】
この高融点絶縁膜４４をエッチングすることにより、上部配線５１の側壁面にサイドウォール４４Ｗを形成することができる。このサイドウォール４４Ｗの底部の幅は、計測された位置ズレの距離によって制御されて、サイドウォール４４Ｗは上部配線５１が形成されていない接続孔３の開口部３０をマスクしている。図１０の（ｂ）はこの時の様子を示した図である。
【００７９】
次に、バリアメタル４のエッチングを行えば、第一の絶縁膜２１上に残っている不要なバリアメタル４を除去することができる。図１０の（ｃ）はこの時の様子を示した図である。この時、サイドウォール４４Ｗがエッチングマスクとして機能することにより、接続孔３内のアルミニウムが同時にエッチングされるのを防止することができる。
【００８０】
ここで、バリアメタル４のエッチングは、サイドウォール４４Ｗを形成するための高融点金属膜４４のエッチングと同時に、或いは、これに引き続き行うことができるので、実施の形態５に比べて工程数を減らすことができる。
【００８１】
さらに、このサイドウォール４４Ｗは高融点金属からなり、導電性を有しているため、実施の形態５の場合と比べ、導通領域がさらに増大する。従って、導電性プラグ５２の電気抵抗が上昇するのをより効果的に防止することができる。また、上部配線５１自身の電気抵抗が上昇するのをより効果的に防止することができる。
【００８２】
実施の形態７．
本発明の実施の形態７について説明する。実施の形態１乃至６においては、シリコン基板１と上部配線５１とを接続する導電性プラグ構造について説明したが、本実施の形態では、多層配線構造を有する半導体装置の層間絶縁膜内に形成される導電性プラグの構造について説明する。
【００８３】
図１１は、本実施の形態による半導体装置の要部の一構成例を示した図であり、図示した半導体装置は、パターニングされた上部配線５１がシリコン基板（不図示）に対し位置ズレを生じている場合のものである。
【００８４】
図中の５３は、シリコン基板（不図示）上に直接又は他の層を介して形成されたアルミニウム、ポリシリコン等からなる第三の導電性部材としての下部配線であり、必要に応じてパターニングされている。この下部配線５３上には第一の絶縁膜２１が形成され、さらに第一の絶縁膜２１上にバリアメタル４を介して上部配線５１が形成されている。
【００８５】
即ち、第一の絶縁膜２１は層間絶縁膜であり、この層間絶縁膜２１内に形成された導電性プラグ５２が、上部配線５１と下部配線５３とを電気的に接続している。そして、上部配線５１の側壁面には、実施の形態１の場合と同様の絶縁膜のサイドウォール８０Ｗが形成されている。
【００８６】
このサイドウォール８０Ｗは、下部配線５３上に層間絶縁膜２１を形成した半導体装置を用いた場合でも、図１及び２に示した製造工程と同様の工程により製造することができ、バリアメタル４のエッチング時に上部配線５１が形成されない接続孔３の開口部３０をマスクして、導電性プラグ５２が同時にエッチングされるのを防止することができる。
【００８７】
図１２の（ａ）、（ｂ）は、この様な工程により製造された本実施の形態による半導体装置を上方から見た様子の一例を示した図である。（ａ）に示した半導体装置は、上部配線５１と下部配線５３が平行であり、ともにその先端部において、導電性プラグ５２により電気的に接続されるものである。ここでは、上部配線５１の位置が、接続孔３に対し配線方向に位置ズレを生じた場合の様子を示しており、図１１に示した半導体装置の場合と一致している。
【００８８】
また、（ｂ）に示した半導体装置は、上部配線５１と下部配線５３が直角に交叉し、上部配線５１の先端部が下部配線５３の先端でない部分に導電性プラグ５２を介して電気的に接続される半導体装置である。ここでは、上部配線５１の位置が、接続孔３に対し配線と直角をなす方向に位置ズレを生じた場合の様子を示している。
【００８９】
さらに、図１３は、本実施の形態による半導体装置を上方から見た様子の他の例を示した図である。上部配線５１と下部配線５３が直角に交叉し、ともに先端でない部分において交叉し、その交叉点に形成された導電性プラグ５２により電気的に接続されるものであり、上部配線５１の位置が、接続孔３に対し配線と直角をなす方向に位置ズレを生じたために、サイドウォール８０Ｗが形成されている。
【００９０】
なお、実施の形態２乃至６の場合についても、本実施の形態の場合と同様にして、多層配線された半導体装置における層間絶縁膜内に形成される導電性プラグに適用することができる。
【００９１】
一方、本発明は、導電性プラグ構造に限定されるものではなく、異なる層に形成された２つの導電性部材間を電気的に接続する構造に適用することができ、接続孔３は導電性物質の埋込空間であれば貫通孔でなくてもよい。
【００９２】
また、本実施の形態１乃至６においては、上部配線５１及び接続孔３内に埋め込まれるの導電性物質としてアルミニウムを用いた場合について説明したが、タングステンＷ、銅Ｃｕ、ニッケルＮｉ等の導体や、これらの化合物（アルミ化合物を含む）を用いることもできる。また、シリコンＳｉ、多結晶シリコン、ゲルマニウムＧｅ等の半導体や、タングステンシリサイドＷＳｉ、コバルトシリサイドＣｏＳｉ等の半導体と金属元素との化合物や、化合物半導体等を用いることもでき、同様の効果を得ることができる。
【００９３】
また、本実施の形態１乃至６においては、接続孔３内の埋込物質と上部配線５１が同一物質である場合について説明したが、これらはともに導電性を有する物質であれば、同一物質からなるものでなくてもよい。また、ともに均一に形成されているものでなくてもよい。例えば、スパッタ蒸着法又はＣＶＤ法等により、アルミニウムを積載する際に、一定期間だけアルミ化合物を積載させたものであってもよい。
【００９４】
なお、この導電性プラグ５２を上部配線５１と同一物質により構成すれば、同時に形成することができる。このため、上部配線５１とは異なる材質により構成される場合に比べ、工程数を削減することができる。
【００９５】
【発明の効果】
本発明による半導体装置は、サイドウォールが、第一の導電性部材が形成されていない埋込空間の開口部をマスクする。このため、バリアメタルをエッチングする際に、第二の導電性部材が同時にエッチングされることがなく、第二の導電性部材の電気抵抗が上昇するのを防止することができる。
また、サイドウォールが、第一の導電性部材の側壁をマスクするため、バリアメタルをエッチングする際に、第一の導電性部材の側壁にダメージを与えることがなく、第一の導電性部材の電気抵抗が上昇するのを防止することができる。
【００９６】
また、本発明による半導体装置は、サイドウォールが、第一の導電性部材の側壁に高融点金属膜を介して形成され、その底部が高融点金属を介して第二の導電性部材上に形成される。
この高融点金属膜が導電性を有するため、第一の導電性部材及び第二の導電性部材の電気抵抗を低下させることができる。また、この高融点金属がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【００９７】
また、本発明による半導体装置は、第一の導電性部材の側壁に形成されるサイドウォールが、第一の高融点金属膜と略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属により構成される。
従って、サイドウォールを高融点金属により形成しても、バリアメタルのエッチング時に第二の導電性部材をマスクすることができる。しかも、サイドウォール自体が導電性を有する高融点金属で構成できることにより、第一の導電性部材及び第二の導電性部材の電気抵抗をより効果的に低下させることができる。さらに、高融点金属膜がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【００９８】
また、本発明による半導体装置は、第一の導電性部材上に形成された反射防止膜と、この反射防止膜上にさらに形成された第二の絶縁膜とを備えている。
第一の導電性部材上に反射防止膜を設けることにより、その後にパターニングを行う際に、その精度を向上させることができる。また、反射防止膜が高融点金属からなるため、第一の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【００９９】
また、本発明による半導体装置は、サイドウォールが、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に高融点金属膜を介して形成され、その底部が高融点金属を介して第二の導電性部材上に形成される。
この高融点金属膜が導電性を有するため、第一の導電性部材及び第二の導電性部材の電気抵抗を低下させることができる。また、この高融点金属がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【０１００】
また、本発明による半導体装置は、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に形成されるサイドウォールが、第一の高融点金属膜と略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属により構成される。
従って、サイドウォールを高融点金属により形成しても、バリアメタルのエッチング時に第二の導電性部材をマスクすることができる。しかも、サイドウォール自体が導電性を有する高融点金属で構成できることにより、第一の導電性部材及び第二の導電性部材の電気抵抗をより効果的に低下させることができる。さらに、高融点金属膜がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【０１０１】
また、本発明による半導体装置は、第二の導電性部材が、第一の絶縁膜よりも下層に形成された第三の導電性部材又は半導体基板と、第一の導電性部材とを電気的に接続する導電性プラグとして構成される。
従って、導電性プラグ及び第一の導電性部材において電気抵抗が上昇するのを防止しつつ、第一の導電性部材を第三の導電性部材又は半導体基板に電気的に接続することができる。
【０１０２】
一方、本発明による半導体装置の製造方法は、導電性膜の一部をバリアメタルが表出するまでエッチングし、第一の導電性部材の側壁に、第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールを形成した後に、表出したバリアメタルをエッチングする。
このため、バリアメタルをエッチングする際に、第二の導電性部材が同時にエッチングされることがなく、第二の導電性部材の電気抵抗が上昇するのを防止することができる。
また、サイドウォールが、第一の導電性部材の側壁をマスクするため、バリアメタルをエッチングする際、第一の導電性部材の側壁にダメージを与えることがなく、第一の導電性部材の電気抵抗が上昇するのを防止することができる。
【０１０３】
また、本発明による半導体装置の製造方法は、導電性膜上に反射防止膜を形成し、その一部をエッチングした第二の絶縁膜をマスクとして、反射防止膜の一部を導電性膜の一部とともにエッチングする。
このため、第一の導電性部材上に反射防止膜を設けることができ、その後にパターニングを行う際に、その精度を向上させることができる。また、第一の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【０１０４】
また、本発明による半導体装置の製造方法は、導電性膜のエッチング時において、エッチング対象から放出される光の強度又は波長の変化を検出し、この検出結果に基づいてエッチングを停止する。このため、導電性膜のエッチング時に第二の導電性部材をエッチングすることないので、第二の導電性部材の電気抵抗が上昇するのを防止することができる。
【０１０５】
また、本発明による半導体装置の製造方法は、バリアメタルを表出させた後、さらに高融点金属膜を形成する。そして、サイドウォールを形成した後に、表出している高融点金属膜をバリアメタルとともにエッチングする。
このため、サイドウォールを高融点金属膜を介して第一の導電性部材の側壁に形成することができ、また、サイドウォールの底部を高融点金属膜を介して第二の導電性部材上に形成することができる。高融点金属膜は導電性を有するため、第一の導電性部材及び第二の導電性部材の電気抵抗を低下させることができ、またエレクトロマイグレーションの発生を防止することができる。
【０１０６】
また、本発明による半導体装置の製造方法は、第一の導電性部材が形成されない埋込空間の開口部について、その端部から第一の導電性部材の端部までの距離を測定し、この測定値に基づいてサイドウォールの底部の幅を制御する。
従って、第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールを形成することができ、第二の導電性部材の電気的抵抗が上昇するのを防止することができる。
【０１０７】
また、本発明による半導体装置の製造方法は、第五の工程におけるエッチャントに対し、バリアメタルと略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属膜を形成し、これをエッチングしてサイドウォールを形成する。
このため、第一の高融点金属膜のエッチングする際、サイドウォールが同時にエッチングされて、接続孔内の第二の導電性部材が同時にエッチングされるのを防止することができ、サイドウォールとして高融点金属を用いることができる。従って、第一の導電性部材及び第二の導電性部材の電気的抵抗をより効果的に低下させることができる。また、高融点金属膜がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【図面の簡単な説明】
【図１】 実施の形態１による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図２】 図１に続いて、実施の形態１による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図３】 アルミニウム膜及び高融点金属膜を連続してエッチングした場合に検出される光の強度の変化の一例を示した図である。
【図４】 実施の形態１による半導体装置を上方から見た様子を示した図である。
【図５】 実施の形態２による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図６】 実施の形態３による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図７】 実施の形態４による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図８】 図７に続いて、実施の形態４による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図９】 実施の形態５による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図１０】 実施の形態６による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図１１】 実施の形態７による半導体装置の要部の一構成例を示した図である。
【図１２】 実施の形態７による半導体装置を上方から見た様子の一例を示した図である。
【図１３】 実施の形態７による半導体装置を上方から見た様子の他の例を示した図である。
【図１４】 従来の導電性プラグ構造の形成工程について、その要部を順に示した図である。
【図１５】 写真製版用マスクに位置ズレが生した場合における導電性プラグ構造の形成工程について、その要部を順に示した図である。
【符号の説明】
１ 半導体基板（シリコン基板）
２１ 第一の絶縁膜
２２ 第二の絶縁膜
３ 埋込空間（接続孔）
４ バリアメタル
５ 導電性膜
５１ 第一の導電性部材（上部配線）
５２ 第二の導電性部材（導電性プラグ）
５３ 第三の導電性部材（下部配線）
４０、４２、４３、４４ 高融点金属膜
６ 反射防止膜
７ フォトレジスト
８０、８１、８４ 絶縁膜
８０Ｗ、８１Ｗ、８４Ｗ、８５Ｗ、４２Ｗ、４４Ｗ サイドウォール
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に係り、さらに詳しくは、導電性部材間を電気的に接続するメモリ、ＡＳＩＣ等の半導体装置の構造及び製造方法に関する。
【０００２】
【従来の技術】
半導体装置の絶縁膜上に形成された電極である上部配線を、半導体基板又は絶縁膜下に形成された電極である下部配線に電気的に接続する従来の半導体装置の構造及びその製造方法について説明する。
【０００３】
上部配線を積載する絶縁膜に、この絶縁膜を貫通する接続孔を形成し、この接続孔内に導電性物質を埋め込んで導電性プラグを形成すれば、この導電性プラグを介して、上部配線を下部配線又は半導体基板へ電気的に接続することができる。この様な接続構造は導電性プラグ構造と呼ばれる。
【０００４】
ここで、半導体基板に形成されたトランジスタ等の端子と上部配線とを電気的に接続するための接続孔を「コンタクトホール(contact hole)」と呼び、下部配線と上部配線とを電気的に接続するための接続孔を「スルーホール（through hole）」と呼ぶことにより両者を区別する場合があり、本明細書では両者を総称して接続孔（via hole）と呼ぶ。
【０００５】
図１４の（ａ）〜（ｄ）は、従来の導電性プラグ構造の形成工程を順に示した図である。シリコン基板１上にＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ2からなる第一の絶縁膜２１を形成し、この第一の絶縁膜２１の一部に接続孔３を形成する。
【０００６】
この接続孔３は、導電性物質を埋め込むための埋込空間であり、第一の絶縁膜２１上に開口部３０を有している。この接続孔３は、第一の絶縁膜２１上に塗布したフォトレジスト（不図示）の接続孔３に相当する部分を現像除去し、異方性のＲＩＥ（反応性イオンエッチング）、プラズマエッチング又はウエットエッチングを行って形成される。図１４の（ａ）はこの時の様子を示した図であり、第一の絶縁膜２１を貫通する接続孔３を介して、下層のシリコン基板１が表出している。
【０００７】
この半導体装置の全面に、スパッタ蒸着法又はＣＶＤ法等により、チタンナイトライドＴｉＮ等の高融点金属を蒸着した後、さらにアルミニウム（Ａｌ）等の導電性物質を蒸着する。図１４（ｂ）はこの時の様子を示した図であり、第一の絶縁膜２１上には、高融点金属からなるバリアメタル４が形成され、さらに、バリアメタル４上にアルミニウムからなる導電性膜５が形成されている。また、接続孔３の内壁及びシリコン基板１の表出面にもバリアメタル４が形成され、その後に接続孔３内に埋め込まれたアルミニウムにより導電性プラグ５２が形成されている。
【０００８】
さらに、チタンナイトライド等の高融点金属を蒸着して、導電性膜５上に反射防止膜６を形成し、この反射防止膜６上にフォトレジスト７が塗布される。このフォトレジスト７は、写真製版によりパターニングされ、上部配線を形成すべき所望の領域を残して現像除去される。図１４の（ｃ）はこの様子を示した図である。
【０００９】
次に、チタンナイトライド及びアルミニウムのエッチングを行えば、フォトレジスト７でマスクされていない部分について、反射防止膜６、導電性膜５及びバリアメタル４を除去することができる。この時の様子を図１４の（ｄ）に示す。図中の５１は、導電性膜５の一部をエッチングすることにより第一の絶縁膜２１上に形成された第一の導電性部材としての上部配線であり、接続孔３の開口部３０を完全に覆う形状となっている。このため、バリアメタル４及び第二の導電性部材としての導電性プラグ５２を介して、シリコン基板１と上部配線５１とが電気的に接続される。
【００１０】
ここで、フォトレジスト７のパターニングを行う際に、写真製版用マスク（不図示）が正確に位置決めされず、露光時にシリコン基板１に対し位置ズレを生じてしまう場合がある。この様な場合には、パターニングされたフォトレジスト７が接続孔３の開口部３０を完全には覆っていない状態が生じ得る。図１５の（ａ）は、この時の様子を示した図である。
【００１１】
図１５の（ａ）に示したフォトレジスト７のパターンは、図１４の（ｃ）の場合に比べ、シリコン基板１に対し、右方向に距離Ｌｇだけズレを生じている。この状態でエッチングを行った場合、第一の絶縁膜２１上のバリアメタル４を完全に除去するまでの間に、導電性プラグ５２の一部も同時にエッチングされることになる。即ち、接続孔３内に埋め込まれたアルミニウムのうち、フォトレジスト７で覆われていない部分が、バリアメタル４と同時にエッチングされる。図１５の（ｂ）はこの時の様子を示した図である。
【００１２】
【発明が解決しようとする課題】
この様にして、導電性プラグ５２の一部がエッチングされ、接続孔３内のアルミニウムの体積が小さくなると、導電性プラグ５２の電気抵抗が高くなる。このため、導電性プラグ５２に同一電流を流した場合、パターニングにおいてズレが生じなかった導電性プラグの場合に比べて発熱量が大きくなり、導電性プラグを構成するアルミニウムが変質し、断線の原因となるという問題があった。
【００１３】
また、バリアメタルのエッチング時に上部配線の側壁面が露出しているため、エッチング処理により上部配線の側壁面にダメージを与え、上部配線の電気抵抗が高くなるという問題があった。
【００１４】
また、上部配線の形成されていない導電性プラグの一部には、バリアメタルが形成されていない。このため、導電性プラグを形成するアルミニウムが、隣接する層へ拡散することにより、導電性プラグにおいてエレクトロマイグレーションが発生し易くなるという問題がある。上部配線の側壁面にもバリアメタルが形成されていないため、同様にして、上部配線のエレクトロマイグレーションが発生し易くなるという問題があった。
【００１５】
導電性プラグ５２における電気抵抗の増大を防止するには、大きな接続孔３を形成し、より多くのアルミニウムを充填して電気抵抗を低下させればよい。しかし、高集積化、多層配線化が重要課題であるメモリ回路（ＤＲＡＭ、ＳＲＡＭ）やＡＳＩＣ等においては導電性プラグを大きくすることができない。
【００１６】
本発明は、上記の事情に鑑みてなされたものであり、第一の絶縁膜上のバリアメタルをエッチングする際に、第一の絶縁膜内の埋込空間に埋め込まれた導電性物質が同時にエッチングされるのを防止し、第一の絶縁膜上に形成される第一の導電性部材と、埋込空間内に形成される第二の導電性部材との接続部及びその周辺部における電気抵抗の上昇を抑制することにより半導体装置の信頼性を向上させることを第一の目的とする。
【００１７】
また、本発明は、第一の導電性部材の側壁面及び第一の導電性部材が形成されない第二の導電性部材の上面における導電性部材の拡散を防止し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することにより半導体装置の信頼性を向上させることを第二の目的とする。
【００１８】
さらに、本発明は、バリアメタルのエッチング時に第一の導電性部材の側壁面にダメージを与えることを防止して、第一の導電性部材の電気抵抗が高くなるのを抑制することを第三の目的とする。
【００１９】
【課題を解決するための手段】
本発明による半導体装置は、半導体基板の上方に形成される第一の絶縁膜と、第一の絶縁膜上に高融点金属膜からなるバリアメタルを介して形成される第一の導電性部材と、第一の絶縁膜内の埋込空間に形成され、第一の絶縁膜上の開口部において第一の導電性部材と電気的に接続される、第一の導電性部材と連続して同一の材料で形成された第二の導電性部材と、第一の導電性部材の側壁に形成されるとともに、その底部が第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールとを備えて構成される。
【００２０】
また、本発明による半導体装置は、サイドウォールが、第一の導電性部材の側壁に高融点金属膜を介して形成され、その底部は高融点金属膜を介して、第二の導電性部材上に形成される。
【００２１】
また、本発明による半導体装置は、第一の導電性部材の側壁に形成されるサイドウォールが、バリアメタルと略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属からなる。
【００２２】
また、本発明による半導体装置は、第一の導電性部材上に形成された高融点金属からなる反射防止膜と、この反射防止膜上にさらに形成された第二の絶縁膜とを備え、サイドウォールが、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に形成される。
【００２３】
また、本発明による半導体装置は、サイドウォールが、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に高融点金属膜を介して形成され、その底部は高融点金属膜を介して第二の導電性部材上に形成される。
【００２４】
また、本発明による半導体装置は、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に形成されるサイドウォールが、第一の高融点金属膜と略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属からなる。
【００２５】
また、本発明による半導体装置は、第二の導電性部材が、第一の絶縁膜よりも下層に形成される第三の導電性部材又は半導体基板と、第一の導電性部材とを電気的に接続する導電性プラグとして構成される。
【００２６】
一方、本発明による半導体装置の製造方法は、半導体基板の上方に形成された第一の絶縁膜をエッチングし、第一の絶縁膜上に開口部を有する埋込空間を第一の絶縁膜内に形成する一方、第一の絶縁膜上に、この第一の絶縁膜上に形成されたバリアメタルを形成する第一の工程と、埋込空間に導電性物質を埋め込んで第二の導電性部材を形成するとともに、第一の絶縁膜上及び埋込空間上に上記導電性物質と同一の導電性物質を積載して、第二の導電性部材と連続する第一の導電性膜を形成する第二の工程と、導電性膜の一部をバリアメタルが表出するまでエッチングし、導電性膜からなる第一の導電性部材を形成する第三の工程と、第一の導電性部材の側壁に、第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールを形成する第四の工程と、表出しているバリアメタルをエッチングする第五の工程を備える。
【００２７】
また、本発明による半導体装置の製造方法は、第二の工程において、導電性膜上に反射防止膜を形成し、さらに反射防止膜上に第二の絶縁膜を形成した後に、第二の絶縁層の一部をエッチングし、第三の工程において、第二の絶縁層をマスクとして、反射防止膜の一部を導電性膜の一部とともにエッチングする構成とされる。
【００２８】
また、本発明による半導体装置の製造方法は、第三の工程において、エッチング対象から放出される光の強度又は波長の変化を検出し、この検出結果に基づいてエッチングを停止する構成とされる。
【００２９】
また、本発明による半導体装置の製造方法は、第三の工程において、バリアメタルを表出させた後、この半導体装置の全面に高融点金属膜を形成し、第五の工程において、表出している高融点金属膜を、バリアメタルとともにエッチングする構成とされる。
【００３０】
また、本発明による半導体装置の製造方法は、第一の導電性部材が形成されない埋込空間の開口部について、その端部から第一の導電性部材の端部までの距離を測定し、第四の工程において、この測定値に基づいてサイドウォールの底部の幅を制御する。
【００３１】
また、本発明による半導体装置の製造方法は、第四の工程が、第五の工程におけるエッチャントに対し、バリアメタルと略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属を積載する工程と、積載された高融点金属をエッチングする工程からなる。
【００３２】
【発明の実施の形態】
実施の形態１．
本発明の実施の形態１について図を用いて説明する。なお、従来の半導体装置の構成部分に相当するものには、同一の符号を付して説明を省略する。図１及び２の(ａ)〜（ｅ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。図示した半導体装置は、パターニングされたフォトレジスト７がシリコン基板１に対し位置ズレを生じた場合のものである。
【００３３】
この半導体装置は、図１４に示した従来の半導体装置と同様、第一の絶縁膜２１に設けられた接続孔３にアルミニウムを埋め込んで、第二の導電性部材としての導電性プラグ５２を形成し、第一の絶縁膜２１上に形成された第一の導電性部材としての上部配線５１をシリコン基板１に電気的に接続するものである。
【００３４】
第一の絶縁膜２１は、半導体基板１上に形成されたＳｉＯ2等からなる絶縁膜であり、シリコン基板１と第一の絶縁膜２上に形成される上部配線５１とを絶縁する。接続孔３は、この第一の絶縁膜２１の一部を異方性のＲＩＥ等によりエッチングして形成されるアルミニウムの埋込空間であり、第一の絶縁膜２１の上面に開口部３０を有するとともに、シリコン基板１まで貫通しており、この開口部３０を介してシリコン基板１が表出している。この表出部は、例えば、シリコン基板１に形成されたトランジスタの端子部分となっている。
【００３５】
この半導体装置の全面に、スパッタ蒸着法又はＣＶＤ法等により、第一の絶縁膜２１の上面、接続孔３の内壁面及びシリコン基板１の表出面にチタンナイトライドＴｉＮ等の高融点金属を蒸着させて、バリアメタル４を形成する。このバリアメタル４は、後述する上部配線５１及び導電性プラグ５２を構成する導電性物質が、シリコン基板１又は第一の絶縁膜２１と、相互拡散や化学反応を起こして劣化するのを防止するためのものである。
【００３６】
次に、この半導体装置の全面に、スパッタ蒸着法又はＣＶＤ法等により、導電性物質としてのアルミニウムを積載する。この時、接続孔３内に埋め込まれたアルミニウムが、第二の導電性部材としての導電性プラグ５２を形成するとともに、導電性プラグ５２上及び第一の絶縁膜２１上に積載されたアルミニウムが導電性膜５を形成する。その後、この導電性膜５上に、バリアメタル４と同じ高融点金属、即ち、チタンナイトライドＴｉＮ等からなる反射防止膜６をさらに形成する。
【００３７】
そして、この反射防止膜６上にフォトレジスト７を塗布して、写真製版によりフォトレジスト７のパターニングを行う。このパターニングにより、上部配線５１を形成すべき所望の領域上のフォトレジスト７だけを残して、それ以外のフォトレジスト７は現像除去する。図１の（ａ）はこの時の様子を示した図である。
【００３８】
導電性プラグ５２での電気抵抗を抑制するには、上部配線５１と接続孔３内のアルミニウムとが、十分な接触面積により電気的に接続されていることが必要となる。このため、上部配線５１の形状を決めるフォトレジスト７が、接続孔３の開口部３０を完全に覆っている必要がある。ところが、図１の（ａ）では、フォトレジスト７が接続孔３の開口部３０を完全には覆っていないため、接続孔３の開口部３０上において、フォトレジスト７の一部が現像除去されて反射防止膜６が表出している。
【００３９】
次に、反射防止膜６及び導電性膜５について、異方性のＲＩＥ（反応性イオンエッチング）、プラズマエッチング又はウエットエッチングが行われる。このエッチング中にバリアメタル４が表出するのを検出し、バリアメタル４の直上までエッチングした時点でエッチング処理を停止する。図１の（ｂ）は、この時の様子を示した図である。
【００４０】
ここで、バリアメタル４の直上までエッチングが行われたことを検出する方法について説明する。一般に、エッチング対象が異なれば、化学的又は物理的反応等によりエッチング時に発生する光の強度又は波長が変化する。このため、この変化を監視することにより、エッチング対象、即ち、反応している物質の変化を検出することができる。
【００４１】
図３は、導電性膜５及びバリアメタル４を連続してエッチングした場合に検出される光の強度の変化の一例を示した図であり、横軸にエッチング開始からの経過時間をとり、縦軸に検出光の強度をとっている。アルミニウムからなる導電性膜５のエッチング期間中には最も強い光が検出される一方、高融点金属からなるバリアメタル４のエッチング期間中には、これと比較してより弱い光しか検出されない。そして、バリアメタル４のエッチングが終わると、光の強度はさらに低下する。
【００４２】
従って、エッチング時に発生する光の強度を検出すれば、その変化に基づいて、バリアメタル４の直上までエッチング処理されたことを検知することができる。即ち、図中のｔＡがアルミニウムのエッチング時であり、ｔＢがバリアメタルのエッチング時であると判断することができ、光の強度の変化を検出した図中のｔＤの時点でエッチングを停止すれば、バリアメタル４の直上で、或いは、バリアメタル４のエッチング開始直後にエッチングを停止することができる。光の波長の変化を検出してエッチング処理を停止する場合も同様であり、さらに、波長の変化及び強度の変化に基づいてエッチング処理を停止させることもできる。
【００４３】
次に、エッチング停止後の半導体装置１の全面に、ＳｉＯ2等からなる絶縁膜８０を形成し、この絶縁膜８０をエッチングすれば、上部配線５１の側壁に絶縁膜のサイドウォール８０Ｗを形成することができる。このエッチングは、異方性のＲＩＥ（反応性イオンエッチング）、プラズマエッチング又はウエットエッチングにより行われ、サイドウォール８０Ｗは、上部配線５１で覆われていない接続孔３の開口部３０を完全にマスクする様に形成される。図１の（ｃ）及び図２の（ｄ）はこの時の様子を示した図である。
【００４４】
その後、再びエッチングを行って、バリアメタル４及び反射防止膜６を除去すれば、サイドウォール８０Ｗのマスクにより、接続孔３内のアルミニウム、即ち、導電性プラグ５２が同時にエッチングされることはない。図２の（ｅ）は、この時の様子を示した図である。
【００４５】
サイドウォール８０Ｗの底部の幅Ｌｗは、図１の（ｃ）に示された絶縁膜８０の膜厚Ｌｓによって制御することができる。このため、上部配線５１により覆われていない接続孔３の開口部３０の端部から上部配線５１の端部までの距離に応じて制御すれば、サイドウォール８０Ｗにより接続孔３をマスクすることができる。
【００４６】
即ち、図１の（ｂ）における上部配線５１の位置ズレの量Ｌｇ又は図１の（ａ）におけるフォトレジスト７の位置ズレの量Ｌｇ’を予め測定しておき、この測定値に基づいて、絶縁膜８０の膜厚Ｌｓを制御することにより、上部配線５１で覆われていない接続孔３の開口部３０を少なくとも覆う様にサイドウォール８０Ｗを形成することができる。即ち、サイドウォール８０Ｗの幅を最適化することができる。特に、サイドウォール８０Ｗの底部の幅Ｌｗを測定されたズレ量Ｌｇに一致させれば、サイドウォール８０Ｗを含めた導電性プラグ５２のための面積を最小にすることができるので好適である。
【００４７】
図４の（ａ）、（ｂ）は、この様な工程によって製造された半導体装置を上方から見た様子を示した図である。（ａ）は、上部配線５１の位置が、接続孔３に対し配線方向に距離Ｌｇ１だけ位置ズレを生じた場合の様子を示しており、図１及び２に示した位置ズレの方向と一致するものである。一方、（ｂ）は、上部配線５１の位置が、接続孔３に対し配線方向と直角をなす方向に距離Ｌｇ２だけ位置ズレを生じた場合の様子を示しており、図１及び２における紙面に垂直な方向に位置ズレを生じた場合の様子を示したものである。いずれの場合においても、接続孔３の開口部３０は、上部配線５１及びサイドウォール８０Ｗによって完全にマスクされている。
【００４８】
さらに、異なる２以上の方向、例えば、配線方向及び配線と垂直な方向の両方に位置ズレが生じた場合には、両者の位置ズレの距離Ｌｇ１、Ｌｇ２を測定して、より大きい方の距離に基づいて、サイドウォール８０Ｗの底辺の幅Ｌｗを制御すればよい。
【００４９】
この様なサイドウォール８０Ｗを備えた半導体装置は、露出した導電性プラグ５２をマスクして、バリアメタル４のエッチング時に、導電性プラグ５２が同時にエッチングされるのを防止することができる。このため、導電性プラグ５２の電気抵抗の上昇を抑制することができる。
【００５０】
また、サイドウォール８０Ｗは、上部配線５１の側壁面をマスクしているため、バリアメタル４のエッチング時に、上部配線５１の側壁が荒れたり、サイドエッチされて側壁が後退するのを防止することができる。このため、上部配線５１自身の電気抵抗が上昇することをも防止することができる。
【００５１】
実施の形態２．
本発明の実施の形態２について説明する。図５の（ａ）〜（ｃ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。この半導体装置は、実施の形態１の場合と同様にして、図１の（ｂ）に示した半導体装置を製造した後、スパッタ蒸着又はＣＶＤ等により、全面に高融点金属を積載し、バリアメタル４上、反射防止膜６上及び上部配線５１の側壁面上のそれぞれに高融点金属膜４０を形成する。そして、この高融点金属膜４０の直上に、さらにＳｉＯ2等からなる絶縁膜８１を形成する。図５の（ａ）はこの時の状態を示した図である。
【００５２】
次に、この絶縁膜８１をエッチングすれば、絶縁膜のサイドウォール８１Ｗを形成することができる。このサイドウォール８１Ｗは、高融点金属膜４０を介して上部配線５１の側壁に形成される。図５の（ｂ）はこの時の様子を示した図である。
【００５３】
このサイドウォール８１Ｗの底部の幅は、実施の形態１の場合と同様にして、絶縁膜８１の膜厚により制御することができるため、上部配線５１により覆われていない接続孔３の端部から上部配線５１の端部までの距離を測定し、この測定値に基づいて、絶縁膜８１の膜厚を制御し、接続孔３の開口部３０をマスクする様にサイドウォール８１Ｗが形成される。
【００５４】
そして、最後に高融点金属膜４０、バリアメタル４及び反射防止膜６がエッチングされるが、接続孔３の開口部３０は、上部配線５１及びサイドウォール８１Ｗにより完全にマスクされているため、接続孔３内のアルミニウムが同時にエッチングされることはない。図５の（ｃ）はこの時の様子を示した図である。
【００５５】
この様なサイドウォール８１Ｗを備えた半導体装置は、実施の形態１に示した半導体装置と同様、導電性プラグ５２の電気抵抗が上昇するのを防止することができるとともに、上部配線５１自身の電気抵抗が上昇するのをも防止することができる。
【００５６】
また、導電性の高融点金属膜４０を導電性プラグ５２上に形成しているため、上部配線５１、導電性プラグ５２間の電流の一部は、高融点金属膜４０を介して流すことができるため、導電性プラグ５２の電気抵抗が上昇するのを防止することができる。また、高融点金属膜４０を上部配線５１の側壁にも形成しているため、上部配線５１自身の電気抵抗が上昇するのをも防止することができる。
【００５７】
さらに、高融点金属膜４０を介してサイドウォール８１Ｗを設けたことにより、高融点金属膜４０がバリアメタルとして機能する。即ち、導電性プラグ５２の上面及び上部配線５１の側壁において、アルミニウムが拡散するのを防止できるので、上部配線５１及び導電性プラグ５２におけるエレクトロマイグレーションの発生を抑制することができる。
【００５８】
実施の形態３．
本発明の実施の形態３について説明する。図６の（ａ）〜（ｃ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。この半導体装置は、実施の形態１の場合と同様にして、図１の（ｂ）に示した半導体装置を製造した後、スパッタ蒸着法又はＣＶＤ法等により、全面に高融点金属を積載し、高融点金属膜４２を形成する。
【００５９】
この高融点金属膜４２は、バリアメタル４を形成している高融点金属と略同一のエッチング耐性を有する金属、又は、より高いエッチング耐性を有する金属を用いて形成される。即ち、バリアメタル４と同一の金属を用いることもできるが、異なる金属であっても、バリアメタル４をエッチングする際に使用されるエッチャント、即ち、エッチング液、エッチングガス等のエッチング媒体に対し、略同一のエッチング耐性又はより高いエッチング耐性を有する金属であればよい。
【００６０】
次に、高融点金属膜４２を、バリアメタル４及び反射防止膜６とともにエッチングして、高融点金属膜のサイドウォール４２Ｗを形成する。このエッチングは、異方性のＲＩＥ（反応性イオンエッチング）、プラズマエッチング又はウエットエッチングにより行われる。
【００６１】
高融点金属膜４２のエッチング耐性が、バリアメタル４のエッチング耐性と略同一又はそれ以上であれば、上部配線５１が形成されていない接続孔３の開口部３０は、サイドウォール４２Ｗによりマスクされるため、接続孔３内のアルミニウムがエッチングされることはない。図６の（ｂ）、（ｃ）はこの時の様子を示した図である。
【００６２】
このサイドウォール４２Ｗは、高融点金属膜からなるため導電性を有し、実施の形態２の場合と比べ、上部配線５１、導電性プラグ５２間における導通領域が増大する。従って、導電性プラグ５２及びその周辺部において、電気抵抗が上昇するのをより効果的に防止することができる。また、バリアメタル４のエッチング時に上部配線５１の側壁面をマスクしているため、上部配線５１自身の電気抵抗が上昇するのを防止することができる。
【００６３】
また、バリアメタル４のエッチングは、サイドウォール４２Ｗを形成するための高融点金属膜４２のエッチングと同時に、或いは、これに引き続き行うことができるので、実施の形態２に比べて工程数を減らすことができる。
【００６４】
実施の形態４．
本発明の実施の形態４について説明する。図７及び８の（ａ）〜（ｆ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。図示した半導体装置は、パターニングされたフォトレジスト７がシリコン基板１に対し位置ズレを生じた場合のものである。
【００６５】
図７の（ａ）に示した半導体装置は、実施の形態１の場合と同様にして、第一の絶縁膜２１の接続孔３に導電性プラグ５２を形成するとともに導電性膜５を形成し、さらに反射防止膜６を形成した半導体装置において、フォトレジスト７の塗布及びパターニングを行う前にＳｉＯ2等からなる第二の絶縁膜２２をさらに形成したものである。
【００６６】
フォトレジスト７は、写真製版によりパターニングされ、上部配線５１を形成すべき所望の領域上のフォトレジスト７だけを残して、それ以外のフォトレジスト７は現像除去される。この時、写真製版用マスクの位置にズレが生じて、接続孔３の開口部３０の上方の一部は、フォトレジスト７により完全にはマスクされていない。この状態において、フォトレジスト７によりマスクされていない第二の絶縁膜２２をエッチングにより除去した後、フォトレジスト７を除去する。図７の（ｂ）はこの時の様子を示した図である。
【００６７】
この様にしてパターニングされた第二の絶縁膜２２は、導電性膜５及び反射防止膜６のエッチングマスクとして機能するので、この状態において導電性膜５のエッチングを開始し、反射防止膜６とともに導電性膜５をエッチングして、バリアメタル４の直上でエッチングを停止させる。図７の（ｃ）はこの時の様子を示した図である。
【００６８】
次に、半導体装置１の全面にＳｉＯ2からなる絶縁膜８４を形成した後にエッチングし、上部配線５１の側壁面に絶縁膜のサイドウォール８４Ｗを形成する。このサイドウォール８４Ｗの底部の幅は、測定された位置ズレの距離に基づいて制御され、サイドウォール８４Ｗは上部配線５１により覆われていない接続孔３の開口部３０をマスクしている。図８の（ｄ）及び（ｅ）はこの時の様子を示した図である。
【００６９】
この状態でバリアメタル４のエッチングを行って、絶縁膜２１上に残っている不要なバリアメタル４を除去すれば、サイドウォール８４Ｗのマスクにより、接続孔３内のアルミニウムが同時にエッチングされるのを防止することができる。また、上部配線５１上に形成されている反射防止膜６は、第二の絶縁膜２２によりマスクされており、バリアメタル４と同時にはエッチングされないため、上部配線５１上に残しておくことができる。図８の（ｆ）はこの時の様子を示した図である。
【００７０】
この様にして製造された半導体装置は、実施の形態１の場合と同様のサイドウォールを設けたことによる効果を奏するだけでなく、反射防止膜６上に第二の絶縁膜２２を形成することにより、バリアメタル４のエッチング時に反射防止膜６がエッチングされることがない。このため、上部配線５１上に反射防止膜６を残すことができ、その後に行われるパターニングの精度を向上させることができる。
【００７１】
例えば、第二の絶縁膜２２上にさらに配線を設けて、上部配線５１と第二の絶縁膜２２上の配線とを、第二の絶縁層２２内に形成された導電性プラグにより電気的に接続する場合に、写真製版の精度を向上させることができ、その接続孔の形状及び寸法を精度よく形成することができる。
【００７２】
また、上部配線５１上に高融点金属からなる反射防止膜６を設けたことにより、上部配線５１の上面からアルミニウムが拡散するのを防止することができ、さらに、上部配線５１におけるエレクトロマイグレーションの発生を抑制することができる。
【００７３】
実施の形態５．
本発明の実施の形態５について説明する。図９の（ａ）〜（ｃ）は、本実施の形態による半導体装置の製造工程について、その要部の一例を順に示した図である。図９の（ａ）に示した半導体装置は、実施の形態４の場合と同様にして、図７の（ｃ）に示した半導体装置を製造した後、スパッタ蒸着法又はＣＶＤ法等により全面に高融点金属を積載して、高融点金属膜４３を形成したものである。
【００７４】
この高融点金属膜４３上に、さらに絶縁膜を形成し（不図示）、この絶縁膜をエッチングすることにより、上部配線５１の側壁面に高融点金属膜４３を介してサイドウォール８５Ｗを形成することができる。また、この時、サイドウォール８５Ｗの底面は、接続孔３の開口部３０上にあり、高融点金属膜４３を介して形成されている。このサイドウォール８５Ｗの底部の幅は、計測された位置ズレ量によって制御されて、サイドウォール８５Ｗは上部配線５１が形成されていない導電性プラグ５２をマスクしている。図９の（ｂ）はこの時の様子を示した図である。
【００７５】
この状態において、高融点金属膜４３及びバリアメタル４のエッチングを行って、第一の絶縁膜２１上に残っている不要なバリアメタル４を除去すれば、サイドウォール８５Ｗ及びその直下にある高融点金属膜４３がエッチングマスクとして機能し、接続孔３内のアルミニウムが同時にエッチングされるのを防止することができる。図９の（ｃ）はこの時の様子を示した図である。
【００７６】
この様にして製造された半導体装置は、導電性を有する高融点金属膜４３を導電性プラグ５２上及び上部配線５１の側壁面に形成するため、導通領域が増大して導電性プラグ５２及び上部配線５１の電気抵抗が上昇するのを防止することができる。また、この高融点金属膜４３が、アルミニウムの拡散を防止するため、導電性プラグ５２及び上部配線５１におけるエレクトロマイグレーションの発生を抑制することができる。
【００７７】
実施の形態６．
本発明の実施の形態６について説明する。図１０の（ａ）〜（ｃ）は、本実施の形態による半導体装置の製造工程の一例を順に示した図である。図１０の（ａ）に示した半導体装置は、実施の形態４の場合と同様にして、図７の（ｃ）に示した半導体装置を製造した後、スパッタ蒸着法又はＣＶＤ法等により高融点金属を積載して、高融点金属膜４４を形成したものである。この高融点金属膜４４は、実施の形態３における高融点金属膜４２と同様、バリアメタル４を形成している高融点金属と同一の金属又はよりエッチング耐性の強い金属を用いて形成される。図１０の（ａ）はこの時の様子を示した図である。
【００７８】
この高融点絶縁膜４４をエッチングすることにより、上部配線５１の側壁面にサイドウォール４４Ｗを形成することができる。このサイドウォール４４Ｗの底部の幅は、計測された位置ズレの距離によって制御されて、サイドウォール４４Ｗは上部配線５１が形成されていない接続孔３の開口部３０をマスクしている。図１０の（ｂ）はこの時の様子を示した図である。
【００７９】
次に、バリアメタル４のエッチングを行えば、第一の絶縁膜２１上に残っている不要なバリアメタル４を除去することができる。図１０の（ｃ）はこの時の様子を示した図である。この時、サイドウォール４４Ｗがエッチングマスクとして機能することにより、接続孔３内のアルミニウムが同時にエッチングされるのを防止することができる。
【００８０】
ここで、バリアメタル４のエッチングは、サイドウォール４４Ｗを形成するための高融点金属膜４４のエッチングと同時に、或いは、これに引き続き行うことができるので、実施の形態５に比べて工程数を減らすことができる。
【００８１】
さらに、このサイドウォール４４Ｗは高融点金属からなり、導電性を有しているため、実施の形態５の場合と比べ、導通領域がさらに増大する。従って、導電性プラグ５２の電気抵抗が上昇するのをより効果的に防止することができる。また、上部配線５１自身の電気抵抗が上昇するのをより効果的に防止することができる。
【００８２】
実施の形態７．
本発明の実施の形態７について説明する。実施の形態１乃至６においては、シリコン基板１と上部配線５１とを接続する導電性プラグ構造について説明したが、本実施の形態では、多層配線構造を有する半導体装置の層間絶縁膜内に形成される導電性プラグの構造について説明する。
【００８３】
図１１は、本実施の形態による半導体装置の要部の一構成例を示した図であり、図示した半導体装置は、パターニングされた上部配線５１がシリコン基板（不図示）に対し位置ズレを生じている場合のものである。
【００８４】
図中の５３は、シリコン基板（不図示）上に直接又は他の層を介して形成されたアルミニウム、ポリシリコン等からなる第三の導電性部材としての下部配線であり、必要に応じてパターニングされている。この下部配線５３上には第一の絶縁膜２１が形成され、さらに第一の絶縁膜２１上にバリアメタル４を介して上部配線５１が形成されている。
【００８５】
即ち、第一の絶縁膜２１は層間絶縁膜であり、この層間絶縁膜２１内に形成された導電性プラグ５２が、上部配線５１と下部配線５３とを電気的に接続している。そして、上部配線５１の側壁面には、実施の形態１の場合と同様の絶縁膜のサイドウォール８０Ｗが形成されている。
【００８６】
このサイドウォール８０Ｗは、下部配線５３上に層間絶縁膜２１を形成した半導体装置を用いた場合でも、図１及び２に示した製造工程と同様の工程により製造することができ、バリアメタル４のエッチング時に上部配線５１が形成されない接続孔３の開口部３０をマスクして、導電性プラグ５２が同時にエッチングされるのを防止することができる。
【００８７】
図１２の（ａ）、（ｂ）は、この様な工程により製造された本実施の形態による半導体装置を上方から見た様子の一例を示した図である。（ａ）に示した半導体装置は、上部配線５１と下部配線５３が平行であり、ともにその先端部において、導電性プラグ５２により電気的に接続されるものである。ここでは、上部配線５１の位置が、接続孔３に対し配線方向に位置ズレを生じた場合の様子を示しており、図１１に示した半導体装置の場合と一致している。
【００８８】
また、（ｂ）に示した半導体装置は、上部配線５１と下部配線５３が直角に交叉し、上部配線５１の先端部が下部配線５３の先端でない部分に導電性プラグ５２を介して電気的に接続される半導体装置である。ここでは、上部配線５１の位置が、接続孔３に対し配線と直角をなす方向に位置ズレを生じた場合の様子を示している。
【００８９】
さらに、図１３は、本実施の形態による半導体装置を上方から見た様子の他の例を示した図である。上部配線５１と下部配線５３が直角に交叉し、ともに先端でない部分において交叉し、その交叉点に形成された導電性プラグ５２により電気的に接続されるものであり、上部配線５１の位置が、接続孔３に対し配線と直角をなす方向に位置ズレを生じたために、サイドウォール８０Ｗが形成されている。
【００９０】
なお、実施の形態２乃至６の場合についても、本実施の形態の場合と同様にして、多層配線された半導体装置における層間絶縁膜内に形成される導電性プラグに適用することができる。
【００９１】
一方、本発明は、導電性プラグ構造に限定されるものではなく、異なる層に形成された２つの導電性部材間を電気的に接続する構造に適用することができ、接続孔３は導電性物質の埋込空間であれば貫通孔でなくてもよい。
【００９２】
また、本実施の形態１乃至６においては、上部配線５１及び接続孔３内に埋め込まれるの導電性物質としてアルミニウムを用いた場合について説明したが、タングステンＷ、銅Ｃｕ、ニッケルＮｉ等の導体や、これらの化合物（アルミ化合物を含む）を用いることもできる。また、シリコンＳｉ、多結晶シリコン、ゲルマニウムＧｅ等の半導体や、タングステンシリサイドＷＳｉ、コバルトシリサイドＣｏＳｉ等の半導体と金属元素との化合物や、化合物半導体等を用いることもでき、同様の効果を得ることができる。
【００９３】
また、本実施の形態１乃至６においては、接続孔３内の埋込物質と上部配線５１が同一物質である場合について説明したが、これらはともに導電性を有する物質であれば、同一物質からなるものでなくてもよい。また、ともに均一に形成されているものでなくてもよい。例えば、スパッタ蒸着法又はＣＶＤ法等により、アルミニウムを積載する際に、一定期間だけアルミ化合物を積載させたものであってもよい。
【００９４】
なお、この導電性プラグ５２を上部配線５１と同一物質により構成すれば、同時に形成することができる。このため、上部配線５１とは異なる材質により構成される場合に比べ、工程数を削減することができる。
【００９５】
【発明の効果】
本発明による半導体装置は、サイドウォールが、第一の導電性部材が形成されていない埋込空間の開口部をマスクする。このため、バリアメタルをエッチングする際に、第二の導電性部材が同時にエッチングされることがなく、第二の導電性部材の電気抵抗が上昇するのを防止することができる。
また、サイドウォールが、第一の導電性部材の側壁をマスクするため、バリアメタルをエッチングする際に、第一の導電性部材の側壁にダメージを与えることがなく、第一の導電性部材の電気抵抗が上昇するのを防止することができる。
【００９６】
また、本発明による半導体装置は、サイドウォールが、第一の導電性部材の側壁に高融点金属膜を介して形成され、その底部が高融点金属を介して第二の導電性部材上に形成される。
この高融点金属膜が導電性を有するため、第一の導電性部材及び第二の導電性部材の電気抵抗を低下させることができる。また、この高融点金属がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【００９７】
また、本発明による半導体装置は、第一の導電性部材の側壁に形成されるサイドウォールが、第一の高融点金属膜と略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属により構成される。
従って、サイドウォールを高融点金属により形成しても、バリアメタルのエッチング時に第二の導電性部材をマスクすることができる。しかも、サイドウォール自体が導電性を有する高融点金属で構成できることにより、第一の導電性部材及び第二の導電性部材の電気抵抗をより効果的に低下させることができる。さらに、高融点金属膜がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【００９８】
また、本発明による半導体装置は、第一の導電性部材上に形成された反射防止膜と、この反射防止膜上にさらに形成された第二の絶縁膜とを備えている。
第一の導電性部材上に反射防止膜を設けることにより、その後にパターニングを行う際に、その精度を向上させることができる。また、反射防止膜が高融点金属からなるため、第一の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【００９９】
また、本発明による半導体装置は、サイドウォールが、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に高融点金属膜を介して形成され、その底部が高融点金属を介して第二の導電性部材上に形成される。
この高融点金属膜が導電性を有するため、第一の導電性部材及び第二の導電性部材の電気抵抗を低下させることができる。また、この高融点金属がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【０１００】
また、本発明による半導体装置は、第一の導電性部材、反射防止膜及び第二の絶縁膜の側壁に形成されるサイドウォールが、第一の高融点金属膜と略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属により構成される。
従って、サイドウォールを高融点金属により形成しても、バリアメタルのエッチング時に第二の導電性部材をマスクすることができる。しかも、サイドウォール自体が導電性を有する高融点金属で構成できることにより、第一の導電性部材及び第二の導電性部材の電気抵抗をより効果的に低下させることができる。さらに、高融点金属膜がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【０１０１】
また、本発明による半導体装置は、第二の導電性部材が、第一の絶縁膜よりも下層に形成された第三の導電性部材又は半導体基板と、第一の導電性部材とを電気的に接続する導電性プラグとして構成される。
従って、導電性プラグ及び第一の導電性部材において電気抵抗が上昇するのを防止しつつ、第一の導電性部材を第三の導電性部材又は半導体基板に電気的に接続することができる。
【０１０２】
一方、本発明による半導体装置の製造方法は、導電性膜の一部をバリアメタルが表出するまでエッチングし、第一の導電性部材の側壁に、第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールを形成した後に、表出したバリアメタルをエッチングする。
このため、バリアメタルをエッチングする際に、第二の導電性部材が同時にエッチングされることがなく、第二の導電性部材の電気抵抗が上昇するのを防止することができる。
また、サイドウォールが、第一の導電性部材の側壁をマスクするため、バリアメタルをエッチングする際、第一の導電性部材の側壁にダメージを与えることがなく、第一の導電性部材の電気抵抗が上昇するのを防止することができる。
【０１０３】
また、本発明による半導体装置の製造方法は、導電性膜上に反射防止膜を形成し、その一部をエッチングした第二の絶縁膜をマスクとして、反射防止膜の一部を導電性膜の一部とともにエッチングする。
このため、第一の導電性部材上に反射防止膜を設けることができ、その後にパターニングを行う際に、その精度を向上させることができる。また、第一の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【０１０４】
また、本発明による半導体装置の製造方法は、導電性膜のエッチング時において、エッチング対象から放出される光の強度又は波長の変化を検出し、この検出結果に基づいてエッチングを停止する。このため、導電性膜のエッチング時に第二の導電性部材をエッチングすることないので、第二の導電性部材の電気抵抗が上昇するのを防止することができる。
【０１０５】
また、本発明による半導体装置の製造方法は、バリアメタルを表出させた後、さらに高融点金属膜を形成する。そして、サイドウォールを形成した後に、表出している高融点金属膜をバリアメタルとともにエッチングする。
このため、サイドウォールを高融点金属膜を介して第一の導電性部材の側壁に形成することができ、また、サイドウォールの底部を高融点金属膜を介して第二の導電性部材上に形成することができる。高融点金属膜は導電性を有するため、第一の導電性部材及び第二の導電性部材の電気抵抗を低下させることができ、またエレクトロマイグレーションの発生を防止することができる。
【０１０６】
また、本発明による半導体装置の製造方法は、第一の導電性部材が形成されない埋込空間の開口部について、その端部から第一の導電性部材の端部までの距離を測定し、この測定値に基づいてサイドウォールの底部の幅を制御する。
従って、第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールを形成することができ、第二の導電性部材の電気的抵抗が上昇するのを防止することができる。
【０１０７】
また、本発明による半導体装置の製造方法は、第五の工程におけるエッチャントに対し、バリアメタルと略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属膜を形成し、これをエッチングしてサイドウォールを形成する。
このため、第一の高融点金属膜のエッチングする際、サイドウォールが同時にエッチングされて、接続孔内の第二の導電性部材が同時にエッチングされるのを防止することができ、サイドウォールとして高融点金属を用いることができる。従って、第一の導電性部材及び第二の導電性部材の電気的抵抗をより効果的に低下させることができる。また、高融点金属膜がバリアメタルとして機能し、第一の導電性部材及び第二の導電性部材におけるエレクトロマイグレーションの発生を抑制することができる。
【図面の簡単な説明】
【図１】 実施の形態１による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図２】 図１に続いて、実施の形態１による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図３】 アルミニウム膜及び高融点金属膜を連続してエッチングした場合に検出される光の強度の変化の一例を示した図である。
【図４】 実施の形態１による半導体装置を上方から見た様子を示した図である。
【図５】 実施の形態２による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図６】 実施の形態３による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図７】 実施の形態４による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図８】 図７に続いて、実施の形態４による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図９】 実施の形態５による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図１０】 実施の形態６による半導体装置の製造工程について、その要部の一例を順に示した図である。
【図１１】 実施の形態７による半導体装置の要部の一構成例を示した図である。
【図１２】 実施の形態７による半導体装置を上方から見た様子の一例を示した図である。
【図１３】 実施の形態７による半導体装置を上方から見た様子の他の例を示した図である。
【図１４】 従来の導電性プラグ構造の形成工程について、その要部を順に示した図である。
【図１５】 写真製版用マスクに位置ズレが生した場合における導電性プラグ構造の形成工程について、その要部を順に示した図である。
【符号の説明】
１ 半導体基板（シリコン基板）
２１ 第一の絶縁膜
２２ 第二の絶縁膜
３ 埋込空間（接続孔）
４ バリアメタル
５ 導電性膜
５１ 第一の導電性部材（上部配線）
５２ 第二の導電性部材（導電性プラグ）
５３ 第三の導電性部材（下部配線）
４０、４２、４３、４４ 高融点金属膜
６ 反射防止膜
７ フォトレジスト
８０、８１、８４ 絶縁膜
８０Ｗ、８１Ｗ、８４Ｗ、８５Ｗ、４２Ｗ、４４Ｗ サイドウォール
Claims (12)
- 半導体基板の上方に形成される第一の絶縁膜と、
前記第一の絶縁膜上に高融点金属からなるバリアメタルを介して形成される第一の導電性部材と、
前記第一の絶縁膜内の埋込空間に形成され、前記第一の絶縁膜上の開口部において前記第一の導電性部材と電気的に接続される、前記第一の導電性部材と連続して同一の材料で形成された第二の導電性部材と、
前記第一の導電性部材の側壁に形成されるとともに、その底部が前記第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールとを備えて構成される半導体装置。 - 前記サイドウォールは、前記第一の導電性部材の側壁に高融点金属膜を介して形成され、その底部は前記高融点金属膜を介して、前記第二の導電性部材上に形成される請求項１に記載の半導体装置。
- 前記サイドウォールは、前記バリアメタルと略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属からなる請求項１に記載の半導体装置。
- 前記第一の導電性部材上に形成された高融点金属からなる反射防止膜と、この反射防止膜上にさらに形成された第二の絶縁膜とを備え、
前記サイドウォールは、前記第一の導電性部材、前記反射防止膜及び前記第二の絶縁膜の側壁に形成される請求項１に記載の半導体装置。 - 前記サイドウォールは、前記第一の導電性部材、前記反射防止膜及び前記第二の絶縁膜の側壁に高融点金属膜を介して形成され、その底部は高融点金属膜を介して、前記第二の導電性部材上に形成される請求項４に記載の半導体装置。
- 前記サイドウォールは、前記バリアメタルと略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属からなる請求項４に記載の半導体装置。
- 前記第二の導電性部材が、前記第一の絶縁膜よりも下層に形成される第三の導電性部材又は半導体基板と、前記第一の導電性部材とを電気的に接続する導電性プラグである請求項１に記載の半導体装置。
- 半導体基板の上方に形成された第一の絶縁膜をエッチングし、前記第一の絶縁膜上に開口部を有する埋込空間を前記第一の絶縁膜内に形成する一方、前記第一の絶縁膜上にバリアメタルを形成する第一の工程と、
前記埋込空間に導電性物質を埋め込んで第二の導電性部材を形成するとともに、前記第一の絶縁膜上及び前記埋込空間上に前記導電性物質と同一の導電性物質を積載して、前記第２の導電性部材と連続する第一の導電性膜を形成する第二の工程と、
前記導電性膜の一部を前記第一の絶縁膜上に形成された前記バリアメタルが表出するまでエッチングし、導電性膜からなる第一の導電性部材を形成する第三の工程と、
前記第一の導電性部材の側壁に、前記第一の導電性部材が形成されない埋込空間の開口部を覆うサイドウォールを形成する第四の工程と、
表出している前記バリアメタルをエッチングする第五の工程とを備える、半導体装置の製造方法。 - 前記第二の工程において、前記導電性膜上に高融点金属からなる反射防止膜を形成し、さらに前記反射防止膜上に第二の絶縁膜を形成した後に、前記第二の絶縁膜の一部をエッチングし、
前記第三の工程において、前記第二の絶縁膜をマスクとして、前記反射防止膜の一部を前記導電性膜の一部とともにエッチングする請求項８に記載の半導体装置の製造方法。 - 前記第三の工程において、前記バリアメタルを表出させた後、この半導体装置の全面に高融点金属膜を形成し、
前記第五の工程において、表出している前記高融点金属膜を、前記バリアメタルとともにエッチングする請求項８に記載の半導体装置の製造方法。 - 前記第一の導電性部材が形成されない前記埋込空間の前記開口部について、その端部から前記第一の導電性部材の端部までの距離を測定し、
前記第四の工程において、この測定値に基づいて前記サイドウォールの底部の幅を制御する請求項８に記載の半導体装置の製造方法。 - 前記第四の工程は、前記第五の工程におけるエッチャントに対し、前記バリアメタルと略同一のエッチング耐性又はより高いエッチング耐性を有する高融点金属を積載する工程と、積載された前記高融点金属をエッチングする工程からなる請求項８に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10029197A JP3725964B2 (ja) | 1997-04-17 | 1997-04-17 | 半導体装置及び半導体装置の製造方法 |
| US09/059,702 US6040627A (en) | 1997-04-17 | 1998-04-14 | Semiconductor device and method of manufacturing semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10029197A JP3725964B2 (ja) | 1997-04-17 | 1997-04-17 | 半導体装置及び半導体装置の製造方法 |
| US09/059,702 US6040627A (en) | 1997-04-17 | 1998-04-14 | Semiconductor device and method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294364A JPH10294364A (ja) | 1998-11-04 |
| JP3725964B2 true JP3725964B2 (ja) | 2005-12-14 |
Family
ID=26441344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10029197A Expired - Fee Related JP3725964B2 (ja) | 1997-04-17 | 1997-04-17 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6040627A (ja) |
| JP (1) | JP3725964B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354637A (ja) * | 1998-06-11 | 1999-12-24 | Oki Electric Ind Co Ltd | 配線の接続構造及び配線の接続部の形成方法 |
| US6391771B1 (en) * | 1998-07-23 | 2002-05-21 | Applied Materials, Inc. | Integrated circuit interconnect lines having sidewall layers |
| KR100363556B1 (ko) * | 2000-04-24 | 2002-12-05 | 삼성전자 주식회사 | 콘택 플러그와 상부 배선을 갖는 반도체 장치의 배선 구조체 및 그 제조방법 |
| US6875693B1 (en) * | 2003-03-26 | 2005-04-05 | Lsi Logic Corporation | Via and metal line interface capable of reducing the incidence of electro-migration induced voids |
| KR100675294B1 (ko) * | 2005-10-18 | 2007-01-29 | 삼성전자주식회사 | 리세스된 랜딩패드를 갖는 반도체소자 및 그 제조방법 |
| KR100773351B1 (ko) * | 2006-09-20 | 2007-11-05 | 삼성전자주식회사 | 반도체 집적 회로배선들 및 그의 형성방법들 |
| US9922876B1 (en) * | 2017-01-24 | 2018-03-20 | Macronix International Co., Ltd. | Interconnect structure and fabricating method thereof |
| CN108346616B (zh) * | 2017-01-25 | 2021-03-05 | 旺宏电子股份有限公司 | 内连线结构及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243220A (en) * | 1990-03-23 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having miniaturized contact electrode and wiring structure |
| US5061646A (en) * | 1990-06-29 | 1991-10-29 | Motorola, Inc. | Method for forming a self-aligned bipolar transistor |
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| US5545590A (en) * | 1994-08-29 | 1996-08-13 | International Business Machines Corporation | Conductive rie-resistant collars for studs beneath rie-defined wires |
| DE69533823D1 (de) * | 1994-12-29 | 2005-01-05 | St Microelectronics Inc | Elektrische Verbindungsstruktur auf einer integrierten Schaltungsanordnung mit einem Zapfen mit vergrössertem Kopf |
| US5656543A (en) * | 1995-02-03 | 1997-08-12 | National Semiconductor Corporation | Fabrication of integrated circuits with borderless vias |
| US5652182A (en) * | 1995-12-29 | 1997-07-29 | Cypress Semiconductor Corporation | Disposable posts for self-aligned non-enclosed contacts |
-
1997
- 1997-04-17 JP JP10029197A patent/JP3725964B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-14 US US09/059,702 patent/US6040627A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10294364A (ja) | 1998-11-04 |
| US6040627A (en) | 2000-03-21 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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