KR100536810B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100536810B1
KR100536810B1 KR1020040046498A KR20040046498A KR100536810B1 KR 100536810 B1 KR100536810 B1 KR 100536810B1 KR 1020040046498 A KR1020040046498 A KR 1020040046498A KR 20040046498 A KR20040046498 A KR 20040046498A KR 100536810 B1 KR100536810 B1 KR 100536810B1
Authority
KR
South Korea
Prior art keywords
insulating film
film
forming
ebr
via hole
Prior art date
Application number
KR1020040046498A
Other languages
English (en)
Inventor
김완식
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020040046498A priority Critical patent/KR100536810B1/ko
Application granted granted Critical
Publication of KR100536810B1 publication Critical patent/KR100536810B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

다층의 금속 배선을 형성할 때 EBR(Edge Bead Rinse) 영역의 절연막을 제거하는 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 제조 방법은, 하층 금속 배선을 포함하는 하부 구조물이 형성된 반도체 웨이퍼의 상부에 절연막을 형성하는 단계; 상기 절연막을 평탄화함과 아울러 상기 반도체 웨이퍼의 EBR 영역에 배치된 절연막을 1차적으로 제거하는 단계; 상기 EBR 영역에 남아있는 절연막을 노출시키는 감광막을 형성하는 단계; 상기 EBR 영역에 남아있는 절연막의 막질을 열화시키는 단계; 상기 감광막을 패터닝하여 비아홀 패턴을 형성하는 단계; 및 상기 비아홀 패턴을 갖는 감광막을 마스크로 하여 상기 절연막을 식각함으로써 비아홀을 형성함과 아울러 상기 EBR 영역에 남아있는 절연막을 2차적으로 제거하는 단계;를 포함한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 다층의 금속 배선을 형성할 때 EBR(Edge Bead Rinse) 영역의 절연막을 제거하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고밀도화, 고성능화에 따라 최근에는 다층 금속 배선 공정의 중요성이 크게 대두되고 있다.
상기한 다층 금속 배선 공정은 일반적으로, 하층의 금속 배선을 형성한 후 절연막을 증착 및 평탄화하고, 절연막에 비아(via)를 형성하며, 상기 비아와 통전하는 상층의 금속 배선을 형성하는 공정을 수회 반복하는 것으로 이루어진다.
이를 도 1a 내지 도 1c를 참조하여 보다 상세하게 설명하면, 하층 금속 배선(102)이 형성된 반도체 웨이퍼(104) 위에 USG막을 이용하여 절연막(106)을 형성하고, 상기 절연막(106)을 CMP 공정에 의해 평탄화한다.
여기에서, 상기한 CMP 공정은 텅스텐이나 산화물 등이 입혀진 웨이퍼의 표면을 기계적 마찰에 의해 연마시킴과 동시에 화학적 연마제에 의해 연마시키는 공정으로서, 기계적 연마는 연마 헤드에 고정된 웨이퍼를 회전하는 연마 패드에 가압시킨 상태에서 회전시킴으로써 연마 패드와 웨이퍼 표면간의 마찰에 의해 웨이퍼 표면의 연마가 이루어지게 하는 것이고, 화학적 연마는 연마 패드와 웨이퍼 사이에 공급되는 화학적 연마제로서의 슬러리에 의해 웨이퍼 표면의 연마가 이루어지게 하는 것이다.
그리고, 상기 절연막(106) 위에 감광막(108)을 도포한 후 사진 공정을 이용하여 비아홀 패턴(110)을 형성한다.
이때, 통상적으로는 반도체 웨이퍼의 가장자리로부터 중심을 향해 소정의 폭(대략 5㎜)에 해당하는 EBR 영역(112)에 도포된 감광막을 신너(thinner)를 이용하여 제거하는 EBR 공정을 진행하게 된다. 상기 EBR 공정을 진행하면 절연막이 드러나게 되는데, 도 1b는 EBR 공정이 진행된 후의 상태를 도시하고 있다.
이후, 감광막(108)을 마스크로 하여 절연막(106)을 식각함으로써 비아홀(via hole)(114)을 형성하는데, 이때, EBR 영역의 노출된 절연막도 제거한다.
그리고, 식각 공정 후에는 상기 비아홀(114)에 금속 물질을 충진한 후, 절연막 상부의 금속 물질을 CMP 공정에 의해 평탄화하여 비아(미도시함)를 형성하며, 상기 비아와 통전하는 상층의 금속 배선을 산화막 위에 형성한다.
그런데, 상기한 반도체 소자의 제조 방법에 의하면, EBR 영역의 절연막이 상기 식각 공정을 진행하는 동안 완전히 제거되지 못하고 불균일하게 남아있게 되는 경우가 많다.
따라서, 상기 절연막의 일부는 후속 공정을 진행하는 동안 파티클(116)로 작용하여 반도체 소자의 신뢰성 및 수율을 저하시키는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, EBR 영역의 절연막을 효과적으로 제거함으로써 파티클 발생을 억제할 수 있는 반도체 소자의 제조 방법을 제공함에 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은,
다층 금속 배선을 형성하기 위한 반도체 소자의 제조 방법에 있어서,
하층 금속 배선을 포함하는 하부 구조물이 형성된 반도체 웨이퍼의 상부에 절연막을 형성하는 단계;
상기 절연막을 평탄화함과 아울러 상기 반도체 웨이퍼의 EBR 영역에 배치된 절연막을 1차적으로 제거하는 단계;
상기 EBR 영역의 제거되지 않은 절연막을 노출시키는 감광막을 형성하는 단계;
상기 EBR 영역의 제거되지 않은 절연막에 불활성 기체 또는 불순물을 주입하여 막질을 열화시키는 단계;
상기 감광막을 패터닝하여 비아 패턴을 형성하는 단계; 및
상기 비아 패턴을 갖는 감광막을 마스크로 하여 상기 절연막을 식각함으로써 비아홀을 형성함과 아울러 상기 EBR 영역에 제거되지 않은 절연막을 2차적으로 제거하는 단계;
를 포함한다.
상기 불활성 기체 또는 불순물을 주입하는 단계는 절연막의 막질을 열화시킴으로써 식각 공정을 이용한 비아홀 형성 과정에서의 절연막 제거율을 향상시키기 위한 것으로, 상기 불활성 기체로는 질소(N2), 네온(Ne) 또는 아르곤(Ar) 가스를 사용할 수 있으며, 불순물로는 인(P), 붕소(B) 또는 기타 다른 불순물을 사용하는 것이 가능하다.
상기 절연막으로 USG(Undoped Silicate Glass)를 사용하는 경우, 불순물로 인 또는 붕소를 주입하면 절연막의 성질이 PSG(Phospho Silicate Glass) 또는 BSG로 변하게 되는데, 상기 PSG 및 BSG는 USG에 비해 매우 높은 제거율(removal rate)을 나타낸다. 따라서, 식각에 의해 비아홀을 형성할 때 EBR 영역의 절연막을 효과적으로 제거할 수 있다.
한편, 상기 불순물을 주입할 때에는 주입량 및 세기를 조절하는 것도 가능하다.
그리고, 감광막 패턴을 형성할 때 패턴 폭을 조절함으로써 EBR 영역을 조절하는 것이 가능하다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 블록도를 도시한 것이고, 도 3a 내지 3d는 공정 단계를 나타내는 반도체 웨이퍼의 개략적인 구성도를 도시한 것이다.
도시한 바와 같이, 금속 배선(12)을 포함하는 하부 구조물(미도시함)이 형성된 반도체 웨이퍼(10) 위에 절연막(14)을 일정한 두께로 증착한다.
여기에서, 상기 절연막(14)은 ILD(Inter Level Dielectric), IMD(Inter Metal Dielectric), PMD(Pre Metal Dielectric)중 어느 하나일 수 있으며, USG(Undoped silicate Glass)를 증착하는 것에 따라 형성할 수 있다.
물론, 상기 절연막(14)은 USG 이외의 다른 물질도 사용이 가능하다.
그리고, CMP 공정을 이용하여 절연막(14)을 평탄화 하는데, 이때 도 4b에 도시한 바와 같이 EBR 영역(16)의 절연막(14)이 상기한 CMP 공정에 의해 1차적으로 제거된다.
이후, 절연막(14) 위에 감광막(18)을 도포하고, EBR 영역(16)에 도포된 감광막을 신너(thinner)를 이용하여 제거함으로써 상기 EBR 영역(16)에 남아있는 제거되지 않은 절연막(14)을 노출시킨다.
그리고, 상기 노출된 EBR 영역(16)의 절연막에 인(P) 또는 붕소(B)와 같은 불순물을 주입하여 상기 남아있는 절연막(14)의 막질을 열화시킨다. 상기 불순물은 비아홀 식각 공정에서의 제거율을 향상시키기 위해 주입하는 것인데, 상기 절연막(14)이 USG로 이루어지는 경우, 불순물로 인(P)을 주입하면 절연막이 USG에서 PSG로 성질이 변화되는데, 상기 PSG는 USG에 비해 제거율이 월등히 높다.
마찬가지로, 상기 불순물로 붕소(B)를 주입하면 절연막이 USG에서 BSG로 성질이 변화하며, 상기 BSG 역시 USG에 비해 제거율이 월등히 높다.
그리고, 상기한 불순물을 주입하는 대신에 불활성 기체를 주입(implant)하거나 스퍼터링(sputtering) 하는 경우에도 불순물 주입시와 동일한 효과를 얻을 수 있다. 이때 상기 불활성 기체로는 질소(N2), 네온(Ne) 또는 아르곤(Ar) 가스를 사용할 수 있다.
EBR 영역(16)의 노출된 절연막(14)의 막질을 열화시킨 후에는 사진 공정을 이용하여 상기 감광막(18)에 비아홀 패턴(20)을 형성하고, 상기 감광막(18)을 마스크로 하여 절연막(14)을 식각함으로써 비아홀(22)을 형성하는데, 이때, 상기 EBR 영역(16)에 남아있는 막질이 열화된 절연막(14)도 상기 식각 공정에 의해 제거한다.
이후, 상기 감광막 패턴(18)을 제거하고, 상기 비아홀(22)에 금속 물질을 충진한 후, 절연막 상부의 금속 물질을 CMP 공정에 의해 평탄화하여 비아를 형성하며, 상기 비아와 통전하는 상층의 금속 배선을 산화막 위에 형성한다.
이상에서 설명한 바와 같은 본 발명에 의하면, 비아홀 패턴을 형성하기 전에 EBR 영역에 남아있는 절연막의 막질을 열화시켜 비아홀 형성을 위한 식각 공정에서의 제거율을 향상시킴으로써, 잔존하는 절연막으로 인해 파티클이 발생되는 것을 방지할 수 있다.
따라서, 후속하는 공정을 진행하는 동안 파티클로 인한 수율 감소 및 신뢰성 저하를 방지할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 반도체 웨이퍼의 개략적인 구성도이고,
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 블록도이며,
도 3a 내지 3d는 도 2의 단계를 설명하기 위한 반도체 웨이퍼의 개략적인 구성도이다.

Claims (7)

  1. 다층 금속 배선을 형성하기 위한 반도체 소자의 제조 방법에 있어서,
    하층 금속 배선을 포함하는 하부 구조물이 형성된 반도체 웨이퍼의 상부에 절연막을 형성하는 단계;
    상기 절연막을 평탄화함과 아울러 상기 반도체 웨이퍼의 EBR 영역에 배치된 절연막을 1차적으로 제거하는 단계;
    상기 EBR 영역에 남아있는 절연막을 노출시키는 감광막을 형성하는 단계;
    상기 EBR 영역에 남아있는 절연막의 막질을 열화시키는 단계;
    상기 감광막을 패터닝하여 비아홀 패턴을 형성하는 단계; 및
    상기 비아홀 패턴을 갖는 감광막을 마스크로 하여 상기 절연막을 식각함으로써 비아홀을 형성함과 아울러 상기 EBR 영역에 남아있는 절연막을 2차적으로 제거하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 EBR 영역에 남아있는 절연막에 불활성 기체를 주입 또는 스퍼터링하는 것에 의해 막질을 열화시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 불활성 기체로는 질소(N2), 네온(Ne) 또는 아르곤(Ar) 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 EBR 영역에 남아있는 절연막에 불순물을 주입하는 것에 의해 막질을 열화시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 불순물로는 인(P) 또는 붕소(B)를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항 내지 제 5항중 어느 한 항에 있어서,
    상기 절연막이 ILD(Inter Level Dielectric), IMD(Inter Metal Dielectric), PMD(Pre Metal Dielectric)중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항 내지 제 5항중 어느 한 항에 있어서,
    상기 절연막이 USG(Undoped Silicate Glass)로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020040046498A 2004-06-22 2004-06-22 반도체 소자의 제조 방법 KR100536810B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040046498A KR100536810B1 (ko) 2004-06-22 2004-06-22 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040046498A KR100536810B1 (ko) 2004-06-22 2004-06-22 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR100536810B1 true KR100536810B1 (ko) 2005-12-14

Family

ID=37306665

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040046498A KR100536810B1 (ko) 2004-06-22 2004-06-22 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100536810B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688700B1 (ko) * 2005-12-26 2007-03-02 동부일렉트로닉스 주식회사 반도체 소자 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688700B1 (ko) * 2005-12-26 2007-03-02 동부일렉트로닉스 주식회사 반도체 소자 제조 방법

Similar Documents

Publication Publication Date Title
KR100873759B1 (ko) 반도체 집적 회로 장치의 제조 방법
US8956972B2 (en) Method for manufacturing semiconductor thick metal structure
KR100350111B1 (ko) 반도체 장치의 배선 및 이의 제조 방법
KR100748905B1 (ko) 반도체 장치의 트렌치 분리 방법
US7326981B2 (en) Methods and apparatuses for producing a polymer memory device
KR100536810B1 (ko) 반도체 소자의 제조 방법
KR100536806B1 (ko) 반도체 소자의 제조 방법
KR20050002317A (ko) 반도체 소자의 제조 방법
KR100528070B1 (ko) 콘택 플러그 및 스텍 비아 제조 방법
KR100560307B1 (ko) 반도체 소자 제조방법
KR100403197B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100613454B1 (ko) 반도체 소자의 평탄화 방법
KR100570233B1 (ko) 화학 기계적 연마 이후 평탄화를 균일하게 유지하는반도체 및 그 제조방법
KR20000077137A (ko) 연마 저지층을 가진 금속 다마신 배선 토포그라피를산화막 충전과 산화막의 선택적 화학 기계적 연마를이용하여 수정하는 방법
KR20080010996A (ko) 반도체 소자의 랜딩플러그 형성방법
KR100499396B1 (ko) 반도체 소자의 제조 방법
KR101073126B1 (ko) 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
KR100562319B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100447977B1 (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법
KR100664788B1 (ko) 반도체 소자의 금속막 평탄화 방법
KR100723789B1 (ko) 반도체 소자의 평탄화 방법
KR101185855B1 (ko) 반도체 소자의 제조방법
KR100418093B1 (ko) 반도체 소자의 콘택 형성 방법
KR100574912B1 (ko) 화학 기계적 연마에 의해서 절연막 표면에 발생되는 스크래치에 기인하는 금속 브리지를 방지하는 반도체 장치의 금속 배선 구 조 체 및 그 제조방법
KR20050078075A (ko) 반도체 장치의 금속 배선간 층간 절연막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee