KR20000077137A - 연마 저지층을 가진 금속 다마신 배선 토포그라피를산화막 충전과 산화막의 선택적 화학 기계적 연마를이용하여 수정하는 방법 - Google Patents

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Abstract

형태적 불균일을 가진 반도체 표면을 평탄화시키는 공정 및 그 구조에 있어서, 본 발명의 공정은 반도체 표면에 연마 저지층을 코팅하는 단계와, 연마 저지층위에, 두께가 상기 형태적 불균일의 깊이보다 더 두꺼운 충전층을 증착하는 단계와 이 충전층을 연마 저지층까지 아래로 선택적 연마를 하는 단계를 포함한다.

Description

연마 저지층을 가진 금속 다마신 배선 토포그라피를 산화막 충전과 산화막의 선택적 화학 기계적 연마를 이용하여 수정하는 방법{CORRECTION OF METAL DAMASCENE WIRING TOPOGRAPHY USING OXIDE FILL AND SELECTIVE OXIDE CHEMICAL MECHANICAL POLISHING WITH POLISH-STOP LAYER}
본 발명은 반도체 공정중 평탄화 공정(Planarization process)에 관한 것으로, 좀 더 상세하게는 향상된 화학-기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정에 관한 것이다.
단일 다마신[damascene, 즉 단일 마스킹(single masking)]이나 이중 다마신[이중 마스킹(dual masking)] 공정을 이용하여 반도체를 형성하는 전형적인 시스템에서는, 절연막내의 트로프(trough)안에 금속을 깔고 과잉의 금속(excess metal)은 CMP 공정을 통해서 제거한다. 그러나 이러한 CMP 공정을 통해서는 칩 표면 전체에 걸쳐 완전한 평면을 얻기가 어렵다. 연결 배선(interconnect wiring)의 층이 추가될수록 토포그라피 효과(topography effect)도 누적되어, 1층(1th level)의 금속보다 6층(6th level) 금속의 평탄정도가 더 나빠지며, 칩의 평탄도는 점점 떨어지게 된다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 표면에 형태적 불균일(topographical irregularities)을 가진 반도체의 표면을 평탄화시키는 공정과 그 구조를 제공하는 데 있다.
도1은 형태적 불균일들을 가진 집적 회로 배선 레벨의 단면도.
도2는 형태적 불균일들 및 연마 저지층을 가진 집적 회로 배선 레벨의 단면도.
도3은 형태적 불균일들 및 충전층을 가진 집적 회로 배선 레벨의 단면도.
도4는 균일한 형태를 가진 집적 회로 배선 레벨의 단면도.
도5는 본 발명의 바람직한 실시예에 대한 플로우 다이아그램.
〈도면의 주요부분에 대한 부호의 설명〉
13: 기판
20: 다마신 배선
21, 23: 형태적 불균일들
30: 연마 저지층
40: 충전층
21: 잔존 충전층
본 발명의 공정은 반도체 표면에 연마 저지층(polish stop layer)을 증착하는 단계와, 상기 연마 저지층 상부에 충전층(filling layer)을 증착하는 단계를 포함한다. 상기 충전층의 두께는 상기 표면 불균일들의 깊이보다 두꺼우며, 상기 충전층은 상기 연마 저지층까지, 아래로 선택적 식각이 되게 된다.
반도체 표면은 층간 유전체막(inter-layer dielectric)으로 덮힌 다마신 배선층(damascene wiring layer)을 포함한다. 상기 연마 저지층과 충전층은 상기 배선층과 상기 층간 유전체막 사이에 존재한다. 충전층은 반도체 표면의 상기 형태적 불균일들을 충전한다. 상기 연마 저지층도 역시 형태적 불균일들을 가진다. 상기 선택적 연마는 실질적으로 충전층을 제거하며 연마 저지층이 남도록 함으로써 충전층은 형태적 불균일안에만 남아 있게 된다. 충전층은 연마 저지층보다 그 두께가 두껍다. 상기 선택적 연마는 선택적 CMP 공정을 포함한다. 상기 형태적 불균일들은 적어도 반도체 표면에 대해 CMP 공정을 하는 동안 발생하는 스크래치나 침하부(沈下部, depression)를 포함한다. 상기 연마 저지층은 질화 실리콘(silicon nitride)층을, 상기 충전층은 산화막층을 포함한다.
집적회로 칩을 제조하는 또 다른 신규한 방법은 배선층을 형성하는 단계와, 그 배선층을 평탄화시키는 단계와, 상기 배선층위에 층간 유전체막을 형성하는 단계 및 상기 배선층을 형성하는 단계, 상기 배선층을 평탄화시키는 단계, 상기 배선층위에 층간 유전체막을 형성하는 단계를 반복하는 단계를 포함한다. 여기서 상기 평탄화 단계는 배선층에 대한 제1 연마 단계를 포함하는데, 여기서 상기 제1연마 단계는 상기 배선층위에 형태적 불균일들을 형성한다. 상기 평탄화 단계는 연마 저지층을 상기 배선층에 코팅하는 단계를 추가로 포함한다. 그 후, 상기 연마 저지층위에 충전층을 증착하는데, 여기서 상기 충전층의 두께는 상기 형태적 불균일의 깊이보다 더 두꺼우며 상기 충전층을 상기 연마 저지층까지, 아래로 선택적 연마를 하는평탄화 단계를 더 거치게 된다. 연마 저지층 및 충전층은 상기 칩의 배선층과 상기 층간 유전체막의 각 사이에 존재하는데, 충전층은 이 형태적 불균일들을 충전하게 된다.
연마 저지층은 형태적 불균일들을 포함하는데, 상기 선택적 연마는 실질적으로 충전층을 제거하며 실질적으로 연마 저지층이 남아 있도록 하여 연마 저지층의 상기 형태적 불균일내에 존재하는 충전층만을 남긴다. 상기 충전층의 두께는 상기 연마 저지층의 두께보다 두껍다. 상기 연마는 선택적 화학 기계적 연마(CMP)를 포함한다. 형태적 불균일들에는 스크래치들이나 침하부들중 적어도 하나를 포함한다. 상기 연마 저지층은 질화 실리콘을 포함하고 상기 충전층은 산화층을 포함한다. 배선층은 다마신 배선층을 포함한다.
본 발명에 따른 집적회로 칩은 형태적 불균일들을 가지는 적어도 한 개 이상의 배선층과 상기 배선층위에 존재하는 연마 저지층[이 연마 저지층은 상기 형태적 불균일들을 포함함]과, 상기 형태적 불균일안에 존재하는 충전층 및 상기 연마 저지층과 상기 충전층의 상부에 존재하는 층간 유전체막을 포함한다. 상기 충전층은 상기 형태적 불균일들을 실질적으로 제거한다. 상기 형태적 불균일에는, 상기 배선층에 대한 CMP 공정에 의해 발생한 스크래치들이나 침하부들중 적어도 하나를 포함한다. 상기 연마 저지층은 질화 실리콘을 포함하고 상기 충전층은 산화막을 포함한다.
이하 도면을 참조하여 본 발명을 상세히 설명한다. 도 1에는 전술한 형태적 불균일들이 단면도를 통해 나타나 있다. 좀 더 상세하게는 기판(13)위에 형성된 다마신 배선(20)과 형태적 불균일들(21, 23)이 도 1에 나타난다. 불균일(23)은 트로프(trough)나 스크래치를 나타내는 반면에, 불균일(21)은 CMP 공정에서 발생한 침하부 불균일이다.
본 발명은 상기와 같은 칩 표면의 비평탄한 부분들을 층간 유전체막의 증착전에 보수하여, 상기의 형태적 불균일들이 그 다음층의 금속 배선에 다시 반복되는 것을 막음으로써, 금속 쇼트(shorts)들을 방지하는 것에 관한 기술이다. 좀 더 상세하게 설명하면, 본 발명에서는 연마 저지층인 캡핑 층(capping layer)과는 다른 선택적 식각성을 갖는 유전체 물질을 사용하여 상기와 같은 형태적 불균일 부위를 메우고(fills in), 선택적인(selective) 유전체 CMP 공정을 이용하여 상기 유전체 물질을 평탄화시키는 기술에 관한 것이다.
금속 CMP 공정 후, 고밀도 플라즈마(high density plasma,HDP)나 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로, 질화 실리콘층 같은 얇은(약 100nm 이하) 연마 저지층 또는 "캡핑" 층(30)을 웨이퍼 표면 전체에 걸쳐 증착한다(도 2).
연마 저지층(30)은, 전술한 바와 같이 선택적 연마가 가능한 어떤 물질로도 만들 수 있다. 본 발명의 실시예에서는, 상부에 증착될 층간 유전체막(ILD)과 배선(20)간의 접합(adhesion)을 향상시키기 위해, 질화 실리콘이 연마 저지층(30)의 물질로 사용되었다.
그 다음, 고밀도 플라즈마나 PECVD에 의해 충전층(40)을, 상기 금속 CMP공정에 의해 만들어진 침하부나 스크래치들(21, 23)중 가장 깊이가 깊은 불균일을 충분히 덮을 수 있는 두께[보통 200-300nm 정도]로 증착한다(도 3 참조). 충전층(40)으로 선택되는 물질로는 캡핑층(30)에 대해 선택적 연마가 가능한 어떤 물질도 가능하다. 예를 들면, 충전층(40)은 고밀도 플라즈마 산화물, PECVD 산화물, 스핀-온(spin-on) 유전체, 유동성(flowable) 산화물 등이 가능하다.
그 다음, 상기 구조에 선택적 화학-기계적 연마(selective chemical-mechanical polishing) 공정을 수행한다. 상기 연마 공정에서는 충전층(40)이 캡핑층(30)보다 실질적으로 더 빠른 속도로 제거되므로 도 4에 도시된 것같은 평탄화된 구조를 얻게 된다. 예를 들어, 캡핑층(30)은 질화물이고 충전층(40)은 산화물인 경우, 산화물(40)을 선택적으로 제거하는데 실리카 기제(silica-based)의 슬러리(slurry)를 사용할 수 있다. 또한 쎄리아(ceria)나 다른 연마제를 함유한 슬러리를 이용하여 충전층(40)만을 선택적으로 제거할 수도 있다. 충전층(40)이 스크래치(23)나 침하부(21)를 채우는 부위를 제외하고, 캡핑층(30)으로부터 모든, 또는 대부분의 충전층(40)을 제거하는데 영향을 주기 위해서, 단단하거나 딱딱한 연마 패드(polish pad)가 선호된다. 캡핑층 상부에 잔류하는 충전층(40)의 양은 그리 큰 문제가 되지 않는데, 왜냐하면 후속공정에서 그 상부에 증착될 층간 유전체막과 이 충전층(40) 및 캡핑층(30)은 서로 잘 적합할 수 있도록 물질이 선택되었기 때문이다. 더군다나, 캡핑층(30)은 질화물이므로, 그 단단함 때문에 새로운 스크래치 등의 불균일이 발생되지 않는 장점이 있다.
상기 선택적 CMP 공정은 침하부 등을 충전물로 채워 교정한 채로 캡핑층(30)에서 연마 공정이 정지되도록 설계되었다. 따라서, 본 발명을 통해 전통적인 층간 금속 유전체 평탄화(inter-metal dielectric planarization) 공정에서 요구되어 온, 평탄화 된 산화물 두께와 균일성(uniformity)을 회복할 수 있게 된다. 연마 공정의 제어는 전형적인 방법이 사용된다. 예를 들면, 연마 공정을 특정 시간(예를 들어, 1 분)이 지나면 중지되도록 하거나, 또는 슬러리를 화학적으로 샘플링하는 작업 등을 통해 슬러리내에서 캡핑물질이 발견되면 곧바로 연마 공정이 중지되도록 하는 방법 등이 있다.
전술한 공정이 도 5에서 플로우 차트로 나타나 있다. 상세하게 설명하면, 단계 60에서 배선층(20)이 형성된다. 단계 61에서 상기 배선층(20)이 연마된 후, 단계 62에서 이 배선층위에 연마 저지층(30)이 증착된다. 후속적으로, 단계 63에서 충전층(40)이 증착된다. 단계 64에서 상기 충전층(40)은, 아래 방향으로, 연마 저지층(30)이 들어날 때까지 선택적인 연마가 된다. 그 후에, 단계 65에서 층간 유전체막이 형성된다. 마지막으로, 단계 66에 나타나 있듯이, 모든 배선층들이 만들어질 때까지 상기 배선층의 형성, 상기 배선층의 평탄화 및 층간 유전체막의 형성 공정이 반복된다.
그 다음, 다음 금속층 형성을 위해 잘 알려진, 전형적인 공정 시퀀스가 수행된다. 본 발명은 상부의 층간 유전체막에 영향을 주지 않을 뿐 아니라[도리어 층간 유전체막의 접합을 도와주는 장점을 갖고 있다], 구조 전체의 두께에도 영향을 주지 않는다[사실, 층간 유전체막의 두께는 하부층의 향상된 평탄도로 인해 감소하거나 또는 증가할 수 있다]. 따라서, 본 발명에 의해 층이 추가됨에 따라, 이를 보상하기 위해 전형적인 공정을 수정해야 할 필요성이 전혀 없다. 더욱이, 전체 구조의 평탄도를 향상시키기 위해 본 발명을 모든 배선층에 이용할 수 있다.
또한, 본 발명에 의하면 후속되는 금속 CMP 공정 전체에 대해서 "과-연마(over-polish)"의 정도를 줄일 수 있다. 공정 시간이 줄어들고, 배선 연결 레벨(interconnection level)이 추가될수록 발생하는, 바람직하지 않은 토포그라피(topography) 악화(worsening)의 누적을 방지할 수 있으므로 그 잇점은 상당히 크다. 이 방법으로 이중-다마신 금속 배선이 용이하게, 전형적인 레벨로부터, 예를 들면, 8이나 그 이상의 배선 레벨을 가진 칩까지 확대될 수 있게 된다.
본 발명에서는 금속 CMP 공정 바로 직후 및 층간 유전체막 증착 바로 전에, 추가의 공정 단계를 삽입하였다. 이 방법을 통하여, 침하부에 의해 돌이킬 수 없는 불균일이 발생할지도 모를 상부 레벨에 형태적 불균일들이 복제되기 전에, 금속 CMP 공정(또는, 그 이전 레벨 공정)에 의해 발생한 이 불균일들을 해결할 수 있게 된다.
본 발명이 해결하고자 하는 문제는 어떤 형태의 연마 공정에서도 발생할 수 있는 것이며, 따라서 본 발명은 어떤 형태의 연마 공정에도 적용될 수 있다. 마찬가지로, 본 발명은 플라즈마 CVD 공정외에도 고밀도 플라즈마 같은 공정에 의해 증착된 층간 유전체막이나 불소 도핑(fluorine-doped) 산화막, 또는 다른 저유전체막(low-K dielectric) 등의 공정에도 유용하다. 질화 실리콘외에도 충전층(40)에 비해 연마율이 다르고 금속 배선층에 접합 가능한 물질이라면 상기 캡핑층 또는 연마 저지층(30)의 물질로 사용 가능하다. 또한 상기 캡핑층 또는 연마 저지층(30)의 물질에 비해 연마율이 다른, 플라즈마 CVD 산화막이 아닌 유전체막도 상기 충전층(40)의 물질로 사용 가능하다.
0.25㎛와 0.18㎛의 구리 이중 다마신 연결 배선 공정(copper dual damascene interconnection wiring)같은, 기하학적으로 무결성을 요구하는 엄격한 반도체 공정에서는 본 발명의 장점이 상당히 큰 영향을 끼치는데, 특히 다층(4개 이상)의 금속 배선 공정인 경우에는 더욱 그러하다.
이에 더하여, 본 발명은 형태적 불균일을 제거하기 위해 층간 유전체막 증착 후 및 다음 금속층 패턴 공정 전에 실시되는, 계층간 산화막 CMP 공정(inter-level oxide CMP)에 비해 우수하다. 상기와 같은 계층간 산화막 CMP 공정은 잠재적으로 비아 오픈(via open)을 야기하고, 칩 및 웨이퍼 전체에 걸쳐 추가로 커패시턴스 변이(capacitance variation)를 발생시킬 수 있기 때문이다. 또한 상기와 같은 계층간 산화막 CMP 공정은, 그 자체가 남은 산화막에 스크래치를 발생시킬 수 있고, 이 스크래치는 금속으로 메워지므로, 잠재적으로 다음 레벨 금속층의 쇼트를 유발할 수 있다. 표준적인 층간 유전체 산화막 CMP의 두께와 균일도(uniformity) 제어가 재차 문제가 되므로 이러한 결점들이 발생하며, 따라서 층간 유전체막의 두께 방정식이 다시 수정되어야 하고 정밀하게 제어되어야 한다.
반대로, 본 발명을 이용하는 경우에는, 층간 유전체막의 증착이나 비아 에치(via etch)에 대한 재조정이 필요없고, 비아 오픈(via open), 비아 오버에치(via overetch), 또는 커패시턴스 변이등에 대한 염려가 전혀 없다. 본 발명의 연마 저지층을 사용한 선택적 산화막 CMP 공정은 상기 계층간 산화막 CMP 공정보다 그 구현이 훨씬 용이하다. 더욱이, 본 발명에 따르면, "잔류 산화막"에 대한 생산 관리 측정(product control measurement)이 필요하지 않고, 짧은 연마 시간(예를 들어, 1분)과 연마 저지층 때문에 연마 패드의 연마 감소율에 대한 고려도 별로 필요하지 않으며, 전체적인 효율이 상승하게 된다. 또한 본 발명의 연마 저지층을 사용한 선택적 산화막 CMP 공정은, 연마 저지층 막의 단단함으로 인해 스크래치 결함을 발생시킬 염려가 없다.
비록 본 발명이 바람직한 실시예들을 통해 설명되었지만, 당업자라면 본 발명의 특허청구범위와 사상 범위내에서 수정을 가하여 본 발명을 실시할 수 있음을 쉽게 알 수 있을 것이다.
본 발명에 의하면 계층간 유전체막(inter-level dielectric)의 증착전에, 칩 표면의 불균일성을 수정함으로써 형태적 불균일들이 다음 층의 금속 배선들에게 복제되어 금속 쇼트를 발생시키는 것을 방지할 수 있게 된다.

Claims (15)

  1. 형태적 불균일을 가진 표면을 평탄화시키는 방법에 있어서,
    상기 표면에 연마 저지층을 코팅하는 단계와,
    상기 연마 저지층위에 충전층－여기서 충전층의 두께는 상기 형태적 불균일의 깊이보다 더 두꺼움－을 증착하는 단계와,
    상기 충전층을 상기 연마 저지층까지, 아래로 선택적 연마를 하는 단계
    를 포함하는 것을 특징으로 하는 표면 평탄화 방법.
  2. 제1항에 있어서, 상기 표면은 층간 유전체막으로 덮힌 다마신 배선층을 포함하며, 상기 연마 저지층 및 상기 충전층은 상기 다마신 배선층과 상기 층간 유전체막 사이에 존재하는 것을 특징으로 하는 표면 평탄화 방법.
  3. 제1항에 있어서, 상기 충전층은 상기 형태적 불균일들을 충전하는 것을 특징으로 하는 표면 평탄화 방법.
  4. 제1항에 있어서, 상기 연마 저지층은 상기 형태적 불균일들을 포함하며, 상기 연마 단계 후에는 상기 충전층이 오직 상기 형태적 불균일안에만 잔존하는 것을 특징으로 하는 표면 평탄화 방법.
  5. 제1항에 있어서, 상기 연마 단계 전(前), 상기 충전층의 두께는 상기 연마 저지층의 두께보다 두꺼운 것을 특징으로 하는 표면 평탄화 방법.
  6. 제1항에 있어서, 상기 연마 단계는 선택적 화학 기계적 연마(CMP)를 포함하는 것을 특징으로 하는 표면 평탄화 방법.
  7. 제1항에 있어서, 상기 형태적 불균일에는, 상기 표면에 대한 CMP 공정에 의해 발생한 스크래치들이나 침하부들중 적어도 하나를 포함하는 것을 특징으로 하는 표면 평탄화 방법.
  8. 제1항에 있어서, 상기 연마 저지층은 질화 실리콘을 포함하고 상기 충전층은 산화막을 포함하는 것을 특징으로 하는 표면 평탄화 방법.
  9. 배선층을 형성하는 단계와,
    상기 배선층을 평탄화시키는 단계와,
    상기 배선층위에 층간 유전체막을 형성하는 단계와,
    상기 배선층을 형성하는 단계, 상기 배선층을 평탄화시키는 단계, 상기 배선층위에 층간 유전체막을 형성하는 단계를 반복하는 단계
    를 포함하는 것으로서,
    상기 평탄화 단계는,
    (a) 상기 배선층에 대한 제1 연마 단계－여기서 제1 연마 단계는 상기 배선층위에 형태적 불균일들을 형성함－와,
    (b) 연마 저지층을 상기 배선층에 코팅하는 단계와,
    (c) 상기 연마 저지층위에 충전층－여기서 충전층의 두께는 상기 형태적 불균일의 깊이보다 더 두꺼움－을 증착하는 단계와,
    (d) 상기 충전층을 상기 연마 저지층까지, 아래로 선택적 연마를 하는
    단계를 포함하는 것을 특징으로 하는 집적회로 칩 제조 방법.
  10. 제9항에 있어서, 상기 연마 저지층 및 상기 충전층은 상기 칩의 배선층과 상기 층간 유전체막의 각 사이에 존재하는 것을 특징으로 집적회로 칩 제조 방법.
  11. 제9항에 있어서, 상기 배선층은 다마신 배선층을 포함하는 것을 특징으로 하는 집적회로 칩 제조 방법.
  12. 형태적 불균일들을 가지는 적어도 한 개 이상의 배선층과,
    상기 형태적 불균일들을 포함하는 것으로서 상기 배선층위에 존재하는 연마 저지층과,
    상기 형태적 불균일안에 존재하는 충전층과,
    상기 연마 저지층과 상기 충전층의 상부에 존재하는 층간 유전체막을 포함하는 것을 특징으로 하는 집적회로 칩.
  13. 제12항에 있어서, 상기 충전층이 상기 형태적 불균일들을 실질적으로 제거한 것을 특징으로 하는 집적회로 칩.
  14. 제12항에 있어서, 상기 형태적 불균일에는, 상기 배선층에 대한 CMP 공정에 의해 발생한 스크래치들이나 침하부들중 적어도 하나를 포함한 것을 특징으로 하는 집적회로 칩.
  15. 제12항에 있어서, 상기 연마 저지층은 질화 실리콘을 포함하고 상기 충전층은 산화막을 포함한 것을 특징으로 하는 집적회로 칩.
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