KR101199436B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 패턴의 밀도가 낮은 영역과 높은 영역에서의 식각 차이를 해결할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 제조방법은, 패턴의 밀도가 높은 영역 및 낮은 영역이 정의된 반도체 기판 상에, 확산방지막 및 상기 패턴의 밀도가 높은 영역보다 낮은 영역의 두께가 더 큰 층간절연막을 차례로 형성하는 단계; 및 상기 층간절연막 및 확산방지막의 소정두께를 선택적으로 식각하여 패턴의 밀도가 높은 영역 및 낮은 영역 각각에 비아홀을 형성하는 단계를 포함한다.
구리, 다마신

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1은 종래기술에 따른 문제점을 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200: 반도체 기판 201: 하부 구리배선
202: 확산방지막 203: 제 1 층간절연막
204: 배리어막 205: 제 2 층간절연막
206: 제 1 감광막패턴 207: 제 2 감광막패턴
208: 비아홀 209: 제 3 감광막패턴
210: 트렌치 211: 더미패턴
212: 듀얼 다마신 패턴 213: 구리배선
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로서, 패턴의 밀도가 낮은 영역과 높은 영역에서의 식각차이를 해결할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것이다.
최근 들어, 반도체 소자가 고집적화되면서 디자인 룰이 0.13㎛이하로 낮아지고 있으며, 집적도를 보다 더 향상시키기 위하여 초미세패턴을 형성하기 위한 연구가 진행되고 있다.
그러나, 이에 따라, 금속배선 간의 RC(resistence capacitance) 딜레이(delay)가 큰 문제로 대두되었으며, 이를 해결하기 위하여 속도가 빠른 구리배선을 적용하게 되었다. 그러나, 구리는 현재 사용하고 있는 장비로 패터닝하는 것이 불가능하기 때문에, 구리배선을 형성하기 위하여 주로 다마신(damascene) 공정을 사용하게 되는데, 상기 다마신 공정을 통해 구리금속 배선을 형성할 때는 저유전막질의 층간절연막 사이에 식각정지막 등을 형성하여 통일성을 가진 금속배선 저항을 확보할 수 있다.
그러나, 상기 구리배선 형성을 위한 듀얼 다마신 공정 중, 비아홀을 형성하는 과정에서, 패턴의 밀도에 따라 나타나는 식각 속도차이로 인하여, 비아홀 하부에 존재하는 확산방지막이 균일하게 식각되지 않는 문제가 발생한다.
즉, 같은 타겟(target)으로 식각공정을 수행할 때, 패턴의 밀도가 낮은 영역이 높은 영역에 비하여 식각되는 속도가 더 빠르기 때문에, 실제로 패턴의 밀도가 낮은 영역의 확산방지막이, 높은 영역의 확산방지막에 비하여 더 많은 두께가 식각 되고, 대략 50 내지 150Å정도로 차이가 난다. 다시 말해, 전체 두께가 대략 500Å 이라고 할 경우, 약 30%까지 차이가 날 수 있다.
여기서, 도 1은 종래기술에 따른 문제점을 설명하기 위한 단면도이다. 도 1에 도시한 바와 같이, 비아홀(106) 형성시, 패턴의 밀도가 낮은 영역(I)보다 높은 영역(D)에서의 식각속도가 더 빠르기 때문에, 비아홀(106) 하부에 존재하는 확산방지막(102)의 식각되는 두께에 차이가 발생한다.
특히, 상기 하부 구리배선(101)은, 일반적으로, 비아홀(106) 형성 후에 수행되는, 트렌치 식각공정시에 노출되어야 하지만, 상기 비아홀(106) 형성시, 상기 패턴의 밀도가 높은 영역(D)에 형성된 확산방지막(102)이 완전히 식각되어, 하부에 존재하는 구리배선(101)이 노출될 수 있고, 상기 노출된 하부 구리배선(101)은 대기 중에 존재하는 산소(O2)와 결합하여 산화(oxidation)되어, 배선의 안정화에 악영향을 주는 문제가 발생한다. 여기서, 미도시된 도면부호, 103, 104 및 105는 제 1 층간절연막, 배리어막 및 제 2 층간절연막이다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 패턴의 밀도가 낮은 영역과 높은 영역에서의 식각차이를 해결할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은, 패턴의 밀도가 높은 영역 및 낮은 영역이 정의된 반도체 기판 상에, 확산방지막 및 상기 패턴의 밀도가 높은 영역보다 낮은 영역의 두께가 더 큰 층간절연막을 차례로 형성하는 단계; 및 상기 층간절연막 및 확산방지막의 소정두께를 선택적으로 식각하여 패턴의 밀도가 높은 영역 및 낮은 영역 각각에 비아홀을 형성하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 다른 제조방법은, 패턴의 밀도가 높은 영역 및 낮은 영역이 정의된 반도체 기판 상에, 확산방지막, 층간절연막을 차례로 증착하는 단계; 상기 층간절연막상에 패턴의 밀도가 높은 영역을 노출시키고 낮은 영역을 덮는 감광막패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 이용하여, 상기 제 2 층간절연막을 소정두께만큼 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 패턴의 밀도가 높은 영역이 소정두께만큼 식각된 층간절연막 및 확산방지막의 소정두께를 선택적으로 식각하여, 패턴의 밀도가 높은 영역 및 낮은 영역에 각각의 비아홀을 형성하는 단계를 포함하는 한다.
여기서, 상기 제 2 층간절연막의 식각공정은, 1000 내지 2000Å 만큼 수행하는 것을 특징으로 한다.
그리고, 상기 제 2 층간절연막의 식각공정은, 건식각 공정 또는 습식각 공정을 적용하여 수행하는 것을 특징으로 한다.
또한, 상기 건식각 공정은, CxFy가스를 이용하는 것을 특징으로 한다.
또한, 상기 습식각 공정은, HNO3, HF, NH4F, CH3COOH 중 어느 하나를 이용하는 것을 특징으로 한다.
또한, 상기 제 1 감광막패턴은 I-line 또는 Krf를 광원으로 하는 것을 특징으로 한다.
또한, 상기 제 1 감광막 패턴의 제거공정은, 100℃이상의 02 분위기에서 수행하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시한 바와 같이, 패턴의 밀도가 낮은 영역(I) 및 높은 영역(D)이 정의되고, 하부 구리배선(201)이 구비된 반도체 기판(200)상에, 확산방지막(202), 제 1 층간절연막(203), 배리어막(204) 및 제 2 층간절연막(205)을 차례로 증착한다. 상기 제 2 층간절연막(205)은 기존의 층간절연막(105)보다 약 1000Å 이상 더 두껍게 증착하는 것이 바람직하다. 상기 확산방지막(202)은 질화막으로 형성될 수 있다.
그런 다음, 상기 제 2 층간절연막(205)상에, 패턴의 밀도가 낮은 영역(I)를 노출시키고, 패턴의 밀도가 높은 영역(D)을 덮는, 제 1 감광막 패턴(206)을 형성한다. 상기 제 1 감광막 패턴(206)은, 후속적으로 진행되는 패턴의 밀도가 낮은 영역(I)의 식각공정시, 상기 패턴의 밀도가 높은 영역(D)을 보호하는 역할을 하며, I-line 및 Krf를 광원으로 하는 감광막으로 형성하는 것이 바람직하다.
그런 다음, 도 2b에 도시한 바와 같이, 상기 제 1 감광막 패턴(206)에 의해 노출된, 제 2 층간절연막(205)의 패턴 밀도가 낮은 영역(I)을 소정 두께만큼 벌크(bulk)식각한다.
상기 식각공정은, 상기 패턴의 밀도가 낮은 영역(I)와 높은 영역(D)에서의 제 2 층간절연막 두께가 약 1000 내지 2000Å정도 차이가 나도록 수행하는 것이 바람직하다. 또한, 상기 식각공정은, CxFy등의 식각가스를 이용하는 건식각공정 또는 HNO3, HF, NH4F 및 CH3COOH 중 어느 하나를 이용하는 습식각공정 중 어느 하나를 적용하여 수행할 수 있다.
그런 후에, 도 2c에 도시한 바와 같이, 상기 제 1 감광막 패턴(206)을 스트립(strip) 공정을 수행하여, 제거한다. 상기 스트립공정은, O2 가스를 이용하여 수행하며, 100℃ 이상의 높은 온도에서 진행하여, 상기 패턴의 밀도가 낮은 영역(I)에서 상기 스트립 공정으로 인한 데미지가 발생하지 않도록 하는 것이 바람직히다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 상기 패턴의 밀도가 낮은 영역(I)에 대응하는 제 2 층간절연막(205) 부분을 소정두께만큼 식각하여, 패턴의 밀도가 낮은 영역(I)과 높은 영역(D)간에 절연막의 두께 차이를 줌으로써, 후속적으로 진행되는 비아홀(208) 형성을 위한 식각공정에서, 패턴 밀도와 무관하게, 상기 확산방지막(202)의 식각되는 두께를 균일하게 할 수 있다.
또한, 본 발명은, 단지 일부 패턴 영역을 가리는 감광막 패턴만을 이용하여, 패턴 밀도에 따른 식각 속도의 차이를 보완할 수 있으므로, OPC(optical proximity correction)작업 등, 복잡한 공정을 추가로 수행하지 않아도 되는 이점이 있다.
다음, 도 2d에 도시한 바와 같이, 상기 패턴의 밀도가 낮은 영역(I)과 대응하는 제 2 층간절연막(205) 부분의 식각공정이 완료된, 상기 제 2 층간절연막(205)의 전체 표면상에, 비아홀 형성영역을 한정하는 제 2 감광막 패턴(207)을 형성한다.
그 다음에, 도 2e에 도시한 바와 같이, 상기 제 2 감광막 패턴(207)을 식각마스크로 이용하여, 상기 제 2 층간절연막(205), 배리어막(204), 제 1 층간절연막(203) 및 확산방지막(202)의 소정두께를 차례로 식각하여, 패턴의 밀도가 낮은 영역(I) 및 높은 영역(D)에 각각의 비아홀(208)을 형성한다. 이어서, 상기 감광막 패턴(207)을 스트립 공정을 수행하여 제거한다.
여기서, 본 발명의 실시예에 의하면, 패턴의 밀도가 낮은 영역(I)과 대응하는 제 2 층간절연막(205) 부분을 미리 식각한 상태에서, 상기 비아홀(208) 식각공정을 진행하기 때문에, 상기 비아홀(208) 하부에 존재하는 확산방지막(202)의 식각되는 두께가 균일하다.
그런 다음, 도 2f에 도시한 바와 같이, 상기 비아홀(208)이 형성된 제 2 층간절연막(205)상에, 트렌치(210) 및 더미패턴(211)을 형성하기 위한 영역을 한정하 는 제 3 감광막 패턴(209)을 형성한다.
상기 더미패턴(211)은, 패턴의 밀도가 낮은 영역(I)에 인접하는, 높은 영역(D)에 형성되어, 높이를 달리하는 패턴 사이에서, 반도체 칩의 평탄화를 위한, CMP 공정에서 발생하는 불균일성을 최소화하여 그 차이를 감소시키는 역할을 수행하게 된다.
그 다음에, 도 2g에 도시한 바와 같이, 상기 제 3 감광막 패턴(209)을 식각마스크로 이용하여, 상기 제 2 층간절연막(205)을 식각하여 트렌치(210) 및 더미패턴(211)을 형성한다. 이에 따라, 비아홀(208)과 트렌치(210)로 이루어진 듀얼다마신 패턴(212)이 형성된다.
그런 다음, 도 2h에 도시한 바와 같이, 상기 제 3 감광막 패턴(209)을 스트립 공정을 수행하여 제거하고, 상기 결과물 상에, 상기 듀얼다마신 패턴(212) 및 더미패턴(211)을 매립하도록, 구리막을 형성한 후, 상기 제 2 층간절연막(205)이 노출될 때까지, 구리막을 CMP(chemical mechanical polishing)하여, 구리배선(213)을 형성한다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면, 패턴 밀도에 따라 절연 물질 두께를 다르게 함으로써, 패턴의 밀도가 낮은 영역과 높은 영역에서의 식각속도의 차이를 해결함으로써, 비아홀 형성시 식각되는 확산방지막의 두께를 균일하게 하는 등 안정적인 구리배선을 형성할 수 있는 효과가 있다.
또한, 본 발명은, 단지 일부 패턴 영역을 가리는 감광막 패턴만을 이용하여, 패턴 밀도에 따른 식각 속도의 차이를 보완할 수 있으므로, OPC작업 등, 복잡한 공정을 추가로 수행하지 않아도 되는 이점이 있다.

Claims (8)

  1. 삭제
  2. 제1 밀도 영역과 상기 제1 밀도 영역보다 더 큰 밀도를 갖는 제2 밀도 영역이 정의된 반도체 기판 상에, 확산방지막, 층간절연막을 차례로 증착하는 단계;
    상기 층간절연막상에 상기 제1 밀도 영역을 노출시키고 상기 제2 밀도 영역을 덮는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 이용하여, 상기 제1 밀도 영역의 층간절연막보다 상기 제2 밀도 영역의 층간절연막의 두께가 더 작아지도록 상기 층간 절연막을 식각하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    상기 제1 밀도 영역과 상기 제2 밀도 영역에 각각의 비아홀을 형성하는 단계; 및
    상기 제2 밀도 영역 중 상기 비아홀이 형성된 영역에는 트렌치를 형성하고, 상기 제1 밀도 영역의 인접한 영역에는 더미 패턴을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 층간절연막의 식각공정은, 1000 내지 2000Å 만큼 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 층간절연막의 식각공정은, 건식각 공정 또는 습식각 공정을 적용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 건식각 공정은, CxFy가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 습식각 공정은, HNO3, HF, NH4F, CH3COOH 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 2 항에 있어서,
    상기 감광막 패턴은 I-line 또는 Krf를 광원으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 2 항에 있어서,
    상기 감광막 패턴의 제거공정은, 100℃이상의 02 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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