KR100896460B1 - 반도체소자의 구리배선 형성방법 - Google Patents

Abstract

본 발명은 하부 구리배선이 형성된 기판 상에 제1 SiN, 제1 로우-k산화막, 제2 SiN, 제2 로우-k산화막을 순차적으로 증착하는 제1단계; 상기 제2 로우-k산화막을 선택적으로 식각하여 비아홀을 형성하는 제2단계; 소정의 감광막패턴을 이용하여 상기 제1 및 제2 로우-k산화막과 제2 SiN을 식각하여 대머신구조를 형성하되, 상기 하부 구리배선이 드러나지 않도록 상기 대머신 구조 바닥부위의 제1 SiN이 남도록 식각하는 제3단계; 상기 기판 전면에 확산배리어를 증착하는 공정과 Ar 스퍼터링으로 상기 대머신 구조 바닥부위의 확산배리어와 제1 SiN을 식각하여 대머신 구조 측벽에 Cu와 SiN이 재증착되도록 하는 공정을 반복적으로 행하여 상기 하부 구리배선을 노출시키는 제4단계; 및 상기 대머신 구조 내부에 구리를 증착하여 상기 하부 구리배선과 연결되는 상부 구리배선을 형성하는 제5단계를 포함하여 구성되는 반도체소자의 구리배선 형성방법을 제공한다.

대머신, 구리배선, 비아홀, SiN, 확산배리어, EM

Description

반도체소자의 구리배선 형성방법{Method for forming copper interconnection of semiconductor device}

도1 및 도2는 종래기술의 문제점을 도시한 도면,

도3 및 도4는 본 발명의 원리를 도시한 도면,

도5a 내지 도5i는 본 발명에 의한 대머신 구조의 구리배선 형성방법을 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

1,5,7 : SiN 2,6,8 : 로우-k산화막

3,11 : 확산배리어 4 : 하부 구리배선

9 : 비아홀 12 : 상부 구리배선

본 발명은 반도체소자의 배선 형성방법에 관한 것으로, 특히 대머신(damascene)구조에서의 구리배선 형성기술에 관한 것이다.

반도체소자의 집적도 증가와 더불어 배선의 선폭 및 콘택홀의 크기가 감소하고, 이에 따라 배선에 인가되는 전류밀도가 증대되어 EM(Electomigration)에 의한 배선의 신뢰성 저하 문제가 중요하게 되었다. EM은 배선에 전류(즉, 전자)가 흐를때 표면, 결정입계(grain boundary), 경계면, 격자에서 Al, Cu원자가 전자에 의해 밀려 이동하는 현상을 의미하며, 주고 결정입계가 합쳐지는 부분에서는 Al, Cu원자가 누적(accumulation)되어 힐록(hillock) 등을 유발하거나 또는 결정입계가 갈라지는 부분에서는 Al, Cu원자가 결핍(depletion)되어 빈 공간(vacancy)을 생성하면서 보이드(void)가 형성되고, 이렇게 형성된 보이드는 빈 공간을 트랩핑하여 Al, Cu 보이드가 점차적으로 성장하면서 결국에는 배선 자체가 단락된다. 특히, 배선 자체에 보이드(키홀)가 있을 경우, 표면으로의 이동이 원활하기 때문에 EM 페일(fail)의 발생이 크며, 또한 비아가 텅스텐플러그나 하부 배리어의 두께가 두꺼울 경우, 전자가 텅스텐 또는 배리어 금속을 지나 Al, Cu배선을 지날때 그 경계면에서 물질의 공급이 차단되어 보이드가 발생되어 페일이 되기도 한다. 또한, Cu배선의 경우, Cu배선보다 비아의 크기가 작기 때문에 배선에 인가되는 전류밀도가 증가하여 EM페일이 증가하는 문제점이 있다.

종래 기술을 이용하여 대머신 구조의 구리(Cu) 배선을 형성할 경우, 도1과 같이 비아 에치(via etch) 또는 금속 배리어 전세정시 절연막이 구리에 의해 오염되기 때문에 구리의 확산이 용이하다는 문제점이 발생한다. 또한, 구리가 층간절연막을 통하여 확산되는 것을 방지하기 위하여 금속 배리어를 증착하는데 이때, 도2 에 도시한 바와 같이 증착되는 배리어가 콘택홀 측면보다 하부에 더 많이 증착되고 또한 콘택홀 입구에 오버행(over-hang)이 발생함에 따라 다음과 같은 문제점이 발생한다.

측벽에 배리어 두께가 얇아지면 로우-k(low-k) 물질에 존재하는 세공(pore)으로 인해 얇은 두께의 Ta 또는 TaN 핀홀이 발생하여 구리의 확산이 용이하게 되며, 콘택홀 입구의 오버행에 의해 구리 증착후 키홀(key hole)이 발생하게 된다. 또한, 콘택홀 바닥부위의 배리어가 두꺼울 경우, 전자가 금속배리어를 지나 구리배선을 지날때 그 경계면에서 물질의 공급이 차단되어 보이드(void)가 발생되어 배선 자체가 단락되는 문제가 생긴다.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 주 배선재료인 Cu 증착전 비아에치시 하부 Cu배선이 드러나지 않게 SiN을 남긴 상태에서 배리어를 증착한 후, Ar 스퍼터링으로 바닥 부위의 배리어와 SiN을 식각하여 비아홀 측벽에 Cu와 SiN을 재증착시킴으로써 Cu 오염 및 Cu 확산을 방지하고, 비아홀 입구의 오버행을 제거하여 Cu증착시 키홀이 발생하지 않도록 하며, 바닥부위의 배리어를 얇게 증착하여 전자가 금속 배리어를 지나 Cu배선을 지날때 그 경계면에서 물질의 공급이 차단되어 발생하는 EM페일을 감소시킬 수 있도록 하는 반도체소자의 구리배선 형성방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 구리배선 형성방법은 하부 구리배선이 형성된 기판 상에 제1 SiN, 제1 로우-k산화막, 제2 SiN, 제2 로우-k산화막을 순차적으로 증착하는 제1단계; 상기 제2 로우-k산화막을 선택적으로 식각하여 비아홀을 형성하는 제2단계; 소정의 감광막패턴을 이용하여 상기 제1 및 제2 로우-k산화막과 제2 SiN을 식각하여 대머신구조를 형성하되, 상기 하부 구리배선이 드러나지 않도록 상기 대머신 구조 바닥부위의 제1 SiN이 남도록 식각하는 제3단계; 상기 기판 전면에 확산배리어를 증착하는 공정과 Ar 스퍼터링으로 상기 대머신 구조 바닥부위의 확산배리어와 제1 SiN을 식각하여 대머신 구조 측벽에 Cu와 SiN이 재증착되도록 하는 공정을 반복적으로 행하여 상기 하부 구리배선을 노출시키는 제4단계; 및 상기 대머신 구조 내부에 구리를 증착하여 상기 하부 구리배선과 연결되는 상부 구리배선을 형성하는 제5단계를 포함하여 구성되는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

종래기술의 문제점을 해결하기 위하여 본 발명은 비아에치시 하부의 Cu배선이 드러나지 않도록 SiN을 남긴 상태에서 Cu 확산배리어를 도3과 같이 증착한 후, Ar 스퍼터링으로 하부의 배리어와 SiN을 식각하여 도4와 같이 비아홀 측벽에 Cu와 SiN이 재증착(Re-deposition)되도록 하고, 이러한 과정을 반복하여(배리어 증착 -> Ar스퍼티링 식각-> 배리어 증착 -> Ar 스퍼터링 식각) 하부배선의 Cu가 노출될 수 있도록 한다. 이때, 측벽의 배리어 두께는 두껍게, 비아홀 바닥부위의 배리어는 얇게 증착한다.

또한, 확산 배리어 증착시에도 웨이퍼 바닥부위에 RF AC바이어스를 인가하여 이온화된 Ar⁺, Ta⁺ 및 TaN⁺ 이온으로 바닥부위의 배리어와 SiN을 식각할 수 있다.

도5a 내지 도5i에 본 발명의 일실시예에 의한 대머신 구조의 구리배선 형성방법을 공정순서에 따라 나타내었다.

먼저, 도5a를 참조하면, 실리콘기판위에 대머신 구조를 이용하여 하부 구리배선을 형성하기 위해 SiN(1)과 로우-k(low-k)산화막(2)을 차례로 증착한 후, 감광제(도시하지 않음)를 이용한 노광 및 현상을 통해 배선이 형성될 트렌치부분의 산화막(2)을 선택적으로 식각한 다음, 감광제를 제거한다.

이어서 도5b를 참조하면, 주 배선재료인 Cu를 증착하기 전에 확산배리어로 TaN(3)(또는 Ta, W, WN, Ti, TiN)을 증착한 다음, Cu 씨드층을 CVD 또는 PVD방식에 의해 증착한 후, Cu(4)를 전기도금(electroplating)방법으로 증착한다. Cu 증착후, CMP공정으로 배선이 형성되는 트렌치부위에만 Cu를 남기고 나머지 부분은 제거한다.

도5c를 참조하면, 상부 구리배선과 하부 구리배선간의 절연 및 Cu 확산을 방지하기 위해 SiN(5), 로우-k산화막(6), SiN(7), 로우-k산화막(8)을 번갈아가면서 증착한다.

도5d를 참조하면, 최상층의 로우-k산화막(8)을 선택적으로 식각하여 비아홀(9)을 형성한다.

도5e를 참조하면, 대머신구조를 이용하여 상부 구리배선을 형성하기 위해 감광제를 도포한 후, 노광 및 현상에 의해 소정의 패턴(10)을 형성하고, 이를 마스크로 이용하여 도5f와 같이 산화막 및 SiN(7)을 식각하여 배선이 형성될 부분에 비아홀을 형성한 다음, 감광제를 제거한다. 이 과정에서 도5d에서 형성된 배선형성부위가 추가로 식각되는데 이때 하부 구리배선(4)이 드러나지 않도록 SiN(5)이 50~1000Å 남도록 식각을 행한다.

다음에 도5g를 참조하면, 주 배선재료인 Cu를 증착하기 전에 확산배리어로서 TaN(또는 Ta, W, WN, Ti, TiN)(11)을 증착한다. 이때, 압력은 30mT 이하로 하고, 증착두께는 1500Å 이하로 하는 것이 바람직하다.

도5h를 참조하면, 상기 확산배리어를 증착한 후, Ar 스퍼터링으로 비아홀 바닥부위의 배리어와 SiN을 식각하여 비아홀 측벽에 Cu와 SiN이 재증착되도록 하고, 이러한 과정을 반복하여배리어 증착 -> Ar 스퍼터링 -> 배리어 증착 -> Ar 스퍼터링) 하부의 구리배선(4)이 노출되도록 한다. 이때, 측벽 배리어는 두껍게, 비아홀 바닥의 배리어는 얇게 증착한다. 또는 확산배리어 증착시 웨이퍼 바닥부위에 RF AC바이어스를 인가하여 이온화된 Ar⁺, Ta⁺ 및 TaN⁺ 이온으로 비아홀 바닥부위의 배리어와 SiN을 식각할 수도 있다. 이 경우에는 반복 공정이 필요없다.

상기 Ar 스퍼터링시 압력은 30mT 이하로 하고, Ar 스퍼터링 식각에 의한 비아홀 바닥부위의 배리어 두께는 1000Å 이하, 비아홀 측벽부위에 재증착되는 두께는 10~1000Å 이 되도록 한다. Ar 대신에 Kr이나 Xe가스를 사용할 수도 있다.

도5i를 참조하면, Cu씨드층을 CVD 또는 PVD방식에 의해 증착한 후, 주 배선재료인 Cu(12)를 전기도금 방법에 의해 증착한 후, CMP공정으로 비아홀 내에만 Cu를 남김으로써 하부 구리배선과 연결되는 상부 구리배선을 완성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명의 기술을 이용하여 대머신구조의 구리배선을 형성할 경우, 비아 식각시 하부 구리배선이 드러나지 않게 SiN을 남긴 상태에서 구리 확산배리어를 증착하기 때문에 비아 식각, 금속배리어 증착 전세정시 절연막이 구리에 의해 오염되는 것을 방지할 수 있을 뿐만 아니라, 비아홀 또는 대머신 구조에서의 배선 측벽에 배리어를 두껍게 증착함으로써 배리어 두께가 얇아질 경우 Ta 또는 TaN 핀홀의 발생으로 인한 절연막으로의 구리의 확산을 막을 수 있다. 또한, Ar 스퍼터링에 의해 비아홀 입구의 오버행을 제거할 수 있기 때문에 구리 증착시 키홀이 발생하지 않아 배선에 전류가 흐를때 구리원자의 표면으로의 이동(EM)을 억제하여 EM페일을 감소시킬 수 있으며, 바닥부위의 배리어가 얇게 증착되기 때문에 전자가 금속배리어를 지나 구리배선을 통과할때 그 경계면에서 물질의 공급이 차단되지 않기 때문에 EM페일을 감소시킬 수 있다.

Claims (6)

1. 하부 구리배선이 형성된 기판 상에 제1 SiN, 제1 로우-k산화막, 제2 SiN, 제2 로우-k산화막을 순차적으로 증착하는 제1단계;

   상기 제2 로우-k산화막을 선택적으로 식각하여 비아홀을 형성하는 제2단계;

   소정의 감광막패턴을 이용하여 상기 제1 및 제2 로우-k산화막과 제2 SiN을 식각하여 대머신구조를 형성하되, 상기 하부 구리배선이 드러나지 않도록 상기 대머신 구조 바닥부위의 제1 SiN이 남도록 식각하는 제3단계;

   상기 기판 전면에 확산배리어를 증착하는 공정과 Ar 스퍼터링으로 상기 대머신 구조 바닥부위의 확산배리어와 제1 SiN을 식각하여 대머신 구조 측벽에 Cu와 SiN이 재증착되도록 하는 공정을 반복적으로 행하여 상기 하부 구리배선을 노출시키는 제4단계; 및

   상기 대머신 구조 내부에 구리를 증착하여 상기 하부 구리배선과 연결되는 상부 구리배선을 형성하는 제5단계

   를 포함하는 반도체소자의 구리배선 형성 방법.
2. 제1항에 있어서,

   상기 제3단계에서 상기 하부 구리배선이 드러나지 않도록 제1 SiN이 50~1000Å 남도록 식각하는 것을 특징으로 하는 반도체소자의 구리배선 형성 방법.
3. 제1항에 있어서,

   상기 제4단계에서 상기 확산배리어는 TaN Ta, W, WN, Ti 또는 TiN을 증착하는 것을 특징으로 하는 반도체소자의 구리배선 형성 방법.
4. 제3항에 있어서,

   상기 확산배리어 증착시 압력은 30mT 이하로 하고, 증착두께는 1500Å 이하로 하는 것을 특징으로 하는 반도체소자의 구리배선 형성방법.
5. 제1항에 있어서,

   상기 제4단계에서 Ar 스퍼터링 식각에 의한 대머신 구조 바닥부위의 확산배리어 두께는 1000Å 이하, 대머신 구조 측벽부위에 재증착되는 두께는 10~1000Å이 되도록 공정을 실시하는 것을 특징으로 하는 반도체소자의 구리배선 형성 방법.
6. 하부 구리배선이 형성된 기판상에 제1 SiN, 제1 로우-k산화막, 제2 SiN, 제2 로우-k산화막을 순차적 증착하는 제1단계;

   상기 제2 로우-k산화막을 선택적으로 식각하여 비아홀을 형성하는 제2단계;

   소정의 감광막패턴을 이용하여 상기 제1 및 제2 로우-k산화막와 제2 SiN을 식각하여 대머신 구조를 형성하되, 상기 하부 구리배선이 드러나지 않도록 상기 대머신 구조 바닥부위의 제1 SiN이 남도록 식각하는 제3단계;

   기판 전면에 확산배리어를 증착하고 상기 확산배리어 증착시 기판 바닥부위에 RF AC바이어스를 인가하여 이온화된 Ar+, Ta+ 및 TaN+ 이온으로 상기 대머신 구조 바닥부위의 확산배리어와 제1 SiN을 식각하여 상기 하부 구리배선을 노출시키는 제4단계; 및

   상기 대머신 구조 내부에 구리를 증착하여 상기 하부 구리배선과 연결되는 상부 구리배선을 형성하는 제5단계

   를 포함하는 반도체소자의 구리배선 형성방법.

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