KR19980056091A - 반도체장치의 층간절연막 형성방법 - Google Patents
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Abstract
반도체장치의 층간절연막 형성방법이 개시되어 있다. 집적 회로가 형성되어 있는 반도체기판 상에 금속층을 형성한 후, 그 위에 HSQ(Hydrogen SilsesQuioxane)막을 도포하고 이를 베이킹한다. HSQ막 상에 실리콘이 많은(Si-rich) CVD 절연물질로 이루어진 층간절연막을 형성한 후, 이를 화학기계적 연막(CMP) 공정으로 연마함으로써 상기 층간절연막을 평탄화시킨다. HSQ막을 사용함으로써, 금속층 사이의 갭을 보이드없이 매립시킬 수 있고, 기생 캐패시터의 생성을 방지할 수 있으며, CMP 공정의 시간을 단축시킬 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 다층 금속화 공정(Multilevel metallization)에 있어서, 낮은 유전율을 가지면서 공정시간의 소모가 적은 층간절연막(Intermetal dielectric film; IMD)을 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화되고 고성능화됨에 따라, 반도체장치를 구성하고 있는 각 패턴들의 임계치수(Critical dimension; CD)를 엄격하게 제어하는 것이 중요하다. 더욱이, 금속층 간의 간격이 줄어들어 기생 캐패시터가 생성되는 문제가 야기된다. 이러한 기생 캐패시터의 생성에 따른 문제를 해결하기 위해서는 금속층 사이를 절연시키는 절연체를 저유전 물질로 형성하여야 한다.
또한, 다층 금속화 공정이 실용화되면서 포토리소그래피 공정의 마진을 확보하고 배선길이를 최소화하기 위하여 각 금속층 간에 형성되는 층간절연막의 충분한 평탄화가 이루어져야 한다. 층간절연막의 평탄화를 달성하기 위한 방법으로는 화학기상증착(Chemical vapor deposition; 이하 CVD라 칭함) 산화막의 증착 및 식각, BPSG (Boro-Phospho-Silicate Glass) 리플로우(Reflow), 알루미늄 플로우 (Al Flow), SOG (Spin On Glass) 에치백 (Etch Back) 및 고밀도 플라즈마(High density plasma; HDP) CVD 산화막 증착 방법 등이 있다. 그러나, 이러한 방법으로는 글로벌 평탄화를 얻을 수 없기 때문에, 최근에는 화학기계적 연마(Chemical mechanical polishing; 이하 CMP라 칭함) 방법을 이용하여 글로벌 평탄화를 이루는 공정이 널리 사용되고 있다. 상기 CMP 공정은 리플로우 공정이나 에치백 공정과는 달리 저온 공정으로서 글로벌 평탄화를 달성할 수 있다는 장점 때문에 차세대 소자에서 유력한 평탄화 기술로 대두되고 있다.
도 1A 및 1B는 종래방법에 의한 반도체장치의 층간절연막 형성방법을 설명하기 위한 단면도들이다.
도 1A를 참조하면, 집적 회로가 형성되어 있는 반도체기판(10) 상에 금속물질을 증착하고 이를 패터닝하여 금속층(12)을 형성한다. 이어서, 상기 금속층(12)이 형성된 결과물 전면에 CVD 절연막을 증착하여 제1 캡핑층(14)을 형성한다. 이어서, 상기 제1 캡핑층(14) 상에 CVD 절연막을 증착하여 상기 금속층(12) 사이의 갭(Gap)을 매립시키는 절연막(16)을 형성한다. 다음에, 상기 절연막(16) 상에 CVD 절연막을 증착하여 제2 캡핑층(18)을 형성한다.
도 1B를 참조하면, CMP 공정을 이용하여 상기 제2 캡핑층(18)을 연마해 냄으로써, 상기 결과물을 평탄화시킨다.
그러나, CVD 막으로만 층간절연막을 사용하는 상술한 종래방법에 의하면, 다음과 같은 문제점들이 발생한다.
첫째, CVD 절연막(16)으로는 금속층(12) 사이의 좁은 갭을 매립하기가 어려우므로, 도 1A 및 1B에 도시된 바와 같이 금속층(12) 사이에 보이드(Void)(20)가 발생한다.
둘째, CVD 막으로 이루어진 제2 캡핑층(18)을 약 20kÅ 정도의 두께로 증착한 후 이를 CMP 공정으로 연마하여야, 금속층에 의한 토폴로지(Topology)가 없이 글로벌한 평탄화를 갖는 층간절연막을 형성할 수 있다.
셋째, CVD 막으로 이루어진 제2 캡핑층(18)을 약 20kÅ 정도의 두께로 증착한 후 10kÅ 정도의 두께를 연마해 내므로, 공정시간의 소모가 많다.
넷째, CVD 산화막과 같은 CVD 절연막은 4 근방의 유전율을 갖는다.
따라서, 본 발명은 상술한 종래의 문제점들을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는, 다층 금속화 공정에 있어서 낮은 유전율을 가지면서 공정시간의 소모가 적은 층간절연막을 형성할 수 있는 반도체장치의 제조방법을 제공하는데 있다.
도 1A 및 1B는 종래방법에 의한 반도체장치의 층간절연막 형성방법을 설명하기 위한 단면도들이다.
도 2 내지 도 4는 본 발명에 의한 반도체장치의 층간절연막 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10, 100 ...반도체기판12, 102 ... 금속층
14, 104 ... 제1 캡핑층16 ... 절연막
106 ... HSQ막18, 108 ... 제2 캡핑층
상기 과제를 이루기 위하여 본 발명은,
집적 회로가 형성되어 있는 반도체기판 상에 금속층을 형성하는 단계;
상기 금속층 상에 HSQ (Hydrogen SilsesQuioxane)막을 도포하고 이를 베이킹하는 단계;
상기 HSQ막 상에 실리콘이 많은(Si-rich) CVD 절연물질로 이루어진 층간절연막을 형성하는 단계; 및
상기 층간절연막을 CMP 공정으로 연마함으로써, 상기 층간절연막을 평탄화시키는 단계를 구비하는 것을 특징으로 하는 반도체장치의 층간절연막 형성방법을 제공한다.
바람직하게는, 상기 HSQ막은 원하는 두께를 얻을 때까지 도포 및 베이크 공정을 1회 이상 실시할 수 있다.
상기 HSQ막을 도포하는 단계 전에, 상기 금속층 상에 CVD 절연막을 형성하는 단계를 더 구비할 수 있다.
상기 실리콘이 많은 CVD 절연물질은 SiO2, SiON 및 SiN의 군에서 선택된 어느 하나이며, 그 굴절율 상수(R.I) 값은 1.48 이상인 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2 내지 도 4는 본 발명에 의한 반도체장치의 층간절연막 형성방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 집적 회로가 형성되어 있는 반도체기판(100) 상에 금속물질을 증착하고 이를 패터닝하여 금속층(102)을 형성한다. 이어서, 상기 금속층(102)이 형성된 결과물 전면에 CVD 절연막을 증착하여 제1 캡핑층(104)을 형성한다. 다음에, 상기 제1 캡핑층(104) 상에 금속층(102) 간의 갭을 매립하기 위하여 HSQ막(106)을 도포한 후 이를 베이킹한다.
여기서, 상기 HSQ막(106)은 400℃에서 열 처리(Thermal curing), 즉 베이킹한 후에 3 근방의 저유전율을 갖는 무기 SOG 타입의 물질로서, 1회 도포에 4000∼5000Å 정도의 두께를 얻을 수 있으며 기존의 SOG막보다 우수한 평탄도를 갖는다. 따라서, 기존의 CVD 절연막 대신에 상기 HSQ막(106)을 사용하여 1회 이상 두껍게 도포하고 베이킹하는 공정을 실시하게 되면, 금속층(102) 간의 갭을 보이드 없이 매립할 수 있다.
도 3을 참조하면, 상기 HSQ막(106) 상에 실리콘이 많은 CVD 절연물질, 예컨대 SiO2, SiON 또는 SiN을 증착하여 제2 캡핑층(108)을 형성한다. 상기 제2 캡핑층(108)의 굴절율 상수(R.I) 값은 1.48 이상인 것이 바람직하다.
상기 제2 캡핑층(108)을 실리콘이 많은 CVD 절연물질로 형성하는 이유는 다음과 같다.
즉, CMP 공정은 슬러리를 사용하기 때문에 CMP 공정이 진행되는 동안 슬러리 내에 존재하는 수분을 층간절연막이 흡수하여 소자의 신뢰성을 저하시키는 문제가 초래될 수 있다. 따라서, 마지막으로 형성하는 층간절연막은 수분 흡습을 방지할 수 있는 물질로 형성하여야 하므로, 본 발명에서는, 수분 흡습를 방지하는 능력을 갖는 실리콘이 많은 CVD 절연물질로 제2 캡핑층(108)을 형성하였다.
또한, 상기 HSQ막(106)을 2회 도포 및 베이킹하여 두껍게 형성할 경우, HSQ막(106)에 의해 어느 정도 평탄화가 달성되게 된다. 따라서, 종래방법에 비해 제2 캡핑층(108)의 두께를 감소시킬 수 있다. 만일 종래방법과 동일한 두께로 제2 캡핑층(108)을 형성하더라도, 그 하부의 HSQ막(106)에 의해 어느 정도 평탄화가 되어 있으므로 후속 공정에서 제2 캡핑층(108)을 연마하는 CMP 공정의 시간을 단축시킬 수 있다.
도 4를 참조하면, CMP 공정을 이용하여 상기 제2 캡핑층(108)을 연마한다. 그 결과, 글로벌하게 평탄화된 층간절연막(104,106,108)을 얻을 수 있다.
상술한 바와 같이 본 발명에 의하면, HSQ막과 수분 흡습 방지 능력이 있는 실리콘이 많은 CVD 절연막을 사용하여 층간절연막을 형성함으로써 다음과 같은 효과들을 갖는다.
첫째, 우수한 평탄도를 갖는 HSQ막을 사용함으로써, 금속층 간의 갭을 보이드 없이 매립시킬 수 있다.
둘째, HSQ막의 유전율이 3 근방으로 기존의 CVD 절연막에 비해 낮기 때문에, 금속층 간에 기생 캐패시터의 생성을 방지할 수 있다.
셋째, HSQ막을 1회 이상 도포 및 베이킹하여 두껍게 형성하면, HSQ막 자체에 의해 어느 정도의 평탄화를 얻을 수 있으므로, 마지막으로 형성되는 층간절연막 (즉, 제2 캡핑층)을 연마하기 위한 CMP 공정의 시간을 단축시킬 수 있다.
넷째, 수분 흡습 방지 능력이 있는 실리콘이 많은 CVD 절연물질로 제2 캡핑층을 형성함으로써, CMP 공정 동안에 슬러리 내에 존재하는 수분이 층간절연막으로 흡수되어 소자의 신뢰성을 저하시키는 문제점을 해결할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할수 있을 것이다.
Claims (1)
- 집적 회로가 형성되어 있는 반도체기판 상에 금속층을 형성하는 단계;상기 금속층 상에 HSQ (Hydrogen SilsesQuioxane)막을 도포하고 이를 베이킹하는 단계;상기 HSQ막 상에 실리콘이 많은(Si-rich) CVD 절연물질로 이루어진 층간절연막을 형성하는 단계; 및상기 층간절연막을 화학기계적연마(CMP) 공정으로 연마함으로써, 상기 층간절연막을 평탄화시키는 단계를 구비하는 것을 특징으로 하는 반도체장치의 층간절연막 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019960075355A KR19980056091A (ko) | 1996-12-28 | 1996-12-28 | 반도체장치의 층간절연막 형성방법 |
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KR1019960075355A KR19980056091A (ko) | 1996-12-28 | 1996-12-28 | 반도체장치의 층간절연막 형성방법 |
Publications (1)
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KR19980056091A true KR19980056091A (ko) | 1998-09-25 |
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KR1019960075355A KR19980056091A (ko) | 1996-12-28 | 1996-12-28 | 반도체장치의 층간절연막 형성방법 |
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KR (1) | KR19980056091A (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020002732A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 절연막 형성 방법 |
KR100448245B1 (ko) * | 1997-12-30 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선간 절연막 형성방법 |
-
1996
- 1996-12-28 KR KR1019960075355A patent/KR19980056091A/ko not_active Application Discontinuation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100448245B1 (ko) * | 1997-12-30 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선간 절연막 형성방법 |
KR20020002732A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 절연막 형성 방법 |
US6627533B2 (en) | 2000-06-30 | 2003-09-30 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing an insulation film in a semiconductor device |
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