KR100924005B1 - 랜딩플러그를 구비하는 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 67
- 239000010410 layer Substances 0.000 claims abstract description 49
- 230000004888 barrier function Effects 0.000 claims abstract description 37
- 150000004767 nitrides Chemical class 0.000 claims abstract description 34
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000000151 deposition Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 랜딩플러그콘택 식각시 도전층패턴의 하드마스크 어깨부가 식각되어 발생시키는 가파른 식각프로파일로 인한 자기정렬콘택의 페일을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 반도체 기판 상에 최상부층에 하드마스크를 구비하는 복수개의 도전층패턴을 형성하는 단계; 상기 복수개의 도전층패턴을 포함한 상기 반도체 기판 상에 산화막과 질화막의 이중막으로 이루어진 스페이서를 형성하는 단계; 상기 복수개의 도전층패턴 사이를 채울때까지 상기 스페이서 상에 층간절연막을 형성하는 단계; 상기 스페이서에서 식각이 멈추도록 상기 층간절연막을 식각하는 1차 랜딩플러그콘택 식각을 진행하는 단계; 상기 1차 랜딩플러그콘택 식각이 이루어진 구조의 전면에 식각배리어막을 형성하는 단계; 상기 식각배리어막을 에치백하여 적어도 상기 스페이서의 어깨부에 측벽 형태의 식각배리어막을 잔류시키는 단계; 상기 도전층패턴 사이의 반도체기판이 노출되도록 2차 랜딩플러그콘택 식각을 진행하여 랜딩플러그콘택부를 완전히 개방시키는 단계; 및 상기 랜딩플러그콘택부에 랜딩플러그를 매립시키는 단계를 포함한다.
랜딩플러그, 자기정렬콘택, 어깨부, 하드마스크, 식각배리어막
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 2는 랜딩플러그콘택 식각후에 발생하는 가파른(steep) 식각프로파일을 보이는 사진,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트산화막
33 : 게이트전극 34 : 하드마스크
35 : 산화막 36 : 질화막
37 : 층간절연막 38 : 랜딩플러그콘택 마스크
39 : 식각배리어막 41 : 랜딩플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩플러그 구조를 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. 한편, 통상의 자기정렬콘택 공정은 배리어 질화막(barrier nitride)을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩플러그 콘택(Landing plug contact; LPC)을 사용하여 오버레이 마진을 증대시키는 방법을 사용하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이고, 도 2는 랜딩플러그콘택 식각후에 발생하는 가파른(steep) 식각프로파일을 보이는 사진이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트산화막(12), 게이트전극(13) 및 하드마스크(14)의 순서로 적층된 게이트패턴을 형성한다.
다음에, 게이트패턴을 포함한 전면에 산화막(15)과 질화막(16)을 차례로 증착한다.
도 1b에 도시된 바와 같이, 질화막(16) 상에 게이트패턴 사이의 공간을 충분히 채우는 두께로 층간절연막(Inter Layer Dielectric, 17)을 증착한 후, 층간절연 막(17) 상에 랜딩플러그콘택 마스크(18)를 형성한다.
다음에, 랜딩플러그콘택 마스크(18)를 식각마스크로 층간절연막(17), 질화막(16) 및 산화막(15)을 순차적으로 식각하여 게이트패턴 사이의 반도체 기판(11)을 노출시키는 랜딩플러그콘택부(LPC, 19)를 형성한다.
도 1c에 도시된 바와 같이, 랜딩플러그콘택 마스크(18)를 제거한 후, 랜딩플러그콘택부(도 1b의 19)을 채울때까지 층간절연막(17) 상에 도전막을 증착한다. 다음에, 게이트패턴의 최상부층인 하드마스크(14)의 표면이 드러날때까지 도전막을 에치백 또는 화학적기계적연마하여 랜딩플러그콘택부(19)에 매립되어 평탄해지는 랜딩플러그(20)를 형성한다.
그러나, 종래 기술에서는 랜딩플러그콘택부(19)를 형성하기 위한 식각공정시 반도체 기판(11) 표면을 노출시키기 위해 과도식각이 필요하고, 이로 인해 하드마스크(14)의 어깨부가 식각되어 랜딩플러그콘택부(19)의 식각프로파일이 가파르다(도 2참조). 이와 같이 가파른(steep) 식각프로파일로 인해 자기정렬콘택의 페일(fail)을 초래하는 문제가 있다. 예를 들어, 하드마스크(14)의 어깨부가 모두 식각되어 게이트전극(13)이 드러나는 경우, 랜딩플러그(20)와 게이트전극(13)이 숏트되는 문제가 발생한다.
이러한 경사진 식각프로파일을 개선하기 위해 하드마스크(14)의 두께를 증가시키는 방법이 제안되었으나, 이럴 경우 종횡비(Aspect ratio)가 더욱 증가하게 되고, 이는 게이트패턴 형성후 층간절연막(17) 증착시 보이드(void)의 발생확률을 증가시켜 후속 랜딩플러그콘택부를 형성하기 위한 식각 공정을 어렵게 하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 랜딩플러그콘택 식각시 도전층패턴의 하드마스크 어깨부가 식각되어 발생시키는 가파른 식각프로파일로 인한 자기정렬콘택의 페일을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 최상부층에 하드마스크를 구비하는 복수개의 도전층패턴을 형성하는 단계; 상기 복수개의 도전층패턴을 포함한 상기 반도체 기판 상에 산화막과 질화막의 이중막으로 이루어진 스페이서를 형성하는 단계; 상기 복수개의 도전층패턴 사이를 채울때까지 상기 스페이서 상에 층간절연막을 형성하는 단계; 상기 스페이서에서 식각이 멈추도록 상기 층간절연막을 식각하는 1차 랜딩플러그콘택 식각을 진행하는 단계; 상기 1차 랜딩플러그콘택 식각이 이루어진 구조의 전면에 식각배리어막을 형성하는 단계; 상기 식각배리어막을 에치백하여 적어도 상기 스페이서의 어깨부에 측벽 형태의 식각배리어막을 잔류시키는 단계; 상기 도전층패턴 사이의 반도체기판이 노출되도록 2차 랜딩플러그콘택 식각을 진행하여 랜딩플러그콘택부를 완전히 개방시키는 단계; 및 상기 랜딩플러그콘택부에 랜딩플러그를 매립시키는 단계를 포함하는 것을 특징으로 하며, 상기 스페이서는 산화막과 질화막을 차례로 형성하고, 상기 식각배리어막은 감광막 또는 폴리실리콘막을 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 도전층패턴, 예를 들어 게이트산화막(32), 게이트전극(33) 및 하드마스크(34)의 순서로 적층된 게이트패턴을 형성한다. 이때, 게이트산화막(32)은 실리콘산화막(SiO2)이고, 게이트전극(33)은 폴리실리콘막, 금속막 및 폴리실리콘막과 금속막의 적층막일 수 있다. 그리고, 게이트패턴의 최상부층에 구비되는 하드마스크(34)는 후속 랜딩플러그콘택부 식각시 선택비를 갖는 물질, 예컨대 질화막(Nitride)을 이용한다.
다음에, 게이트패턴을 포함한 전면에 산화막(35)과 질화막(36)을 차례로 증착한다. 여기서, 산화막(35)과 질화막(36)은 하나의 장비에서 인시튜(in-situ)로 증착하거나 또는 서로 다른 장비에서 엑시튜(ex-situ)로 증착할 수 있다.
한편, 산화막(35)을 증착하는 이유는, 질화막(36)을 바로 증착하는 경우에 질화막(36)이 반도체 기판(31) 및 게이트전극(33) 모서리의 게이트산화막(32)에 미 치는 스트레스(stress)를 완충시키기 위해서이다. 그리고, 질화막(36)을 증착하지 않고 산화막(35)만을 증착하는 경우에는 후속 랜딩플러그 콘택 식각시 식각배리어 역할을 하지 못한다. 따라서, 산화막(35)과 질화막(36)의 이중막을 스페이서로 이용한다.
전술한 바와 같은 산화막(35) 및 질화막(36)은 통상적으로 스페이서(spacer)라고 한다. 한편, 산화막(35)은 CVD 산화막을 50Å 두께로 증착한 것이고, 질화막(36)은 실리콘질화막(Si3N4)을 100Å 두께로 증착한 것이다.
도 3b에 도시된 바와 같이, 질화막(36) 상에 게이트패턴 사이의 공간을 충분히 채우는 두께로 층간절연막(37)을 증착한 후, 층간절연막(37) 상에 랜딩플러그콘택 마스크(38)를 형성한다.
다음에, 랜딩플러그콘택 마스크(38)를 식각마스크로 질화막(36)에서 식각이 멈출때까지 층간절연막(37)을 식각하는 1차 랜딩플러그콘택 식각 공정을 진행한다.
이때, 게이트패턴 사이의 질화막(36) 상에 층간절연막(37a)이 일부 잔류하고, 게이트패턴의 상단부의 질화막(36)과 게이트패턴의 어깨부의 질화막(36)이 일부 식각되어 둥근 프로파일(36a)을 갖지만 게이트패턴의 바닥부의 질화막(36)은 최초 두께를 그대로 유지한다.
전술한 1차 랜딩플러그콘택 식각 공정후, 랜딩플러그콘택부가 일부 개방된다.
도 3c에 도시된 바와 같이, 랜딩플러그콘택 마스크(38)를 잔류시킨 상태에서 전면에 식각배리어막(39)을 증착한다. 이때, 식각배리어막(39)은 감광막 또는 폴리실리콘막을 이용하고, 이러한 감광막 또는 폴리실리콘막은 질화막(36)에 대해 식각선택비가 높다.
여기서, 식각배리어막(39)은 500Å∼1000Å 두께로 형성되는데, 너무 두껍게 형성되면, 후속 2차 랜딩콘택플러그콘택 식각시 식각배리어막(39)을 제거하기 위한 추가 식각 공정이 필요해진다.
도 3d에 도시된 바와 같이, 식각배리어막(39)을 에치백하여 잔류하는 층간절연막(37a)의 표면을 노출시킨다. 이때, 게이트패턴의 어깨부에 잔류하는 질화막(36)의 어깨부에 식각배리어막측벽(39b)이 잔류한다. 아울러 층간절연막(37)과 랜딩플러그콘택 마스크(38)의 측벽에도 식각배리어막측벽(39a)이 잔류한다.
전술한 바와 같은 에치백 공정을 통해 잔류하는 식각배리어막측벽(39a, 39b)은 측벽(sidewall) 형태로 잔류하고, 특히 질화막(36)의 어깨부에 잔류하는 식각배리어막측벽(39b)은 후속 2차 랜딩플러그콘택 식각시 하드마스크(34)의 어깨부가 식각되는 것을 방지하는 역할을 한다.
한편, 식각배리어막측벽(39b)은 후속 공정에서 랜딩플러그콘택부(40)가 완전히 개방될때 완전히 제거될 수 있는 두께로 잔류하는 것이 바람직하기 때문에, 식각배리어막(39) 증착시의 두께 및 에치백 조건을 조절한다.
도 3e에 도시된 바와 같이, 2차 랜딩플러그콘택 식각을 진행하여 반도체 기판(31) 표면을 노출시키는 랜딩플러그콘택부(40)를 완전히 개방시킨 후, 랜딩플러그콘택 마스크(38)를 제거한다. 이때, 랜딩플러그콘택부(40)를 개방시키기 위해 반 도체 기판(31)을 노출시켜야 하는데, 질화막의 어깨부에 잔류하는 식각배리어막측벽(39b)이 잔류하는 층간절연막(37a), 질화막(36) 및 산화막(35) 식각시, 특히 질화막(36) 식각시에 식각배리어 역할을 한다.
따라서, 게이트패턴의 어깨부의 하드마스크(34)가 식각되는 것이 방지된다.
한편, 2차 랜딩플러그콘택 식각시 식각배리어막측벽(39b)이 식각중에 소모되어 부분적으로 질화막(36)의 어깨부가 손실될 수는 있으나, 하드마스크(34)의 어깨부가 드러나지는 않는다. 또한, 2차 랜딩플러그콘택 식각 및 랜딩플러그콘택 마스크(38) 제거후에도 층간절연막의 측벽에 여전히 식각배리어막측벽(39c)이 잔류할 수 있다.
도 3f에 도시된 바와 같이, 랜딩플러그콘택부(40)을 채울때까지 층간절연막(37) 상에 도전막을 증착한다. 다음에, 게이트패턴의 최상부층인 하드마스크(34)의 표면이 드러날때까지 도전막을 에치백 또는 화학적기계적연마하여 랜딩플러그콘택부(40)에 매립되어 평탄해지는 랜딩플러그(41)를 형성한다.
전술한 바와 같은 도전막의 에치백 또는 화학적기계적연마시에 잔류하는 식각배리어막측벽(39c)이 제거된다.
위에서 살펴본 바와 같이, 질화막(36)이 1차 랜딩플러그콘택 식각시 제1식각배리어막 역할을 하고, 식각배리어막측벽(39b)이 2차 랜딩플러그콘택 식각시 질화막(36)에 대한 제2식각배리어막 역할을 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 랜딩플러그콘택의 식각프로파일이 가파르게 되는 것을 방지하므로써 자기정렬콘택 공정의 페일을 방지할 수 있는 효과가 있다.
또한, 하드마스크의 두께를 증가시키지 않으면서도 랜딩플러그콘택의 식각프로파일이 가파르게 되는 것을 방지하기 때문에 하드마스크의 두께를 낮출 수 있어 층간절연막 증착시의 보이드 발생을 현저히 감소시킬 수 있는 효과가 있다.
Claims (5)
- 반도체 기판 상에 최상부층에 하드마스크를 구비하는 복수개의 도전층패턴을 형성하는 단계;상기 복수개의 도전층패턴을 포함한 상기 반도체 기판 상에 산화막과 질화막의 이중막으로 이루어진 스페이서를 형성하는 단계;상기 복수개의 도전층패턴 사이를 채울때까지 상기 스페이서 상에 층간절연막을 형성하는 단계;상기 스페이서에서 식각이 멈추도록 상기 층간절연막을 식각하는 1차 랜딩플러그콘택 식각을 진행하는 단계;상기 1차 랜딩플러그콘택 식각이 이루어진 구조의 전면에 식각배리어막을 형성하는 단계;상기 식각배리어막을 에치백하여 적어도 상기 스페이서의 어깨부에 측벽 형태의 식각배리어막을 잔류시키는 단계;상기 도전층패턴 사이의 반도체기판이 노출되도록 2차 랜딩플러그콘택 식각을 진행하여 랜딩플러그콘택부를 완전히 개방시키는 단계; 및상기 랜딩플러그콘택부에 랜딩플러그를 매립시키는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 식각배리어막은 상기 스페이서에 대해 높은 선택비를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 스페이서는 산화막과 질화막을 차례로 형성하고, 상기 식각배리어막은 감광막 또는 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 식각배리어막은 500Å∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 1차 랜딩플러그콘택 식각은,상기 층간절연막 상에 랜딩플러그콘택을 정의하는 마스크를 형성하는 단계; 및상기 마스크를 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020084327A KR100924005B1 (ko) | 2002-12-26 | 2002-12-26 | 랜딩플러그를 구비하는 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020084327A KR100924005B1 (ko) | 2002-12-26 | 2002-12-26 | 랜딩플러그를 구비하는 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040057566A KR20040057566A (ko) | 2004-07-02 |
| KR100924005B1 true KR100924005B1 (ko) | 2009-10-28 |
Family
ID=37350133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020084327A KR100924005B1 (ko) | 2002-12-26 | 2002-12-26 | 랜딩플러그를 구비하는 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100924005B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010076938A (ko) * | 2000-01-28 | 2001-08-17 | 윤종용 | 반도체 장치의 자기 정렬형 콘택 패드 형성 방법 |
| KR20020017796A (ko) * | 2000-08-31 | 2002-03-07 | 박종섭 | 반도체 소자 제조방법 |
| KR20020091887A (ko) * | 2001-06-01 | 2002-12-11 | 주식회사 하이닉스반도체 | 콘택 형성 방법 |
| KR20020091891A (ko) * | 2001-06-01 | 2002-12-11 | 주식회사 하이닉스반도체 | 콘택 형성 방법 |
-
2002
- 2002-12-26 KR KR1020020084327A patent/KR100924005B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020091887A (ko) * | 2001-06-01 | 2002-12-11 | 주식회사 하이닉스반도체 | 콘택 형성 방법 |
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|---|---|
| KR20040057566A (ko) | 2004-07-02 |
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