JP2002533931A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
- Publication number
- JP2002533931A JP2002533931A JP2000590216A JP2000590216A JP2002533931A JP 2002533931 A JP2002533931 A JP 2002533931A JP 2000590216 A JP2000590216 A JP 2000590216A JP 2000590216 A JP2000590216 A JP 2000590216A JP 2002533931 A JP2002533931 A JP 2002533931A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- insulating film
- transistor
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims description 61
- 238000007667 floating Methods 0.000 claims abstract description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 28
- 239000010703 silicon Substances 0.000 claims abstract description 28
- 230000005669 field effect Effects 0.000 claims abstract description 26
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 181
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 5
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 5
- 239000012790 adhesive layer Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000002513 implantation Methods 0.000 description 10
- 239000000203 mixture Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000001627 detrimental effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101001135826 Homo sapiens Serine/threonine-protein phosphatase 2A activator Proteins 0.000 description 1
- 101100222172 Mus musculus Cst10 gene Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- 102100036782 Serine/threonine-protein phosphatase 2A activator Human genes 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイスを製造する方法において、第１導電型の第１及び第２アクティブ領域(4)及び(5)をそれぞれ前記トランジスタ及びメモリ素子用に半導体本体内に限定する。次に、半導体本体の表面を前記トランジスタの犠牲ゲート絶縁膜及びメモリ素子のフローティングゲート絶縁膜(13)を与える第１絶縁層で覆い、次にこの第１絶縁層を前記トランジスタの犠牲ゲート及びメモリ素子のフローティングゲート(11)を与えるシリコン含有層で覆う。犠牲ゲート及びフローティングゲート(11)の形成後に、前記トランジスタ及びメモリ素子に第２導電型のソース及びドレイン領域を設ける。次の工程において、誘電体層(18)を被着し、この誘電体層を、第１及び第２アクティブ領域(4)及び(5)において前記シリコン含有層が露出するまで、その厚さの少なくとも一部分に亘って除去し、その後に第１アクティブ領域(4)における前記シリコン含有層及び第１絶縁層を除去して、前記誘電体層(18)に凹部を形成する。次に、メモリ素子の内部ゲート絶縁膜(24)を与える第２絶縁層を第２アクティブ領域(5)に被着するとともにトランジスタのゲート絶縁膜(23)を与える第３絶縁層を第１アクティブ領域(4)に被着する。ゲート絶縁膜(23)及び内部ゲート絶縁膜(24)の形成後に、導電層を被着し、この導電層を第１アクティブ領域(4)にてトランジスタのゲート(26)及び第２アクティブ領域(5)にてメモリ素子の制御ゲート(27)に成形する。
Description
【０００１】 本発明は、半導体本体を具え、その表面に、半導体本体からゲート絶縁膜によ
り絶縁されたゲートを有する電界効果トランジスタと、フローティングゲート及
び制御ゲートを有する不揮発性メモリ素子が設けられ、前記フローティングゲー
トは半導体本体からフローティングゲート絶縁膜により絶縁され、制御ゲートか
ら内部ゲート絶縁膜により絶縁されている半導体デバイスを製造する方法であっ
て、表面に隣接する第１導電型の第１及び第２アクティブ領域をそれぞれ前記ト
ランジスタ及びメモリ素子用に半導体本体内に限定し、表面を前記メモリ素子の
フローティングゲート絶縁膜を与える第１絶縁層で被覆し、この第１絶縁層の上
に前記メモリ素子のフローティングゲートを与えるシリコン含有層を被着し、そ
の後に前記メモリ素子の第２導電型のソース及びドレイン領域を半導体本体内に
設け、第２絶縁層を前記第２アクティブ領域に被着して前記メモリ素子の内部ゲ
ート絶縁膜を与え、この第２絶縁層の上に前記メモリ素子の制御ゲートを与える
導電層を被着する半導体デバイスの製造方法に関するものである。
り絶縁されたゲートを有する電界効果トランジスタと、フローティングゲート及
び制御ゲートを有する不揮発性メモリ素子が設けられ、前記フローティングゲー
トは半導体本体からフローティングゲート絶縁膜により絶縁され、制御ゲートか
ら内部ゲート絶縁膜により絶縁されている半導体デバイスを製造する方法であっ
て、表面に隣接する第１導電型の第１及び第２アクティブ領域をそれぞれ前記ト
ランジスタ及びメモリ素子用に半導体本体内に限定し、表面を前記メモリ素子の
フローティングゲート絶縁膜を与える第１絶縁層で被覆し、この第１絶縁層の上
に前記メモリ素子のフローティングゲートを与えるシリコン含有層を被着し、そ
の後に前記メモリ素子の第２導電型のソース及びドレイン領域を半導体本体内に
設け、第２絶縁層を前記第２アクティブ領域に被着して前記メモリ素子の内部ゲ
ート絶縁膜を与え、この第２絶縁層の上に前記メモリ素子の制御ゲートを与える
導電層を被着する半導体デバイスの製造方法に関するものである。
【０００２】 頭書に記載した種類の半導体デバイスの製造方法はＵＳ−Ａ５，３４０，７６
４から既知である。既知の方法では、第１の一連の工程を実行して、内部ゲート
絶縁膜により互いに分離され且つ半導体本体からフローティングゲート酸化膜に
より絶縁された積層多結晶シリコン（以後、略してポリシリコン層という）の２
つの積層からなる不揮発性メモリ素子を製造している。不揮発性メモリ素子の形
成後に、第２の一連の工程を実行して電界効果トランジスタを製造している。こ
の目的のために、比較的薄いゲート酸化膜を被着し、この酸化膜を電界効果トラ
ンジスタのゲートを与える他のポリシリコン層で覆う。このポリシリコン層をパ
ターン化した後に、ゲートを隣接フィールド酸化膜絶縁領域と一緒にマスクとし
て用いてセルフアライン注入により電界効果トランジスタにソース及びドレイン
領域を設ける。
４から既知である。既知の方法では、第１の一連の工程を実行して、内部ゲート
絶縁膜により互いに分離され且つ半導体本体からフローティングゲート酸化膜に
より絶縁された積層多結晶シリコン（以後、略してポリシリコン層という）の２
つの積層からなる不揮発性メモリ素子を製造している。不揮発性メモリ素子の形
成後に、第２の一連の工程を実行して電界効果トランジスタを製造している。こ
の目的のために、比較的薄いゲート酸化膜を被着し、この酸化膜を電界効果トラ
ンジスタのゲートを与える他のポリシリコン層で覆う。このポリシリコン層をパ
ターン化した後に、ゲートを隣接フィールド酸化膜絶縁領域と一緒にマスクとし
て用いてセルフアライン注入により電界効果トランジスタにソース及びドレイン
領域を設ける。
【０００３】 従来、セルフアライン注入は半導体本体内に原子を実際に注入した後にアニー
ル又は所謂ドライブイン工程が実行され、この工程は注入した原子を活性化する
とともに半導体本体の格子に生じた注入損傷を修復するために１０００℃のよう
な高温で実行される場合が多い。
ル又は所謂ドライブイン工程が実行され、この工程は注入した原子を活性化する
とともに半導体本体の格子に生じた注入損傷を修復するために１０００℃のよう
な高温で実行される場合が多い。
【０００４】 既知の方法の欠点は、メモリ素子の制御ゲート及び内部ゲート絶縁膜のみなら
ず電界効果トランジスタのゲート及びゲート絶縁膜が電界効果トランジスタのソ
ース及びドレイン領域のセルフアライン注入前に形成され、従って実際の注入後
に実行される高温度のアニールプロセスを受ける点にある。その結果として、ゲ
ート及び制御ゲートに対してのみならずゲート絶縁膜及び内部ゲート絶縁膜に対
してもプロセスコンパチブル材料を選択するのに厳しい制約が課される。既知の
方法の他の欠点は、不揮発性メモリ素子及び電界効果トランジスタに対して個別
にデバイス最適化を達成するためにプロセスシーケンスがかなり複雑になる点に
ある。
ず電界効果トランジスタのゲート及びゲート絶縁膜が電界効果トランジスタのソ
ース及びドレイン領域のセルフアライン注入前に形成され、従って実際の注入後
に実行される高温度のアニールプロセスを受ける点にある。その結果として、ゲ
ート及び制御ゲートに対してのみならずゲート絶縁膜及び内部ゲート絶縁膜に対
してもプロセスコンパチブル材料を選択するのに厳しい制約が課される。既知の
方法の他の欠点は、不揮発性メモリ素子及び電界効果トランジスタに対して個別
にデバイス最適化を達成するためにプロセスシーケンスがかなり複雑になる点に
ある。
【０００５】 本発明の目的は、頭書に記載した種類の半導体デバイスを製造する方法におい
て、慣例のＣＭＯＳプロセスシーケンスにおけるロジックデバイス及び不揮発性
デバイスに対するプロセスコンパチブル材料の使用に関しフレキシビリティを増
大させるとともに、ロジックデバイス特性及び不揮発性デバイス特性の個別の最
適化を、プロセスシーケンスの複雑度を殆ど増大することなく達成することにあ
る。
て、慣例のＣＭＯＳプロセスシーケンスにおけるロジックデバイス及び不揮発性
デバイスに対するプロセスコンパチブル材料の使用に関しフレキシビリティを増
大させるとともに、ロジックデバイス特性及び不揮発性デバイス特性の個別の最
適化を、プロセスシーケンスの複雑度を殆ど増大することなく達成することにあ
る。
【０００６】 本発明は、この目的を達成するために、頭書に記載した半導体デバイスの製造
方法において、前記メモリ素子のフローティングゲート及びフローティングゲー
ト絶縁膜の形成と一緒に、第１アクティブ領域に前記電界効果トランジスタの犠
牲ゲート及び犠牲ゲート絶縁膜をそれぞれ形成し、その後に前記トランジスタの
ソース及びドレイン領域をメモリ素子のソース及びドレイン領域と一緒に形成し
、誘電体層を堆積し、この誘電体層を、第１及び第２アクティブ領域において前
記シリコン含有層が露出するまで、その厚さの少なくとも一部分に亘って除去し
、その後に第１アクティブ領域における前記シリコン含有層及び第１絶縁層を除
去して、前記誘電体層に凹部を形成し、この凹部内に、第１アクティブ領域にお
ける前記トランジスタのゲート絶縁膜を与える第３絶縁層を堆積し、その後に導
電層を堆積し、これで第１アクティブ領域の前記凹部を満たし、この導電層を第
１アクティブ領域における前記トランジスタのゲート及び第２アクティブ領域に
おける前記メモリ素子の制御ゲートに成形することを特徴とする。
方法において、前記メモリ素子のフローティングゲート及びフローティングゲー
ト絶縁膜の形成と一緒に、第１アクティブ領域に前記電界効果トランジスタの犠
牲ゲート及び犠牲ゲート絶縁膜をそれぞれ形成し、その後に前記トランジスタの
ソース及びドレイン領域をメモリ素子のソース及びドレイン領域と一緒に形成し
、誘電体層を堆積し、この誘電体層を、第１及び第２アクティブ領域において前
記シリコン含有層が露出するまで、その厚さの少なくとも一部分に亘って除去し
、その後に第１アクティブ領域における前記シリコン含有層及び第１絶縁層を除
去して、前記誘電体層に凹部を形成し、この凹部内に、第１アクティブ領域にお
ける前記トランジスタのゲート絶縁膜を与える第３絶縁層を堆積し、その後に導
電層を堆積し、これで第１アクティブ領域の前記凹部を満たし、この導電層を第
１アクティブ領域における前記トランジスタのゲート及び第２アクティブ領域に
おける前記メモリ素子の制御ゲートに成形することを特徴とする。
【０００７】 本発明の上述の手段によれば、電界効果トランジスタのゲート及びゲート絶縁
膜とメモリ素子の制御ゲート及び内部ゲート絶縁膜は、一旦形成されたら、実際
のソース／ドレイン注入後に実行されるドライブイン工程の高温度（多くの場合
１０００℃）にさらされることがない。これにより、慣例のＣＭＯＳ技術におけ
るゲート及び制御ゲート並びにゲート絶縁膜及び内部ゲート絶縁膜に対するプロ
セスコンパチブル材料の使用に大きなフレキシビリティが得られる。更に、本発
明の方法は、できるだけ多数の共通のプロセス工程を使用し、プロセスの複雑化
を抑えながら、慣例のＣＭＯＳ技術で、ロジックデバイス特性及び不揮発性デバ
イス特性を個別に最適化することができる。
膜とメモリ素子の制御ゲート及び内部ゲート絶縁膜は、一旦形成されたら、実際
のソース／ドレイン注入後に実行されるドライブイン工程の高温度（多くの場合
１０００℃）にさらされることがない。これにより、慣例のＣＭＯＳ技術におけ
るゲート及び制御ゲート並びにゲート絶縁膜及び内部ゲート絶縁膜に対するプロ
セスコンパチブル材料の使用に大きなフレキシビリティが得られる。更に、本発
明の方法は、できるだけ多数の共通のプロセス工程を使用し、プロセスの複雑化
を抑えながら、慣例のＣＭＯＳ技術で、ロジックデバイス特性及び不揮発性デバ
イス特性を個別に最適化することができる。
【０００８】 上述の利点は、最初に、メモリ素子にフローティングゲート及びフローティン
グゲート絶縁膜を設け得るのと同時に、電界効果トランジスタに犠牲ゲート及び
犠牲ゲート絶縁膜を設け、ソース及びドレイン領域のセルフアライン注入と関連
する高温度アニールが既に実行された後の段階において、犠牲ゲート及び犠牲ゲ
ート絶縁膜を実際のゲート及び実際のゲート絶縁膜と取り替えると同時に、メモ
リ素子に制御ゲート及び内部ゲート絶縁膜を与えることにより達成される。
グゲート絶縁膜を設け得るのと同時に、電界効果トランジスタに犠牲ゲート及び
犠牲ゲート絶縁膜を設け、ソース及びドレイン領域のセルフアライン注入と関連
する高温度アニールが既に実行された後の段階において、犠牲ゲート及び犠牲ゲ
ート絶縁膜を実際のゲート及び実際のゲート絶縁膜と取り替えると同時に、メモ
リ素子に制御ゲート及び内部ゲート絶縁膜を与えることにより達成される。
【０００９】 この犠牲ゲートの実際のゲートとの取替えは「IEDM97(1997)」pp.821-824に発
表されたChatterjee等の論文「Sub-100nm gate length metal gate NMOS transi
stors fabricated by a replacement gate process」に記載されている取替え
ゲートプロセスに類似性を示す。この取替えゲート技術の代表的な特徴は、全て
の高温度アニールを実際のゲートの形成前に実行し、ソース／ドレイン領域にセ
ルフアラインした実際のゲートを形成しているだけである。
表されたChatterjee等の論文「Sub-100nm gate length metal gate NMOS transi
stors fabricated by a replacement gate process」に記載されている取替え
ゲートプロセスに類似性を示す。この取替えゲート技術の代表的な特徴は、全て
の高温度アニールを実際のゲートの形成前に実行し、ソース／ドレイン領域にセ
ルフアラインした実際のゲートを形成しているだけである。
【００１０】 トランジスタの犠牲ゲート及びメモリ素子のフローティングゲートは、ポリシ
リコン、又はできればアモルファスシリコン又はＧexＳi1-x（ｘは０〜1の範囲
内のゲルマニウムの含有比）を含むシリコン含有層から形成する。トランジスタ
の犠牲ゲートの除去前に、比較的厚い誘電体層を被着してトランジスタの犠牲ゲ
ート及びメモリ素子のフローティングゲートを覆う。次にこの誘電体層を、犠牲
ゲート及びフローティングゲートが露出するまで、その厚さの少なくとも一部分
に亘って、例えば化学機械研磨によって除去する。次に、トランジスタの犠牲ゲ
ートを選択エッチングにより除去する。犠牲ゲートの除去後に、ディップエッチ
ングを実行してその下の犠牲ゲート絶縁膜を除去する。トランジスタの犠牲ゲー
ト及び犠牲ゲート絶縁膜の除去中、非臨界的マスクを用いてメモリ素子のフロー
ティングゲート及びフローティングゲート絶縁膜がエッチャントに接触し得ない
ようにする。このようにして、前記誘電体層の、それまでトランジスタの犠牲ゲ
ート及び犠牲絶縁層が存在した位置に凹部が形成される。第２絶縁層をメモリ素
子の区域に被着してメモリ素子の内部ゲート絶縁膜を与えた後に、第３絶縁層を
前記凹部内に被着してトランジスタの実際のゲート絶縁膜を与える。次に表面を
導電層で覆い、これで前記凹部を満たし、この導電層をトランジスタの実際のゲ
ート及びメモリ素子の制御ゲートに成形する。
リコン、又はできればアモルファスシリコン又はＧexＳi1-x（ｘは０〜1の範囲
内のゲルマニウムの含有比）を含むシリコン含有層から形成する。トランジスタ
の犠牲ゲートの除去前に、比較的厚い誘電体層を被着してトランジスタの犠牲ゲ
ート及びメモリ素子のフローティングゲートを覆う。次にこの誘電体層を、犠牲
ゲート及びフローティングゲートが露出するまで、その厚さの少なくとも一部分
に亘って、例えば化学機械研磨によって除去する。次に、トランジスタの犠牲ゲ
ートを選択エッチングにより除去する。犠牲ゲートの除去後に、ディップエッチ
ングを実行してその下の犠牲ゲート絶縁膜を除去する。トランジスタの犠牲ゲー
ト及び犠牲ゲート絶縁膜の除去中、非臨界的マスクを用いてメモリ素子のフロー
ティングゲート及びフローティングゲート絶縁膜がエッチャントに接触し得ない
ようにする。このようにして、前記誘電体層の、それまでトランジスタの犠牲ゲ
ート及び犠牲絶縁層が存在した位置に凹部が形成される。第２絶縁層をメモリ素
子の区域に被着してメモリ素子の内部ゲート絶縁膜を与えた後に、第３絶縁層を
前記凹部内に被着してトランジスタの実際のゲート絶縁膜を与える。次に表面を
導電層で覆い、これで前記凹部を満たし、この導電層をトランジスタの実際のゲ
ート及びメモリ素子の制御ゲートに成形する。
【００１１】 前記誘電体層の化学機械研磨（ＣＭＰ）を停止させる瞬時はかなり臨界的であ
ることが実験により確かめられた。ＣＭＰプロセスの停止が早すぎると、酸化物
が犠牲ゲート上に残存し、これが次の犠牲ゲートの除去を妨害する。ＣＭＰプロ
セスが長く実行されすぎると、実際のゲートの高さの限定が悪影響を受ける。プ
ロセスの高さの限定を改善するために、シリコン含有層を、第１シリコン含有サ
ブ層の上にシリコンより除去処理に対し高い抵抗を有するとともに前記誘電体層
に対し選択的にエッチングし得る材料からなる第２サブ層を具える２重層として
設けるのが好ましい。従って、第２サブ層は誘電体層の除去中エッチストッパ層
として作用する。この点に関し、第２サブ層としては窒化シリコンを使用し、誘
電体層としては酸化シリコンを使用するのが有利である。或いは又、窒化シリコ
ンの代わりに酸化アルミニウム及び／又は酸化シリコンの代わりにＢＰＳＧ（硼
素燐珪酸ガラス）を使用することができる。第２サブ層は、犠牲ゲートの除去前
に、トランジスタの犠牲ゲート及びメモリ素子のフローティングゲートの双方か
ら選択的に除去する。このようにすると、誘電体層に、トランジスタの区域の凹
部と一緒に、メモリ素子の区域にも他の凹部が形成される。ここで、メモリ素子
の内部ゲート絶縁膜を与える第２絶縁層を他の凹部内に被着する。次に導電層を
被着して両凹部を満たす。トランジスタのコンパクトゲート構造をメモリ素子の
コンパクトスタックトゲート構造と一緒に与えるために、導電層をマスク無し除
去によって第２又は第３絶縁層又は誘電体層のどちらかが露出するまで除去する
ことによって導電層をゲート及び制御ゲートに成形するのが好ましい。このよう
にしてゲート及び制御ゲートを誘電体層内に埋設する。上述した導電層のマスク
無し除去は化学機械研磨（ＣＭＰ）によって達成するのがこのましい。第２絶縁
層又は第３絶縁層（もしあれば）の次のマスク無し除去は必要ないが、第２又は
第３絶縁層が高い比誘電率を有する材料からなる場合にはこの除去を有益とする
ことができる。
ることが実験により確かめられた。ＣＭＰプロセスの停止が早すぎると、酸化物
が犠牲ゲート上に残存し、これが次の犠牲ゲートの除去を妨害する。ＣＭＰプロ
セスが長く実行されすぎると、実際のゲートの高さの限定が悪影響を受ける。プ
ロセスの高さの限定を改善するために、シリコン含有層を、第１シリコン含有サ
ブ層の上にシリコンより除去処理に対し高い抵抗を有するとともに前記誘電体層
に対し選択的にエッチングし得る材料からなる第２サブ層を具える２重層として
設けるのが好ましい。従って、第２サブ層は誘電体層の除去中エッチストッパ層
として作用する。この点に関し、第２サブ層としては窒化シリコンを使用し、誘
電体層としては酸化シリコンを使用するのが有利である。或いは又、窒化シリコ
ンの代わりに酸化アルミニウム及び／又は酸化シリコンの代わりにＢＰＳＧ（硼
素燐珪酸ガラス）を使用することができる。第２サブ層は、犠牲ゲートの除去前
に、トランジスタの犠牲ゲート及びメモリ素子のフローティングゲートの双方か
ら選択的に除去する。このようにすると、誘電体層に、トランジスタの区域の凹
部と一緒に、メモリ素子の区域にも他の凹部が形成される。ここで、メモリ素子
の内部ゲート絶縁膜を与える第２絶縁層を他の凹部内に被着する。次に導電層を
被着して両凹部を満たす。トランジスタのコンパクトゲート構造をメモリ素子の
コンパクトスタックトゲート構造と一緒に与えるために、導電層をマスク無し除
去によって第２又は第３絶縁層又は誘電体層のどちらかが露出するまで除去する
ことによって導電層をゲート及び制御ゲートに成形するのが好ましい。このよう
にしてゲート及び制御ゲートを誘電体層内に埋設する。上述した導電層のマスク
無し除去は化学機械研磨（ＣＭＰ）によって達成するのがこのましい。第２絶縁
層又は第３絶縁層（もしあれば）の次のマスク無し除去は必要ないが、第２又は
第３絶縁層が高い比誘電率を有する材料からなる場合にはこの除去を有益とする
ことができる。
【００１２】 ０．１μｍに近似するゲート長を有するロジックデバイスの最適化に関しゲー
ト絶縁膜に課される要求は不揮発性デバイスの最適化に関しフローティングゲー
ト絶縁膜に課される要求と相違する。
ト絶縁膜に課される要求は不揮発性デバイスの最適化に関しフローティングゲー
ト絶縁膜に課される要求と相違する。
【００１３】 不揮発性メモリ素子はフローティングゲートを有するトランジスタにより形成
され、そのしきい値がフローティングゲート上に電荷の形で書き込まれた情報に
より決まる。制御ゲートは、一方では、読取り中にしきい値電圧、従って書き込
まれた情報が何であるか検出するよう作用し、他方では、書込み及び／又は消去
中にフローティングゲートの電位を制御するよう作用する。メモリ素子のチャネ
ルからフローティングゲートを絶縁するフレームゲート絶縁膜は書込み及び／又
は消去を可能にするために十分に薄くする必要がある同時に、いったんトランジ
スタのしきい値電圧が上昇したらフローティングゲートからの電荷の漏れを阻止
するために十分厚くする必要がある。一般に直接トンネリング効果により生ずる
フローティングゲートからの電荷の漏れは、できるだけ長くすべきであるメモリ
素子の記憶保持時間に有害である。上述の理由から、通常酸化シリコンからなる
メモリ素子のフローティングゲート絶縁膜、従ってフローティングゲート絶縁膜
が形成される第１絶縁層は約６−１０ｎｍの幾何学的厚さに設けるのが有利であ
る。メモリ素子のフローティングゲートから制御ゲートを絶縁する内部ゲート絶
縁膜はフローティングゲートからの電荷の漏れを阻止するために十分に厚くする
必要があると同時に、制御ゲートとフローティングゲートとの間に大きな容量結
合を達成するために十分に薄くする必要がある。また、制御ゲートとフローティ
ングゲートとの間の容量結合は内部ゲート絶縁膜の幾何学的厚さを減少させるこ
とにより向上させることができるのみならず、所定の幾何学的厚さにおいて内部
ゲート絶縁膜の比誘電率を増大させることにより向上させることもできる。それ
ゆえ、メモリ素子の内部ゲート絶縁膜として、従って内部ゲート絶縁膜が形成さ
れる第２絶縁層として、酸化シリコンの比誘電率（ε〜4）より高い比誘電率有
する絶縁材料を用いるのが好ましい。
され、そのしきい値がフローティングゲート上に電荷の形で書き込まれた情報に
より決まる。制御ゲートは、一方では、読取り中にしきい値電圧、従って書き込
まれた情報が何であるか検出するよう作用し、他方では、書込み及び／又は消去
中にフローティングゲートの電位を制御するよう作用する。メモリ素子のチャネ
ルからフローティングゲートを絶縁するフレームゲート絶縁膜は書込み及び／又
は消去を可能にするために十分に薄くする必要がある同時に、いったんトランジ
スタのしきい値電圧が上昇したらフローティングゲートからの電荷の漏れを阻止
するために十分厚くする必要がある。一般に直接トンネリング効果により生ずる
フローティングゲートからの電荷の漏れは、できるだけ長くすべきであるメモリ
素子の記憶保持時間に有害である。上述の理由から、通常酸化シリコンからなる
メモリ素子のフローティングゲート絶縁膜、従ってフローティングゲート絶縁膜
が形成される第１絶縁層は約６−１０ｎｍの幾何学的厚さに設けるのが有利であ
る。メモリ素子のフローティングゲートから制御ゲートを絶縁する内部ゲート絶
縁膜はフローティングゲートからの電荷の漏れを阻止するために十分に厚くする
必要があると同時に、制御ゲートとフローティングゲートとの間に大きな容量結
合を達成するために十分に薄くする必要がある。また、制御ゲートとフローティ
ングゲートとの間の容量結合は内部ゲート絶縁膜の幾何学的厚さを減少させるこ
とにより向上させることができるのみならず、所定の幾何学的厚さにおいて内部
ゲート絶縁膜の比誘電率を増大させることにより向上させることもできる。それ
ゆえ、メモリ素子の内部ゲート絶縁膜として、従って内部ゲート絶縁膜が形成さ
れる第２絶縁層として、酸化シリコンの比誘電率（ε〜4）より高い比誘電率有
する絶縁材料を用いるのが好ましい。
【００１４】 更に、電界効果トランジスタのチャネルからゲートを絶縁するゲート絶縁膜は
ゲートとチャネルとの間にできるだけ高い容量結合を達成するためにできるだけ
薄くする必要がある。トランジスタのゲート絶縁膜を通過する漏れ電流はメモリ
素子のフローティングゲート絶縁膜と内部ゲート絶縁膜を通過する漏れ電流より
臨界的でないが、トランジスタのゲート絶縁膜は十分に厚くする必要がある。一
般に、漏れ電流の抑圧のために１．５ｎｍ以上のシリコン酸化膜の厚さが採用さ
れている。所定の幾何学的厚さにおいて、ゲート絶縁膜の比誘電率を増大させる
ことによりゲートとチャネルとの間の容量結合を向上させることができる。それ
ゆえ、トランジスタのゲート絶縁膜、従ってゲート絶縁膜が形成される第３絶縁
層を酸化シリコンの比誘電率（ε〜4）より高い比誘電率有する絶縁材料で構成
するのが好ましい。以上の理由から、トランジスタのゲート絶縁膜は約１．５−
４ｎｍのｄ/εrで定義される等価酸化膜厚（ここでｄはゲート絶縁膜の幾何学的
厚さ及びεrはゲート絶縁膜の比誘電率対酸化シリコンの比誘電率の比）にする
のが好ましい。
ゲートとチャネルとの間にできるだけ高い容量結合を達成するためにできるだけ
薄くする必要がある。トランジスタのゲート絶縁膜を通過する漏れ電流はメモリ
素子のフローティングゲート絶縁膜と内部ゲート絶縁膜を通過する漏れ電流より
臨界的でないが、トランジスタのゲート絶縁膜は十分に厚くする必要がある。一
般に、漏れ電流の抑圧のために１．５ｎｍ以上のシリコン酸化膜の厚さが採用さ
れている。所定の幾何学的厚さにおいて、ゲート絶縁膜の比誘電率を増大させる
ことによりゲートとチャネルとの間の容量結合を向上させることができる。それ
ゆえ、トランジスタのゲート絶縁膜、従ってゲート絶縁膜が形成される第３絶縁
層を酸化シリコンの比誘電率（ε〜4）より高い比誘電率有する絶縁材料で構成
するのが好ましい。以上の理由から、トランジスタのゲート絶縁膜は約１．５−
４ｎｍのｄ/εrで定義される等価酸化膜厚（ここでｄはゲート絶縁膜の幾何学的
厚さ及びεrはゲート絶縁膜の比誘電率対酸化シリコンの比誘電率の比）にする
のが好ましい。
【００１５】 以上の理由から、メモリ素子の内部ゲート絶縁膜を与える第２絶縁層並びにト
ランジスタのゲート絶縁膜を与える第３絶縁層は酸化シリコンの比誘電率（ε〜
4）より高い比誘電率を有する絶縁材料で構成するのが好ましい。この点に関し
、酸化タンタル（Ｔa2Ｏ5；ε〜20-25）、酸化アルミニウム（Ａl2Ｏ3；ε〜10
）又は窒化シリコン（Ｓi3Ｎ4；ε〜7）が有利であり、蓋しこれらの材料は化学
気相成長（ＣＶＤ）により高い相似性及び再現性で堆積されるからである。従来
の方法において高比誘電率ゲート絶縁膜／内部ゲート絶縁膜を適用すると、これ
らのゲート絶縁膜がトランジスタのソース／ドレイン注入と関連するアニールの
高温度にさらされてそれらの特性が劣化し得る点に注意されたい。本発明の方法
では、ゲート絶縁膜／内部ゲート絶縁膜はいったん形成されたら後続のプロセス
工程において高温度にさらされない。
ランジスタのゲート絶縁膜を与える第３絶縁層は酸化シリコンの比誘電率（ε〜
4）より高い比誘電率を有する絶縁材料で構成するのが好ましい。この点に関し
、酸化タンタル（Ｔa2Ｏ5；ε〜20-25）、酸化アルミニウム（Ａl2Ｏ3；ε〜10
）又は窒化シリコン（Ｓi3Ｎ4；ε〜7）が有利であり、蓋しこれらの材料は化学
気相成長（ＣＶＤ）により高い相似性及び再現性で堆積されるからである。従来
の方法において高比誘電率ゲート絶縁膜／内部ゲート絶縁膜を適用すると、これ
らのゲート絶縁膜がトランジスタのソース／ドレイン注入と関連するアニールの
高温度にさらされてそれらの特性が劣化し得る点に注意されたい。本発明の方法
では、ゲート絶縁膜／内部ゲート絶縁膜はいったん形成されたら後続のプロセス
工程において高温度にさらされない。
【００１６】 プロセス中のマスクの数を最少に維持するために、第２絶縁層及び第３絶縁層
をメモリ素子の内部ゲート絶縁膜及びトランジスタのゲート絶縁膜を与える一つ
の共通の層の一部分として設けるのが好ましい。
をメモリ素子の内部ゲート絶縁膜及びトランジスタのゲート絶縁膜を与える一つ
の共通の層の一部分として設けるのが好ましい。
【００１７】 メモリ素子特性とトランジスタ特性の両方の満足な最適化を達成するために、
上述した理由から、トランジスタのゲート絶縁膜を与える第３絶縁層を、メモリ
素子のフローティングゲート絶縁膜を与える第１絶縁層のｄ/εrで定義される等
価酸化膜厚（ここでｄはゲート絶縁膜の幾何学的厚さ及びεrはゲート絶縁膜の
比誘電率対酸化シリコンの比誘電率の比）より小さい等価酸化膜厚にする。この
点に関し、第３絶縁層は約１．５〜４ｎｍの等価酸化膜厚で設けるとともに第１
絶縁層は約１０ｎｍの等価酸化膜厚で設けるのが好ましい。
上述した理由から、トランジスタのゲート絶縁膜を与える第３絶縁層を、メモリ
素子のフローティングゲート絶縁膜を与える第１絶縁層のｄ/εrで定義される等
価酸化膜厚（ここでｄはゲート絶縁膜の幾何学的厚さ及びεrはゲート絶縁膜の
比誘電率対酸化シリコンの比誘電率の比）より小さい等価酸化膜厚にする。この
点に関し、第３絶縁層は約１．５〜４ｎｍの等価酸化膜厚で設けるとともに第１
絶縁層は約１０ｎｍの等価酸化膜厚で設けるのが好ましい。
【００１８】 ゲート及び制御ゲート、従って両ゲートが形成される導電層は慣例のポリシリ
コンの代わりに金属で構成するのが有利である。ポリシリコンと異なり、金属は
本質的に比較的低い抵抗値を有し、有害なデプレッション効果を受けない。この
点に関し、アルミニウム、タングステン、銅又はモリブデンのような低抵抗金属
が有利である。金属を使用する場合には、前記導電層は接着層及び／又は障壁層
として作用する層の上に金属層を具える２重層として設けるのが好ましい。この
点に関し、チタン（Ｔi）を接着層として、窒化チタン（ＴiＮ）又はチタンタン
グステン（ＴiＷ）を障壁層として設けることができる。従来の方法において金
属ゲート／制御ゲートを使用すると、トランジスタのソース／ドレイン注入と関
連するアニールの高温度にさらされる結果として、アルミニウムゲート／制御ゲ
ートの場合には溶融がする、そうでなければ金属ゲート／制御ゲートとゲート絶
縁膜／内部ゲート絶縁膜との間に有害な相互作用が生ずる点に注意されたい。本
発明の方法では、ゲート／制御ゲートは、いったん形成されたら、後続のプロセ
ス工程において高温度にさらされることはない。
コンの代わりに金属で構成するのが有利である。ポリシリコンと異なり、金属は
本質的に比較的低い抵抗値を有し、有害なデプレッション効果を受けない。この
点に関し、アルミニウム、タングステン、銅又はモリブデンのような低抵抗金属
が有利である。金属を使用する場合には、前記導電層は接着層及び／又は障壁層
として作用する層の上に金属層を具える２重層として設けるのが好ましい。この
点に関し、チタン（Ｔi）を接着層として、窒化チタン（ＴiＮ）又はチタンタン
グステン（ＴiＷ）を障壁層として設けることができる。従来の方法において金
属ゲート／制御ゲートを使用すると、トランジスタのソース／ドレイン注入と関
連するアニールの高温度にさらされる結果として、アルミニウムゲート／制御ゲ
ートの場合には溶融がする、そうでなければ金属ゲート／制御ゲートとゲート絶
縁膜／内部ゲート絶縁膜との間に有害な相互作用が生ずる点に注意されたい。本
発明の方法では、ゲート／制御ゲートは、いったん形成されたら、後続のプロセ
ス工程において高温度にさらされることはない。
【００１９】 本発明のこれらの目的及び他の目的は以下に記載する実施例を参照すると明ら
かになる。 図１−１０は、電界効果トランジスタと不揮発性メモリ素子トランジスタを具
える半導体デバイスを製造する本発明プロセスの順次の段階を示す断面図である
。
かになる。 図１−１０は、電界効果トランジスタと不揮発性メモリ素子トランジスタを具
える半導体デバイスを製造する本発明プロセスの順次の段階を示す断面図である
。
【００２０】 本発明を不揮発性メモリ素子と組み合わされたＭＯＳトランジスタに基づいて
以下に説明する。本発明はそれ自体既知の任意の不揮発性メモリ素子、例えばＥ
ＰＲＯＭ（消去可能プログラマブルリードオンリメモリ）、ＥＥＰＲＯＭ（電気
的に消去可能なリードオンリメモリ）又はフラッシュＥＥＰＲＯＭに有利に使用
することができる。
以下に説明する。本発明はそれ自体既知の任意の不揮発性メモリ素子、例えばＥ
ＰＲＯＭ（消去可能プログラマブルリードオンリメモリ）、ＥＥＰＲＯＭ（電気
的に消去可能なリードオンリメモリ）又はフラッシュＥＥＰＲＯＭに有利に使用
することができる。
【００２１】 プロセスは第１導電型の半導体本体１（本例では例えばｐ導電型のシリコン本
体）から出発する（図１）。この半導体本体１には、表面２に、半導体本体１内
に少なくとも部分的に埋設され、電界効果トランジスタを製造すべき第１アクテ
ィブ領域４を規定するとともに不揮発性メモリ素子を製造すべき第２アクティブ
領域５を規定する比較的厚いフィールド酸化膜絶縁領域３が設けられている。こ
の厚い酸化膜絶縁領域３はＬＯＣＯＳ（LOCal Oxidation of Silicon）又はＳＴ
Ｉ（Shallow Trench Isolation）により通常の方法で形成される。次に、半導体
本体１の表面２を、例えば酸化シリコンからなる第１絶縁層６で被覆し、この絶
縁層をシリコン含有層９で覆う。第１絶縁層６は約６−１０ｎｍの幾何学的厚さ
に被着するのが好ましい。本例では、シリコン含有層９は、例えば燐又はできれ
ば硼素のようなドーパントが添加されたものとし得るポリシリコンの第１サブ層
７と、その上の、例えば窒化シリコンからなる第２サブ層８とからなる２重層で
ある。窒化シリコンの代わりに、例えば酸化アルミニウム又は物質の組合わせの
ような他の任意の材料を使用することができる。ポリシリコンの代わりに、アモ
ルファスシリコン又はＧexＳi1-x（ｘは０〜１の範囲内のゲルマニウム含有比を
表わす）を使用することができる。シリコン含有層はポリシリコン、アモルファ
スシリコン又はＧexＳi1-xからなる単一層にすることもできる点に注意されたい
。
体）から出発する（図１）。この半導体本体１には、表面２に、半導体本体１内
に少なくとも部分的に埋設され、電界効果トランジスタを製造すべき第１アクテ
ィブ領域４を規定するとともに不揮発性メモリ素子を製造すべき第２アクティブ
領域５を規定する比較的厚いフィールド酸化膜絶縁領域３が設けられている。こ
の厚い酸化膜絶縁領域３はＬＯＣＯＳ（LOCal Oxidation of Silicon）又はＳＴ
Ｉ（Shallow Trench Isolation）により通常の方法で形成される。次に、半導体
本体１の表面２を、例えば酸化シリコンからなる第１絶縁層６で被覆し、この絶
縁層をシリコン含有層９で覆う。第１絶縁層６は約６−１０ｎｍの幾何学的厚さ
に被着するのが好ましい。本例では、シリコン含有層９は、例えば燐又はできれ
ば硼素のようなドーパントが添加されたものとし得るポリシリコンの第１サブ層
７と、その上の、例えば窒化シリコンからなる第２サブ層８とからなる２重層で
ある。窒化シリコンの代わりに、例えば酸化アルミニウム又は物質の組合わせの
ような他の任意の材料を使用することができる。ポリシリコンの代わりに、アモ
ルファスシリコン又はＧexＳi1-x（ｘは０〜１の範囲内のゲルマニウム含有比を
表わす）を使用することができる。シリコン含有層はポリシリコン、アモルファ
スシリコン又はＧexＳi1-xからなる単一層にすることもできる点に注意されたい
。
【００２２】 次に、図２に示すように、シリコン含有層９を通常のフォトリソグラフィ法で
パターン化して第１アクティブ領域４に犠牲ゲート１０を設けるとともに第２ア
クティブ領域５にフローティングゲート１１を設ける。犠牲ゲート１０及びフロ
ーティングゲート１１は第２サブ層８で覆われ、且つそれぞれ第１絶縁層６によ
り与えられる犠牲ゲート絶縁膜１２及びフローティングゲート絶縁膜１３により
半導体本体１から絶縁されている。シリコン含有層９のパターン化後に、第２（
反対）導電型（本例ではｎ型）のソース／ドレイン延長領域１４を第１アクティ
ブ領域４の犠牲ゲート１０の両側及び第２アクティブ領域５のフローティングゲ
ート１１の両側に、シリコン含有層９を酸化フィールド絶縁領域３と一緒にマス
クとして用いて、例えば燐又は砒素の低ドーズのセルフアライン注入によって形
成する。
パターン化して第１アクティブ領域４に犠牲ゲート１０を設けるとともに第２ア
クティブ領域５にフローティングゲート１１を設ける。犠牲ゲート１０及びフロ
ーティングゲート１１は第２サブ層８で覆われ、且つそれぞれ第１絶縁層６によ
り与えられる犠牲ゲート絶縁膜１２及びフローティングゲート絶縁膜１３により
半導体本体１から絶縁されている。シリコン含有層９のパターン化後に、第２（
反対）導電型（本例ではｎ型）のソース／ドレイン延長領域１４を第１アクティ
ブ領域４の犠牲ゲート１０の両側及び第２アクティブ領域５のフローティングゲ
ート１１の両側に、シリコン含有層９を酸化フィールド絶縁領域３と一緒にマス
クとして用いて、例えば燐又は砒素の低ドーズのセルフアライン注入によって形
成する。
【００２３】 次に、第２サブ層８で覆われた、トランジスタの犠牲ゲート１０及びメモリ素
子のフローティングゲート１１の側壁に、既知の方法、例えば酸化シリコン層の
堆積及び異方性エッチバックによってサイドウォールスペーサ１５を形成する（
図３）。サイドウォールスペーサ１５の形成後に、第２導電型（本例ではｎ型）
の高ドープソース領域１６及びドレイン領域１７を第１及び第２アクティブ領域
４及び５のサイドウォールスペーサ１５の両側に、酸化フィールド絶縁領域３を
シリコン含有層９及びサイドウォールスペーサ１５と一緒にマスクとして用いて
、例えば燐又は砒素の高ドーズのセルフアライン注入によって形成する。
子のフローティングゲート１１の側壁に、既知の方法、例えば酸化シリコン層の
堆積及び異方性エッチバックによってサイドウォールスペーサ１５を形成する（
図３）。サイドウォールスペーサ１５の形成後に、第２導電型（本例ではｎ型）
の高ドープソース領域１６及びドレイン領域１７を第１及び第２アクティブ領域
４及び５のサイドウォールスペーサ１５の両側に、酸化フィールド絶縁領域３を
シリコン含有層９及びサイドウォールスペーサ１５と一緒にマスクとして用いて
、例えば燐又は砒素の高ドーズのセルフアライン注入によって形成する。
【００２４】 次に、図４に示すように、本例では酸化シリコンからなる比較的厚い誘電体層
１８を堆積する。ＰＳＧ（燐珪酸ガラス）又はＢＰＳＧ（硼素燐珪酸ガラス）の
ような他の適当な絶縁材料を使用することもできる。
１８を堆積する。ＰＳＧ（燐珪酸ガラス）又はＢＰＳＧ（硼素燐珪酸ガラス）の
ような他の適当な絶縁材料を使用することもできる。
【００２５】 次に、誘電体層１８を、第１及び第２アクティブ領域４及び５の第２サブ層８
が露出するまで、その厚さの少なくとも一部分に亘って除去する（図５）。これ
は、例えば市販のスラリーを用いて化学機械研磨（ＣＭＰ）によって達成するこ
とができる。
が露出するまで、その厚さの少なくとも一部分に亘って除去する（図５）。これ
は、例えば市販のスラリーを用いて化学機械研磨（ＣＭＰ）によって達成するこ
とができる。
【００２６】 次の工程（図６）において、本例では窒化シリコンからなる第２サブ層８を、
例えば燐酸及び硫酸の混合物を用いるウエットエッチングによって、本例では酸
化シリコンからなる誘電体層１８及びサイドウォールスペーサ１５に対し選択的
に除去する。このようにして、誘電体層１８に、第１アクティブ領域４の位置に
凹部１９を形成するとともに、第２アクティブ領域５の位置に他の凹部２０を形
成する。
例えば燐酸及び硫酸の混合物を用いるウエットエッチングによって、本例では酸
化シリコンからなる誘電体層１８及びサイドウォールスペーサ１５に対し選択的
に除去する。このようにして、誘電体層１８に、第１アクティブ領域４の位置に
凹部１９を形成するとともに、第２アクティブ領域５の位置に他の凹部２０を形
成する。
【００２７】 次に、図７に示すように、第２アクティブ領域５の位置に非臨界的レジストマ
スク２１を設け、その後に第１アクティブ領域４のトランジスタの犠牲ゲート１
０及び犠牲ゲート絶縁膜１２を２つの別個のエッチング工程で除去する。本例で
はポリシリコンからなる犠牲ゲートはホットＫＯＨ溶液を用いるウエットエッチ
ングによって、又は例えばＨＢr/Ｃl2混合物を用いるプラズマエッチングによっ
て選択的に除去することができる。本例では酸化シリコンからなる犠牲ゲート絶
縁膜はＨＦを用いるウエットエッチングによって除去することができる。非臨界
的マスク２１はメモリ素子のフローティングゲート１１及びフォローティングゲ
ート絶縁膜１３が上述のエッチャントに接触するのを阻止する。
スク２１を設け、その後に第１アクティブ領域４のトランジスタの犠牲ゲート１
０及び犠牲ゲート絶縁膜１２を２つの別個のエッチング工程で除去する。本例で
はポリシリコンからなる犠牲ゲートはホットＫＯＨ溶液を用いるウエットエッチ
ングによって、又は例えばＨＢr/Ｃl2混合物を用いるプラズマエッチングによっ
て選択的に除去することができる。本例では酸化シリコンからなる犠牲ゲート絶
縁膜はＨＦを用いるウエットエッチングによって除去することができる。非臨界
的マスク２１はメモリ素子のフローティングゲート１１及びフォローティングゲ
ート絶縁膜１３が上述のエッチャントに接触するのを阻止する。
【００２８】 次に、図８に示すように、第２絶縁層２２を全露出表面上に堆積し、これによ
り第２アクティブ領域５のメモリ素子の内部ゲート絶縁膜２４を第１アクティブ
領域４のトランジスタの実際のゲート絶縁膜２３と一緒に与える。第２絶縁層２
２は酸化シリコンからなるものとし得るが、酸化タンタル、酸化アルミニウム又
は窒化シリコンのような酸化シリコンより高い比誘電率を有する絶縁材料の方が
好ましい。トランジスタのゲート絶縁膜２３は約１．５−４ｎｍのｄ/εrで定義
される等価酸化膜厚（ここでｄは層２３の幾何学的厚さ及びεrは層２３の比誘
電率対酸化シリコンの比誘電率）に設けるのが好ましい。本例では、トランジス
タのゲート絶縁膜２３及びメモリ素子の内部ゲート絶縁膜２４は一つの共通の層
、即ち第２絶縁層２２の一部分として形成される。例えば、メモリ素子の内部ゲ
ート絶縁膜２４を与える第２絶縁層２２に加えて、トランジスタのゲート絶縁膜
２３を与える第３絶縁層（図示せず）を堆積することもできること勿論である。
このようにすると、ゲート絶縁膜２３及び内部ゲート絶縁膜２４が別個の絶縁層
から形成され、従ってゲート絶縁膜２３の厚さ／組成を内部ゲート絶縁膜２４の
厚さ／組成と完全に別にすることができる。第３絶縁層が存在する場合には、こ
の絶縁層は酸化シリコン又は好ましくは酸化シリコンより高い比誘電率を有する
絶縁材料、例えば酸化タンタル、酸化アルミニウム又は窒化シリコンからなるも
のとする。酸化シリコンをゲート絶縁膜２３及び内部ゲート絶縁膜２４の両方に
使用する場合には、これらの絶縁膜は、例えば化学気相成長又はシリコンの熱酸
化を用いて、一工程で、又は一方のアクティブ領域をマスクで遮蔽しながら２つ
の別々の工程で得ることができる。一工程の熱酸化の場合には、ゲート絶縁膜２
３の厚さは単結晶シリコンの酸化速度よりポリシリコンの酸化速度の方が早いた
めに内部ゲート絶縁膜２４より自動的に小さくなる。高比誘電率材料の酸化タン
タル、酸化アルミニウム及び窒化シリコンは、例えば化学気相成長（ＣＶＤ）を
用いて、一工程で、又は一方のアクティブ領域をマスクで遮蔽しながら２つの別
々の工程で堆積することができる。
り第２アクティブ領域５のメモリ素子の内部ゲート絶縁膜２４を第１アクティブ
領域４のトランジスタの実際のゲート絶縁膜２３と一緒に与える。第２絶縁層２
２は酸化シリコンからなるものとし得るが、酸化タンタル、酸化アルミニウム又
は窒化シリコンのような酸化シリコンより高い比誘電率を有する絶縁材料の方が
好ましい。トランジスタのゲート絶縁膜２３は約１．５−４ｎｍのｄ/εrで定義
される等価酸化膜厚（ここでｄは層２３の幾何学的厚さ及びεrは層２３の比誘
電率対酸化シリコンの比誘電率）に設けるのが好ましい。本例では、トランジス
タのゲート絶縁膜２３及びメモリ素子の内部ゲート絶縁膜２４は一つの共通の層
、即ち第２絶縁層２２の一部分として形成される。例えば、メモリ素子の内部ゲ
ート絶縁膜２４を与える第２絶縁層２２に加えて、トランジスタのゲート絶縁膜
２３を与える第３絶縁層（図示せず）を堆積することもできること勿論である。
このようにすると、ゲート絶縁膜２３及び内部ゲート絶縁膜２４が別個の絶縁層
から形成され、従ってゲート絶縁膜２３の厚さ／組成を内部ゲート絶縁膜２４の
厚さ／組成と完全に別にすることができる。第３絶縁層が存在する場合には、こ
の絶縁層は酸化シリコン又は好ましくは酸化シリコンより高い比誘電率を有する
絶縁材料、例えば酸化タンタル、酸化アルミニウム又は窒化シリコンからなるも
のとする。酸化シリコンをゲート絶縁膜２３及び内部ゲート絶縁膜２４の両方に
使用する場合には、これらの絶縁膜は、例えば化学気相成長又はシリコンの熱酸
化を用いて、一工程で、又は一方のアクティブ領域をマスクで遮蔽しながら２つ
の別々の工程で得ることができる。一工程の熱酸化の場合には、ゲート絶縁膜２
３の厚さは単結晶シリコンの酸化速度よりポリシリコンの酸化速度の方が早いた
めに内部ゲート絶縁膜２４より自動的に小さくなる。高比誘電率材料の酸化タン
タル、酸化アルミニウム及び窒化シリコンは、例えば化学気相成長（ＣＶＤ）を
用いて、一工程で、又は一方のアクティブ領域をマスクで遮蔽しながら２つの別
々の工程で堆積することができる。
【００２９】 次に、図９に示すように、導電層２５を第２絶縁層２２の上に通常の方法で被
着し、これにより第１アクティブ領域４の凹部１９及び第２アクティブ領域５の
他の凹部２０を満たす。導電層２５も、ポリシリコン又はできればアモルファス
シリコン又はＧexＳi1-xを使用することができるが、アルミニウム、タングステ
ン、銅又はモリブデンのような金属又は金属の組合わせを使用することもできる
。導電層２５は接着層及び／又は障壁層として作用する層の上に一つの金属又は
金属の組合わせからなる層を具える２重層として堆積することもできる。この場
合には、Ｔiを接着層として、ＴiＮ又はＴiＷを障壁層として被着することがで
きる。
着し、これにより第１アクティブ領域４の凹部１９及び第２アクティブ領域５の
他の凹部２０を満たす。導電層２５も、ポリシリコン又はできればアモルファス
シリコン又はＧexＳi1-xを使用することができるが、アルミニウム、タングステ
ン、銅又はモリブデンのような金属又は金属の組合わせを使用することもできる
。導電層２５は接着層及び／又は障壁層として作用する層の上に一つの金属又は
金属の組合わせからなる層を具える２重層として堆積することもできる。この場
合には、Ｔiを接着層として、ＴiＮ又はＴiＷを障壁層として被着することがで
きる。
【００３０】 次の工程（図１０）において、導電層２５を第１アクティブ領域４のトランジ
スタの実際のゲート２６及び第２アクティブ領域５のメモリ素子の制御ゲート２
７に成形する。これは、例えば第１及び第２アクティブ領域４及び５にオーバサ
イズのマスクを用いてエッチングにより行うことができる。この場合には、ゲー
ト２６及び制御ゲート２７の導電材料がそれぞれ凹部１９及び凹部２０を越えて
第２絶縁層２２で覆われた絶縁層１８上まで延在する。しかし、マスクなしで導
電層２５を第２絶縁層２２が露出するまで除去し、誘電体層１８内に埋設された
トランジスタのゲート２６及びメモリ素子の制御ゲート２７を形成するのが好ま
しい。第２絶縁層２２を除去して図１０に示す結果を生ずる追加のマスク無し除
去は必要ないが、第２絶縁層２２が高い比誘電率を有する材料からなる場合には
この追加の除去を行うのが有利である。導電層２５のマスク無し除去又は導電層
２５及び第２絶縁層２２の両方のマスク無し除去は、例えば市販のスラリーを用
いて化学機械研磨（ＣＭＰ）により達成することができる。
スタの実際のゲート２６及び第２アクティブ領域５のメモリ素子の制御ゲート２
７に成形する。これは、例えば第１及び第２アクティブ領域４及び５にオーバサ
イズのマスクを用いてエッチングにより行うことができる。この場合には、ゲー
ト２６及び制御ゲート２７の導電材料がそれぞれ凹部１９及び凹部２０を越えて
第２絶縁層２２で覆われた絶縁層１８上まで延在する。しかし、マスクなしで導
電層２５を第２絶縁層２２が露出するまで除去し、誘電体層１８内に埋設された
トランジスタのゲート２６及びメモリ素子の制御ゲート２７を形成するのが好ま
しい。第２絶縁層２２を除去して図１０に示す結果を生ずる追加のマスク無し除
去は必要ないが、第２絶縁層２２が高い比誘電率を有する材料からなる場合には
この追加の除去を行うのが有利である。導電層２５のマスク無し除去又は導電層
２５及び第２絶縁層２２の両方のマスク無し除去は、例えば市販のスラリーを用
いて化学機械研磨（ＣＭＰ）により達成することができる。
【００３１】 最後に、酸化膜堆積、接点窓形成及び１以上の金属層のメタライゼーション等
の関例のＣＭＯＳプロセス工程（図示せず）により半導体デバイスを完成させる
。
の関例のＣＭＯＳプロセス工程（図示せず）により半導体デバイスを完成させる
。
【００３２】 本発明は上述した実施例にのみ限定されず、当業者であれば本発明の範囲内に
おいて多くの変更が可能であること明らかである。トランジスタのゲートの厚さ
／組成をメモリ素子の制御ゲートの厚さ／組成から別個にするために、前記ゲー
ト及び制御ゲートを一つの共通の導電層の代わりに２つの別個の導電層から形成
することができる。ソース及びドレイン領域をドレイン延長領域なしで実現して
プログラム／消去処理用にメモリ素子のフローティングゲート近くに十分高い電
界が得られるようにすることもできる。更に、ソース及びドレイン領域の寄生抵
抗を低減するために、ソース及びドレイン領域にＴi又はＣoを用いてシリサイド
処理を施し、ソース及びドレイン領域にＴi（ＴiＳi2）又はＣo（ＣoＳi2）のセ
ルフアラインシリサイドを形成することができる。上述の実施例では、第１及び
第２アクティブ領域は原半導体本体の表面領域で形成されているが、第１及び第
２アクティブ領域は、半導体本体の表面に隣接する領域内にｎチャネル又はｐチ
ャネル電界効果トランジスタ及び不揮発性メモリ素子用に好適なドーピング濃度
で局部的にドーピングすることにより得られる慣例のｐ及び／又はｎウエルとす
ることもできる。
おいて多くの変更が可能であること明らかである。トランジスタのゲートの厚さ
／組成をメモリ素子の制御ゲートの厚さ／組成から別個にするために、前記ゲー
ト及び制御ゲートを一つの共通の導電層の代わりに２つの別個の導電層から形成
することができる。ソース及びドレイン領域をドレイン延長領域なしで実現して
プログラム／消去処理用にメモリ素子のフローティングゲート近くに十分高い電
界が得られるようにすることもできる。更に、ソース及びドレイン領域の寄生抵
抗を低減するために、ソース及びドレイン領域にＴi又はＣoを用いてシリサイド
処理を施し、ソース及びドレイン領域にＴi（ＴiＳi2）又はＣo（ＣoＳi2）のセ
ルフアラインシリサイドを形成することができる。上述の実施例では、第１及び
第２アクティブ領域は原半導体本体の表面領域で形成されているが、第１及び第
２アクティブ領域は、半導体本体の表面に隣接する領域内にｎチャネル又はｐチ
ャネル電界効果トランジスタ及び不揮発性メモリ素子用に好適なドーピング濃度
で局部的にドーピングすることにより得られる慣例のｐ及び／又はｎウエルとす
ることもできる。
【図１】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイ
スを製造する本発明プロセスの一製造工程を示す断面図である。
スを製造する本発明プロセスの一製造工程を示す断面図である。
【図２】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイ
スを製造する本発明プロセスの次の製造工程を示す断面図である。
スを製造する本発明プロセスの次の製造工程を示す断面図である。
【図３】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイ
スを製造する本発明プロセスの次の製造工程を示す断面図である。
スを製造する本発明プロセスの次の製造工程を示す断面図である。
【図４】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイ
スを製造する本発明プロセスの次の製造工程を示す断面図である。
スを製造する本発明プロセスの次の製造工程を示す断面図である。
【図５】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイ
スを製造する本発明プロセスの次の製造工程を示す断面図である。
スを製造する本発明プロセスの次の製造工程を示す断面図である。
【図６】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイ
スを製造する本発明プロセスの次の製造工程を示す断面図である。
スを製造する本発明プロセスの次の製造工程を示す断面図である。
【図７】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイ
スを製造する本発明プロセスの次の製造工程を示す断面図である。
スを製造する本発明プロセスの次の製造工程を示す断面図である。
【図８】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイ
スを製造する本発明プロセスの次の製造工程を示す断面図である。
スを製造する本発明プロセスの次の製造工程を示す断面図である。
【図９】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバイ
スを製造する本発明プロセスの次の製造工程を示す断面図である。
スを製造する本発明プロセスの次の製造工程を示す断面図である。
【図１０】 電界効果トランジスタと不揮発性メモリ素子とを具える半導体デバ
イスを製造する本発明プロセスの次の製造工程を示す断面図である。
イスを製造する本発明プロセスの次の製造工程を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 29/788 29/792 (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ピエール ハー ウーレー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 4M104 BB01 BB02 BB04 BB14 BB16 BB18 BB20 BB25 BB36 BB40 DD02 DD03 DD04 DD08 DD09 DD72 DD75 DD91 EE03 EE05 EE09 EE15 EE16 EE17 FF18 GG09 GG16 HH20 5F048 AB01 AC01 BA01 BB11 BB19 BG01 BG12 BG13 5F083 EP02 EP22 EP49 ER22 JA33 JA35 JA36 JA37 JA39 JA40 NA01 PR29 PR40 PR43 PR53 5F101 BA01 BA26 BB02 BH21 【要約の続き】 (5)に被着するとともにトランジスタのゲート絶縁膜(2 3)を与える第３絶縁層を第１アクティブ領域(4)に被着 する。ゲート絶縁膜(23)及び内部ゲート絶縁膜(24)の形 成後に、導電層を被着し、この導電層を第１アクティブ 領域(4)にてトランジスタのゲート(26)及び第２アクテ ィブ領域(5)にてメモリ素子の制御ゲート(27)に成形す る。
Claims (14)
- 【請求項１】 半導体本体を具え、その表面に、半導体本体からゲート絶縁膜に
より絶縁されたゲートを有する電界効果トランジスタと、フローティングゲート
及び制御ゲートを有する不揮発性メモリ素子が設けられ、前記フローティングゲ
ートは半導体本体からフローティングゲート絶縁膜により絶縁され、制御ゲート
から内部ゲート絶縁膜により絶縁されている半導体デバイスを製造する方法であ
って、表面に隣接する第１導電型の第１及び第２アクティブ領域をそれぞれ前記
トランジスタ及びメモリ素子用に半導体本体内に限定し、表面を前記メモリ素子
のフローティングゲート絶縁膜を与える第１絶縁層で被覆し、この第１絶縁層の
上に前記メモリ素子のフローティングゲートを与えるシリコン含有層を被着し、
その後に前記メモリ素子の第２導電型のソース及びドレイン領域を半導体本体内
に設け、第２絶縁層を第２アクティブ領域に被着して前記メモリ素子の内部ゲー
ト絶縁膜を与え、この第２絶縁層の上に前記メモリ素子の制御ゲートを与える導
電層を被着する半導体デバイスの製造方法において、前記メモリ素子のフローテ
ィングゲート及びフローティングゲート絶縁膜の形成と一緒に、第１アクティブ
領域に、前記電界効果トランジスタの犠牲ゲート及び犠牲ゲート絶縁膜をそれぞ
れ形成し、その後に前記トランジスタのソース及びドレイン領域を前記メモリ素
子のソース及びドレイン領域と一緒に形成し、誘電体層を被着し、この誘電体層
を、第１及び第２アクティブ領域において前記シリコン含有層が露出するまで、
その厚さの少なくとも一部分に亘って除去し、その後に第１アクティブ領域にお
ける前記シリコン含有層及び第１絶縁層を除去して、前記誘電体層に凹部を形成
し、この凹部内に、第１アクティブ領域における前記トランジスタのゲート絶縁
膜を与える第３絶縁層を被着し、その後に前記導電層を堆積し、これで第１アク
ティブ領域の前記凹部を満たし、この導電層を第１アクティブ領域における前記
トランジスタのゲート及び第２アクティブ領域における前記メモリ素子の制御ゲ
ートに成形することを特徴とする半導体デバイスの製造方法。 - 【請求項２】 シリコン含有層を、シリコンの第１サブ層の上にシリコンより除
去処理に対し高い抵抗を示すとともに前記誘電体層に対し選択的にエッチングし
得る材料からなる第２サブ層を具える２重層として設け、第２アクティブ領域に
おける前記第２サブ層を第１アクティブ領域における前記シリコン含有層と一緒
に除去して第２アクティブ領域における前記誘電体層に他の凹部を形成し、この
他の凹部内に前記第２絶縁層を被着して前記メモリ素子の内部ゲート絶縁膜を与
え、その後に前記導電層を被着して、第１アクティブ領域における前記凹部と一
緒に第２アクティブ領域における前記他の凹部を満たし、これにより前記メモリ
素子の制御ゲート及び前記トランジスタのゲートを与えることを特徴とする請求
項１記載の方法。 - 【請求項３】 前記誘電体層として酸化シリコンを堆積し、前記第２サブ層とし
て窒化シリコン層を堆積することを特徴とする請求項２記載の方法。 - 【請求項４】 前記導電層を被着し、これで第２アクティブ領域の前記他の凹部
と一緒に第１アクティブ領域の前記凹部を満たした後に、前記導電層をマスク無
しで前記第２又は第３絶縁層又は前記誘電体層のどちらかが露出するまで除去す
ることによって前記導電層を前記トランジスタのゲート及び前記メモリ素子の制
御ゲートに成形することを特徴とする請求項２又は３記載の方法。 - 【請求項５】 前記導電層は化学機械研磨によって除去することを特徴とする請
求項４記載の方法。 - 【請求項６】 前記第２絶縁層及び第３絶縁層は前記トランジスタのゲート絶縁
膜及び前記メモリ素子の内部ゲート絶縁膜を与える一つの共通の層の一部分とし
て被着することを特徴とする請求項１−５の何れかに記載の方法。 - 【請求項７】 酸化シリコンの比誘電率より高い比誘電率を有する絶縁材料を前
記第３絶縁層として設けることを特徴とする請求項１−６の何れかに記載の方法
。 - 【請求項８】 酸化シリコンの比誘電率より高い比誘電率を有する絶縁材料を前
記第２絶縁層として設けることを特徴とする請求項１−６の何れかに記載の方法
。 - 【請求項９】 前記絶縁材料として酸化タンタル、酸化アルミニウム及び窒化シ
リコンからなる群から選択される材料を用いることを特徴とする請求項７又は８
記載の方法。 - 【請求項１０】 前記トランジスタのゲート絶縁膜を与える前記第３絶縁層を、
前記メモリ素子のフローティングゲート絶縁膜を与える第１絶縁層の、ｄ/εrで
定義される（ここでｄはゲート絶縁膜の幾何学的厚さ及びεrはゲート絶縁膜の
比誘電率／酸化シリコンの比誘電率）等価酸化膜厚より小さい等価酸化膜厚に設
けることを特徴とする請求項１−９の何れかに記載の方法。 - 【請求項１１】 前記第３絶縁層は約１．５ｎｍ〜４ｎｍの等価酸化膜厚に設け
、前記第１絶縁層は約６〜１０ｎｍの等価酸化膜厚に受けることを特徴とする請
求項１０記載の方法。 - 【請求項１２】 前記トランジスタのゲート及び前記メモリ素子の制御ゲートを
与える前記導電層は金属層の堆積により設けることを特徴とする請求項１−１１
の何れかに記載の方法。 - 【請求項１３】 前記導電層は接着層及び／又は障壁層として作用する層の上に
金属層を具える２重層として設けることを特徴とする請求項１２記載の方法。 - 【請求項１４】 前記金属としてアルミニウム、タングステン、銅及びモリブデ
ンからなる群から選択される金属を用いることを特徴とする請求項１２又は１３
記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98204342 | 1998-12-18 | ||
| EP98204342.4 | 1998-12-18 | ||
| PCT/EP1999/009356 WO2000038237A1 (en) | 1998-12-18 | 1999-12-01 | A method of manufacturing a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002533931A true JP2002533931A (ja) | 2002-10-08 |
Family
ID=8234496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000590216A Withdrawn JP2002533931A (ja) | 1998-12-18 | 1999-12-01 | 半導体デバイスの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6251729B1 (ja) |
| EP (1) | EP1057218B1 (ja) |
| JP (1) | JP2002533931A (ja) |
| KR (1) | KR100665416B1 (ja) |
| DE (1) | DE69939895D1 (ja) |
| TW (1) | TW449919B (ja) |
| WO (1) | WO2000038237A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026683B2 (en) | 2003-04-11 | 2006-04-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having grooves isolating the floating electrodes of memory cells and method of manufacturing the nonvolatile semiconductor memory device |
| US7749836B2 (en) | 2001-06-26 | 2010-07-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
| JP2012514346A (ja) * | 2008-12-31 | 2012-06-21 | インテル コーポレイション | 集積されたｈｉｇｈ−ｋ誘電体と金属ベースの制御ゲートを有するフラッシュセル |
| JP2014165457A (ja) * | 2013-02-27 | 2014-09-08 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| CN105244276A (zh) * | 2014-06-12 | 2016-01-13 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET及其制造方法、电子装置 |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3257513B2 (ja) * | 1998-07-10 | 2002-02-18 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP3264264B2 (ja) * | 1999-03-01 | 2002-03-11 | 日本電気株式会社 | 相補型集積回路とその製造方法 |
| KR20010025029A (ko) * | 1999-03-17 | 2001-03-26 | 롤페스 요하네스 게라투스 알베르투스 | 플로팅 게이트 전계 효과 트랜지스터의 제조 방법 |
| US6391724B1 (en) * | 1999-12-24 | 2002-05-21 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a gate structure incorporating aluminum oxide as a gate dielectric |
| KR100313547B1 (ko) * | 2000-02-29 | 2001-11-07 | 박종섭 | 반도체 소자의 제조방법 |
| FR2810157B1 (fr) * | 2000-06-09 | 2002-08-16 | Commissariat Energie Atomique | Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene |
| KR100372643B1 (ko) * | 2000-06-30 | 2003-02-17 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 제조방법 |
| US6495419B1 (en) * | 2000-09-27 | 2002-12-17 | Lsi Logic Corporation | Nonvolatile memory in CMOS process flow |
| JP4096507B2 (ja) | 2000-09-29 | 2008-06-04 | 富士通株式会社 | 半導体装置の製造方法 |
| US6338992B1 (en) * | 2000-11-29 | 2002-01-15 | Lsi Logic Corporation | Programmable read only memory in CMOS process flow |
| US6406956B1 (en) * | 2001-04-30 | 2002-06-18 | Taiwan Semiconductor Manufacturing Company | Poly resistor structure for damascene metal gate |
| FR2826777B1 (fr) * | 2001-06-29 | 2003-12-12 | St Microelectronics Sa | Procede de fabrication d'un transistor mos a extension de drain et transistor correspondant |
| US6583043B2 (en) | 2001-07-27 | 2003-06-24 | Motorola, Inc. | Dielectric between metal structures and method therefor |
| US6566205B1 (en) | 2002-01-11 | 2003-05-20 | Taiwan Semiconductor Manufacturing Company | Method to neutralize fixed charges in high K dielectric |
| EP1363324A1 (en) | 2002-05-16 | 2003-11-19 | STMicroelectronics S.r.l. | Method for manufacturing non-volatile memory device |
| US6475863B1 (en) * | 2002-05-17 | 2002-11-05 | Advanced Micro Devices, Inc. | Method for fabricating self-aligned gate of flash memory cell |
| KR100467357B1 (ko) * | 2002-09-24 | 2005-01-24 | 삼성전자주식회사 | 모오스 트랜지스터 제조 방법 |
| US7429513B2 (en) * | 2003-02-26 | 2008-09-30 | Nxp B.V. | Method of manufacturing a semiconductor device |
| US6909151B2 (en) * | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US20050189598A1 (en) * | 2004-02-27 | 2005-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Logic embedded-memory integrated circuits |
| US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| US7279735B1 (en) | 2004-05-05 | 2007-10-09 | Spansion Llc | Flash memory device |
| US7579280B2 (en) | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7361958B2 (en) | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| KR100620233B1 (ko) * | 2004-12-31 | 2006-09-08 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 제조 방법 |
| US7518196B2 (en) * | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US7563701B2 (en) * | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| KR100661217B1 (ko) * | 2005-12-29 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| KR101374579B1 (ko) * | 2007-08-01 | 2014-03-17 | 프리스케일 세미컨덕터, 인크. | 반도체 디바이스를 제조하는 방법 및 이 방법으로 획득가능한 반도체 디바이스 |
| DE102007041207B4 (de) * | 2007-08-31 | 2015-05-21 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung |
| US20090087973A1 (en) * | 2007-10-02 | 2009-04-02 | Walker Andrew J | Retention improvement in dual-gate memory |
| US7745295B2 (en) * | 2007-11-26 | 2010-06-29 | Micron Technology, Inc. | Methods of forming memory cells |
| EP2070533B1 (en) * | 2007-12-11 | 2014-05-07 | Apoteknos Para La Piel, s.l. | Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis |
| JP2009170841A (ja) * | 2008-01-21 | 2009-07-30 | Toshiba Corp | 半導体装置の製造方法 |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| KR101448154B1 (ko) * | 2008-06-30 | 2014-10-08 | 삼성전자주식회사 | 반도체 소자의 게이트 전극의 형성 방법 |
| US8294216B2 (en) * | 2008-08-14 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors |
| US8278203B2 (en) | 2010-07-28 | 2012-10-02 | Sandisk Technologies Inc. | Metal control gate formation in non-volatile storage |
| US8772165B2 (en) * | 2011-07-14 | 2014-07-08 | Samsung Electronics Co., Ltd. | Methods of manufacturing gates for preventing shorts between the gates and self-aligned contacts and semiconductor devices having the same |
| US8722493B2 (en) * | 2012-04-09 | 2014-05-13 | Freescale Semiconductor, Inc. | Logic transistor and non-volatile memory cell integration |
| US9147738B2 (en) | 2012-11-30 | 2015-09-29 | Samsung Electronics Co., Ltd. | High electron mobility transistor including plurality of gate electrodes |
| US9059208B2 (en) * | 2013-04-10 | 2015-06-16 | International Business Machines Corporation | Replacement gate integration scheme employing multiple types of disposable gate structures |
| US20170200729A1 (en) * | 2016-01-12 | 2017-07-13 | United Microelectronics Corp. | Integrated circuit and process thereof |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362272A (ja) * | 1986-09-02 | 1988-03-18 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JP2664685B2 (ja) * | 1987-07-31 | 1997-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| US5340764A (en) | 1993-02-19 | 1994-08-23 | Atmel Corporation | Integration of high performance submicron CMOS and dual-poly non-volatile memory devices using a third polysilicon layer |
| US5474947A (en) * | 1993-12-27 | 1995-12-12 | Motorola Inc. | Nonvolatile memory process |
| KR0136995B1 (ko) * | 1994-09-08 | 1998-04-24 | 김주용 | 비휘발성메모리셀의제조방법 |
| JPH09205154A (ja) * | 1996-01-25 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| EP0811983A1 (en) * | 1996-06-06 | 1997-12-10 | STMicroelectronics S.r.l. | Flash memory cell, electronic device comprising such a cell, and relative fabrication method |
| US5756384A (en) * | 1997-05-20 | 1998-05-26 | Vanguard International Semiconductor Corporation | Method of fabricating an EPROM cell with a high coupling ratio |
| US5972752A (en) * | 1997-12-29 | 1999-10-26 | United Semiconductor Corp. | Method of manufacturing a flash memory cell having a tunnel oxide with a long narrow top profile |
| TW390028B (en) * | 1998-06-08 | 2000-05-11 | United Microelectronics Corp | A flash memory structure and its manufacturing |
| US6093945A (en) * | 1998-07-09 | 2000-07-25 | Windbond Electronics Corp. | Split gate flash memory with minimum over-erase problem |
| JP2000232173A (ja) * | 1998-12-09 | 2000-08-22 | Matsushita Electronics Industry Corp | 半導体記憶装置およびその製造方法 |
| US6168995B1 (en) * | 1999-01-12 | 2001-01-02 | Lucent Technologies Inc. | Method of fabricating a split gate memory cell |
| TW479364B (en) * | 1999-04-28 | 2002-03-11 | Koninkl Philips Electronics Nv | Method of manufacturing a semiconductor device comprising a field effect transistor |
-
1999
- 1999-06-21 TW TW088110316A patent/TW449919B/zh not_active IP Right Cessation
- 1999-12-01 EP EP99962194A patent/EP1057218B1/en not_active Expired - Lifetime
- 1999-12-01 JP JP2000590216A patent/JP2002533931A/ja not_active Withdrawn
- 1999-12-01 KR KR1020007009057A patent/KR100665416B1/ko not_active IP Right Cessation
- 1999-12-01 WO PCT/EP1999/009356 patent/WO2000038237A1/en active IP Right Grant
- 1999-12-01 DE DE69939895T patent/DE69939895D1/de not_active Expired - Lifetime
- 1999-12-15 US US09/464,004 patent/US6251729B1/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749836B2 (en) | 2001-06-26 | 2010-07-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
| US7026683B2 (en) | 2003-04-11 | 2006-04-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having grooves isolating the floating electrodes of memory cells and method of manufacturing the nonvolatile semiconductor memory device |
| JP2012514346A (ja) * | 2008-12-31 | 2012-06-21 | インテル コーポレイション | 集積されたｈｉｇｈ−ｋ誘電体と金属ベースの制御ゲートを有するフラッシュセル |
| JP2014165457A (ja) * | 2013-02-27 | 2014-09-08 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| CN105244276A (zh) * | 2014-06-12 | 2016-01-13 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET及其制造方法、电子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69939895D1 (de) | 2008-12-24 |
| EP1057218B1 (en) | 2008-11-12 |
| KR20010041025A (ko) | 2001-05-15 |
| TW449919B (en) | 2001-08-11 |
| KR100665416B1 (ko) | 2007-01-04 |
| EP1057218A1 (en) | 2000-12-06 |
| US6251729B1 (en) | 2001-06-26 |
| WO2000038237A1 (en) | 2000-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002533931A (ja) | 半導体デバイスの製造方法 | |
| US9299712B2 (en) | Semiconductor device and method of making same | |
| KR101320859B1 (ko) | 실리사이드 비휘발성 메모리 및 이를 제조하는 방법 | |
| TW531898B (en) | Semiconductor device and its manufacturing method | |
| US5597751A (en) | Single-side oxide sealed salicide process for EPROMs | |
| US6200866B1 (en) | Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET | |
| US7276775B2 (en) | Intrinsic dual gate oxide MOSFET using a damascene gate process | |
| JP4545256B2 (ja) | サイドウオールスプリットゲートフラッシュトランジスタの集積方法 | |
| JP2002539637A (ja) | フローティングゲート電界効果型トランジスタの製造方法 | |
| JP2003519911A (ja) | 半導体構造の形成方法 | |
| US6784039B2 (en) | Method to form self-aligned split gate flash with L-shaped wordline spacers | |
| JP3399186B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3093096B2 (ja) | 不揮発性メモリの製造方法 | |
| US7919367B2 (en) | Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process | |
| JP2004519094A (ja) | セルフアライメントされた不揮発性メモリセル | |
| JP2003502835A (ja) | 半導体デバイスの製造方法 | |
| US6410399B1 (en) | Process to lower strap, wordline and bitline contact resistance in trench-based DRAMS by silicidization | |
| JP2001024065A (ja) | 半導体装置とその製造方法 | |
| JP2005538549A (ja) | 自己整合不揮発性メモリセルの製造方法 | |
| CN100481452C (zh) | 半导体装置及其金属栅极的形成方法 | |
| JP2002543614A (ja) | 電界効果トランジスタを有する半導体装置を製造する方法 | |
| JP2003037250A (ja) | 半導体メモリの製造方法 | |
| US6518153B1 (en) | Method for making gate electrodes of low sheet resistance for embedded dynamic random access memory devices | |
| JP3567671B2 (ja) | 半導体装置の製造方法 | |
| TW404072B (en) | The manufacture method of high-density non-volatile memory with high capacitor coupling ratio having rough tunnel oxide on the surface |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061129 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080424 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081209 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090915 |