TWI472938B - 在積體電路的電力網路中自動降低堆疊通孔的方法 - Google Patents

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Description

在積體電路的電力網路中自動降低堆疊通孔的方法
本發明係相關於一積體電路(IC)的電力網路(power network)，特別地是，相關於在確保不會超過一目標電壓降、且維持原先電力網路的連接性的同時，藉由移除電力網路堆疊通孔(stacked vias)而降低IC上之壅塞(congestion)。
當工業IC設計中的電源供給電壓水平持續地因為連續驅動低功率電子產品而逐步減少的同時，在電力網路中因電壓降而導致的雜訊也變得越來越嚴重，如此的結果是，為了最小化該電壓降，係需要有一密集電力網路，而此密集電力網路則是會包括大量由最高階之電力網路一直至標準單元軌道(standard cell rails)所產生的堆疊通孔(stacked vias)。當於文中使用時，一堆疊通孔(stacked via)乃是被定義為，用以連接位於非相鄰、且不具有居中、連接金屬線之金屬層中的二金屬線的複數個通孔(vias)，舉例而言，第1圖即舉例說明一示範的堆疊通孔100，其包括三個通孔101，102，以及103，其中，該堆疊通孔100乃是用以連接(形成在不同金屬層中的)金屬線104以及105，且金屬線間不具有居中、連接的金屬線(亦即，在通孔101以及102之間的介面並未連接至一金屬線，類似地，在通孔102以及103之間的介 面也並未連接至一金屬線)。
但遺憾地是，使用堆疊通孔卻可能會在一IC上造成壅塞(congestion)。舉例而言，第2圖係舉例說明一電力網路200的一通孔層(via layer)的一示範上視圖，其係包括複數個通孔201(為舉例說明係標示了三個通孔)，且其所有都表示堆疊通孔的位置。在一真實的電力網路中，可以包括眾多的堆疊通孔，而其與IC設計的元件(為了簡化該通孔層，因而未顯示)一起將很容易會造成壅塞。但習知降低此壅塞的方法卻有明顯的缺失。
舉例而言，增加IC的晶粒尺寸可以降低壅塞，但卻會招致較高的成本以及較長的週轉時間(turn-around time)；另外，規律地每隔N列/行即移除堆疊通孔(其中，N是大於1的預設整數)亦可以降低壅塞，但卻可能會招致較高的電壓降以及喪失電力網路連接性。；另外，利用具有較少切痕(Cuts)的較小通孔取代正常的通孔亦可以降低壅塞，但卻可能會招致較高的電壓降以及較高的電遷移(electro-migration)(需要注意的是，一通孔之中會包括一、或多個填充以金屬的切痕(亦即，洞(holes)，以連接該二條金屬線，其中，當該等金屬線越寬時，通常，在該通孔中所具有的切痕也會越多，因而實質上就會從一個”通孔”形成一通孔陣列，而減少不合意之切痕的數量則是可以增加如此之一通孔的抗性)；再者，在壅塞的熱點(hot spots)中手動移除堆疊通孔亦可以降低壅塞，但卻可能招致較高的電壓降，喪失電力網路連接性，以及較長的週轉時間。
因此，有需要發展一種能夠在一IC上降低壅塞，且同時能符合電壓降需求、保證電力網路連接性不會喪失、以及可最小化週轉時 間的技術。
一種在一積體電路(IC)的一電力網路中自動降低堆疊通孔的方法係加以提供，具有優勢地是，此方法亦會維持電力網路的連接以及最小化在該電力網路中的電壓降。在此方法中，係會決定一IC設計、該IC設計的一電力網路、該電力網路的一目標電壓降、以及基於該IC設計與該電力網路的壅塞資訊。
壅塞可以藉由在一壅塞地圖中為每一個網格(grid)尋找在一特殊方位(亦即，水平或垂直)中所佔據的一些軌跡(每一個軌跡都表示一適合於放置一IC元件、或其一部份的預定區域)而加以決定，其中，在一網格中所允許佔據之軌跡的數量乃是取決於技術節點(technology node)以及可獲得的平版印刷技術，而若是該設計之該等元件在一網格中所佔據之軌跡的數量以及該等堆疊通孔超過一預定臨界值時，則該個網格即可被視為具有壅塞的特徵。
此時，可以識別出該電力網路中的該等堆疊通孔，連接性必需堆疊通孔(connectivity-necessary stacked vias)，未壅塞的堆疊通孔，以及可用的堆疊通孔，其中，連接性必需堆疊通孔是表示執行該IC設計以及維持該電力網路的連接性時所必要的任何堆疊通孔。
在一實施例之中，識別該連接性必需堆疊通孔可以包括，將該電力網路視為一圖形模型，其中，在該圖形中的一邊緣可以代表一 線段、一通孔、或一堆疊通孔，在該圖形中的一節點代表在二個、或多個邊緣之間的交叉點，在該圖形中的一源極節點(source node)代表提供電力的一電力墊(pad)、或接腳，在該圖形中的一超級源極節點(super source node)是連接所有源極節點的一節點，以及在該圖形中的一流入節點(sink node)代表一電流流入(current sink)，例如，消耗電力的一標準單元(standard cell)、或大區塊(macro block)的電力接腳，並且，每一個線段、通孔、或堆疊通孔之壅塞成本的決定，可以是藉由以一壅塞地圖(包括該IC設計的電力網路以及零件二者)作為基礎而分析關聯於其本身的總壅塞，接著，每一個邊緣則是可以根據相對應的線、通孔、或堆疊通孔而關聯於一壅塞權重(congestion weight)。
在該圖形中係可以識別出一最小邊緣組合，因而使得自該超級節點至每一個流入節點都可以有至少一路徑，特別地是，同時間，該最小邊緣組合的該等總壅塞權重亦可以被最小化，在此，此邊緣組合係被視為必要的邊緣(essential edge)，而相對應於在該結果最小邊緣組合中之任一邊緣的堆疊通孔則是可以被識別為該連接性必需堆疊通孔。
在一實施例之中，為了識別必要的邊緣，可以自該圖形中擷取出一最小生成樹(MST，Minimum Spanning Tree)，以連接該圖形中的所有節點，接著，僅由MST邊緣所組成的該等路徑會自每一個流入節點追蹤回該超級源極節點，而在這些路徑中的該等邊緣則可以被識別為必要的邊緣。在一另一實施例之中，為了識別必要的邊緣，可以尋找自該超級源極節點至每一個流入節點的最短 路徑，其中，每一個邊緣的距離即為該壅塞權重。在一再一實施例之中，為了識別必要的邊緣，則是可以探索出自該超級源極節點至每一個流入節點、以多流入圖形作為基礎的(multiple-sink graph-based)最小斯坦納樹(Minimum Steiner Tree)路線選擇。
通常，未壅塞堆疊通孔是表示在未壅塞區域中的任何堆疊通孔。假設有一個堆疊通孔以及該以網格作為基礎的壅塞地圖，於此堆疊通孔之居中層處的每一個形狀(矩形、或直線形)都可以被分隔為與其部份重疊的該等網格，而對每一個網格而言，在此網格中被部份該堆疊通孔(一次形狀(sub-shape))所佔據之軌跡的數量，則是可以在考慮到此層之方向(其中，對可以放置所設計之元件的該等軌跡而言，每一層係具有一預定的方位)的情形下進行計算，另外，若是該個網格具有一特定溢流時，則該次形狀的該壅塞成本就可以被計算為，該次形狀所使用的軌跡數量以及該溢流二者中較少者，再者，該堆疊通孔的該壅塞成本乃是包括該堆疊通孔之該等次形狀之該等成本的總和，其中，若是該總和少於一預定臨界值時，則該個堆疊通孔就可被識別為一未壅塞堆疊通孔，在一實施例之中，該預定臨界值可以為0。
在此，不是連接性必需堆疊通孔、或未壅塞堆疊通孔(需要注意的是，連接性必需堆疊通孔與未壅塞堆疊通孔的組合可以、或可以不部份重疊)的任何堆疊通孔都會被視為可用堆疊通孔，而依據本方法一方面的構想，該電力網路的任何可用堆疊通孔則都可以被虛擬地移除。
在一實施例之中，可以計算出所有堆疊通孔的總壅塞權重以及該 等可用堆疊通孔之壅塞權重的總和，且具有優勢地是，此總和與該總壅塞權重之間的比較可以指出該壅塞是否是起因於電力網路堆疊通孔，以及用於壅塞降低的堆疊通孔移除是否值得，亦即，在不考慮維持該電力網路連接性時對電力網路電壓降的衝擊的情形下，可以達到最佳的結果。
然後，可以決定該電力網路中的該目標電壓降是否已經超過，而當該目標電壓降超過時，對該IC上之至少一最大電壓降的嚴重程度的一測量則是會被更新，在此，具有最大電壓降的節點可被指定為一最糟熱點(worst-case hot spot)。在一實施例之中，於該電力網路中具有大於該目標電壓降之電壓降的該等節點係可以被指定為電壓降熱點，並且，係可以分析相對於這些電壓降熱點之每一個已移除可用堆疊通孔的電壓敏感度，亦即，相對於該個已移除堆疊通孔若被虛擬地回復至該電力網路時，對這些電壓降熱點所造成的衝擊。因此，配合上一已知的合併毗鄰網路分析方法(merged adjoint network analysis method)，在僅有一個電力網路電壓降模擬的情形下，每一個堆疊通孔相對於一已決定之電壓降熱點組的該電壓降敏感度係可以有效地被分析。
在此更新之後，一電壓降改進堆疊通孔組(亦即，確定對該等電壓降熱點之嚴重程度具有至少一預定改進的可用堆疊通孔)係可虛擬地被回復至該電力網路之中，然後，決定該目標電壓降是否超過、於一、或多個熱點處更新該電壓降之嚴重程度、以及虛擬地回復該電壓降改進堆疊通孔組的多個步驟會被重複，直到該目標電壓降沒有被超過為止。
此時，該電力網路中任何剩餘的可用堆疊通孔(亦即，該等連接 性必需堆疊通孔、該等未壅塞堆疊通孔、以及該等對壓降改進堆疊通孔以外者)都可以被實體地移除，之後，就可以輸出具有已降低之堆疊通孔的電力網路。在實體移除該等指定的堆疊通孔之後所執行的額外步驟包括，舉例而言，執行用於壅塞驗證的整體路線選擇，以及執行電力網路分析，以驗證電力網路連接性以及電壓降。
在一實施例之中，該虛擬地回復該電壓降改進堆疊通孔組的步驟可以包括，以電壓敏感度以及壅塞成本作為基礎而排序該等可用堆疊通孔，其中，該等可用堆疊通孔的排序則是可以包括，決定該電壓敏感度除以該壅塞成本的一比值。在一實施例之中，此排序亦可以包括，將已排序的可用堆疊通孔分為數個群組，並在回到該決定目標電壓降是否超過的步驟前，僅將一個群組(亦即，具有最高比值的群組)加回。在一實施例之中，每一個群組都具有大致上相同的一結合壅塞成本(combined congestion cost)，在此方法中，當對於壅塞之衝擊被最小化的同時，對於電壓降熱點的電位改進會被最大化，因而加速了收斂以及達成了最佳品質結果。
100、501、510、511、512‧‧‧堆疊通孔
101、102、103201、402、403‧‧‧通孔
104、105‧‧‧線
200、500‧‧‧電力網路
300‧‧‧電力網路堆疊通孔降低技術
400‧‧‧壅塞地圖
401‧‧‧網格圖案
404‧‧‧周圍
502、503‧‧‧金屬線
600‧‧‧電壓降地圖
601A、601B、601C‧‧‧節點
602‧‧‧元件
610A、610B、610C‧‧‧邊緣
第1圖：其係舉例說明一示範的堆疊通孔；第2圖：其係舉例說明包括複數個通孔之一電力網路的一通孔層的一示範上視圖；第3圖：其係舉例說明一示範的電力網路堆疊通孔降低技術；第4圖：其係舉例說明一具有一網格圖案的示範性壅塞地圖； 第5A圖：其係舉例說明一示範性電力網路，其係包括將在一第一金屬層中之金屬線連接至在一第二金屬層中之金屬線的堆疊通孔；第5B圖：其係舉例說明在該等可用堆疊通孔被虛擬地移除後的該電力網路，因而留下連接性必需堆疊通孔；第5C圖：其係舉例說明在電壓降改進堆疊通孔被增加至連接性必需堆疊通孔後的該電力網路；第6圖：其係舉例說明一具有複數個節點之IC的一示範性電壓降地圖；以及第7圖：其係顯示一包括該電力網路堆疊通孔降低技術之示範性數位ASIC設計流程的一簡化代表圖。
習知降低IC上壅塞的方法會不合意地造成較高的成本、較長的週轉時間、喪失電力網路連接性、及/或較高的電壓降。而接下來所揭示的則是一種在IC上降低壅塞的自動技術，其可同時具有優勢地確保，該電力網路連接性可以被維持，以及一目標電壓降不會被超過。
第3圖係舉例說明一示範的電力網路堆疊通孔降低技術300。在步驟301中，IC設計、初始的電力網路、基於該IC設計與該初始電力網路的壅塞資訊、以及目標電壓降將會被決定，在此，需要注意的是，一堆疊通孔的壅塞資訊乃是參考與位於居中IC層之此堆疊通孔所佔據的資源產生關聯的總壅塞，舉例而言，請回頭參考用以舉例說明的第1圖，其中，堆疊通孔100的壅塞資訊可以參考形成在通孔101以及102之介面處、以及在通孔102以及103之介面 處的該等IC層，而需要注意的是，即使該堆疊通孔被移除了，線104以及105仍然會留下，因此，關聯於通孔101之頂部矩形以及通孔103之底部矩形的壅塞成本(congestion costs)仍可以被忽略。在一實施例之中，該目標電壓降(亦即，在區分於該IC上之一可接受電壓降以及該IC上之一不可接收電壓降之間的一臨界電壓降)可以藉由一使用者而加以提供，舉例而言，該使用者可以執行一電力網路分析，如在美國專利第7,346,869號，案名“用於一積體電路的電力網路分析器(Power Network Analyzer for An Integrated Circuit)”中所敘述者，此亦併入文中作為參考，此可由一編譯程序工具(compiler tool)而執行的電力網路分析係可以輸出該目標電壓降，而在一另一實施例之中，該目標電壓降則是可以被提供為一系統輸入(例如，利用該使用者之一另一電力網路的該目標電壓降)。
壅塞可以藉由在一壅塞地圖中為每一個網格(grid)尋找在一特殊方位(亦即，水平或垂直)中所佔據的一些軌跡(tracks)(每一個軌跡都是一適合於放置一單一IC元件的預定區域)而加以決定(對熟習IC設計者而言此係為已知)，其中，在一網格中所允許佔據之軌跡的數量乃是取決於技術節點(technology node)以及可獲得的平版印刷技術，而若是該設計之該等元件在一網格中所佔據之軌跡的數量以及該等堆疊通孔超過一預定臨界值時，則該個網格即可被視為具有壅塞的特徵，舉例而言，若是該網格之軌跡數量為8、且目前在該個網格中已設計之元件佔用了11個軌跡時，則該個網格視為壅塞、且具有一溢流3(亦即，11-8=3)，而對某個網格而言，若供給大於需求時，則最小溢流 會為0，因此，較大的溢流會對應於具有較嚴重壅塞的一網格。
需要注意的是，因為當個別的通孔未完美地堆疊時，一堆疊通孔可以是直線形的，因此，在決定壅塞時可以考慮二個通孔的結合周圍，舉例而言，第4圖舉例說明了一具有一網格圖案401的示範壅塞地圖400，如於第4圖中所示，形成一堆疊通孔的二個通孔402以及403具有一結合直線形的，而非一矩形的，周圍404，且具有優勢地，此直線形周圍404可以被用以為周圍404所部份重疊的每一個網格提供壅塞的一精準決定，需要注意地是，為了簡化，在第4圖中並未顯示其他堆疊通孔以及IC設計的元件。
請回頭參閱第3圖，步驟302可以識別出連接性必需(connectivity-necessary)堆疊通孔，未壅塞的堆疊通孔，以及可用的堆疊通孔，其中，連接性必需堆疊通孔是表示執行該IC設計時所必要的任何堆疊通孔。在一實施例之中，識別該連接性必需堆疊通孔可以包括，將該電力網路作為一圖形模型，其中，在該圖形中的一邊緣可以代表一線段、一通孔、或一堆疊通孔，在該圖形中的一節點代表在二個、或多個邊緣之間的交叉點，在該圖形中的一源極節點(source node)代表提供電力的一電力墊(pad)、或接腳，在該圖形中的一超級源極節點(super source node)是連接所有源極節點的一節點，以及在該圖形中的一流入節點(sink node)代表一電流流入(current sink)，例如，消耗電力的一標準單元(standard cell)、或大區塊(macro block)的電力接腳，並且，每一個線段、通孔、或堆疊通孔之壅塞成本的決定，可以是藉由以一壅塞地圖(包括該IC設計的電力網路以及零件二者)作為基礎而分析關聯於其本身的 總壅塞，接著，每一個邊緣則是可以根據相對應的線、通孔、或堆疊通孔而關聯於一壅塞權重(congestion weight)。
在該圖形中係可以識別出一最小邊緣組合，因而使得自該超級節點至每一個流入節點都可以有至少一路徑，特別地是，同時間，該最小邊緣組合的該等總壅塞權重亦可以被最小化，在此，此邊緣組合係被視為必要的邊緣(essential edge)，而相對應於在該結果最小邊緣組合中之任一邊緣的堆疊通孔則是可以被識別為該連接性必需堆疊通孔。
在一實施例之中，為了識別必要的邊緣，可以自該圖形中擷取出一最小生成樹(MST，Minimum Spanning Tree)，以連接該圖形中的所有節點，接著，僅由MST邊緣所組成的該等路徑會自每一個流入節點追蹤回該超級源極節點，而在這些路徑中的該等邊緣則可以被識別為必要的邊緣。在一另一實施例之中，為了識別必要的邊緣，可以尋找自該超級源極節點至每一個流入節點的最短路徑，其中，每一個邊緣的距離即為該壅塞權重。在一再一實施例之中，為了識別必要的邊緣，則是可以探索出自該超級源極節點至每一個流入節點、以多流入圖形作為基礎的(multiple-sink graph-based)最小斯坦納樹(Minimum Steiner Tree)路線選擇。
通常，未壅塞堆疊通孔是表示在未壅塞區域中的任何堆疊通孔。假設有一個堆疊通孔以及該以網格作為基礎的壅塞地圖，於此堆疊通孔之居中層處的每一個形狀(矩形、或直線形)都可以被分隔為與其部份重疊的該等網格，而對每一個網格而言，在此網格中被部份該堆疊通孔(一次形狀(sub-shape))所佔據之軌跡 的數量，則是可以在考慮到此層之方向(其中，對可以放置所設計之元件的該等軌跡而言，每一層係具有一預定的方位)的情形下進行計算，另外，若是該個網格具有一特定溢流時，則該次形狀的該壅塞成本就可以被計算為，該次形狀所使用的軌跡數量以及該溢流二者中較少者，再者，該堆疊通孔的該壅塞成本乃是包括該堆疊通孔之該等次形狀之該等成本的總和，其中，若是該總和少於一預定臨界值時，則該個堆疊通孔就可被視為具有未壅塞堆疊通孔的特徵，在一實施例之中，該預定臨界值可以為0。
不是連接性必需堆疊通孔、或未壅塞堆疊通孔(需要注意的是，連接性必需堆疊通孔與未壅塞堆疊通孔的組合可以部份重疊、或可以不部份重疊)的任何堆疊通孔都可以被識別為可用堆疊通孔。步驟303可以虛擬地自該電力網路中移除該等可用堆疊通孔。
舉例而言，第5A圖舉例說明了一示範電力網路500，其中包括可以連接金屬線502(在一第一金屬層之中)以及金屬線503(在一第二金屬層之中)的堆疊通孔501，另外，第5B圖舉例說明了在該等可用堆疊通孔511(以虛線表示周圍)被虛擬移除之後的電力網路500，因此留下了連接性必需的與未壅塞的堆疊通孔510(以實粗線表示周圍)。
在一實施例之中，可以計算出所有堆疊通孔的總壅塞權重以及該等可用堆疊通孔之壅塞權重的總和，且具有優勢地是，此總和與該總壅塞權重之間的比較可以指出該壅塞是否是起因於電力網路堆疊通孔，以及用於壅塞降低的堆疊通孔移除是否值得，亦即，在不考慮維持該電力網路連接性時對電力網路電壓降的衝擊的情形下，可以達到最佳的結果。
舉例而言，在一具有電力網路的IC設計中，若該總壅塞(以溢流測量者)是1000，起因於電力網路堆疊通孔的該總壅塞是600、或60%，以及起因於所有可用堆疊通孔的該總壅會是500、或50%，則換言之，既然降低50%壅塞的一保守上限可以藉由施加此降低技術而加以達成，這就表示執行電力網路堆疊通孔移除是值得的。
在一另一實施例之中，在一具有電力網路的IC設計中，若該總壅塞(以溢流測量者)是1000，起因於電力網路堆疊通孔的該總壅塞是50、或5%，以及起因於所有可用堆疊通孔的該總壅塞是10、或1%，則換言之，既然壅塞不是起因於電力堆疊通孔，且可藉由施加此降低技術而達成的壅塞降低的該保守上限僅1%，這就表示執行電力網路堆疊通孔移除是不值得的。
在此時，步驟304可以決定該電力網路的該目標電壓降是否已經超過。舉例而言，雖然為了連接性而將堆疊通孔的數量降低至最小必須量可以具有優勢地在壅塞區域中最小化壅塞，但此數量卻不足以確保有符合需求的電力分佈跨越該電力網路。
當該目標電壓降被超過時，在步驟305中，會更新對該IC上之至少一最大電壓降的嚴重程度的一測量。具有最大電壓降的節點可被指定為一最糟熱點，在一實施例之中，於該電力網路中具有大於該目標電壓降之電壓降的該等節點可以被指定為電壓降熱點，且它們的電壓降的嚴重程度會被更新。
每一個已移除之可用堆疊通孔相對於這些電壓降熱點的電壓敏感度亦可以在步驟305中進行分析。在一實施例之中，若是一特定 可用堆疊通孔會虛擬地回復至該電力網路，則該電壓敏感度就可以是，測量該個可用堆疊通孔對於已識別之電壓降熱點的衝擊，並且，為了最有效地在該電力網路中最小化電壓降，具有較高電壓敏感度的可用堆疊通孔，會虛擬地比具有較低電壓敏感度的可用堆疊通孔早進行回復，在此，需要注意的是，該電壓降熱點組可以包括一、或多個電壓降位置(其可以基於該目標電壓降而加以改變)。在一實施例之中，該電壓敏感度分析可以與對至少一電壓降點(voltage drop spot)，例如，最糟的電壓降點，的比較一起執行，且利用一已知的合併毗鄰網路分析方法(merged adjoint network analysis method)，在僅有一個電力網路電壓降模擬的情形下，亦可有效地分析每一個堆疊通孔相對於一已決定之電壓降熱點組的該電壓降敏感度。
在此更新之後，確定對該等電壓降熱點之嚴重程度具有至少一預定改進的一可用堆疊通孔組(文中所謂的電壓降改進堆疊通孔)會虛擬地於步驟306中被回復至該電力網路之中。在參考第6圖之更進一步詳細敘述的一實施例中，一包括壅塞成本以及電壓敏感度的演算式會在步驟306之中被用以決定該額外的堆疊通孔組，正如先前所提及，該壅塞成本乃是相關於一網格中之佔據軌跡的溢流，例如，溢流越大，該壅塞成本越高。
該新的電壓降改進堆疊通孔組、連接性必需堆疊通孔、與未壅塞堆疊通孔，以及其他的電力網路元件，例如，形成當前電力網路的線段，係會在步驟304之中被用以重新計算於該IC上的最大電壓降，以及決定該個最大電壓降是否超過該目標電壓降。若有需要的話，步驟304-306可以被重複，直到不超過該目標電壓降 為止，亦即，不再偵測到電壓降熱點。第5C圖係舉例說明了電壓降改進堆疊通孔512被增加至連接性必需的與未壅塞的堆疊通孔511之後的電力網路500，在此，需要注意的是，因為該等電壓降改進堆疊通孔改進了該IC的電壓降，因此，該等電壓降熱點的嚴重程度就會在步驟306中獲得降低，並接著在步驟305中被更新，特別地是，在這些步驟中不會產生新的電壓降熱點，更確切地是，當重複步驟304、305、以及306時，該等電壓降熱點在該IC上的位置會被消除。
當在步驟304中的決定顯示沒有超過該目標電壓降(亦即，沒有出現電壓降熱點)時，則接著步驟307會判斷該壅塞的降低。在一實施例之中，該壅塞降低可以被判斷為所有已降低堆疊通孔之壅塞成本的總和，此判斷乃是以既存的路線選擇以及保守的趨勢作為基礎，因為在一個網格中所釋放的軌跡有可能會被用於鄰接網格依據一新的路線選擇時的繞道需求。之後，步驟308會實體地移除除了該等連接性必需堆疊通孔、該等未壅塞堆疊通孔、以及該等電壓降改進堆疊通孔以外的堆疊通孔。
此時，在步驟309中，可以接著執行整體路線選擇，以進行IC壅塞確認，在此，需要注意的是，整體路線選擇的基礎係為，特殊的IC設計以及可得的資源。而隨著各式的可用堆疊通孔被移除，有更多的可得資源會被產生，因此就可以再次地執行整體路線選擇，以確認壅塞，然後，在步驟310中，可以執行電力網路分析，以確認該電壓降以及該新的最佳化電力網路的連接性，之後，在步驟311中，可以輸出具有已降低之堆疊通孔的新的最佳化電力網路。
再者，為了決定該電壓敏感度，係會產生一電壓降地圖(voltage drop map)。第6圖舉例說明了一具有複數個節點601(為了簡化，僅標示601A、601B、601C)之IC的一示範電壓降地圖600。在一實施例之中，每一個邊緣610(為了簡化，僅標示610A、610B、610C)係對應於該電力網路的一堆疊通孔，需要注意的是，邊緣610通常代表電力網路元件，例如，線段、通孔、以及堆疊通孔，因此，每一個邊緣610皆可以被視為具有一電阻的特徵，相反地，每一個節點601則是被用以代表二、或多個邊緣之間的交叉點、或連接點。在此電壓降地圖600之中，一電力源(在此例子中，1.5V)會被導入一、或多個節點601(為了簡化，在第6圖中僅顯示一個)，而電壓降地圖的每一個節點601則都會具有一關聯電壓，其係取決於此設計中的該等元件602以及其配置與電力消耗，以及取決於關聯於自該電力源至該個特殊節點之路徑的等效電阻，其中，元件602係被視為在該電力網路中的電流流入(current sink)。
遺憾地是，消除一個堆疊通孔會影響到在電力網路中其他節點的電壓，舉例而言，消除關聯於邊緣610A的堆疊通孔可能會影響到任何節點的電壓，例如，節點601A，所以，依據電力網路堆疊通孔降低技術的一個特性，每一個邊緣610都會被評估其對於該等電壓降熱點的衝擊，舉例而言，假設節點601C是電壓1.2V(目標電壓降1.35V)下唯一被識別的電壓降熱點，則若是關聯於邊緣610A的堆疊通孔被回復至該電力網格時，邊緣610A就會接著被評估其對於該節點610C之電壓的衝擊。在一實施例之中，於電壓降熱點處改進的電壓越多，則該堆疊通孔的電壓敏感度(以及其 相對應節點)就會越常被評估，而正如前述，該等堆疊通孔的電壓敏感度可以被用來決定哪些堆疊通孔會在步驟306(第3圖)中被回復至該電力網路之中。
在一實施例之中，一包括電壓敏感度除以壅塞成本的演算式(亦即，敏感度/壅塞成本)可以被用以決定可用堆疊通孔511中的哪一個(第5B圖)應該被回復至該電力網路，而正如先前所指明，該壅塞成本的決定可以有許多方式，例如，溢流，在此，需要注意的是，可用堆疊通孔僅會位在該IC的壅塞區域之內，因此，該壅塞成本必須為正(並且要避免分母為“0”)。
在一實施例之中，所有已經被移除的可用堆疊通孔能夠以該電壓敏感度/壅塞成本比值作為基礎而進行排序，例如，從高至低，並且，相較於具有較低比值的可用堆疊通孔，乃會優先選擇具有較高比值的可用堆疊通孔，而藉由此比值以及選擇程序，一般來說，具有較少壅塞的可用堆疊通孔將可以在具有較多壅塞的可用堆疊通孔之前被選擇回復至該電力網路，類似地，一般來說，具有較佳電壓敏感度的可用堆疊通孔將可以在具有較低電壓敏感度的可用堆疊通孔之前被選擇回復至該電力網路，因此，上述的電壓敏感度/壅塞成本比值、排序這些比值、以及基於此排序而選擇電壓降改進堆疊通孔，係有助於最小化壅塞，並且最大化對於IC上最糟電壓位置的改進。
在一實施例之中，為了更進一步地最佳化該選擇程序，係可以根據要被增加至該電力網路上之電壓降改進堆疊通孔的所需重複數量，而形成已排序堆疊通孔的群組，舉例而言，假設有100個可用堆疊通孔基於該電壓敏感度/壅塞成本比值而進行排序，且需 要最多5個重複，則就可以形成5個已排序堆疊通孔群組。在一實施例之中，落入此五個群組之每一個中的堆疊通孔的結合溢流係大致上相等，而在此狀況下，其係有可能在每一個群組中之堆疊通孔的數量會有所變化，舉例而言，其可以是，在第一個群組(具有最高比值)中有40個堆疊通孔，在第二個群組中(具有次高比值)有20個堆疊通孔，在第三個群組中有15個堆疊通孔，在第四個群組中有20個堆疊通孔，以及在第五個群組中有5個堆疊通孔。在此方法中，對於電壓降的衝擊會被最大化，而同時間對於壅塞的衝擊則是會被最小化，因此加速了收斂(convergence)。
第7圖係顯示一包括電力網路堆疊通孔降低技術之示範數位ASIC設計流程的一簡化代表圖。在高階層次中，程序開始於產品構想(步驟700)，並於一EDA軟體設計程序中實現(步驟710)，接著，當設計完成後，其就可以進行下線(tape out)(事件740)，而在下線完成後，即開始製造程序(步驟750)，以及封裝與組裝程序(步驟760)，最終完成晶片成品(結果770)。
該EDA軟體設計程序(步驟710)實際上是由數個步驟712-730所構成，為了簡化，此係以線性的方式顯示。在一實際ASIC設計程序中，特殊的設計可能需要不斷地重複同樣的步驟，直到某些測試通過為止，而類似地，在任何實際設計程序中，這些步驟也有可能為不同的順序及組合，因此，此敘述乃是以前後關聯且一般的方式進行解釋，而非一特殊ASIC的特殊或特別提出的設計流程。
接下來即為EDA軟體設計程序(步驟710)之構成步驟的簡短敘述 ：系統設計(步驟712)：設計者敘述其所需要執行的功能，並且可以藉由執行假設規劃(what-if planning)而精進功能、檢查成本等，在此階段，硬體軟體架構(hardware-software architecture)可以分開。作為舉例，可以用於此步驟之來自Synopsys,Inc.的EDA軟體產品就包括Model Architect，Saber，System Studio，以及DesignWare®等產品。
邏輯設計與功能驗證(步驟714)：在此階段，會撰寫系統中模型的VHDL或Verilog程式碼(Verilog code)，並且，會檢查此設計的功能正確性，更特別地是，所檢查的設計是否確定會產生正確的輸出。作為舉例，可以用於此步驟之來自Synopsys,Inc.的EDA軟體產品就包括VCS，VERA，DesignWare®，Magellan，Formality，ESP，以及LEDA等產品。
測試的合成與設計(步驟716)：在此，該VHDL/Verilog會被轉譯為淨列表(netlist)，且該淨列表可依目標技術而進行最佳化，此外，亦會進行用以檢查最終晶片的測試設計與實行。作為舉例，可以用於此步驟之來自Synopsys,Inc.的EDA軟體產品就包括Design Compiler®，Power Compiler，Tetramax，以及DesignWare®等產品。
淨列表檢驗(步驟718)：在此步驟，會檢查該淨列表之時序約束(timing constraint)的符合度，以及與VHDL/Verilog來源碼的對應性。作為舉例，可以用於此步驟之來自Synopsys,Inc.的EDA軟體產品就包括Formality，PrimeTime，以及VCS等產品。 設計規劃(步驟720)：在此，會建立晶片的整體平面圖，並分析時序與頂層路線(top-level routing)。作為舉例，可以用於此步驟之來自Synopsys,Inc.的EDA軟體產品就包括Astro，以及IC Compiler等產品。在一實施例之中，以第3圖作為參考所敘述的該電力網路堆疊通孔降低技術300係可以在設計規劃期間，於一IC編譯程序工具中實行。
實體實行(步驟722)：配置(電路元件的定位)以及路線分配(電路元件的連接)都會在此步驟中執行。作為舉例，可以用於此步驟之來自Synopsys,Inc.的EDA軟體產品就包括Astro，以及IC Compiler等產品。在一實施例之中，該電力網路堆疊通孔降低技術300亦可以在實際執行期間，於一IC編譯程序工具中實行。
分析與擷取(步驟724)：在此步驟，電路功能會在電晶體層次進行驗證，而此則是依序地實現了假設精進(what-if refinement)。作為舉例，可以用於此步驟之來自Synopsys,Inc.的EDA軟體產品就包括AstroRail，PrimeRail，PrimeTime，以及Star RC/XT等產品。
實體驗證(步驟726)：在此步驟，會執行各種的檢查功能，以確保：製造、電性任務、平版印刷任務、以及電路系統的正確性。作為舉例，可以用於此步驟之來自Synopsys,Inc.的EDA軟體產品包括Hercules這項產品。
解析度強化(步驟728)：此步驟係牽涉到佈局的幾何操作，以改進該設計的可製造性。作為舉例，可以用於此步驟之來自 Synopsys,Inc.的EDA軟體產品就包括Proteus，ProteusAF，以及PSMGen等產品。
遮罩資料準備(步驟730)：此步驟提供用於生產最終晶片時，產生平版印刷所使用之遮罩(mask)的下線(tape-out)資料。作為舉例，可以用於此步驟之來自Synopsys,Inc.的EDA軟體產品包括CATS(R)家族的產品。
較佳地是，本發明可以在一、或多個電腦程式中實行，而此程式則是在包括至少一可程式化處理器的一可程式化系統上執行，以自至少一輸入裝置接收資料以及指示，以及將資料以及指示傳輸到至少一輸出裝置，其中，每一個電腦程式都可以實施為高階程序(high-level procedural)、或物件導向(object-oriented)程式設計語言，或者，有需要的話，實施為組合(assembly)、或機械(machine)語言，並且，在任何狀況下，該語言都可以是一編譯(compiled)、或解釋(interpreted)語言。另外，適合的處理器包括，舉例而言，一般與特殊用途的微處理器，以及其他型態的微處理器，一般而言，一處理器將會接收來自一唯讀記憶體、及/或一隨機存取記憶體的指令，並且，通常，一電腦會包括一、或多個大量儲存裝置，以儲存資料檔案，其中，如此的裝置包括磁碟，例如，內部硬碟以及卸除式磁碟，磁光(magneto-optical)磁碟，以及光碟(optical disks)，適合於明確地具體化電腦程式指令與資料的儲存裝置包括，所有形式的非揮發性記憶體，包括，舉例而言，半導體記憶體裝置(例如，EPROM，EEPROM，以及快閃記憶體裝置)，磁碟(例如，內部硬碟以及卸除式磁碟)，磁光磁碟，以及CDROM磁碟。前述任者都 可作為補充而用於集成積體電路(ASICs)之中、或併入其中。
雖然本發明用以舉例說明的實施例已經以所附圖式做為參考而進行詳細的敘述，但需要瞭解的是，本發明並不受限於該些特定的實施例，並且，這些實施例的目的並不在於對本發明進行詳盡的敘述、或限制本發明為所揭示的特定形式，此外，就其本身而言，許多修飾以及變化都將是顯而易見。
舉例而言，雖然所討論的是在一網格圖案中的一電力網路，其他的IC設計實施例卻可能在如此的一網格圖案中包括單端浮動電線(one-terminal floating wires)，而這些被包刮的單端浮動電線則可被用以連接一位置尚未決定的大區塊(macro)，在此情況下，連接至該個大區塊的堆疊通孔就可被指定為一連接性必需堆疊通孔。在一實施例之中，在實體移除該等指定的堆疊通孔(步驟308，第3圖)之前，使用者會預先檢視該IC的一電磁(EM)地圖，此時，使用者就可以決定更進一步地手動加入堆疊通孔，以確保EM符合度。
在一實施例之中，可以更進一步地自該電力網路中擷取中線電容與墊電感，以及線(或通孔)電阻，以在執行堆疊通孔降低時，進行更準確的時間變化(time-varying)電力網路電壓降分析。在一另一實施例之中，堆疊通孔可能不會被移除，而是被較小的堆疊通孔(例如，具有小量切痕的通孔)所取代，因為其具有較大的阻抗，且佔據較少量的資源。在一又一實施例之中，其他的電力網路元件，例如，金屬線，可以更進一步地重新規劃尺寸、或被移除，以在維持電力網路連接性且最小化電壓降的同時，亦降低壅塞。
據此，本發明的範圍乃是藉由接下來之申請專利範圍以及與其等義的內容而加以定義。
300‧‧‧電力網路堆疊通孔降低技術

Claims (12)

  1. 一種在一積體電路(IC)的一電力網路中自動降低堆疊通孔的方法，該方法包括下列步驟：決定一IC設計、該IC設計的一電力網路、該電力網路的一目標電壓降、以及基於該IC設計與該電力網路的壅塞資訊；以該壅塞資訊為基礎而識別該電力網路中的任何連接性必需堆疊通孔以及未壅塞堆疊通孔，其中，該等連接性必需堆疊通孔係為電力連接所必要的堆疊通孔，以及該等未壅塞堆疊通孔係為位於該IC之未壅塞區域中的堆疊通孔；虛擬地移除該電力網路的任何可用堆疊通孔，其中，可用堆疊通孔是除了連接性必需堆疊通孔以及未壅塞堆疊通孔以外的其他堆疊通孔；決定該電力網路中的該目標電壓降是否被超過；當該目標電壓降被超過時，更新對於該IC上之至少一最大電壓降的一嚴重程度的一測量；在更新之後，虛擬地將一電壓降改進堆疊通孔組回復至該電力網路，其中，該電壓降改進堆疊通孔組是該等可用堆疊通孔的一子組合；使用一電腦，用以重複決定、更新、以及虛擬回復，直到該目標電壓降不被超過為止；實體地移除該電力網路中除了連接性必需堆疊通孔、未壅塞堆疊通孔、以及電壓降改進堆疊通孔以外的任何堆疊通孔；以及 輸出具有已降低堆疊通孔的該電力網路。
  2. 如申請專利範圍第1項所述之方法，更包括在實體移除後，執行用於壅塞驗證的整體路線選擇。
  3. 如申請專利範圍第1項所述之方法，更包括在實體移除後，執行用於電壓降以及連接性驗證的電力網路分析。
  4. 如申請專利範圍第1項所述之方法，其中，虛擬回復包括：以一電壓敏感度以及一壅塞成本作為基礎而排序該等可用堆疊通孔。
  5. 如申請專利範圍第4項所述之方法，其中，該排序包括決定該電壓敏感度除以該壅塞成本的一比值。
  6. 如申請專利範圍第5項所述之方法，其中，每一個可用堆疊通孔的該電壓敏感度乃是藉由將該個可用堆疊通孔回復至該電力網路時，分析對於該電力網路之至少一電壓降熱點的一衝擊而加以決定。
  7. 如申請專利範圍第6項所述之方法，其中，每一個可用堆疊通孔的該壅塞成本乃是藉由分析關聯於該個可用堆疊通孔的一溢流而加以決定。
  8. 如申請專利範圍第7項所述之方法，更包括將已排序的可用堆疊通孔分群，並在回到決定該目標電壓降是否被超過前，僅將一個群組加回。
  9. 如申請專利範圍第8項所述之方法，其中，該個群組是具有最高比值的一剩餘群組。
  10. 如申請專利範圍第9項所述之方法，其中，每一個群組皆具有大致上相同的一結合壅塞成本。
  11. 如申請專利範圍第1項所述之方法，更包括：決定該IC設計 的一壅塞問題是否起因於堆疊通孔。
  12. 如申請專利範圍第1項所述之方法，更包括：計算所有堆疊通孔的一總壅塞權重；計算該等可用堆疊通孔之壅塞權重的一總和；比較該總和以及該總壅塞權重；以及決定在該IC上的壅塞是否起因於堆疊通孔，以及移除堆疊通孔是否值得。
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