JP4176716B2 - テストユニットを有する電子回路 - Google Patents

Description

本発明は、電子回路に関するものであり、前記電子回路は、相互接続を介して前記電子回路を少なくともさらなる電子回路に接続する複数の入出力（Ｉ／Ｏ）ノードと、前記電子回路のテストモードにおいて前記相互接続をテストするテストユニットとを備え、前記テストユニットは複数の入力および出力を有する組合せ回路を備え、前記組合せ回路は排他的論理関数を実行し、前記Ｉ／Ｏノードは前記テストモードにおいて前記テストユニットに論理的に接続され、前記Ｉ／Ｏノードの第１の選択は各入力信号を搬送するように配列され、且つ前記組合せ回路の前記複数の入力に接続され、前記Ｉ／Ｏノードの第２の選択は、第１のＩ／Ｏノードを備え、且つ各出力信号を搬送するように配列され、前記第１のノードは前記組合せ回路の前記出力に結合されている。

今日では、電子装置は通常複数の相互接続された電子回路、例えば集積回路、メモリ装置等を含み、これらはプリント基板に実装されている。このような電子装置の構造的な完全性を保証するためには、電子回路間の相互接続はテスト可能でなければならない。このような相互接続テストを容易にするための規格化された方法として、ＩＥＥＥ１１４９．１規格、即ちバウンダリスキャンテスト（ＢＳＴ）によるものがある。この規格によれば、専用ピンを介してＴＡＰコントローラに供給されるテスト信号によって制御されるテストアクセスポート（ＴＡＰ）コントローラに統合されたステートマシーンの制御の下で、電子回路は専用ハードウェア、例えばシフトレジスタによって拡張される。ＢＳＴは電子回路相互接続をテストする多用途の且つ強力なテスト方法を提供するので、ＢＳＴは多くの電子回路において広く実施されている。しかし、特定の半導体分野、例えばＳＤＲＡＭおよびフラッシュメモリのようなメモリ装置の分野においては、価格圧力が非常に高いためＢＳＴは解決策として受け入れられず、これは例えば、電子回路に必要とされる専用バウンダリスキャンピンを含めることによって回路に必要とされるピンが増加し、回路が高価なものになってしまうためである。

これらの半導体分野における電子回路に対する相互接続テストの解決策が、ヨーロッパ特許出願公開公報ＥＰ０９７９４１８−Ａ１によって提供されており、それによれば冒頭の段落に記載した電子回路が開示されている。ヨーロッパ特許出願ＥＰ０９７９４１８−Ａ１による電子回路は、複数の付加的な専用ピンを必要とせずに電子回路の相互接続をテストするための配列を提供している。この回路は、多数の回路入力と回路出力との間でＸＯＲまたはＸＮＯＲ関数を実行するテストユニットを含んでいる。従って、テストユニットに適切なテストパターンが与えられた時に、入力側の相互接続間でのすべての単独の縮退故障(stuck-at fault)およびそれらの間での単独のブリッジ故障をテストユニットの出力で検出することができる。

しかし、電子回路が各出力信号を搬送するように配列された複数のノードを有している場合、テストユニットの出力に接続されているノードの相互接続のみがテストされるという欠点がある。残りの出力ノードをテスト可能にするためには、付加的な組合せ回路を含めなければならいため、電子装置のテスト配列に専用の付加的な領域が導入され、電子装置のコストが増大する。

特に、本発明の目的は、出力相互接続テストを容易に行うことが可能な冒頭の段落に記載された電子回路を提供することである。

また、Ｉ／Ｏノードの第２の選択は、組合せ回路を迂回する接続を介してテストモードにおいてＩ／Ｏノードの第１の選択からのＩ／Ｏノードに結合される第２のノードをさらに備えることにより、本発明の目的が実現する。入力ノードに結合された出力ノードでの縮退故障も検出することができるので、入力信号を実質的に直接出力へルーティングすることによって相互接続故障をより簡単に検出することができる。このことは、組合せ回路から発生する第１のＩ／Ｏノードでの出力信号と入力Ｉ／Ｏノードから発生する第２のＩ／Ｏノードでの出力信号とを区別することにより、第２のＩ／Ｏノードでの縮退故障を検出可能とすることができるようになるので、単一の故障のある電子装置に特に当てはまることである。本発明のさらなる利点は、組合せ回路の入力に結合された偶数のＩ／Ｏノードを有する電子装置のより良い診断を行うことである。ヨーロッパ特許出願ＥＰ０９７９４１８−Ａ１に開示された回路のデザインルールに従うＸＯＲまたはＸＮＯＲツリーの場合、完全な診断、例えば相互接続における縮退またはブリッジ故障を突き止める機能性を可能とするためには入力の数は奇数でなければならず、これは、異なる故障は組合せ回路に対しては同一の出力パターンとなるので、偶数の入力では、故障によっては突き止めることができないためである。電子装置における故障した相互接続を修復したい場合、装置の処分およびそれに関連する記憶の損失を回避するためには、良い診断範囲が重要である。第２のＩ／Ｏノードにより得られる付加的なテスト結果によって、電子回路の入力側の相互接続の動作に関する付加的な情報も提供され、このことはテスト配列の診断が向上することを意味する。尚、第２のＩ／Ｏノードを付加的なゲート、例えばバッファまたはインバータを介して第１のＩ／ＯノードからＩ／Ｏノードへ結合することによって、出力側の故障が入力側のＩ／Ｏノードの動作に影響を与えることを回避することが好ましい。

Ｉ／Ｏノードの第２の選択は、組合せ回路を迂回するさらなる接続を介してテストモードにおいてＩ／Ｏノードの第１の選択からのさらなるＩ／Ｏノードに結合される第３のノードをさらに備えることが有利である。入力ノードから出力ノードへの接続が複数存在することによって、より多くの相互接続をテストすることができるだけでなく、Ｉ／Ｏノードの第２の選択に結合された相互接続間のブリッジ故障を発見することができるので、電子回路相互接続の故障に対する適用範囲が明らかに向上する。

第２のノードはインバータを介してＩ／Ｏノードの第１の選択からのＩ／Ｏノードへ結合され、第３ノードはバッファ回路を介してＩ／Ｏノードの第１の選択からのさらなるＩ／Ｏノードへ結合されることがさらに有利である。この配列においては、一対の入力および出力Ｉ／Ｏノードの間の２つの接続のうちの一方のみにおける反転特性によってゲートの前および後の両方のブリッジＡＮＤ故障を検出することが可能となるため、第１および第２の選択からの第２のＩ／Ｏノードおよび第１の選択からのＩ／ＯノードおよびさらなるＩ／Ｏノードに関連した相互接続の間のワイヤードＡＮＤ故障を突き止めることが可能となる。

本発明の実施の形態において、電子回路はテスト制御ノードを備え、電子回路はテスト制御ノードでテスト制御信号を受信するとテストモードに切換わるように配列されている。この利点は、単一の専用ピンおよび単一の信号によって電子回路をテストモードにすることができ、それにより、Ｉ／Ｏピンが電子回路の所望の機能動作を実施するメインユニットに論理的に接続される電子回路の機能モード、およびテストモードからの高速切換えが可能となる。

本発明の他の実施の形態において、電子回路は機能モードにおいてＩ／Ｏノードに論理的に接続されるメインユニットを備え、前記メインユニットは、Ｉ／Ｏノードの第１の選択の少なくともサブセットにより所定のビットパターンの形式のテスト制御信号の受信に応答して、電子回路をテストモードにするように配列されている。この配列は、メインユニットにある種のテスト制御回路を付加することによって、電子回路をテストモードにするための付加的なピンを必要としないという利点がある。

また、本発明の他の目的は、請求項６の電子回路配列によって実現される。このような配列によれば、さらなる電子回路が電子回路のためのテストユニットとして作動することができるため、電子回路の組み込みセルフテストが容易になり、高価な専用テストユニットの必要がなくなる。

さらなる電子回路は、Ｉ／Ｏノードの第２の選択からテスト結果データを受信するように配列されていることが有利である。これによって、テストの発生およびテスト評価の両方を同一の回路によって行うことができる。

また、本発明のさらに他の目的は、請求項８の方法によって実現される。この方法による相互接続テストによれば、電子回路の出力側でのより多くの相互接続故障を検出することができるため、上記の従来技術で開示された方法と比較すると、より良い故障検出が行われる。

図１において、電子回路は、相互接続を介して電子回路１００を、図示されていない少なくともさらなる電子回路に接続するための複数のＩ／Ｏノード１２０および１３０を有している。この複数のＩ／Ｏノードは、４つのＩ／Ｏノード１２１乃至１２４を含むＩ／Ｏノードの第１の選択１２０と、５つのＩ／Ｏノード１３１乃至１３５を含むＩ／Ｏノードの第２の選択１３０とに分けられている。Ｉ／Ｏノードの第１の選択１２０は入力ノード、双方向ノードまたはこれらの組合せを含むことができ、Ｉ／Ｏノードの第２の選択１３０は出力ノード、双方向ノードまたはこれらの組合せを含むことができる。複数のＩ／Ｏノード１２０および１３０は、図示されていないさらなる電子回路との電子回路１００の相互接続をテストするための電子回路１００のテストモードにおいては、テストユニットに接続される。複数のＩ／Ｏノード１２０および１３０は、電子回路１００の通常モード機能を実施する機能モードにおいては、メインユニット１８０に接続される。テストユニットは組合せ回路１６０を有しており、この組合せ回路１６０は排他的論理関数、例えば多重入力ＸＯＲまたは多重入力ＸＮＯＲゲートを実施して、好ましくは単一の出力で結果を生じるが、これは必須条件ではない。Ｉ／Ｏノードの第１の選択１２０は、各入力信号を搬送するように配列され、組合せ回路１６０の複数の入力に接続され、Ｉ／Ｏノードの第２の選択１３０は各出力信号を搬送するように配列され、組合せ回路１６０の出力に結合されている第１のノード１３５を有している。電子回路１００が単一の相互接続故障を有している場合において、その相互接続故障がＩ／Ｏノードの第１の選択１２０または第１のＩ／Ｏノード１３１によってテスト可能な相互接続上に位置し、且つ組合せ回路１６０に適切なテストパターンが供給されていれば、組合せ回路１６０はその相互接続故障の検出を確実にする。

相互接続のテスト適用範囲を向上させるためには、論理ゲート１４１乃至１４４の交互パターン、例えばバッファ回路１４１および１４３、およびインバータ１４２および１４４を介して、それぞれＩ／Ｏノードの第１の選択１２０からのＩ／Ｏノード１２１乃至１２４とＩ／Ｏノードの第２の選択１３０からのＩ／Ｏノード１３１乃至１３４との間の接続によってテストユニット１６０を拡張させる。尚、交互のバッファ／インバータパターンが好ましいが、これは厳密に必要とされるものではなく、バッファ回路またはインバータのみ、またはインバータおよびバッファ回路の他の組合せを有するパターンも同等に有効であるが、このようなパターンでは交互のパターンの利点のいくつかが欠落する（下を見よ）。正確に４つの入力ノード１２１乃至１２４および正確に５つの出力ノード１３１乃至１３５を有する電子回路１００を選択したことは単なる限定することのない一例であり、本発明の内容から逸脱することなく、Ｉ／Ｏノードの第１の選択１２０とＩ／Ｏノードの第２の選択１３０との間で他の比率を有する他の数のＩ／Ｏノードとすることも可能であることは明らかであろう。さらに、Ｉ／Ｏノードの第１の選択１２０からのすべてのノードがＩ／Ｏノードの第２の選択１３０からのノードに、またはその逆に接続されていなければならないわけではないが、電子回路１００の出力側での故障に対する適用範囲を最大限にするためにはすべての出力が各入力に接続されることが好ましい。

各Ｉ／Ｏノード１２１乃至１２４とＩ／Ｏノード１３１乃至１３４との間の接続によってテストユニット１６０を拡張させることの重要なさらなる利点は、電子回路１００と図示されていないさらなる電子回路との間の相互接続に偶数の故障が発生した場合に、故障検出が向上することである。このような場合、組合せ論理回路１６０で故障が相殺され、Ｉ／Ｏノード１３５から抽出されたテスト結果は、電子回路１００と図示されていないさらなる電子回路との間のすべての相互接続に故障がないと示す可能性がある。しかし、複数のＩ／Ｏノード１２０と複数のＩ／Ｏノード１３０との間の付加的な相互接続によって付加的なテスト結果が提供されるので、偶数の相互接続故障と関連する相互接続のうちの少なくとも１つが複数のＩ／Ｏノード１２０と複数のＩ／Ｏノード１３０との間の付加的な相互接続に結合していれば、テスト結果の誤った評価が防止される。

図１に示されるようなテストユニットの適切なテストパターンとしては、すべて０、ウォーキング１、すべて０およびウォーキング０の連続パターンが可能である。表Ｉにおいて、それぞれＸＯＲゲートまたはＸＮＯＲゲートを実施する組合せ回路１６０のためのこのようなパターンから発生するＩ／Ｏノード１３１乃至１３５での検出可能な出力信号が、図１に示されるような無故障電子回路１００のために記載されている。

例えば前記ヨーロッパ特許出願ＥＰ９９０１８０２に開示されているようないくつかの公知の方法で電子回路１００をテストモードにすることができる。Ｉ／Ｏノードの第１の選択１２０からの少なくともＩ／Ｏノードのいくつかを介して所定のビットパターンまたは一連の所定のビットパターンを受信すると電子回路１００をテストモードに切換えるようにメインユニット１８０を配列することができ、またはテストモード選択信号を受信すると電子回路１００をテストモードに切換えるように、メインユニット１２０を図示されていない専用テスト制御ノードに結合することができる。他の選択肢としては、テストモード選択信号に応じてＩ／Ｏノードをテストユニットに接続するように、図示されていないテスト制御ノードをＩ／Ｏノードの第１の選択１２０およびＩ／Ｏノードの第２の選択１３０に直接結合することができる。

次に、図１に戻って参照しながら以下の図について説明する。対応する参照番号は明確に説明されない限りは同一の意味である。上述のように、バッファ１４１、１４３およびインバータ１４２、１４４の交互のパターンを介して、各入力１２１乃至１２４を各出力１３１乃至１３４に結合させることが有利である。このような交互の構成を使用する主な理由は、このような配列は、それぞれバッファおよびインバータを介してＩ／Ｏノードの第１の選択１２０とＩ／Ｏノードの第２の選択１３０との間の一対の接続によってテスト可能な図示されていないさらなる電子回路との、電子回路１００の一対の相互接続間のいわゆるワイヤードＡＮＤショートの相対的な位置を検出することができるためである。これは、テスト中の回路の入力相互接続で複数の故障が発生した場合、組合せ回路１６０は入力側でのすべての故障を突き止めることができないため、特に有利となる可能性がある。さらに、テスト時間の問題により限られたテストベクトルの組を使用しなければならない場合、組合せ回路１６０によって提供されるテスト範囲が不完全なものとなる場合がある。電子回路１００の出力側の相互接続での明らかなテスト範囲の利点とは別に、本発明の対策は、上述の場合における電子回路１００の入力側でのテスト範囲を拡大させることにも役立つ。尚、これらの事例は単なる限定することのない一例として選択されたものである。

図２ａにおいては、Ｉ／Ｏノード１２１とＩ／Ｏノード１２２とに関連する相互接続の間にワイヤードＡＮＤショート１７０が存在していることが図式的に示されており、図２ｂにおいては、Ｉ／Ｏノード１３１とＩ／Ｏノード１３２とに関連する相互接続の間のワイヤードＡＮＤショート１７０が図式的に示されている。表ＩＩにおいて、Ｉ／Ｏノード１２１および１２２に対して与えられる試験刺激へのワイヤードＡＮＤショート１７０の影響が、ワイヤードＡＮＤショート１７０の両方の位置に対して示されている。

ワイヤードＡＮＤショート１７０の２つの異なる位置、例えばバッファ１４１／インバータ１４２の対の前または後では、Ｉ／Ｏノード１３１および１３２によって受信されたテスト結果パターンに対して異なる影響があることは明らかである。バッファ１４１／インバータ１４２の対がインバータの対またはバッファの対と置き換えられる場合には、このレベル診断を利用することはできないことは当業者には明らかであろう。その結果として、これらの配列の場合には、ワイヤードＡＮＤショート１７０の位置を突き止めることは不可能である。

図３において、電子回路１００のＩ／Ｏノードの第１の選択１２０は、電子回路配列３００を形成するさらなる電子回路２２０に相互接続されている。Ｉ／Ｏノードの第２の選択１３０は付加的な電子回路２４０に少なくとも部分的に相互接続されている。さらなる電子回路２２０および付加的な電子回路２４０を別個の電子回路とすることができ、または両方とも電子回路２００の一体的な部品とすることができる。さらなる電子回路２２０は、ヨーロッパ特許出願ＥＰ０９７９４１８−Ａ１に開示された配列と同様に、電子回路１００とさらなる電子回路２２０との間の相互接続をテストするためのテストエンジンとして作動することができる。さらに、本発明のテスト配列によれば、電子回路１００のＩ／Ｏノードの第２の選択１３０と付加的な電子回路２４０との間の相互接続の相互接続テストも可能となる。その結果として、電子回路配列３００は、電子回路１００の相互接続テストのための組み込みセルフテストを含むという効果がある。

例えば、さらなる電子回路２２０に、付加的な電子回路２４０と共有されるようにしてもよい図示されていないバウンダリスキャンチェーンを装備することができる。バウンダリスキャンチェーンを使用して、電子回路１００のテストモードを選択するための所定のビットパターン、および電子回路１００の相互接続をテストするためのテストパターンの両方を、Ｉ／Ｏノードの第１の選択１２０を介して電子回路１００に移動させることができる。または、電子回路１００のテストモード選択を、さらなる電子回路２２０内の図示されていない制御ロジックと電子回路１００の図示されていない専用テスト制御ノードとの間の接続によって実現することができる。テストパターンを、電子回路２２０の一部とすることができる図示されていない専用データ記憶装置に記憶させるようにしてもよい。Ｉ／Ｏノードの第２の選択１３０を介してテスト結果データを受信するように同一のバウンダリスキャンチェーンを配列することもでき、従って、さらなる電子回路２２０および付加的な電子回路２４０は、電子回路２００の一体的な部品であるということが含まれる。または、付加的な電子回路２４０に図示されていない別個のバウンダリスキャンチェーンを装備することができる。本発明の範囲から逸脱しない範囲で、提案されたバウンダリスキャン配列をデータ通信バスと置き換えることもできることは当業者には明らかであろう。

本発明の内容により、図１の電子回路１００に対して以下のテスト方法が提供される。第１のステップにおいて、テストユニットは相互接続に論理的に接続される。このステップは上述のような電子回路のテストモードの選択を実施するものである。次に、テストデータはさらなる電子回路によって相互接続上に置かれ、テスト結果データは第１のＩ／Ｏノードを介して受信され、組合せ回路１６０によってテストデータを変形して得られたテスト結果データが得られる。

さらに、Ｉ／Ｏノードの第２の選択１３０から第２のＩ／Ｏノード１３１を介してさらなるテスト結果データが受信され、第２のＩ／Ｏノード１３１はテストモードにおいてＩ／Ｏノードの第１の選択１２０からのＩ／Ｏノード１２１に結合される。このようにして、第２のＩ／Ｏノード１３１と図示されていないさらなる電子回路との間の相互接続に関連するテスト結果が得られるので、さらなるテスト範囲が提供される。

尚、上述の実施の形態は例証であって本発明を限定するものではなく、当業者は添付された請求の範囲から逸脱せずに他の多くの実施の形態を設計することが可能であろう。請求の範囲において、括弧内の参照符号はいずれも請求の範囲を限定するものではない。「備える（ｃｏｍｐｒｉｓｉｎｇ）」という言葉は請求の範囲に記載されていない要素またはステップの存在を排除するものではない。要素の前にある「１つの（”ａ”または”ａｎ”）」という言葉はこのような要素が複数存在することを排除するものではない。いくつかの手段を列挙している装置請求項において、これらの手段のいくつかをハードウェアの１つのおよび同一のアイテムによって実施することができる。互いに異なる従属請求項においてある範囲が記載されているということは、これらの範囲を組み合わせて都合良く使用することができないということを示している訳ではない。

添付された図面を参照して、限定することのない一例として本発明をより詳細に説明する。
図１は、本発明によるテストユニットを有する電子回路を示している。 図２ａは、本発明によるテストユニットを有する電子回路によって検出することができる相互接続故障を示している。 図２ｂは、本発明によるテストユニットを有する電子回路によって検出することができる他の相互接続故障を示している。 図３は、本発明による電子回路配列を示している。

符号の説明

１００，２００，２２０，２４０ 電子回路
１２０〜１２４，１３０〜１３５ Ｉ／Ｏノード
１４１，１４３ バッファ
１４２，１４４ インバータ
１６０ 組み合わせ回路
１７０ ワイヤードＡＮＤショート
１８０ メインユニット
３００ 電子回路配列

Claims (5)

1. 電子回路であって、
   相互接続を介して前記電子回路を少なくともさらなる電子回路に接続する複数の入出力（Ｉ／Ｏ）ノードと、
   前記電子回路のテストモードにおいて前記相互接続をテストするテストユニットとを備え、前記テストユニットは複数の入力と出力とを有する組合せ回路を備え、前記組合せ回路は排他的論理関数を実行し、
   前記Ｉ／Ｏノードは前記テストモードにおいて前記テストユニットに論理的に接続され、
   前記Ｉ／Ｏノードの第１の選択は各入力信号を搬送するように配列され、且つ前記組合せ回路の前記複数の入力に接続され、
   前記Ｉ／Ｏノードの第２の選択は、各出力信号を搬送するように配列され、
   前記Ｉ／Ｏノードの第２の選択は、
   前記組合せ回路の前記出力に結合された第１のＩ／Ｏノードと、
   前記組合せ回路を迂回する接続を介して、テストモードにおいて前記Ｉ／Ｏノードの第１の選択からのＩ／Ｏノードに結合される第２のＩ／Ｏノードと、
   前記組合せ回路を迂回するさらなる接続を介して、前記テストモードにおいて前記Ｉ／Ｏノードの第１の選択からのさらなるＩ／Ｏノードに結合される第３のノードとを備え、 前記第２のＩ／Ｏノードは、バッファ回路を介して前記Ｉ／Ｏノードの第１の選択からのＩ／Ｏノードへ結合し、前記第３のＩ／Ｏノードは、インバータを介して前記Ｉ／Ｏノードの第１の選択からのさらなるＩ／Ｏノードへ結合されることを特徴とする、電子回路。
2. 前記電子回路はテスト制御ノードを備え、前記電子回路はテスト制御ノードでのテスト制御信号の受信に応答してテストモードに切換わるように配列されていることを特徴とする、請求項１に記載の電子回路。
3. 前記電子回路は、前記電子回路の機能モードにおいて前記Ｉ／Ｏノードに論理的に接続されるメインユニットを備え、前記メインユニットは、前記Ｉ／Ｏノードの第１の選択の少なくともサブセットを介して所定のビットパターンの形式のテスト制御信号の受信に応答して前記電子回路を前記テストモードにするように配列されていることを特徴とする、請求項１に記載の電子回路。
4. 電子回路配列であって、
   請求項２または３に記載の電子回路と、
   さらなる電子回路とを備え、
   前記電子回路は前記さらなる電子回路との相互接続を有し、
   前記さらなる電子回路は、前記電子回路に前記テスト制御信号を供給し、且つ前記Ｉ／Ｏノードの第１の選択に、前記相互接続をテストするためのテストパターンを供給するように配列されていることを特徴とする、電子回路配列。
5. 前記さらなる電子回路は、前記Ｉ／Ｏノードの第２の選択からテスト結果データを受信するように配列されていることを特徴とする、請求項４に記載の電子回路配列。

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